JPH02177466A - ３次元パッケージの方法と機構 - Google Patents

３次元パッケージの方法と機構

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JPH02177466A
JPH02177466A JP1202965A JP20296589A JPH02177466A JP H02177466 A JPH02177466 A JP H02177466A JP 1202965 A JP1202965 A JP 1202965A JP 20296589 A JP20296589 A JP 20296589A JP H02177466 A JPH02177466 A JP H02177466A
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JP
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chip
conductors
carrier
package
periphery
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Randall E Johnson
ランドール　イー．ジョンソン
James M Drumm
ジェームス　エム．ドラム
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Texas Instruments Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、パッケージに圓する。より詳細に述べれば、
半導体の高密度、３次元パッケージを達成する為の方法
と機構に関する。
従来の　術及び問題点 今日の軍用そして商用システムは、パッケージの密度と
効率に増大する要求を置いている。メモリ装置に適用す
るように、例えば、これらの要求は、しばしば、システ
ムオペレーションの為に必要な大多数の装置によって、
拡大される。
パッケージシステムの先行技術は、プレナ７）払あるい
は、メモリのハイブリッド化でプリント回路板上に複数
のメモリを置くことを考えて来た。
（−パッケージに一つ以上のチップを置り）。
これは、チップ上の電気的入力／出力（Ｉｌｏ）パッズ
をアクセスする為のワイヤ・ボンド、テープ自動ボンデ
ィング（ＴＡＢ）そしてフリップ・チップを使用し実行
されていた。パッケージング密度の著しい増加は、ハイ
ブリッド化によっては可能ではない。
を解決するための手段 それ故に本発明の目的は、高密度パッケージを可能にす
る為３次元（３Ｄ）の配置で半導体（Ｓ／Ｃ）チップを
接続する為の方法とシステムを提供する事である。
本発明の他の目的は、要求される接続路根城を減少し、
そして電気的な能力を高める接続基板上の複数の３Ｄパ
ツケージを接続する為の方法とシステムを提供する事で
ある。
本発明の他の目的は、半導体チップの高密度パッケージ
の為の、効率的で経済的で大帛生産できる技術をｆｆ１
１Ｒ’ｌる事である。
本発明の他の目的は、テープ自助ボンディング（ＴＡＢ
）半導体チップの直角組み立てに基づいた３Ｄパツケー
ジング技術を提供する事である。
本発明の他の目的と特徴については、続く詳細な説明と
添付請求の範囲から、添付図面と関連して読むときによ
り容易に理解されるであろう。そこにおいて同様な参照
数字は、図面をとうして同様な部分を示す。
実施例 第１国人を参照すると、接続基＆１４に近接して活性面
１２を有する先行技術の半導体チップ／Ｏが図示されて
いる。第１図Ａにおける半導体チップ／Ｏは、電気的接
続１６をとうして基板１４へ接続するフリップ・チップ
・メモリである。
同様の件において、半導体チップ１８は基板２４に面し
ていない活性１１ｉ１２０を有し、そして、それゆえに
電導体２２は、接Ｒ基板２４にチップ１８の活性面２０
を電気的に接続するために使用されることが、第１図Ｂ
の先行実施例として見られ御る。第１国人と第１図Ｂの
先行技術の実施例の両図に見られるように、活性面１２
と２０は、基板１４と２４に、それぞれ、単一平面平行
に１１限されている。そしてそれによって、接続基板の
大部分に被さっており、低実装密度になる。
第２図を参照すると、テープ自動ボンディング・リード
・フレーム３４でチップ３２上の電気Ｉ／Ｏパッズをア
クセスするＳ／Ｃチップの積み重ねに基づいた本発明に
よって構築された３次元（３Ｄ）パッケージ３０が図示
されている。Ｓ／Ｃデツプ３２の積み重ねによって、接
続チップ３２の活性面は、もはや、接続基板３６に関し
て単一平面（第１図Ａと第１図Ｂに図示されているよう
な）に制限されない。このアブ０−チは、ハイブリッド
表面実装の最良のものに対してパッケージにおいて４５
対１の増大となり、デュアル・イン・ライン（ＤＩＲ）
技術に対して２８５対１の増大になった。本発明のより
詳細な説明は、次に続く。
第３図は、第２図において図示された３次元パッケージ
３０の分解図の図示である。第一半導体チップ４０は、
例えば、２５６Ｋ　　ＤＲＡＭメモリ・チップであり、
その周辺に沿って、電気接触パッズ４２を有する。第一
誘電ギヤリア４４は、少なくとも、チップ４０の一部分
に被さる。そして、例として、ポリイミド・テープある
いはポリエステルで、作られている。複数の第−Ｔｉ導
体４６は、第−Ｍ’Ｍキャリア４４そして延長バースト
・エツジ４８とエツジ５０に載っている。電導体４６の
末端５２は、例えば、熱圧着ボンディングによって、第
−Ｓ／Ｃチップ４０上の電気的Ｉ／Ｏパッズ４２に、電
気的に接続されている。もう一方の末端５３はバースト
エツジ５０を延長し、そしてパツウ′−ジの同じ側から
出ている。
第３図において同様な方法で、第２半導体チップ５４は
、第１半導体チップ４０と一列に並んでいて、そして、
その周辺に沿って位置した電気的電導夏／Ｏパッズ５６
を有する。第２誘電キヤリア５８は、そこへ載っている
第二の複数のｆｆｉ導体６０を有しその末端６２は、キ
ャリア５８のバースト・エツジ６４を延長する。電導体
６０のもう一方の末端６５は主１シリア５８のバースト
・エツジ６４を延長している。電導体６０の末端６２は
、デツプ５４のＩ／Ｏパッズ５６に電気的に繋がれてい
る。キ１５リア４４上の１１ｓ体４６のもう一方の末端
５３は、キャリア５８上の電導体６０の電導体末端６５
のように同じ方向に出ている。第一誘電スペーサ６フは
、電導体４６とチップ４０の活性ｖｒＪ６８の間に挟ま
れている。誘電スペーサ６７は、熱伝導の粘着物であり
、エポキシであり、あるいは、空間であっても良い、同
様に、第２誘電スペーサ７０は、不活性面７２と第２１
ｔ電キヤリア５８と電導体６０の間に位置する。第３誘
電スペーサ７４は、チップ５４の活性面７６と誘電キト
リア５８上の電導体６０の間に位置する。
第３図に図示されている配置は、複数のチップと誘電キ
ャリア／電導体が順にくりかえされていて３次元パッケ
ージ（この後に記載される第９図のように）を組み立て
る。誘電キャリア４４と５８のそれぞれの上の電導体４
６と６０の通路が、３次元パッケージ３０の単面上のパ
ッズ４２と５６にもたらされる信号を生み出す事に注目
されたい。
第４Ａ図は、キャリア４４／電導体４６をチップ４０に
添わせるためのｒ電導体ＬＩＰＪの配置の図示である。
第４Ａ図において、電導体４６は、誘電キャリア４４が
、ＷＩ導体４６と、上に述べられているように、エポキ
シあるいは粘着物である誘電スペーサ６６の間に置かれ
ているところのｒ　ｕ　ｐ　、１である。誘電キャリア
４４は、ポリイミドテープであっても良い。ｆｆｌ導体
４６がトップに位置した結果、小さな曲り７８が、電導
体４６の末端５２と金バンプ８０の間の良い電気的接続
を確実にするために形成される。電気的バンプ８０は、
パッズ４２（第３図に示される）上に形成される。すな
わら、これらのバンプは、金で形成されていてそして、
例として、熱圧着ボンディングによって電導体末端５２
へ電気的に繋がれる。電導体４６は、金メツキされた銅
で形成されていてもよい。
第４８図は、キャリア４４／Ｎ棚休４６をチップ４０に
添わせる為の１電導体ＤＯＷＮＪの配置（数字の名称は
第４Ａ図と同様に使用されている）の図示である。第４
Ｂ図において、電導体４６は、ｒＤＯＷＮＪ即ら、誘電
スペーサの真下である。
電導体４６は、キャリア４４と上に述べられているよう
にエポキシあるいは粘着物である誘電スペーサ６６の間
に挟まれている。誘電キャリア４４はポリイミド・テー
プであっても良い。電気的バンプ８０は、パッズ４２（
第３図に示されている）上に形成される。すなわら、こ
れらのバンプは、金で形成されていて、例として、熱圧
着ボンディングによって電導体末端５２へ電気的に繋が
れる。
電導体４６は、金メツキされた銅で形成されていてもよ
い。
第５図は、Ｗｉ導体４６の末端５２が、バンプ８０（第
４Ａ図と第４Ｂ図に示されているような）へ繋がれた後
に、そして、末端５２と５３がｌ／１ｌｌｉあるいは、
削られた後に、組み立て歩留まりを増すためにＴＡＢテ
ープ上で予備検査された半導体チップ４０の図示である
。第５図の機構は、３次元パッケージシステムの基礎の
ビルディング・ブロック８２を現している。複数のこれ
らのビルディング・ブロック８２は、例えば、第６図に
図示されたような３次元パッケージ８４を形成する為、
第３図における誘電スペーサのように熱的に伝導性で粘
着性のものと共にラミネート化される。ビルディング・
ブロック８２（第５図）が共にラミネート化される時、
誘電キャリア４４上のリード５３は、第６図に示されて
いるような３次元パッケージ８４の単面上にアレイ８６
を形成する。これらの一つあるいは、それ以上の基礎の
ビルディングブロックが、それらの間の粘着物なしに基
板（第２図に示されるような）へ直角に接合し得ること
が認識されている。
第７図を参照すると、（第６図の）ラミネートパッケー
ジ８４が、エポキシの様なボッティング化合物でカプセ
ル化され、電導体末端５３の断面を露出する為に磨かれ
る。
第８図は、ドータ・ボード８８のような誘電キャリアあ
るいは接続基板上に載っている複数の３次元チップパッ
ケージ８４の図示である。溶接バンプ（示されていない
）は、パッケージ８４がらでているむきだしのリードの
それぞれに対応したマザーボード８８上に形成される。
溶接バンプの高さが、最大の信頼性のために最適な溶接
接合の高を保証する為にスタンドオフスペーサ９０を備
えて制御され得る。
第９図は第８図において図示された３次元チップパッケ
ージ８４とドータ・ボード８８の拡大断面図を示してい
る。図の目的の為に、３次元チップパッケージ８４は、
その中で、カプセルに包まれた８１１の個別のＳ／Ｃチ
ップ９２を有し、電気的導体９４は、ドータ・ボード８
８へ溶接接合をとうして接続するため同じ号イドの上の
パッケージ８４から出ている。第９図に示されるように
、ドータ・ボード８８は、電力、グラウンド、ＸとＹ軸
信号の様な種々の信号をそこに存在することを容認する
為、電導体と絶縁物質の多層を含む。
第／Ｏ図は、マザー・ボード９８の方法によって接続さ
れた？Ｉ数のドータ・ボード８８（個別に第８図で示さ
れている）を含むシステムパッケージ９６の図示である
。マザー・ボードは、包囲物／Ｏ０の中におかれ、そし
てマザー・ボード９８への入力と、ボードから出力され
る電気的信号は、コネクタ／Ｏ２をとうして連結される
。
第１１図は、本発明による３次元チップ・パッケージを
組み立てる為に求められるパッケージステップの図示で
ある。第１１図に見られ得る様に、複数のチップは、粘
着物と誘電キャリアと共にラミネート化されていて、そ
の誘電キャリアは、その上に載置されその全てが、同じ
側から出ている複数の電導体を有する。これらは、チッ
プの積み重ねによって、組み立てられていて、チップは
、カプセル化され、そして磨かれていて、そしでドータ
・ボードに接続されている。複数のこれらのドータ・ボ
ードは、マザー・ボード（第／Ｏ図に示されるような）
に接続されている。
本発明は、特定な方法と機構に基づいて示され、図示さ
れているが、変更あるいは修正は、添付された請求の節
回によって定義されたような本発明の精神そして範囲か
ら離れることなしになされ得る事が、明らかであろう。
以上の説明に関連して更に以下の項を開示する。
（１）３次元パッケージであって、 その周辺上にパッズを有する第一半導体チップと、 前記第一チップの少なくとも一部分上にある第一誘電キ
レリアと、 薗ｉｌ！［ｌ！第一キャリア上及び、前記第一チップの
周辺内に位置し、一つの末端がパッズに接続し、他の末
端が、前記第一チップの同じ一面から出る第一の複数電
導体、 とを含む３次元パッケージ。
（２）　　（１）項に記載した３次元パッケージにおい
て、前記第一の複数電導体は、前記第一チップと前記第
一誘電キャリアの間に位置する。
（３）　　（１）項に記載したパッケージにおいて、第
一誘電キャリアは、第一複数電導体と前記第一チップの
間にある。
（４）　　（３）項に記載したパッケージであって、更
に、前記第一チップと第一の複数の電尋体間にある第一
誘電スペーサを含む。
（５）　　（４）項に記載したパッケージにａ３いて、
前記第一誘電スペーサは、粘着物である。
（６）　　（１）項に記載したパッケージにおいて、更
に、その周辺上に第二パッズを有する第二半導体チップ
と、 前記第二チップの少なくとも一部分上の第二誘電ギヤリ
アと、 前記第二キャリア上で前記第二チップの周辺内に位置し
、一つの末端が前記第二パッズに接続し、他の末端が前
記第一チップからのそれらのように同じ一面から出る第
二の複数電導体とを含む。
（７）　　（６）項に記載したパッケージにおいて、前
記第二誘電キャリアは、前記第二の複数ｆ！電導体前記
第二チップの間にある。
（８）　　（６）項に記載したパッケージにおいて、前
記第二誘電キャリアは、粘＠層である。
（９）　　（５）項に記載したパッケージであって、更
に、前記第一チップと前記第二の複数電導体の間にある
第三誘電スペーサを含む。
（／Ｏ）　　（１）項に記載したパッケージであって、
更に、前記第一チップの同じ側から出る前記第一の複数
電導体へ電気的に接続するそれらの上の複数電導手段を
有する接続基板を含む。
（１１）　　（／Ｏ）項に記載したパッケージにおいて
、前記第一チップと前記接続基板は直角である。
（１２）　　（６）項に記載したパッケージであって、
更に、前記第−及び第二チップの同じ側から出る前記第
−及び第二の複数電導体に電気的に接続するそれらの上
の複数の電導手段を有する接続基板を含む。
（１３）　　（１２）項に記載したパッケージにおいて
、前記第−及び第二チップと前記接続基板は直角である
。
（１４）　　（６）項に記載したパッケージにおいて、
更に、前記パッケージを包むカプセルを含む。
（Ｉｓ）　　３次元パッケージシステムであって、接続
基板と、 ＩｙＩ記接続基板上に直角に載置された複数の３Ｄパツ
ケージで、各３Ｄパツケージは、 その周辺上に第一パッズを有する第一半導体チップと、 前記第一チップの少なくとも一部分上にある第一誘電キ
ｔ？リアと、 前記第一キャリア上で、前記第一チップの周辺内に位置
し、一つの末端が前記第一パッズに接続し、他の末端が
前記第一チップの同じ一面から出る第一の複数電導体と
、 その表面上に第二パッズを有する第二半導体チップと、 前記第二チップの少なくとも一部分上にある第二誘電キ
ャリアと、 前記第二キャリア上で前記第二チップの周辺内に、位置
し、一つの末端が前記第二パッズに接続し、他の末端が
前記第一チップからのそれらのように同じ１ｌｉ１面か
ら出る第二の複数電導体。
とを含む。
（１６）　　（１５）項に記載したシステムであって、
更に、各々のチップとそれに対応した［１キヤリアの間
にある誘電スペーサを含む。
（１７）　　（１５）項に記載にしたシステムにおいて
、更に、各々のチップの底部サイドとそれに対応する複
数の電気的ｆｆ？導体間にある誘電スペーサを含む。
（１８）　　（１７）ｒ口に記載したシステムにおいて
、前記スペーサは、粘着層である。
（１９）　　その周辺に沿ってＮ導１／Ｏパッズを有す
る半導体チップを含む３次元パッケージを組み立てる方
法であって以下のステップを含む。
前記チップの周辺よりも小さいナイスの誘ＩＭ４―ヤリ
アを形成し、 前記キトリア上に複数の電導体を位訳し、前記複数の電
専体一方の末端が、前記Ｉ／Ｏパッズ上に位訂し、他の
末端を前記チップの同じ側から出し、 接続基板へ、前記チップの同じ側から出る前記雷導体を
電気的に接続する。
（２０）その周辺に沿って各々第−及び第二電導ｉ／Ｏ
パッズを有する第−及び第二半導体チップを含む３次元
パッケージを組み立てる方法であって、以下のステップ
を含む。
前記第一チップの周辺よりも小さいサイズの第二誘電キ
ャリアを形成し、 前記第一キトリア上に第一の複数主導体を置き、前記第
一複数の一つの末端は、前記第二Ｉ／Ｏパッズ上に位置
し、前記第一複数の他の末端は、前記第一チップの同じ
一面から出し、 前記第二チップのその周辺よりも小さいサイズの第二誘
電キャリアを形成し、 前記第二キ１７リア上に第二の複数主導体を置き、前記
第二複数の一つの末端は、前記Ｉ／Ｏパッズ上に位置し
、前記第二複数の他の末端は、前記第二チップの同じ一
面から出し、 接続基板へ、前記第−及び第二チップの同じ一面から出
ている前記電導体を電気的に接続する。
（２１）　　（２０）墳に記載した方法であって、更に
、第−及び第二チップと第一キャリアと第一の複数電導
体の間に誘電層を置くステップを含む。
（２２）　　（２０）項に記載した方法において、前記
層は、粘着性である。
（２３）　　（２Ｇ）項に記載した方法であって、更に
、前記チップをカプセルで包むステップを含む。
（２４）　　（２３）項に記載した方法であって、更に
、前記接続基板への接続の為に同じ一面から出ている電
導体の断面をむき出しにする為にカプセルで包まれたチ
ップを磨く為のステップを含む。
（２５）その周辺に沿って各々第−及び第二′Ｉｉ尋１
／Ｏパッズを有する第−及び第二半導体チップを含む３
次元パッケージを組み立てる方法であって、以下のステ
ップを含む。
前記第一チップの周辺よりも小さいサイズの第一誘電キ
ャリアを形成し、 前記第一キャリア上に第一の複数電導体を置き、前記第
一キャリアと第一の複数電導体をｔｙｔ記第−チップ上
に位置し、一つの末端は、前記第−Ｉｌ１体パッズに被
さり、前記第一の複数の他の末端は、前記第一チップの
同じ側から出し、 前記第一の複数電導体の前記−末端に前記第一７Ｉｌ導
体パッズを電気的に接続し、 前記第二チップの周辺よりも小さいサイズの第二誘電キ
ャリアを形成し、 前記第二キャリア上に第二の複数電導体を置き、前記第
二キャリアと第一の複数電導体を前記第二チップ上に位
置し、一つの末端は、前記第二Ｎ１体パッズに被さり、
前記第一の複数の他の末端は、前記第二チップの同じ側
から出し、 前記第二の複数ＴＡ電導体前記−末端に前記第二電導体
パッズを電気的に接続する。
（２６）　　（２５）項に記載した方法であって、更に
、接続基板へ、前記第−及び前記第二チップの同じ側か
ら出ている前記電導体を電気的に接続するステップを含
む。
（２７）　　（２５）項に記載した方法において、前記
チップ上に前記複数の電導体とキトリアを置くステップ
は、前記チップと前記キャリアの間に電導体を置くこと
を含む。
（２８）　　（２５）項に記載した方法であって、更に
、前記第−及び第二チップと前記第−及び第二の複数の
ｆｔ導体の間に誘電スペーサを置くステップを含む。
（２９）　　（２５）項に記載した方法であって、更に
、前記第二チップ、キャリアそして複数の電導体へ、前
記第一チップ、主１シリアそして複数のＭ導体を結合さ
せるステップを含む。
（３Ｇ）　　（２９）項に記載した方法において、前記
詰合のステップは、これらの間に粘＠層を置くことを含
む。
（３１）　　（２５）項に記載した方法であって、更に
、前記第−及び第二チップをカプセルに包むステップを
含む。
（３２）　　（２５）項に記載した方法であって、更に
、同じ側から出ている前記第−及び第二電導体の断面を
むぎ出しにする為にカプセルで包まれたチップを磨く為
のステップを含む。
（３３）その周辺に沿って電導Ｉ／Ｏパッズを有する半
導体チップを含む３次元パッケージを組み立てる方法で
あって、以下のステップを含む。
前記チップの周辺よりも小さいサイズの誘電キャリアを
形成し、 前記キャリア上に複数の電導体をつけ、前記電導体が前
記チップに平行になるように、前記キャリアと複数電導
体を前記チップ上に位置し、一つの末端は、前記１導体
パッズに被さり、前記複数の他の末端は、前記チップの
同じ側から出し、 前記複数の電導体の前記−末端に前記Ｉ／Ｏパッズを電
気的に接続する。
（３４）　　その周辺に沿って各々第−及び第二の電導
Ｉ／Ｏパッズを有する第−及び第二半心体チップを含む
３次元パッケージを組み立てる方法であって、以下のス
テップを含む。
前記第一チップの周辺よりも小さいサイズの第−誘電キ
ャリアを形成し、 前記キャリア上に第一の１２数ｍ導体を置き、前記第一
電導体が前記第一チップに平行になるように、前記第一
キャリアと第一の複数電導体を前記第一チップ上に位置
し、一つの末端は、前記第一電導体パッズに被さり、前
記第一の複数の他の末端は、帥記第−チツブの同じ側か
ら出し、前記第一の複数ｉ！電導体前記−末端に前記第
一１を導体パッズを電気的に接続し、 前記第二チップの周辺よりも小さいサイズの第二誘電キ
ャリアを形成し、 前記第二キャリア上に第二の複数′Ｉｉ導体をつけ、前
記第二電導体が前記第二チップに平行になるように、前
記第二、−１１１リアと第二の複数電導体を前記第二チ
ップ上に位置し、一つの末端は、前記第二電導体パッズ
に被さり、前記第二の複数の他の末端は、前記第一の複
数が前記第一チップから出る様に、前記第二チップの同
じ側から出し、前記第二の複数ｔＳ体の前記−つの末端
に前記第二電導体パッズを電気的に接続する。
（３５）　　その周辺に沿って入力／出力電導体パッズ
を有する少なくとも一つの半導体チップ４０を有する３
次元パッケージが、少なくともチップの一部分の上に乗
っている誘電キャリア４４とキャリア上に載置された複
数のＷｉ導体４６を含む。複数の電導体４６は、電導体
パッズ４２へ繋がれる一つの末端４８を供え、そしてチ
ップ４０の同じ側５０から出る複数電導体のもう一方の
末端５３を供えてチップの周辺内にのっている。同じ側
５０から出ている複数の電導体５３は、接続基板へ電気
的に結合される。
【図面の簡単な説明】
第１国人と、第１図８は、先行技術のパッケージの配列
の図示である。 第２図は、本発明による３次元パッケージの配列の図示
である。 第３図は、第２図における３次元パッケージの分解図の
図示である。 第４Ａ図と、第４Ｂ図は、半導体チップ上のルクトリカ
ル・パッズをキャリア／電導体に接続する為の第一と第
二の方払の図示である。 第５図は、本発明による３次元パッケージの配列の完成
された基礎のビルディング・ブロックの図示である。 第６図は、ラミネートのパッケージに積み重ねられた第
５図に示されたビルディングブロックの投数の図示であ
る。 第７図は、カブヒルに包まれそして磨がれた後の第６図
のラミネートのパッケージの図示である。 第８図は、ドータ・ボードへつけられた複数の３次元パ
ッケージと溶接接合の分解図の図示である。 第９図は、第８図の３次元パッケージとドータ・ボード
のひとつを拡大した物の断面図の図示である。 第／Ｏ図は、第９図に示されたＷＩ数のドータ・ボード
を含むシステムパッケージの図示である。 第１１図は、本発明による三次元パッケージを組み立て
る為に求められるパッケージステップの図示である。 主な符号の説明 ３０：３次元パッケージ ３６：接続基板 ４０：第一半導体チップ ４２：ｉｌ導１／Ｏパッズ ４４：第一誘電キャリア ４６：第一の複数電導体 ５２．５３：末端 図面の浄書（内容に変更なし） Ｆｉｇ、　／ Ｆｔ”１．　２

Claims (2)

    【特許請求の範囲】
  1. （１）３次元パッケージであって、 その周辺上にパッズを有する第一半導体チップと、 前記第一チップの少なくとも一部分上にある第一誘電キ
    ャリアと、 前記第一キャリア上及び、前記第一チップの周辺内に位
    置し、一つの末端がパッズに接続し、他の末端が、前記
    第一チップの同じ一面から出る第一の複数電導体、 とを含む３次元パッケージ。
  2. （２）その周辺に沿って電導Ｉ／Ｏパッズを有する半導
    体チップを含む３次元パッケージを組み立てる方法であ
    つて以下のステップを含む。 前記チップの周辺よりも小さいサイズの誘電キャリアを
    形成し、 前記キャリア上に複数の電導体を位置し、前記複数の電
    導体一方の末端が、前記Ｉ／Ｏパッズ上に位置し、他の
    末端を前記チップの同じ側から出し、 接続基板へ、前記チップの同じ側から出る前記電導体を
    電気的に接続する。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5394010A (en) * 1991-03-13 1995-02-28 Kabushiki Kaisha Toshiba Semiconductor assembly having laminated semiconductor devices

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5104820A (en) * 1989-07-07 1992-04-14 Irvine Sensors Corporation Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting
US5847448A (en) * 1990-12-11 1998-12-08 Thomson-Csf Method and device for interconnecting integrated circuits in three dimensions
US5786985A (en) * 1991-05-31 1998-07-28 Fujitsu Limited Semiconductor device and semiconductor device unit
JPH04354363A (ja) * 1991-05-31 1992-12-08 Fujitsu Ltd 半導体装置ユニット
FR2688630B1 (fr) * 1992-03-13 2001-08-10 Thomson Csf Procede et dispositif d'interconnexion en trois dimensions de boitiers de composants electroniques.
JPH0779144B2 (ja) * 1992-04-21 1995-08-23 インターナショナル・ビジネス・マシーンズ・コーポレイション 耐熱性半導体チップ・パッケージ
US5343366A (en) * 1992-06-24 1994-08-30 International Business Machines Corporation Packages for stacked integrated circuit chip cubes
US5414637A (en) * 1992-06-24 1995-05-09 International Business Machines Corporation Intra-module spare routing for high density electronic packages
FR2696871B1 (fr) * 1992-10-13 1994-11-18 Thomson Csf Procédé d'interconnexion 3D de boîtiers de composants électroniques, et composants 3D en résultant.
US5313097A (en) * 1992-11-16 1994-05-17 International Business Machines, Corp. High density memory module
DE69426695T2 (de) * 1993-04-23 2001-08-09 Irvine Sensors Corp Elektronisches modul mit einem stapel von ic-chips
FR2709020B1 (fr) * 1993-08-13 1995-09-08 Thomson Csf Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant.
WO1995005676A1 (en) * 1993-08-13 1995-02-23 Irvine Sensors Corporation Stack of ic chips as substitute for single ic chip
FR2719967B1 (fr) * 1994-05-10 1996-06-07 Thomson Csf Interconnexion en trois dimensions de boîtiers de composants électroniques utilisant des circuits imprimés.
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6188547A (ja) * 1984-10-05 1986-05-06 Fujitsu Ltd 半導体装置
JPS62260354A (ja) * 1986-05-06 1987-11-12 Mitsubishi Electric Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5394010A (en) * 1991-03-13 1995-02-28 Kabushiki Kaisha Toshiba Semiconductor assembly having laminated semiconductor devices

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