JPS63143855A - モジュラ集積回路およびその製造方法 - Google Patents

モジュラ集積回路およびその製造方法

Info

Publication number
JPS63143855A
JPS63143855A JP62297875A JP29787587A JPS63143855A JP S63143855 A JPS63143855 A JP S63143855A JP 62297875 A JP62297875 A JP 62297875A JP 29787587 A JP29787587 A JP 29787587A JP S63143855 A JPS63143855 A JP S63143855A
Authority
JP
Japan
Prior art keywords
integrated circuit
circuit
individual
chips
adjacent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62297875A
Other languages
English (en)
Inventor
デオドール・アール・ゴルビック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPS63143855A publication Critical patent/JPS63143855A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般的には、３次元集積回路に関し、ざらに詳
細には、３次元集積回路の特定の構造およびそれを組立
てる方法に関する。
「従来の技術」 回路密度を増大させるため、半導体製造者は、現在の技
術の限界に達する迄種々の集積回路素子および相互接続
線の寸法を減少し続けた。ランレングスを減少し、回路
密度を増大させるために、回路板を使用することなしに
複数個の集積回路チップを相互接続プる種々の方法が開
発された。今日までに提案された方法の中には、ウェー
ハスケール集積化、すなわち個々の装置を水平に重ねる
ことおよび個々の装置を垂直に重ねることを含むものも
ある。
［発明が解決しようとする問題点］ したがって、いくつかの集積回路を３次元相互接続モジ
ュールに組合せて、与えられた装置の足跡に対して集積
回路面仝休の面積が２．３．４倍またはそれ以上に増大
するようにするのが有利である。この増大した回路面積
は所定の回路に付加的な殿能を加えるか、所望の領域に
冗長度を与えるかするのに用いることができるであろう
。この集積回路領域の増加は、元の回路の熱放散性を、
たとえ改良しなくとも、少なくとも維持しながら実現す
るのが望ましい。さらに、個々の集積回路素子がお互い
の間でおよび任意の外部回路へ容易に接続できる方法が
提供されることが望まれる。
このような配列はまた、個々の回路チップ間のランレン
グスを減少し、それによって個々のチップ間で信号を伝
達するのに必要な電力およびそのようなチップ間で信号
が伝送される時間を減少する。
ランレングスが重質でない装置において、現存の装置の
形式（ｆＯｒｍａｔｓ）を拡大することによって大きな
線幅が回復され、大きな収率が生じる。
本発明の目的は、３次元相互接続モジュラ集積回路を提
供することである。
本発明の他の目的は、与えられた利用可能なマウント面
面積に対して増大した回路密度を有するモジュラ集積回
路を提供することでおる。
本発明のざらに他の目的は、同じマウント面面積を有す
る平坦集積回路に少なくとも等しい冷却能力を有するモ
ジュラ集積回路を提供することである。
本発明のざらに他の目的は、回路密度の増大、相互接続
長の減少、熱放散性の改良、ボードカウントまたは寸法
の減少が生じる、多数の分離または結合された個別およ
び／または集積回路チップを相互接続する方法を提供す
ることである。
［問題点を解決するための手段および作用］前述および
他の目的は、ウェーハ上に３次元モジュラ集積回路を構
成し、個々の集積回路間にモート領域を形成し、そのモ
ート領域を分離領域で満たす方法を提供する本発明にお
いて実現される。
そのモート領域を相互接続線を横断させるためには各個
別の集積回路に特定のパターンで導体材料が付加される
。
個々の回路を含むウェーハはモート領域に対向した面に
沿って９０’の夾角（ｉｎｃＩｔｌｄｅｄ　ａｎｇｌｅ
）をもつ鋸歯で切断され、個々の集積回路チップの端部
に４５°傾斜端部が形成される。個々のチップは中空コ
ア上で組立てられて隣接チップの４５゜傾斜端部が整列
されるようにされる。
個々のチップは中空コアに接合され、導電線は隣接する
角で接続される。隆起接続部を有する第５のチップは、
中空コアの回りの４個の個々の回路チップを相互接続す
ることから生じる立方体に接続される。隆起を有するチ
ップの端部は４５゜に傾斜して４個の集積回路チップお
よびそれらと対応した導電線と係合覆る。生成した立方
体形状の集積回路は個々の回路チップの１つの回路面面
積の４倍の回路面面積を有するが１つの個別チップと同
じ足跡面積を有する。
本発明の上記および他の特徴、目的およびそれらを得る
方法は、添付図面に関連した本発明の実施例についての
以下の説明を参照することによって明らかになり、また
本発明自身もよく理解できるであろう。
〔実施例］ 本発明の３次元集積回路は、次に説明する態様で形成、
組合Ｕられる個々の集積回路チップを具億する。
第１図に示されるように、個々の集積回路デツプは当業
者に知られた態様でウェーハ１１の基板１０上に形成さ
れる。集積回路領域１２は単一の層として示されている
けれども、所望の集積回路を製造するために必要に応じ
て複数の層からなっていてもよい。また、集積回路領域
１２は単一の個別装置でできていてもよい。モート（ｍ
ｏａｔ）領域１３は基板１０内にエツチングのような従
来の手段で形成される。モート領域１３は次に分離材料
で満たされ、分１ｉｆｔ領域１４を形成する。個々の集
積回路１２が形成されると、所望の特定パターンで導電
材料を付加し、モート領域１３を横切って相互接続線を
形成する。この導電材料はたとえば第１図の金属線１６
として示されている。
第１図に示されるように、個々の集積回路チップがウェ
ーハ１１上に形成されると、そのウェーハは反転され、
取扱いやすくするためにマイラ層１８に取付けてもよい
。個々の回路チップ１９は上述したように生成したモー
ト領域１３に沿ってウェーハ１１を切断することによっ
て形成される。
鋸刃２０の端部の夾角は、隣接回路チップが立方体にマ
ウントされたとき、その隣接回路チップ間に適切な斜接
（ｍｉｔｅｒ）角度を形成するようになっているべきで
ある。第４図に示された４個両立方配列の場合、鋸刃の
この端部の角度は９０°で、隣接した個々の回路チップ
の各々の隣接端部に４５°の角度を形成するようになっ
ているべきである。
こうして形成された個々の回路チップ１９は第３図に示
すような中空コア上に共に組立てられる。
このコアは各回路チップ（対するマウント面、および個
々の回路チップからの放散熱に対する熱送り装置を与え
ることができる。第４図に示されるように、個々のチッ
プ１９は、４５°傾斜端部がお互いに接触し、隣接した
個々の回路チップの接続線が並ぶようにマウントされる
。
第４図に示されるように、個々のチップ１９はエポキシ
などを用いて中空コアに接着される。個々のチップ１９
は同じである必要はないが、角４０に沿った係合端部は
同じ長さで、導電線１６は隣接チップの導電線を整列す
るように配列されているのがよい。各チップからの導電
線１６は、導電ペースト、レーザ＠融、アークスポット
溶接または超音波溶接を用いて隣接角で接続できる。
別の実施例では、個々の回路チップ１９は、接着手段を
用いて隣接角でお互いに取付けられるだけで、中空コア
３０は用いられない。ざらに他の実施例では、第１、第
２、第３および第４の個々の回路素子１９がウェーハ１
１に沿って直線状に配列され、第２図に示された切断は
分１１層１４にまでだけ延び、金属線層１６にまで延び
ないようにされる。したがって、隣接回路素子１９は、
３つの隣接角のじンジとしてそのままの金属線１６を用
いて立方体形に折り曲げるだけで接続できる。
残りの第４角は任意の従来の接着手段を用いて上述した
ように固定されなければならない。
こうして組立てられた４個の集積回路チップ１９は、他
の４個の集積回路チップに対するいくつかの相互接続線
を備え隆起を有するチップを含む立方体の第５の側面に
取付けられる。再び、４個の集積回路チップの各々の導
電線１６は、導電ペースト、レーザ溶融、アークスポッ
ト溶接または超音波溶接を用いて隆起を有するチップに
接続される。完成した集積回路立方体４５は、お互いの
間で、かつモジュラ集積回路の第５面を形成する隆起を
有するチップに相互接続される４個の別々の集積回路チ
ップを具備している。
第６図はこうして組立てられた集積回路モジュールを従
来のリード線パッケージに組立てる１つの方法としての
テープ自動化ボンディングを示す。
集積回路立方体４５は、リード線パッケージ４８にマウ
ントされる積層領域アレイテープ４６に隆起マウントさ
れる。別の集積回路立方体４５は、ボードまたはハイブ
リッド状層基板に集積化されたリード線領域アレイに表
面マウントできる。
第７図には、リード線パッケージ４８にマウントされた
組立て集積回路立方体４５が示されている。ざらに、コ
ア３０およびパッケージシールリング４７に接触し、リ
ード線パッケージ／１８への熱伝導路を与えるキャップ
４２が示されている。
コア３０の開ロア９は集積回路立方体４５を冷却する付
加的な手段として残されている。キャップ４２は、熱伝
導路を与えることに加えて、立方体４５上にマウントさ
れた集積回路を物理的にかつ密封的に保護する手段とも
なる。完成した回路モジュールは第８図に示されるよう
なものである。
この完成した回路モジュールは同じパッケージにマウン
トされた平坦集積回路の４倍の回路面積を与える。
別の実施例は、幾何学的形状を変えることによって、“
装置跡″の２倍か３倍の回路面積を与えるのに用いるこ
とができる。たとえば、テントの２つの側面が別々の集
積回路チップ１９で、テントのフロアは隆起を有するチ
ップとなっているテント型形状を用いることができる。
同様にして、第４図と似た４面ボックスであって、ボッ
クスの３面が別々の集積回路素子１９で、ボックスの第
４面はリード線パッケージにマウントされる隆起を有す
る。チップであるものを用いることができる。
同様に、種々の幾何学的形状に配列された５個またはそ
れを越える別々の集積回路素子をもった別の実施例もあ
りうる。
上の説明は例示にすぎない。型式および細部の変更は本
発明の範囲から離れることなく当業者がなしうるであろ
う。
【図面の簡単な説明】
第１図は、本発明に従って用いられる、集積回路および
モート領域をもつウェーハの一部を示す拡大断面図であ
る。 第２図はモート領域での基板の切り込みを示す拡大断面
図である。 第３図は個々の集積回路チップを支持するのに用いられ
る中空コアの斜視図である。 第４図は中空コアおよびそれに取付けられた集積回路チ
ップの斜視図である。 第５図は隆起を有するチップを示す組立て立方体モジュ
ールの一部の斜視図である。７第６図は集積回路モジュ
ールを組立てる手段としてのテープ自動化ボンディング
を示す説明図。 第７図はパッケージに接合された集積回路立方体を示す
断面図である。 第８図は完成された立方体集積回路モジュールの斜視図
である。 １０・・・基板、　１１・・・ウェーハ、１２・・・ｖ
ｌ積回路領域、　１３・・・モート領域、１４・・・分
離領域、　１６・・・金属線、１８・・・マイラ層、　
１９・・・集積回路チップ、２０・・・鋸刃、　３０・
・・中空コア、　４０・・・角、４２・・・キャップ、
　４５・・・集積回路立方体、４６・・・積層領域アレ
イテープ、 ４７・・・パッケージシールリング、 ４８・・・リード線パッケージ、　７９・・・開口。

Claims (1)

  1. 【特許請求の範囲】 １、各々が少なくとも２つの端部を有し、隣接端部で結
    合された複数個の集積回路を具備し、各集積回路はその
    中に形成されその少なくとも１つの前記端部に延びる複
    数個の導体を含み、各集積回路の前記導体を少なくとも
    １つの隣接集積回路の導体に接続することを特徴とする
    モジュラ集積回路。 ２、複数個のウェーハ上に、各々がそれの少なくとも１
    つの端部に延びる複数個の導体を有する複数個の集積回
    路を形成する工程、 前記ウェーハを個々の集積回路に切断する工程、および 少なくとも２つの前記集積回路の隣接端部およびそこに
    延びる導体を接続してモジュラ集積回路を形成する工程
    、 を具備することを特徴とするモジュラ集積回路の製造方
    法。 ３、単一のウェーハ上に、少なくとも１つの共通端部と
    少なくとも２つの他の端部を有し、各々が前記少なくと
    も１つの共通端部を横断して隣接した集積回路に接続す
    るように延びる複数個の導体を有する複数個の隣接集積
    回路を形成する工程、前記複数個の導体が前記少なくと
    も１つの共通端部を横切ってそのまま残るように、前記
    複数個の集積回路の前記少なくとも１つの共通端部に沿
    つておよび前記少なくとも２つの他の端部に沿って前記
    ウェーハを切削する工程、 前記複数個の集積回路を前記少なくとも１つの共通端部
    に沿って折り曲げる工程、および前記少なくとも２つの
    他の端部を接続してモジュラ集積回路を形成する工程、 を含むことを特徴とするモジュラ集積回路を製造する方
    法。
JP62297875A 1986-12-01 1987-11-27 モジュラ集積回路およびその製造方法 Pending JPS63143855A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US936,570 1978-08-22
US06/936,570 US4801992A (en) 1986-12-01 1986-12-01 Three dimensional interconnected integrated circuit

Publications (1)

Publication Number Publication Date
JPS63143855A true JPS63143855A (ja) 1988-06-16

Family

ID=25468828

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62297875A Pending JPS63143855A (ja) 1986-12-01 1987-11-27 モジュラ集積回路およびその製造方法

Country Status (2)

Country Link
US (1) US4801992A (ja)
JP (1) JPS63143855A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147735A (ja) * 2004-11-18 2006-06-08 Tokuhara Izumi ３次元多面構造複合半導体チップ及び演算処理装置
JP2009286092A (ja) * 2008-06-02 2009-12-10 Nippon Steel Corp 機器筐体

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5025306A (en) * 1988-08-09 1991-06-18 Texas Instruments Incorporated Assembly of semiconductor chips
US20010030370A1 (en) * 1990-09-24 2001-10-18 Khandros Igor Y. Microelectronic assembly having encapsulated wire bonding leads
US7198969B1 (en) * 1990-09-24 2007-04-03 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JPH0715969B2 (ja) * 1991-09-30 1995-02-22 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチチツプ集積回路パツケージ及びそのシステム
JP2661442B2 (ja) * 1991-12-03 1997-10-08 日本電気株式会社 樹脂封止型半導体装置及びその製造方法
US5218515A (en) * 1992-03-13 1993-06-08 The United States Of America As Represented By The United States Department Of Energy Microchannel cooling of face down bonded chips
US5241450A (en) * 1992-03-13 1993-08-31 The United States Of America As Represented By The United States Department Of Energy Three dimensional, multi-chip module
US5854534A (en) * 1992-08-05 1998-12-29 Fujitsu Limited Controlled impedence interposer substrate
EP0586888B1 (en) * 1992-08-05 2001-07-18 Fujitsu Limited Three-dimensional multichip module
DE4239857A1 (de) * 1992-11-27 1994-06-01 Abb Research Ltd Leistungshalbleitermodul
US5767580A (en) * 1993-04-30 1998-06-16 Lsi Logic Corporation Systems having shaped, self-aligning micro-bump structures
US5362986A (en) * 1993-08-19 1994-11-08 International Business Machines Corporation Vertical chip mount memory package with packaging substrate and memory chip pairs
US5561622A (en) * 1993-09-13 1996-10-01 International Business Machines Corporation Integrated memory cube structure
US5502667A (en) * 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
US5454160A (en) * 1993-12-03 1995-10-03 Ncr Corporation Apparatus and method for stacking integrated circuit devices
TW381328B (en) * 1994-03-07 2000-02-01 Ibm Dual substrate package assembly for being electrically coupled to a conducting member
US5380681A (en) * 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US5675180A (en) * 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US6255726B1 (en) 1994-06-23 2001-07-03 Cubic Memory, Inc. Vertical interconnect process for silicon segments with dielectric isolation
US6486528B1 (en) 1994-06-23 2002-11-26 Vertical Circuits, Inc. Silicon segment programming apparatus and three terminal fuse configuration
US5891761A (en) * 1994-06-23 1999-04-06 Cubic Memory, Inc. Method for forming vertical interconnect process for silicon segments with thermally conductive epoxy preform
US6124633A (en) * 1994-06-23 2000-09-26 Cubic Memory Vertical interconnect process for silicon segments with thermally conductive epoxy preform
US5657206A (en) * 1994-06-23 1997-08-12 Cubic Memory, Inc. Conductive epoxy flip-chip package and method
US5698895A (en) * 1994-06-23 1997-12-16 Cubic Memory, Inc. Silicon segment programming method and apparatus
US6080596A (en) * 1994-06-23 2000-06-27 Cubic Memory Inc. Method for forming vertical interconnect process for silicon segments with dielectric isolation
MY114888A (en) * 1994-08-22 2003-02-28 Ibm Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US5715144A (en) * 1994-12-30 1998-02-03 International Business Machines Corporation Multi-layer, multi-chip pyramid and circuit board structure
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5818748A (en) * 1995-11-21 1998-10-06 International Business Machines Corporation Chip function separation onto separate stacked chips
US5781031A (en) * 1995-11-21 1998-07-14 International Business Machines Corporation Programmable logic array
US5903059A (en) * 1995-11-21 1999-05-11 International Business Machines Corporation Microconnectors
US5907903A (en) * 1996-05-24 1999-06-01 International Business Machines Corporation Multi-layer-multi-chip pyramid and circuit board structure and method of forming same
US5734617A (en) * 1996-08-01 1998-03-31 Micron Technology Corporation Shared pull-up and selection circuitry for programmable cells such as antifuse cells
US6104209A (en) 1998-08-27 2000-08-15 Micron Technology, Inc. Low skew differential receiver with disable feature
US5953276A (en) * 1997-12-18 1999-09-14 Micron Technology, Inc. Fully-differential amplifier
KR100270869B1 (ko) * 1997-10-10 2001-01-15 윤종용 3차원복합입체회로기판
US6212482B1 (en) 1998-03-06 2001-04-03 Micron Technology, Inc. Circuit and method for specifying performance parameters in integrated circuits
US6710435B2 (en) 2001-08-09 2004-03-23 Denso Corporation Semiconductor device arrangement and method of fabricating the same
US20040105244A1 (en) * 2002-08-06 2004-06-03 Ilyas Mohammed Lead assemblies with offset portions and microelectronic assemblies with leads having offset portions
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7705432B2 (en) * 2004-04-13 2010-04-27 Vertical Circuits, Inc. Three dimensional six surface conformal die coating
US20140160692A1 (en) * 2012-12-07 2014-06-12 Pc Concepts Limited Method for surface decoration of an object with 3-dimensional geometry and the object obtained therefrom
DE202022100279U1 (de) * 2022-01-19 2023-04-21 WAGO Verwaltungsgesellschaft mit beschränkter Haftung Leiterplattenmontage

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3880493A (en) * 1973-12-28 1975-04-29 Burroughs Corp Capacitor socket for a dual-in-line package
US4295924A (en) * 1979-12-17 1981-10-20 International Business Machines Corporation Method for providing self-aligned conductor in a V-groove device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147735A (ja) * 2004-11-18 2006-06-08 Tokuhara Izumi ３次元多面構造複合半導体チップ及び演算処理装置
JP4591051B2 (ja) * 2004-11-18 2010-12-01 庸美 徳原 ３次元多面構造複合半導体チップ及び演算処理装置
JP2009286092A (ja) * 2008-06-02 2009-12-10 Nippon Steel Corp 機器筐体

Also Published As

Publication number Publication date
US4801992A (en) 1989-01-31

Similar Documents

Publication Publication Date Title
JPS63143855A (ja) モジュラ集積回路およびその製造方法
US5025306A (en) Assembly of semiconductor chips
US5631193A (en) High density lead-on-package fabrication method
EP0340241B1 (en) High density electronic package comprising stacked sub-modules
US5780925A (en) Lead frame package for electronic devices
JP3879351B2 (ja) 半導体チップの製造方法
US3484534A (en) Multilead package for a multilead electrical device
US20090127688A1 (en) Package-on-package with improved joint reliability
TW497184B (en) Semiconductor device and semiconductor module using the same
US4748538A (en) Semiconductor module
JP2001223324A (ja) 半導体装置
JPH0754845B2 (ja) 段状電子装置パッケージ
JPH09260538A (ja) 樹脂封止型半導体装置及び製造方法とその実装構造
JPH08213543A (ja) マルチダイパッケージ装置
EP0183722A1 (en) SEMICONDUCTOR MODULE ASSEMBLY HIGH DENSITY.
JP2953899B2 (ja) 半導体装置
JPH011269A (ja) 半導体装置
US20060055039A1 (en) Stackable layer containing ball grid array package
JPH02177466A (ja) ３次元パッケージの方法と機構
JPH04179263A (ja) 樹脂封止型半導体装置とその製造方法
US7777321B2 (en) Stacked microelectronic layer and module with three-axis channel T-connects
JPH09246460A (ja) マスメモリおよびマスメモリを製造する方法
US6967411B2 (en) Stackable layers containing ball grid array packages
JPH09107067A (ja) 半導体装置
JPH10242379A (ja) 半導体モジュール