JPH09246460A - マスメモリおよびマスメモリを製造する方法 - Google Patents
マスメモリおよびマスメモリを製造する方法Info
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Abstract
(57)【要約】
【課題】 大容量の機能マスメモリを提供する。
【解決手段】 スタックドチップのブロックをマトリク
ス状に配置したマクロブロック１３を含み、モノリシッ
ク配置が基板を構成し、その上に相互接続ネットワーク
１２１および制御回路が積み重ねられる。
ス状に配置したマクロブロック１３を含み、モノリシッ
ク配置が基板を構成し、その上に相互接続ネットワーク
１２１および制御回路が積み重ねられる。
Description
【０００１】
【発明の属する技術分野】本発明の分野は、高性能計算
システムおよびデータ記憶システムに必要な高密度マス
メモリまたは大容量記憶装置の分野である。
システムおよびデータ記憶システムに必要な高密度マス
メモリまたは大容量記憶装置の分野である。
【０００２】
【従来の技術】現在、一つまたは複数のチップを含む、
ますます小形化するパッケージがこれらの用途のために
開発されており、相互接続カード上で占有されるスペー
スの量を減らすことができる。メモリと制御回路を結合
することには、電気的動作特性を改善し、特に信号の伝
搬時間を短かくするという別の効果がある。
ますます小形化するパッケージがこれらの用途のために
開発されており、相互接続カード上で占有されるスペー
スの量を減らすことができる。メモリと制御回路を結合
することには、電気的動作特性を改善し、特に信号の伝
搬時間を短かくするという別の効果がある。
【０００３】したがって、チップを平坦な相互接続基板
上に並べて構成するのではなく、集積密度をさらに高
め、最適な相互接続長を得るために、多数の裸のチップ
を積み重ねることがすでに提案されている。メモリ回路
は、消費電力が小さく、入出力の数が比較的少ないの
で、このタイプのアセンブリに好適である。メモリ回路
の大部分は、多数のチップに共通の信号バスに接続でき
る。この種のアセンブリは現在、Ｔｅｘａｓ Ｉｎｓｔ
ｒｕｍｅｎｔｓ社、Ｉｒｖｉｎｅ Ｓｅｎｓｏｒｓ社、
またはＴＨＯＭＳＯＮ−ＣＳＦ社が製造している（Ｃ−
ＶＡＬ、９ｔｈ Ｅｕｒｏｐｅａｎ ＩＳＨＭ Ｃｏｎ
ｆｅｒｅｎｃｅ、Ｎｉｃｅ、１９９３、Ｃｏｎｆｅｒｅ
ｎｃｅ Ｒｅｐｏｒｔ、ｐａｇｅ ３０４ ａｎｄ
Ｒ．Ｔ．ＣＲＯＷＬＥＹ ａｎｄ Ｅ．Ｊ．ＶＡＲＤＡ
ＭＡＮ ｉｎ ＭＣＭ’９４ Ｐｒｏｃｅｅｄｉｎｇｓ
参照）。したがって、従来のパッケージと比較して、体
積密度で１００程度のファクタが得られる。
上に並べて構成するのではなく、集積密度をさらに高
め、最適な相互接続長を得るために、多数の裸のチップ
を積み重ねることがすでに提案されている。メモリ回路
は、消費電力が小さく、入出力の数が比較的少ないの
で、このタイプのアセンブリに好適である。メモリ回路
の大部分は、多数のチップに共通の信号バスに接続でき
る。この種のアセンブリは現在、Ｔｅｘａｓ Ｉｎｓｔ
ｒｕｍｅｎｔｓ社、Ｉｒｖｉｎｅ Ｓｅｎｓｏｒｓ社、
またはＴＨＯＭＳＯＮ−ＣＳＦ社が製造している（Ｃ−
ＶＡＬ、９ｔｈ Ｅｕｒｏｐｅａｎ ＩＳＨＭ Ｃｏｎ
ｆｅｒｅｎｃｅ、Ｎｉｃｅ、１９９３、Ｃｏｎｆｅｒｅ
ｎｃｅ Ｒｅｐｏｒｔ、ｐａｇｅ ３０４ ａｎｄ
Ｒ．Ｔ．ＣＲＯＷＬＥＹ ａｎｄ Ｅ．Ｊ．ＶＡＲＤＡ
ＭＡＮ ｉｎ ＭＣＭ’９４ Ｐｒｏｃｅｅｄｉｎｇｓ
参照）。したがって、従来のパッケージと比較して、体
積密度で１００程度のファクタが得られる。
【０００４】最初に使用された技術では、スタックを作
成した後でそれに接近できるように一つまたは複数の面
上のチップの入出力を再構成する方法が必要である。こ
れは、シリコンウエハ上かまたは切出しチップ上で行わ
れる。図１に、薄いプリント回路１をチップ２の表面上
でボンディングするかまたは配線することによって実装
するこれらの方法の一つを示す。このプリント回路は、
チップの平面内（例えばその二つの狭い面上）にある入
出力を、この平面上にあり、かつチップのエッジ（例え
ばチップの広い面の一つの面上）より先に延びるトラッ
クによって実装する役割を有する。チップは、接着要素
３によってプリント回路にボンディングできる。配線
は、ワイヤ４をプリント回路１中に作成された窓５内に
挿入することによって行われる。
成した後でそれに接近できるように一つまたは複数の面
上のチップの入出力を再構成する方法が必要である。こ
れは、シリコンウエハ上かまたは切出しチップ上で行わ
れる。図１に、薄いプリント回路１をチップ２の表面上
でボンディングするかまたは配線することによって実装
するこれらの方法の一つを示す。このプリント回路は、
チップの平面内（例えばその二つの狭い面上）にある入
出力を、この平面上にあり、かつチップのエッジ（例え
ばチップの広い面の一つの面上）より先に延びるトラッ
クによって実装する役割を有する。チップは、接着要素
３によってプリント回路にボンディングできる。配線
は、ワイヤ４をプリント回路１中に作成された窓５内に
挿入することによって行われる。
【０００５】このようにして再構成した後、多数のチッ
プ（例えば８）を積み重ね、接着フィルムまたはカプセ
ル化液体樹脂のフィルムによって結合する。図２に再構
成したこの種のチップのスタックを示す。図示の例の場
合、薄いプリント回路はまた、チップの境界の先にある
センタリング穴６を有する。これらのセンタリング穴６
は、積み重ねの際にチップを互いに位置決めするのに使
用できる。チップとプリント回路を、位置決め用ロッド
７およびスタックのピッチを設定するのに使用されるく
さびによって積み重ねる。次いで、このアセンブリを、
すべての隙間を塞ぎかつユニットを機械的に保持する熱
硬化性液体樹脂で被覆する。
プ（例えば８）を積み重ね、接着フィルムまたはカプセ
ル化液体樹脂のフィルムによって結合する。図２に再構
成したこの種のチップのスタックを示す。図示の例の場
合、薄いプリント回路はまた、チップの境界の先にある
センタリング穴６を有する。これらのセンタリング穴６
は、積み重ねの際にチップを互いに位置決めするのに使
用できる。チップとプリント回路を、位置決め用ロッド
７およびスタックのピッチを設定するのに使用されるく
さびによって積み重ねる。次いで、このアセンブリを、
すべての隙間を塞ぎかつユニットを機械的に保持する熱
硬化性液体樹脂で被覆する。
【０００６】このようにして作成した三次元ブロック８
を、チップの入出力に接近できる面上でこれらのチップ
を接続できるように準備する。このために、樹脂をチッ
プのエッジの先に延びるトラックを含む面上で機械加工
し、図３に示すようにトラックのセクションに対応する
金属領域を含む平坦な樹脂面を得る。
を、チップの入出力に接近できる面上でこれらのチップ
を接続できるように準備する。このために、樹脂をチッ
プのエッジの先に延びるトラックを含む面上で機械加工
し、図３に示すようにトラックのセクションに対応する
金属領域を含む平坦な樹脂面を得る。
【０００７】次いで、これらの入出力を、メタライゼー
ションおよびエッチングによって導電トラックを形成す
るか、またははんだ付けによって相互接続基板上に実装
することによって相互接続する。図４に、相互接続基板
９上で複数のチップを含むメモリブロック８を実装する
方法を示す。この実装作業によって、一般に、隣接する
入出力間のピッチを大きくして、メモリブロック８をプ
リント回路１１上に実装された制御回路１０に接続する
のに使用される相互接続線１２を含む標準のプリント回
路１１に容易に取り付けることができる入出力を得るこ
とができる。
ションおよびエッチングによって導電トラックを形成す
るか、またははんだ付けによって相互接続基板上に実装
することによって相互接続する。図４に、相互接続基板
９上で複数のチップを含むメモリブロック８を実装する
方法を示す。この実装作業によって、一般に、隣接する
入出力間のピッチを大きくして、メモリブロック８をプ
リント回路１１上に実装された制御回路１０に接続する
のに使用される相互接続線１２を含む標準のプリント回
路１１に容易に取り付けることができる入出力を得るこ
とができる。
【０００８】ブロック８の基板９への接続は、一般に、
導電性樹脂、ラグまたは金属ビードを用いて配線、ボン
ディングすることによって行われる。
導電性樹脂、ラグまたは金属ビードを用いて配線、ボン
ディングすることによって行われる。
【０００９】ブロック８とプリント回路１１上に実装さ
れた制御回路１０とによって形成されたユニットは、機
能マスメモリを提供する。
れた制御回路１０とによって形成されたユニットは、機
能マスメモリを提供する。
【００１０】
【発明が解決しようとする課題】上記のような機能メモ
リの密度をさらに高めるために、本発明は、上述のブロ
ック８に類似のモノリシック配置されたマクロブロック
が、プリント回路を相互接続ネットワーク上に直接実装
することを可能にする相互接続ネットワークが表面に作
成された相互接続基板を構成する機能メモリの新規のア
ーキテクチャを提案する。
リの密度をさらに高めるために、本発明は、上述のブロ
ック８に類似のモノリシック配置されたマクロブロック
が、プリント回路を相互接続ネットワーク上に直接実装
することを可能にする相互接続ネットワークが表面に作
成された相互接続基板を構成する機能メモリの新規のア
ーキテクチャを提案する。
【００１１】
【課題を解決するための手段】さらに具体的には、本発
明の目的は、相互接続ネットワークによって制御回路に
接続されたスタックドチップのブロックを含む機能マス
メモリである。ただし、前記マスメモリは、スタックド
チップのブロックのマトリクス配置によって構成された
マクロブロックを含み、前記モノリシック配置は、相互
接続ネットワークおよび制御回路をその上に積み重ねる
基板を構成する。
明の目的は、相互接続ネットワークによって制御回路に
接続されたスタックドチップのブロックを含む機能マス
メモリである。ただし、前記マスメモリは、スタックド
チップのブロックのマトリクス配置によって構成された
マクロブロックを含み、前記モノリシック配置は、相互
接続ネットワークおよび制御回路をその上に積み重ねる
基板を構成する。
【００１２】本発明の目的はまた、本発明による機能マ
スメモリを製造する方法である。
スメモリを製造する方法である。
【００１３】さらに具体的には、一方の面に、チップの
入出力に接続された導電トラックのセクションと、相互
接続ネットワークと、制御回路とを含むスタックドチッ
プを含む機能マスメモリを製造する方法である。この方
法は、以下のステップを含む。
入出力に接続された導電トラックのセクションと、相互
接続ネットワークと、制御回路とを含むスタックドチッ
プを含む機能マスメモリを製造する方法である。この方
法は、以下のステップを含む。
【００１４】スタックチップのブロックのマトリクス配
置によって形成され、トラックセクションが現れる面を
有するマクロブロックを作成するステップ。
置によって形成され、トラックセクションが現れる面を
有するマクロブロックを作成するステップ。
【００１５】マクロブロックの面上で相互接続ネットワ
ークを作成するステップ。
ークを作成するステップ。
【００１６】制御回路を相互接続ネットワークに接続す
るステップ。
るステップ。
【００１７】添付の図面を参照しながら非限定的例とし
て行った以下の説明を読めば、本発明がより明確に理解
でき、また他の利点が明らかとなろう。
て行った以下の説明を読めば、本発明がより明確に理解
でき、また他の利点が明らかとなろう。
【００１８】
【発明の実施の形態】本発明による機能マスメモリは、
従来技術に現れる再構成されたメモリを含む基本ブロッ
クから作成される。上記では、図１を参照しながら、配
線を使用してメモリチップの入出力を再構成する方法に
ついて説明したが、他の技術も使用できる。特に、図５
に示すように、プリント回路１１のトラックをチップ２
１の相互接続パッドまで延長することによってメモリチ
ップを再構成することができる。本発明によれば、各プ
リント回路２１は、位置決め用穴６１を有し、極めて薄
いフレキシブル回路（例えば厚さ３５μｍの銅トラック
を有する厚さ５０μｍのポリイミドフィルム）から作成
される。その場合、これらのトラックを熱圧縮またはレ
ーザによってチップに直接接続することができる。
従来技術に現れる再構成されたメモリを含む基本ブロッ
クから作成される。上記では、図１を参照しながら、配
線を使用してメモリチップの入出力を再構成する方法に
ついて説明したが、他の技術も使用できる。特に、図５
に示すように、プリント回路１１のトラックをチップ２
１の相互接続パッドまで延長することによってメモリチ
ップを再構成することができる。本発明によれば、各プ
リント回路２１は、位置決め用穴６１を有し、極めて薄
いフレキシブル回路（例えば厚さ３５μｍの銅トラック
を有する厚さ５０μｍのポリイミドフィルム）から作成
される。その場合、これらのトラックを熱圧縮またはレ
ーザによってチップに直接接続することができる。
【００１９】再構成はまた、図６に示すように、チップ
２１を挿入するために、くり抜きプリント回路１１２を
使用して、フレキシブル回路の表面とチップの表面が同
じ高さになるようにすることによっても行える。その場
合、この表面上にフィルムを付着（例えば積層）し、前
記フィルムをチップおよびフレキシブル回路の入出力の
位置において穿孔し、薄い層内に配置されたメタライゼ
ーションによって入出力を接続することによって、相互
接続を作成することができる。
２１を挿入するために、くり抜きプリント回路１１２を
使用して、フレキシブル回路の表面とチップの表面が同
じ高さになるようにすることによっても行える。その場
合、この表面上にフィルムを付着（例えば積層）し、前
記フィルムをチップおよびフレキシブル回路の入出力の
位置において穿孔し、薄い層内に配置されたメタライゼ
ーションによって入出力を接続することによって、相互
接続を作成することができる。
【００２０】その場合、再構成されたチップ（例えば八
つ）のブロックは、フレキシブル回路およびチップによ
って形成されたセットを積み重ねることによって作成で
きる。このために、チップとフレキシブル回路とから構
成される各ユニットと次の同様のユニットとの間に接着
プリフォームを挿入する。この接着プリフォームは、す
べての隙間を塞ぎ、ユニット全体の強度を維持する。図
７に、位置決め用ロッド７１を使用したこの種のアセン
ブリを示す。
つ）のブロックは、フレキシブル回路およびチップによ
って形成されたセットを積み重ねることによって作成で
きる。このために、チップとフレキシブル回路とから構
成される各ユニットと次の同様のユニットとの間に接着
プリフォームを挿入する。この接着プリフォームは、す
べての隙間を塞ぎ、ユニット全体の強度を維持する。図
７に、位置決め用ロッド７１を使用したこの種のアセン
ブリを示す。
【００２１】その場合、ブロックは、チップの境界の先
に延びるトラックのセクションが同じ高さになるよう
に、スタックに垂直に切り出す。
に延びるトラックのセクションが同じ高さになるよう
に、スタックに垂直に切り出す。
【００２２】本発明による方法の一例によれば、Ｎ個の
基本ブロック８１を、図８に示される方向Ｙにおいて、
入出力を有する面１４が常に同じ面上に現れるように積
み重ねる。
基本ブロック８１を、図８に示される方向Ｙにおいて、
入出力を有する面１４が常に同じ面上に現れるように積
み重ねる。
【００２３】各ブロック８１内に位置決め用穴７１１が
あるので、ブロックの組立ておよび正確な位置決めが容
易になる。
あるので、ブロックの組立ておよび正確な位置決めが容
易になる。
【００２４】第２の段階では、Ｍ組のＮ個の基本ブロッ
クを、Ｙ方向に直交するＸ方向において結合する。
クを、Ｙ方向に直交するＸ方向において結合する。
【００２５】これらの異なる組立て操作を実行するため
に、各ブロックと次のブロックの間または各ブロックの
組と次のブロックの組との間に接着フィルムを挿入す
る。あるいは、ユニットをカプセル化用樹脂内でカプセ
ル化する。
に、各ブロックと次のブロックの間または各ブロックの
組と次のブロックの組との間に接着フィルムを挿入す
る。あるいは、ユニットをカプセル化用樹脂内でカプセ
ル化する。
【００２６】Ｍ×Ｎ個の基本ブロック８１のマトリクス
配置は、機械加工され、かつ必要な場合、各メモリの入
出力に対応するトラックのすべてのセクションと同じ高
さである平坦面１４１を得るために、表面が研磨される
マクロブロックを構成する。図９に、表面１４１が各チ
ップの入出力を表すトラックセクションの組を含んでい
るこの種のマクロブロック１３を示す。
配置は、機械加工され、かつ必要な場合、各メモリの入
出力に対応するトラックのすべてのセクションと同じ高
さである平坦面１４１を得るために、表面が研磨される
マクロブロックを構成する。図９に、表面１４１が各チ
ップの入出力を表すトラックセクションの組を含んでい
るこの種のマクロブロック１３を示す。
【００２７】Ｍ組のＮ個の基本ブロックを組み立てる
際、コネクタやヒートシンクなど追加の機能要素をマク
ロブロック１３中に挿入することができる。
際、コネクタやヒートシンクなど追加の機能要素をマク
ロブロック１３中に挿入することができる。
【００２８】本発明の有用な特徴の一つは、このマクロ
ブロック１３を相互接続基板として使用することにあ
る。実際、本発明の方法によれば、マクロブロック１３
の面１４１上に相互接続ネットワークを作成できる。
ブロック１３を相互接続基板として使用することにあ
る。実際、本発明の方法によれば、マクロブロック１３
の面１４１上に相互接続ネットワークを作成できる。
【００２９】このために、チップの入出力を、各トラッ
クセクションと接触する金属付着によってまとめて電気
的に接続し、この金属層中に導電トラックを所望のアー
キテクチャおよび電気図に従ってエッチングする。
クセクションと接触する金属付着によってまとめて電気
的に接続し、この金属層中に導電トラックを所望のアー
キテクチャおよび電気図に従ってエッチングする。
【００３０】この相互接続は、図１０に示すように、接
続ホール（via hole）を穿孔した誘電体平面を各金属層
と次の金属層の間に挿入することによって作成した多層
相互接続などであってもよい。この図１０には、Ｙ方向
に整列したブロック８１間に予め電気接点が作成されて
いるマクロブロック１３上に積み重ねられた誘電体平面
が示されている。相互接続ネットワーク１２１は、大規
模集積のプリント回路を作成するのに使用される標準的
な方法（積層、レーザ穿孔、化学メタライゼーションま
たは電解メタライゼーションによる材料の付着など）、
マイクロエレクトロニクスにおいて使用される方法（液
体誘電体の付着、プラズマやイオンエッチングによる穿
孔、気相付着や真空スプレイ付着によるメタライゼーシ
ョン）、または従来技術において周知の方法の任意の組
合せによって作成できる。
続ホール（via hole）を穿孔した誘電体平面を各金属層
と次の金属層の間に挿入することによって作成した多層
相互接続などであってもよい。この図１０には、Ｙ方向
に整列したブロック８１間に予め電気接点が作成されて
いるマクロブロック１３上に積み重ねられた誘電体平面
が示されている。相互接続ネットワーク１２１は、大規
模集積のプリント回路を作成するのに使用される標準的
な方法（積層、レーザ穿孔、化学メタライゼーションま
たは電解メタライゼーションによる材料の付着など）、
マイクロエレクトロニクスにおいて使用される方法（液
体誘電体の付着、プラズマやイオンエッチングによる穿
孔、気相付着や真空スプレイ付着によるメタライゼーシ
ョン）、または従来技術において周知の方法の任意の組
合せによって作成できる。
【００３１】機能マスメモリを作成するために、図１１
に示すように、異なる制御チップ１０１を、この目的の
ために相互接続ネットワークの最後の層上に作成された
実装領域上の相互接続ネットワーク１２１上に実装す
る。これを行う際、実装領域は、図１０に示されるよう
に、相互接続ネットワークの下層上に作成される。
に示すように、異なる制御チップ１０１を、この目的の
ために相互接続ネットワークの最後の層上に作成された
実装領域上の相互接続ネットワーク１２１上に実装す
る。これを行う際、実装領域は、図１０に示されるよう
に、相互接続ネットワークの下層上に作成される。
【００３２】製造時にマクロブロック１３中に電気コネ
クタを組み込むと、いくつかのマスメモリを互いに直接
相互接続することができ、したがって極めて大規模集積
のメモリが得られる。
クタを組み込むと、いくつかのマスメモリを互いに直接
相互接続することができ、したがって極めて大規模集積
のメモリが得られる。
【図１】従来技術によるチップの入出力を実装するため
に行われるチップとプリント回路の間の電気接続を示す
図である。
に行われるチップとプリント回路の間の電気接続を示す
図である。
【図２】従来技術によるプリント回路に取り付けられた
チップのスタックを示す図である。
チップのスタックを示す図である。
【図３】従来技術によるチップの入出力に接続された導
電トラックのセクションが見える面を有するスタックド
チップのブロックを示す図である。
電トラックのセクションが見える面を有するスタックド
チップのブロックを示す図である。
【図４】スタックドチップのブロックが接続基板および
標準的相互接続ネットワークによって制御回路に接続さ
れた従来技術による機能マスメモリの一部を示す図であ
る。
標準的相互接続ネットワークによって制御回路に接続さ
れた従来技術による機能マスメモリの一部を示す図であ
る。
【図５】本発明において使用できるチップとプリント回
路との間の電気接続の第１の例を示す図である。
路との間の電気接続の第１の例を示す図である。
【図６】本発明において使用できるチップとプリント回
路との間の電気接続の第２の例を示す図である。
路との間の電気接続の第２の例を示す図である。
【図７】本発明において使用されるチップとプリント回
路のスタックを示す図である。
路のスタックを示す図である。
【図８】本発明による機能マスメモリを製造する方法の
一例において使用されるブロック８１を積み重ねるステ
ップを示す図である。
一例において使用されるブロック８１を積み重ねるステ
ップを示す図である。
【図９】スタックドチップのＭ×Ｎ個のブロックのマト
リクス配置から構成されたマクロブロックを示す図であ
る。
リクス配置から構成されたマクロブロックを示す図であ
る。
【図１０】本発明のマクロブロックの表面上に作成され
た相互接続ネットワークを作成するステップを示す図で
ある。
た相互接続ネットワークを作成するステップを示す図で
ある。
【図１１】スタックドメモリチップのブロック、相互接
続ネットワークおよび制御回路を含む本発明による機能
マスメモリを示す図である。
続ネットワークおよび制御回路を含む本発明による機能
マスメモリを示す図である。
１、１１ プリント回路 ２、２１ チップ ３ 接着要素 ４ ワイヤ ５ 窓 ６ センタリング穴 ７、７１ 位置決めロッド ８ メモリブロック ９ 相互接続基板 １０ 制御回路 １２ 相互接続 １３ マクロブロック ６１、７１１ 位置決め穴 ８１ ブロック １０１ 制御チップ １１２ くり抜きプリント回路 １２１ 相互接続ネットワーク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヤン−マルク・ビユロー フランス国、06560・バランス、シユマ ン・ドウ・ベルビユ、15
Claims (8)
- 【請求項１】 相互接続ネットワークによって制御回路
に接続されたスタックドチップのブロックを含む機能マ
スメモリであって、前記マスメモリが、スタックドチッ
プのブロックのマトリクス配置によって構成されたマク
ロブロックを含み、前記モノリシック配置が基板を構成
し、その上に相互接続ネットワークおよび制御回路が積
み重ねられる機能マスメモリ。 - 【請求項２】 マクロブロックが熱伝導性または電気伝
導性の相補形要素を含む請求項１に記載の機能マスメモ
リ。 - 【請求項３】 チップのカプセル化されたロック間に樹
脂を含む請求項１または２に記載の機能マスメモリ。 - 【請求項４】 ブロックの列間に接着フィルムを含む請
求項１または２に記載の機能マスメモリ。 - 【請求項５】 スタックドチップのブロックを含んでお
り、一方の面に、チップの入出力に接続された導電トラ
ックのセクションと相互接続ネットワークと制御回路と
を有する機能マスメモリを製造する方法であって、 スタックドチップのブロックのマトリクス配置によって
形成されており、トラックセクションが現れる面を有す
るマクロブロックを作成するステップと、 マクロブロックの面上で相互接続ネットワークを作成す
るステップと、 制御回路を相互接続ネットワークに接続するステップと
を含む機能マスメモリの製造方法。 - 【請求項６】 マクロブロックを作成するステップが、 チップの平面に垂直なＹ方向においてブロック内に位置
決め用の穴を空けるステップと、 位置決め用ロッドを位置決め用の穴に導入する際にＹ方
向においてＮ個のブロックのＭ個のスタックを作成する
ステップと、 Ｍ個のスタックをＹ方向に直交するＸ方向において組み
立てるステップとを含む請求項５に記載の機能マスメモ
リの製造方法。 - 【請求項７】 ブロックのセットをカプセル化用樹脂内
でカプセル化することによってマクロブロックを作成す
るステップと、 マクロブロックの面が現れるように、カプセル化された
ブロックのセットを機械加工し、且つ研磨するステップ
とを含む請求項５に記載の機能マスメモリの製造方法。 - 【請求項８】 接続ホールが穿孔された金属層と誘電体
層を交互に付着することによって相互接続ネットワーク
を作成するステップを含む請求項５から７のいずれか一
項に記載の機能マスメモリの製造方法。
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|---|---|---|---|
| FR9602959A FR2745973B1 (fr) | 1996-03-08 | 1996-03-08 | Memoire de masse et procede de fabrication de memoire de masse |
| FR9602959 | 1996-03-08 |
Publications (1)
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|---|---|
| JPH09246460A true JPH09246460A (ja) | 1997-09-19 |
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Family Applications (1)
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| JP9053242A Pending JPH09246460A (ja) | 1996-03-08 | 1997-03-07 | マスメモリおよびマスメモリを製造する方法 |
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| JP (1) | JPH09246460A (ja) |
| KR (1) | KR970067780A (ja) |
| DE (1) | DE69718223T2 (ja) |
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-
1997
- 1997-03-03 US US08/805,850 patent/US5908304A/en not_active Expired - Fee Related
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- 1997-03-07 KR KR1019970007699A patent/KR970067780A/ko not_active Application Discontinuation
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