JPH0496258A - 半導体装置用絶縁基板の製造方法およびそのための金属パターン板 - Google Patents
半導体装置用絶縁基板の製造方法およびそのための金属パターン板Info
- Publication number
- JPH0496258A JPH0496258A JP2207271A JP20727190A JPH0496258A JP H0496258 A JPH0496258 A JP H0496258A JP 2207271 A JP2207271 A JP 2207271A JP 20727190 A JP20727190 A JP 20727190A JP H0496258 A JPH0496258 A JP H0496258A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- metal
- plate
- circuit pattern
- metal pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 98
- 239000002184 metal Substances 0.000 title claims abstract description 98
- 239000000758 substrate Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000000034 method Methods 0.000 claims description 22
- 238000005520 cutting process Methods 0.000 claims description 8
- 239000003822 epoxy resin Substances 0.000 abstract description 6
- 229920000647 polyepoxide Polymers 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- OVSKIKFHRZPJSS-UHFFFAOYSA-N 2,4-D Chemical compound OC(=O)COC1=CC=C(Cl)C=C1Cl OVSKIKFHRZPJSS-UHFFFAOYSA-N 0.000 description 1
- NFLLKCVHYJRNRH-UHFFFAOYSA-N 8-chloro-1,3-dimethyl-7H-purine-2,6-dione 2-(diphenylmethyl)oxy-N,N-dimethylethanamine Chemical compound O=C1N(C)C(=O)N(C)C2=C1NC(Cl)=N2.C=1C=CC=CC=1C(OCCN(C)C)C1=CC=CC=C1 NFLLKCVHYJRNRH-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4839—Assembly of a flat lead with an insulating support, e.g. for TAB
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/142—Metallic substrates having insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01094—Plutonium [Pu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S428/00—Stock material or miscellaneous articles
- Y10S428/901—Printed circuit
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
- Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Metal Substrates For Printed Circuits (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置用の絶縁基板の製造方法と、そ
れに用いられる新規な金属部材に関する。
れに用いられる新規な金属部材に関する。
電力用半導体装置においては、半導体チップを装置内に
固定するとともに、その半導体エレメントに関連する電
気的接続を図るために、導電性の回路パターンと絶縁膜
とを有する絶縁基板が用いられる。第9A図はこのよう
な絶縁基板の従来例を示す平面図であり、第9B図はそ
のIX−IX断面図である。絶縁基板100は金属板1
01の上面に絶縁膜102を有しており、この絶縁膜1
02の上に金属製の回路パターン103が固定されてい
る。回路パターン103は3つの部分103a〜103
Cからなり、そのうちの中央の部分103bの上に半導
体チップ104が取付けられる。
固定するとともに、その半導体エレメントに関連する電
気的接続を図るために、導電性の回路パターンと絶縁膜
とを有する絶縁基板が用いられる。第9A図はこのよう
な絶縁基板の従来例を示す平面図であり、第9B図はそ
のIX−IX断面図である。絶縁基板100は金属板1
01の上面に絶縁膜102を有しており、この絶縁膜1
02の上に金属製の回路パターン103が固定されてい
る。回路パターン103は3つの部分103a〜103
Cからなり、そのうちの中央の部分103bの上に半導
体チップ104が取付けられる。
また、両側の部分103a、103cはアルミ線105
によって半導体チップ104と電気的に接続される。
によって半導体チップ104と電気的に接続される。
これらのうち、金属板101は半導体チップ104の動
作時に生ずる熱を放熱するためのヒートシンクとして作
用し、その厚さは1〜3龍程度である。絶縁膜102は
回路パターン103と金属板101との間を電気的に絶
縁する作用を有し、その厚さは0.05〜0.2關程度
である。さらに、回路パターン103の厚さは0.03
〜0.3鰭程度であり、その端部エリア103e上に外
部端子を立設することにより、半導体チップ104と外
部回路との電気的接続が図られる。なお、絶縁基板10
0の端部には、この絶縁基板100を組込んだ半導体装
置を所望の機器に組付ける際に用いられるボルト孔10
6が形成されている。
作時に生ずる熱を放熱するためのヒートシンクとして作
用し、その厚さは1〜3龍程度である。絶縁膜102は
回路パターン103と金属板101との間を電気的に絶
縁する作用を有し、その厚さは0.05〜0.2關程度
である。さらに、回路パターン103の厚さは0.03
〜0.3鰭程度であり、その端部エリア103e上に外
部端子を立設することにより、半導体チップ104と外
部回路との電気的接続が図られる。なお、絶縁基板10
0の端部には、この絶縁基板100を組込んだ半導体装
置を所望の機器に組付ける際に用いられるボルト孔10
6が形成されている。
ところで、近年においては、小形でかつ大電力をコント
ロールできる電力用半導体装置が要求されるようになっ
ている。ところが、従来の絶縁基板100ては垂直面内
における回路パターン103の断面積があまり大きくな
いため、半導体チップ104に大電流を流したときに、
回路パターン103を通じた横方向の熱拡散が不十分で
あるばかりでなく、回路パターン103自身における電
圧降下や発熱も大きくなる。その結果、この絶縁基板1
00を組込んだ半導体装置は大電力に耐えないものとな
っている。
ロールできる電力用半導体装置が要求されるようになっ
ている。ところが、従来の絶縁基板100ては垂直面内
における回路パターン103の断面積があまり大きくな
いため、半導体チップ104に大電流を流したときに、
回路パターン103を通じた横方向の熱拡散が不十分で
あるばかりでなく、回路パターン103自身における電
圧降下や発熱も大きくなる。その結果、この絶縁基板1
00を組込んだ半導体装置は大電力に耐えないものとな
っている。
垂直面内における回路パターン103の断面積を大きく
する方法としては、回路パターン103の平面サイズを
大きくする方法が考えられる。しかし、その場合には絶
縁基板100全体としての平面サイズも必然的に大きく
なり、小形でかつ大電力に耐えるという要求に反したも
のとなる。このため、装置の大形化を防止しつつ回路パ
ターン103の垂直面内の断面積を大きくするためには
、回路パターン103の厚さを厚くすることが必要とな
ってくる。
する方法としては、回路パターン103の平面サイズを
大きくする方法が考えられる。しかし、その場合には絶
縁基板100全体としての平面サイズも必然的に大きく
なり、小形でかつ大電力に耐えるという要求に反したも
のとなる。このため、装置の大形化を防止しつつ回路パ
ターン103の垂直面内の断面積を大きくするためには
、回路パターン103の厚さを厚くすることが必要とな
ってくる。
厚い回路パターンを得るための方法としては、2つの方
法が考えられる。第1の方法は、比較的厚い均一な金属
板を絶縁膜102上に貼り付け、その金属板を選択的に
エツチングして厚い回路パターンを得る方法である。ま
た、第2の方法は、比較的厚い均一な金属板をあらかじ
めパンチング加工して回路パターンの各部分を個別部品
として作成し、それらを絶縁膜102上に配列して貼り
付ける方法である。
法が考えられる。第1の方法は、比較的厚い均一な金属
板を絶縁膜102上に貼り付け、その金属板を選択的に
エツチングして厚い回路パターンを得る方法である。ま
た、第2の方法は、比較的厚い均一な金属板をあらかじ
めパンチング加工して回路パターンの各部分を個別部品
として作成し、それらを絶縁膜102上に配列して貼り
付ける方法である。
これらのうち、第1の方法では、厚い金属板をエツチン
グしなければならないため、寸法精度か低いという問題
がある。また、第2の方法では回路パターンの各部の寸
法精度は高いが、個別部品の数が多くなる上に、絶縁膜
102上における回路パターンの各部分の位置決めのた
めに治具が必要となって、製造コストが高くなるという
問題かある。
グしなければならないため、寸法精度か低いという問題
がある。また、第2の方法では回路パターンの各部の寸
法精度は高いが、個別部品の数が多くなる上に、絶縁膜
102上における回路パターンの各部分の位置決めのた
めに治具が必要となって、製造コストが高くなるという
問題かある。
この発明は上記の問題の克服を意図しており、厚い回路
パターンを有する絶縁基板を、高い寸法精度でかつ低コ
ストで製造することを目的とする。
パターンを有する絶縁基板を、高い寸法精度でかつ低コ
ストで製造することを目的とする。
この発明の第1の構成では、金属板上に形成された絶縁
膜と、前記絶縁膜上に固定された導電性の回路パターン
とを備え、半導体装置に組込まれて使用される絶縁基板
の製造方法において、(a)前記回路パターンの各部に
相当する平面形状を有し、かつ比較的厚く形成された複
数の本体部分と、前記複数の本体部分を相互に接続し、
かつ比較的薄く形成された接続部分とが一体化された金
属パターン板を準備する工程と、(b) 前記金属板
上に前記絶縁膜を形成する工程と、(c) 前記絶縁
膜上に前記金属パターン板を固定する工程と、(d)
前記絶縁膜上に固定された前記金属バタン板のうち前
記接続部分を取除き、それによって前記絶縁基板を得る
工程とを実行する。
膜と、前記絶縁膜上に固定された導電性の回路パターン
とを備え、半導体装置に組込まれて使用される絶縁基板
の製造方法において、(a)前記回路パターンの各部に
相当する平面形状を有し、かつ比較的厚く形成された複
数の本体部分と、前記複数の本体部分を相互に接続し、
かつ比較的薄く形成された接続部分とが一体化された金
属パターン板を準備する工程と、(b) 前記金属板
上に前記絶縁膜を形成する工程と、(c) 前記絶縁
膜上に前記金属パターン板を固定する工程と、(d)
前記絶縁膜上に固定された前記金属バタン板のうち前
記接続部分を取除き、それによって前記絶縁基板を得る
工程とを実行する。
また、この発明の第2の構成では、所定の平面サイズを
有する金属板上に形成された絶縁膜と、前記絶縁膜上に
固定された導電性の回路パターンとを備え、半導体装置
に組込まれて使用される絶縁基板の製造するにあたって
、(a) 前記平面サイズの2倍以上の平面サイズを
有する金属平板を準備する工程と、(b) 前記回路
パターンの各部に相当する平面形状を有し、かつ比較的
厚く形成された複数の本体部分と、前記複数の本体部分
を相互に接続し、かつ比較的薄く形成された第1の接続
部分とを有するユニットが、比較的薄く形成された第2
の接続部分によって複数個接続されて一体化された金属
パターン板を準備する工程と、(c) 前記金属平板
上に前記絶縁膜を形成する工程と、(d) 前記絶縁
膜上に前記金属パターン板を固定する工程と、(e)
前記絶縁膜上に固定された前記金属パターン板のうち
前記第1と第2の接続部分を取除く工程と、(f)前記
(e)の工程で得られた構造を前記ユニットごとに切分
けて前記絶縁基板を複数得る工程とを実行する。
有する金属板上に形成された絶縁膜と、前記絶縁膜上に
固定された導電性の回路パターンとを備え、半導体装置
に組込まれて使用される絶縁基板の製造するにあたって
、(a) 前記平面サイズの2倍以上の平面サイズを
有する金属平板を準備する工程と、(b) 前記回路
パターンの各部に相当する平面形状を有し、かつ比較的
厚く形成された複数の本体部分と、前記複数の本体部分
を相互に接続し、かつ比較的薄く形成された第1の接続
部分とを有するユニットが、比較的薄く形成された第2
の接続部分によって複数個接続されて一体化された金属
パターン板を準備する工程と、(c) 前記金属平板
上に前記絶縁膜を形成する工程と、(d) 前記絶縁
膜上に前記金属パターン板を固定する工程と、(e)
前記絶縁膜上に固定された前記金属パターン板のうち
前記第1と第2の接続部分を取除く工程と、(f)前記
(e)の工程で得られた構造を前記ユニットごとに切分
けて前記絶縁基板を複数得る工程とを実行する。
この発明はまた、上記の製造方法に使用される金属パタ
ーン板をも対象としている。そして、この発明の第3の
構成では、絶縁膜を介して導電性の回路パターンが金属
板上に固定されてなり、半導体装置に組込まれて使用さ
れる絶縁基板を製造する際に使用される金属パターン板
として、 (a)前記回路パターンの各部に相当する平
面形状を有し、かつ比較的厚く形成された複数の本体部
分と、 (b) 前記複数の本体部分と一体に形成さ
れ、前記複数の本体部分を相互に接続する比較的薄い接
続部分とを備える金属パターン板を提供する。
ーン板をも対象としている。そして、この発明の第3の
構成では、絶縁膜を介して導電性の回路パターンが金属
板上に固定されてなり、半導体装置に組込まれて使用さ
れる絶縁基板を製造する際に使用される金属パターン板
として、 (a)前記回路パターンの各部に相当する平
面形状を有し、かつ比較的厚く形成された複数の本体部
分と、 (b) 前記複数の本体部分と一体に形成さ
れ、前記複数の本体部分を相互に接続する比較的薄い接
続部分とを備える金属パターン板を提供する。
また、第4の構成による金属パターン板では、回路パタ
ーンの各部に相当する平面形状を有し、かつ比較的厚く
形成された複数の本体部分と、前記複数の本体部分を相
互に接続する比較的薄い第1の接続部分とを有するユニ
ットが、比較的薄い第2の接続部分によって複数個接続
されて一体化されている。
ーンの各部に相当する平面形状を有し、かつ比較的厚く
形成された複数の本体部分と、前記複数の本体部分を相
互に接続する比較的薄い第1の接続部分とを有するユニ
ットが、比較的薄い第2の接続部分によって複数個接続
されて一体化されている。
この発明の第1の構成では、金属パターン板において、
回路パターンに対応する各本体部分が接続部分と一体化
された状態で形成されるが、その形成は絶縁膜上に固定
する前にあらかしめ行われるため、たとえばパンチング
加工のような寸法精度の高い加工法を採用できる。また
、各本体部分の相互の切り離しは絶縁膜上に固定された
後に行われるため、改めて回路パターン各部の位置決め
を行う必要はない。そして接続部分は比較的薄くされて
いるため、その取除きは容易であって、その取除きの際
に回路パターンの寸法精度か低下することもない。
回路パターンに対応する各本体部分が接続部分と一体化
された状態で形成されるが、その形成は絶縁膜上に固定
する前にあらかしめ行われるため、たとえばパンチング
加工のような寸法精度の高い加工法を採用できる。また
、各本体部分の相互の切り離しは絶縁膜上に固定された
後に行われるため、改めて回路パターン各部の位置決め
を行う必要はない。そして接続部分は比較的薄くされて
いるため、その取除きは容易であって、その取除きの際
に回路パターンの寸法精度か低下することもない。
この発明の第2の構成では、回路パターンの各部に相当
する複数の本体部分とそれを接続する第1の接続部分と
がユニットとされ、そのユニットを複数個接続した金属
パターン板が用いられる。
する複数の本体部分とそれを接続する第1の接続部分と
がユニットとされ、そのユニットを複数個接続した金属
パターン板が用いられる。
したがって、厚い回路パターンを有する複数の絶縁基板
か同時に得られる。また、絶縁膜上ての金属パターン板
全体の位置決めを行うことにより、各絶縁基板における
回路パターンの位置決めが同時に達成されるため、各絶
縁基板ごとの位置決めは不要となる。
か同時に得られる。また、絶縁膜上ての金属パターン板
全体の位置決めを行うことにより、各絶縁基板における
回路パターンの位置決めが同時に達成されるため、各絶
縁基板ごとの位置決めは不要となる。
さらに、この発明の第3と第4の構成にかかる金属パタ
ーン板は、上記第1と第2の構成にかかる絶縁基板の製
造に適したものとなっている。
ーン板は、上記第1と第2の構成にかかる絶縁基板の製
造に適したものとなっている。
なお、この発明において「金属」とは、単体金属、合金
および積層金属のいずれをも包含する用語である。
および積層金属のいずれをも包含する用語である。
第1A図から第1F図は、この発明の一実施例である半
導体装置用絶縁基板の製造方法を示す工程断面図であり
、この実施例は、複数の絶縁基板を同時に得るように構
成されている。まず、1〜3III11程度の厚さDl
を有するフラットな金属平板1を準備する(第1A図)
。この金属平板1はたとえばアルミニウム板であり、そ
の平面サイズは、製造されるべき絶縁基板の平面サイズ
の2倍以上とされる。これは、後の切断工程を通して複
数の絶縁基板を同時に得るために必要とされる条件であ
る。たとえば50mmX100mmの平面サイズを有す
る絶縁基板を製造する場合には、この金属平板1の平面
サイズは250 m+s X 500 mmとされる。
導体装置用絶縁基板の製造方法を示す工程断面図であり
、この実施例は、複数の絶縁基板を同時に得るように構
成されている。まず、1〜3III11程度の厚さDl
を有するフラットな金属平板1を準備する(第1A図)
。この金属平板1はたとえばアルミニウム板であり、そ
の平面サイズは、製造されるべき絶縁基板の平面サイズ
の2倍以上とされる。これは、後の切断工程を通して複
数の絶縁基板を同時に得るために必要とされる条件であ
る。たとえば50mmX100mmの平面サイズを有す
る絶縁基板を製造する場合には、この金属平板1の平面
サイズは250 m+s X 500 mmとされる。
次に、金属平板1の上面全面にエポキシ樹脂を塗布し、
それによって0.05〜0.2關程度の厚さD2を有す
る絶縁膜2を形成する(第1B図)。このエポキシ樹脂
が硬化する前に金属パターン板10を絶縁膜2の上に位
置決めして載置する(第1C図)。この金属パターン板
10は次に述べるような形状を有する銅で形成されてお
り、エポキシ樹脂が硬化することによって絶縁膜2上に
貼り付けられる。すなわち、絶縁膜2を形成するエポキ
シ樹脂は、電気的絶縁材と接着剤との2つの作用を有し
ている。
それによって0.05〜0.2關程度の厚さD2を有す
る絶縁膜2を形成する(第1B図)。このエポキシ樹脂
が硬化する前に金属パターン板10を絶縁膜2の上に位
置決めして載置する(第1C図)。この金属パターン板
10は次に述べるような形状を有する銅で形成されてお
り、エポキシ樹脂が硬化することによって絶縁膜2上に
貼り付けられる。すなわち、絶縁膜2を形成するエポキ
シ樹脂は、電気的絶縁材と接着剤との2つの作用を有し
ている。
第2A図は金属パターン板10の平面図である。
金属ハターン板10はパターンユニットPUのマトリク
ス配列を有しており、この実施例では5行5列の計25
個の連結パターンユニソhPUが存在している。各ユニ
ットPUは絶縁基板上に形成すべき回路パターンの各部
に相当する複数の本体部分118〜llcと、これらの
本体部分11a〜11cを相互に接続する第1の接続部
分12とを有している。また、各ユニットPU相互間は
、第2の接続部分13によって相互に接続されている。
ス配列を有しており、この実施例では5行5列の計25
個の連結パターンユニソhPUが存在している。各ユニ
ットPUは絶縁基板上に形成すべき回路パターンの各部
に相当する複数の本体部分118〜llcと、これらの
本体部分11a〜11cを相互に接続する第1の接続部
分12とを有している。また、各ユニットPU相互間は
、第2の接続部分13によって相互に接続されている。
第3A図は、第2A図において破線で囲まれたユニット
PUの拡大図である。また、第3B図は第3A図のm−
■断面図である。本体部分11a〜11Cのそれぞれは
比較的厚い厚さD3を有しており、この実施例ではこの
厚さD3は1.0〜2゜0 mn程度とされている。ま
た、第1と第2の接続部分12.13のそれぞれは比較
的薄い厚さD4゜D5を有しており、この実施例ではこ
れらの厚さD4.D5はともに0.3〜05111!1
程度とされている。本体部分11a〜llcと接続部分
12.13とのそれぞれの底面は同一平面上にあるが、
接続部分12.13のそれぞれの上面は本体部分11a
〜llcの上面よりも低い。
PUの拡大図である。また、第3B図は第3A図のm−
■断面図である。本体部分11a〜11Cのそれぞれは
比較的厚い厚さD3を有しており、この実施例ではこの
厚さD3は1.0〜2゜0 mn程度とされている。ま
た、第1と第2の接続部分12.13のそれぞれは比較
的薄い厚さD4゜D5を有しており、この実施例ではこ
れらの厚さD4.D5はともに0.3〜05111!1
程度とされている。本体部分11a〜llcと接続部分
12.13とのそれぞれの底面は同一平面上にあるが、
接続部分12.13のそれぞれの上面は本体部分11a
〜llcの上面よりも低い。
本体部分]、] a〜llcと接続部分12.13とは
一体に形成されている。そして、このような形状を有す
る金属パターン板10は、機械加工によって表面に段差
を設けた銅板のパンチングによって製造することができ
る。したがって、本体部分11a〜llcや接続部分1
2,1.3の寸法精度は十分に高いものとなっている。
一体に形成されている。そして、このような形状を有す
る金属パターン板10は、機械加工によって表面に段差
を設けた銅板のパンチングによって製造することができ
る。したがって、本体部分11a〜llcや接続部分1
2,1.3の寸法精度は十分に高いものとなっている。
また、本体部分118〜11cの相互間隔は、絶縁基板
上における回路パターンの各部の相互間隔に応して決定
されている。さらに、第2A図の各ユニットPU間の配
列間隔は、製造すべき絶縁基板の平面サイズに応じて定
められている。第1C図のように絶縁膜2を介して金属
板1上に金属パターン板10を固定した状態が、第2B
図に平面図として示されている。
上における回路パターンの各部の相互間隔に応して決定
されている。さらに、第2A図の各ユニットPU間の配
列間隔は、製造すべき絶縁基板の平面サイズに応じて定
められている。第1C図のように絶縁膜2を介して金属
板1上に金属パターン板10を固定した状態が、第2B
図に平面図として示されている。
第1C図の構造を得た後、この構造の上面全面にレジス
トを塗布し、そのレジストをパターニングすることによ
って第1D図に示すレジスト層3を得る。このレジスト
層3は接続部分12.13以外の上面全面を覆っている
。そして、このレジスト層3をマスクとして接続部分1
2.13をエツチングし、それによって接続部分12.
13を取除く。このエツチングの後にレジスト層3を取
除くと、第1E図に示すように本体部分11a〜11C
のみを有する回路パターンPを得ることができる。接続
部分12.13の厚さは比較的薄いため、上記エツチン
グに必要とされる時間は短くてすむ。したがって、本体
部分11a〜llcの側面におけるサイドエッチもそれ
ほど顕著ではなく、本体部分11a〜llcの寸法精度
が大きく狂うことはない。
トを塗布し、そのレジストをパターニングすることによ
って第1D図に示すレジスト層3を得る。このレジスト
層3は接続部分12.13以外の上面全面を覆っている
。そして、このレジスト層3をマスクとして接続部分1
2.13をエツチングし、それによって接続部分12.
13を取除く。このエツチングの後にレジスト層3を取
除くと、第1E図に示すように本体部分11a〜11C
のみを有する回路パターンPを得ることができる。接続
部分12.13の厚さは比較的薄いため、上記エツチン
グに必要とされる時間は短くてすむ。したがって、本体
部分11a〜llcの側面におけるサイドエッチもそれ
ほど顕著ではなく、本体部分11a〜llcの寸法精度
が大きく狂うことはない。
第1E図の状態における平面図が第2C図に示されてお
り、回路パターンPのマトリクス状配列が絶縁膜2上に
存在している。なお、回路パターンPの各部分は金属パ
ターン板10の本体部分118〜llcに相当すること
は上述した通りであるが、以下ではエツチングによって
相互に分離された後の部分11a〜llcを特に参照記
号Pa。
り、回路パターンPのマトリクス状配列が絶縁膜2上に
存在している。なお、回路パターンPの各部分は金属パ
ターン板10の本体部分118〜llcに相当すること
は上述した通りであるが、以下ではエツチングによって
相互に分離された後の部分11a〜llcを特に参照記
号Pa。
Pb、Pcで表現する。
次の工程(第1F図)では、複数の絶縁基板の相互の境
界線BLとなるべき位置に沿って第1E図の構造を切り
分けて複数の絶縁基板20を得る。
界線BLとなるべき位置に沿って第1E図の構造を切り
分けて複数の絶縁基板20を得る。
この実施例では第2D図に示すようにこの構造を5行5
列に切分けて25個の絶縁基板20を得ている。ただし
、第1F図および第2D図では、図示の便宜上、切り分
けた後の絶縁基板20を相互に若干引離した状態が示さ
れている。この切分はプロセスは、たとえばダイシング
マシンを用いて行うことができる。また、この切り分け
と同時に、絶縁膜゛2と金属平板1とを貫通するボルト
孔4を形成しておく。第1F図中に示した境界線BLよ
りも左側の構造は、第4図に平面図として示した絶縁基
板20のF−F断面に相当する。
列に切分けて25個の絶縁基板20を得ている。ただし
、第1F図および第2D図では、図示の便宜上、切り分
けた後の絶縁基板20を相互に若干引離した状態が示さ
れている。この切分はプロセスは、たとえばダイシング
マシンを用いて行うことができる。また、この切り分け
と同時に、絶縁膜゛2と金属平板1とを貫通するボルト
孔4を形成しておく。第1F図中に示した境界線BLよ
りも左側の構造は、第4図に平面図として示した絶縁基
板20のF−F断面に相当する。
以上のような製造方法によれば、回路パターンPの各部
分P a −P cの相対的位置決めは金属パターン板
10を製造する段階で既になされているため、絶縁膜2
上で各部分P a −P cの配置間隔を調整するため
の治具は不要である。また、切り分は前の金属平板1な
いしは絶縁膜2上における金属パターン板10の全体と
しての位置決めを行うことによって、絶縁膜2上での各
回路パターンPの位置決めか同時に達成される。回路パ
ターンPの各部分P a −P cの寸法精度が高いこ
とは既述した通りである。
分P a −P cの相対的位置決めは金属パターン板
10を製造する段階で既になされているため、絶縁膜2
上で各部分P a −P cの配置間隔を調整するため
の治具は不要である。また、切り分は前の金属平板1な
いしは絶縁膜2上における金属パターン板10の全体と
しての位置決めを行うことによって、絶縁膜2上での各
回路パターンPの位置決めか同時に達成される。回路パ
ターンPの各部分P a −P cの寸法精度が高いこ
とは既述した通りである。
このようにして製造された絶縁基板20の使用方法は次
の通りである。第5A図に平面図として、また第5B図
に正面図として示すように、回路パターンPの中央部分
Pbの上に半導体チップ21がハンダ付けされる。そし
てアルミ線22を用いたワイヤボンディングによって半
導体チップ21と回路パターンPの両側部分Pa、Pc
とを接続する。中央部分pbと半導体チップ21との電
気的接続は、半導体チップ21の裏面が中央部分Pbに
電気的に接触していることによって達成される。
の通りである。第5A図に平面図として、また第5B図
に正面図として示すように、回路パターンPの中央部分
Pbの上に半導体チップ21がハンダ付けされる。そし
てアルミ線22を用いたワイヤボンディングによって半
導体チップ21と回路パターンPの両側部分Pa、Pc
とを接続する。中央部分pbと半導体チップ21との電
気的接続は、半導体チップ21の裏面が中央部分Pbに
電気的に接触していることによって達成される。
回路パターンPの各部分P a −P cの各端部上に
は外部端子(ファストン端子)23が立設される。そし
てケーシング24が絶縁基板20上に取付けられる。ケ
ーシング24の内部空間25は樹脂封止される。このよ
うにして得られた半導体装置30ては、回路パターンP
の厚さが厚いため、比較的小形でかつ大電力に耐えるこ
とができる。
は外部端子(ファストン端子)23が立設される。そし
てケーシング24が絶縁基板20上に取付けられる。ケ
ーシング24の内部空間25は樹脂封止される。このよ
うにして得られた半導体装置30ては、回路パターンP
の厚さが厚いため、比較的小形でかつ大電力に耐えるこ
とができる。
以下、この発明の他の実施例についてべる。
(1〉 第6A図に示す金属パターン板10aでは、
本体部分112〜11Cの上面と接続部分12.13の
上面とが同一平面上にある一方、本体部分118〜ll
cの底面は接続部分12.13の底面よりも低くなって
いる。このような金属パターン板10aを絶縁膜2の上
に貼り付けたときには、接続部分12.13は絶縁膜2
に接触していない状態となる。このため、接続部分12
.13を取除くにあたって、エツチングを用いる以外に
、機械的な切断装置を用いることもてきる。また、第6
B図に示すように、接続部分12.13が本体部分11
8〜llcの中間高さに設けられている金属パターン板
10bも利用可能である。
本体部分112〜11Cの上面と接続部分12.13の
上面とが同一平面上にある一方、本体部分118〜ll
cの底面は接続部分12.13の底面よりも低くなって
いる。このような金属パターン板10aを絶縁膜2の上
に貼り付けたときには、接続部分12.13は絶縁膜2
に接触していない状態となる。このため、接続部分12
.13を取除くにあたって、エツチングを用いる以外に
、機械的な切断装置を用いることもてきる。また、第6
B図に示すように、接続部分12.13が本体部分11
8〜llcの中間高さに設けられている金属パターン板
10bも利用可能である。
(2) 接続部分12.13は第3A図のような線状
のブリッジでもよく、比較的幅が広い平面的なものであ
ってもよい。金属パターン板10の取扱い時に容易に変
形しない範囲内において、接続部分12.13は可能な
限り薄くかつ細い方か好ましい。
のブリッジでもよく、比較的幅が広い平面的なものであ
ってもよい。金属パターン板10の取扱い時に容易に変
形しない範囲内において、接続部分12.13は可能な
限り薄くかつ細い方か好ましい。
(3) 第7A図は絶縁基板を個別に製造する際に使
用される金属パターン板10cを示す平面図であり、第
7B図はその■−■断面図である。この金属パターン板
10cも、比較的厚い本体部分118〜llcと比較的
薄い接続部分12とを体的に形成した形状となっている
。この金属パターン板10cを用いるときには、絶縁基
板の平面サイズと同じ平面サイズの金属板をあらかしめ
準備し、絶縁膜を介してこの金属パターン板10cを当
該金属板上に固定する。そして選択的エツチングによっ
て接続部分12を取除く。
用される金属パターン板10cを示す平面図であり、第
7B図はその■−■断面図である。この金属パターン板
10cも、比較的厚い本体部分118〜llcと比較的
薄い接続部分12とを体的に形成した形状となっている
。この金属パターン板10cを用いるときには、絶縁基
板の平面サイズと同じ平面サイズの金属板をあらかしめ
準備し、絶縁膜を介してこの金属パターン板10cを当
該金属板上に固定する。そして選択的エツチングによっ
て接続部分12を取除く。
(4) 金属パターン板10.10a〜10cの材料
は、銅量外の金属たとえばアルミニウムでもよい。金属
平板1もアルミニウム以外の金属で形成されていてもよ
い。第8A図に示すように銅板7bの上面にニッケルメ
ッキ層8aを設けた金属平板1aや、第8B図に示すよ
うにヒツト基板として知られている銅7bとアルミニウ
ム8bとの積層金属板も利用できる。金属平板1や金属
バタン板10.10a〜10cは合金であってもよい。
は、銅量外の金属たとえばアルミニウムでもよい。金属
平板1もアルミニウム以外の金属で形成されていてもよ
い。第8A図に示すように銅板7bの上面にニッケルメ
ッキ層8aを設けた金属平板1aや、第8B図に示すよ
うにヒツト基板として知られている銅7bとアルミニウ
ム8bとの積層金属板も利用できる。金属平板1や金属
バタン板10.10a〜10cは合金であってもよい。
(5〉 エツチングによって接続部分12.13を取
除くにあたってはレンスト層3を形成しなくてもよい。
除くにあたってはレンスト層3を形成しなくてもよい。
すなわち、接続部分1.2.13は比較的薄いため、そ
れらか完全にエツチングされてしまうまでの時間は比較
的短く、その間に本体部分11a〜11Cがエッチャン
トによって侵食されても十分な厚さの金属層がその本体
部分11a〜11c中に残る。したがって、エツチング
により、本体部分11a〜llcの表面に著しい凹凸が
生しない限り、レジスト層3を省略してもかまわない。
れらか完全にエツチングされてしまうまでの時間は比較
的短く、その間に本体部分11a〜11Cがエッチャン
トによって侵食されても十分な厚さの金属層がその本体
部分11a〜11c中に残る。したがって、エツチング
により、本体部分11a〜llcの表面に著しい凹凸が
生しない限り、レジスト層3を省略してもかまわない。
(6) この発明は単一の半導体チップを搭載するた
めの絶縁基板に限らず、1または複数の半導体チップと
受動素子などの電子素子を搭載する絶縁基板にも適用で
きる。したかって、この発明における「半導体装置」と
は、半導体チップを含む種々の電子素子や電気機器を搭
載する装置をも包含する用語である。この発明は大電力
用の半導体装置のための絶縁基板に特に適しているが、
それ以外の装置に適用することを禁するものではない。
めの絶縁基板に限らず、1または複数の半導体チップと
受動素子などの電子素子を搭載する絶縁基板にも適用で
きる。したかって、この発明における「半導体装置」と
は、半導体チップを含む種々の電子素子や電気機器を搭
載する装置をも包含する用語である。この発明は大電力
用の半導体装置のための絶縁基板に特に適しているが、
それ以外の装置に適用することを禁するものではない。
以上説明したように、請求項1の方法によれば、絶縁膜
上に固定される前に回路パターンを含んだ金属パターン
板が形成され、かつ回路パターンの各部に相当する本体
部分は接続部分によって相互に接続されているため、回
路パターンの寸法精度が高いだけてなく、回路パターン
の各部の相対的位置決めを絶縁膜上て行う必要はない。
上に固定される前に回路パターンを含んだ金属パターン
板が形成され、かつ回路パターンの各部に相当する本体
部分は接続部分によって相互に接続されているため、回
路パターンの寸法精度が高いだけてなく、回路パターン
の各部の相対的位置決めを絶縁膜上て行う必要はない。
また、接続部分の厚さを薄くしているため、回路パター
ンに相当する本体部分の厚さを厚くしても接続部分の取
除きは容易である。したがって、厚い回路パターンを有
する絶縁基板を、高いj法精度でかつ低コストで得るこ
とができる。
ンに相当する本体部分の厚さを厚くしても接続部分の取
除きは容易である。したがって、厚い回路パターンを有
する絶縁基板を、高いj法精度でかつ低コストで得るこ
とができる。
請求項2の方法では複数のユニットが相互に接続された
金属パターン板を用いることにより、上記の利点を有す
る絶縁基板を同時に複数個得ることかできる。
金属パターン板を用いることにより、上記の利点を有す
る絶縁基板を同時に複数個得ることかできる。
また請求項3および4の金属パターン板は、上記各方法
の実施に適した部材となっている。
の実施に適した部材となっている。
第1A図から第1F図はこの発明の一実施例である絶縁
基板の製造方法を示す工程断面図、第2A図から第2D
図は実施例における金属パターン板とそれを用いた絶縁
基板の製造過程とを示す平面図、第3A図はパターンユ
ニットの平面図、第3B図は第3A図の■−■断面図、
第4図は実施例によって得られた絶縁基板の拡大平面図
、第5A図および第5B図はそれぞれ絶縁基板を用いた
半導体装置の製造方法を示す平面図および正面図、第6
A図および第6B図は金属パターン板の他の例を示す断
面図、第7A図は絶縁基板を個別に製造する際に使用さ
れる金属パターン板の平面図、第7B図は第7A図の■
−■断面図、第8A図および第8B図は金属板の他の例
を示す断面図、第9A図は従来の絶縁基板の平面図、第
9B図は第9A図のIX−IX断面図である。 図において]は金属平板、2は絶縁膜、]0は金属パタ
ーン板、lla〜llcは本体部分、12は第1の接続
部分、]3は第2の接続部分、20は絶縁基板、PUは
パターンユニット、Pは回路パターンである。 なお、各図中同一符号は同一または相当部分を示す。 第 3A 図 第 A 図 第 B 図 2、発明の名称 手続補正書(自発) 33]6 平成 年 月 日 5、補正の対象 明細書の「発明の詳細な説明の欄」 6 補正の内容 (1) 明細書第20頁第11行ないし第12行の「
銅板7bの」を、「銅板7aの」に訂正する。 以上 半導体装置用絶縁基板の製造方法 およびそのための金属パターン板 3、補正をする者 代表者 士 岐 守 哉
基板の製造方法を示す工程断面図、第2A図から第2D
図は実施例における金属パターン板とそれを用いた絶縁
基板の製造過程とを示す平面図、第3A図はパターンユ
ニットの平面図、第3B図は第3A図の■−■断面図、
第4図は実施例によって得られた絶縁基板の拡大平面図
、第5A図および第5B図はそれぞれ絶縁基板を用いた
半導体装置の製造方法を示す平面図および正面図、第6
A図および第6B図は金属パターン板の他の例を示す断
面図、第7A図は絶縁基板を個別に製造する際に使用さ
れる金属パターン板の平面図、第7B図は第7A図の■
−■断面図、第8A図および第8B図は金属板の他の例
を示す断面図、第9A図は従来の絶縁基板の平面図、第
9B図は第9A図のIX−IX断面図である。 図において]は金属平板、2は絶縁膜、]0は金属パタ
ーン板、lla〜llcは本体部分、12は第1の接続
部分、]3は第2の接続部分、20は絶縁基板、PUは
パターンユニット、Pは回路パターンである。 なお、各図中同一符号は同一または相当部分を示す。 第 3A 図 第 A 図 第 B 図 2、発明の名称 手続補正書(自発) 33]6 平成 年 月 日 5、補正の対象 明細書の「発明の詳細な説明の欄」 6 補正の内容 (1) 明細書第20頁第11行ないし第12行の「
銅板7bの」を、「銅板7aの」に訂正する。 以上 半導体装置用絶縁基板の製造方法 およびそのための金属パターン板 3、補正をする者 代表者 士 岐 守 哉
Claims (4)
- (1)金属板上に形成された絶縁膜と、前記絶縁膜上に
固定された導電性の回路パターンとを備え、半導体装置
に組込まれて使用される絶縁基板の製造方法であって、 (a)前記回路パターンの各部に相当する平面形状を有
し、かつ比較的厚く形成された複数の本体部分と、前記
複数の本体部分を相互に接続し、かつ比較的薄く形成さ
れた接続部分とが一体化された金属パターン板を準備す
る工程と、 (b)前記金属板上に前記絶縁膜を形成する工程と、 (c)前記絶縁膜上に前記金属パターン板を固定する工
程と、 (d)前記絶縁膜上に固定された前記金属パターン板の
うち前記接続部分を取除き、それによって前記絶縁基板
を得る工程とを備えることを特徴とする半導体装置用絶
縁基板の製造方法。 - (2)所定の平面サイズを有する金属板上に形成された
絶縁膜と、前記絶縁膜上に固定された導電性の回路パタ
ーンとを備え、半導体装置に組込まれて使用される絶縁
基板の製造方法であって、(a)前記平面サイズの2倍
以上の平面サイズを有する金属平板を準備する工程と、 (b)前記回路パターンの各部に相当する平面形状を有
し、かつ比較的厚く形成された複数の本体部分と、前記
複数の本体部分を相互に接続し、かつ比較的薄く形成さ
れた第1の接続部分とを有するユニットが、比較的薄く
形成された第2の接続部分によって複数個接続されて一
体化された金属パターン板を準備する工程と、 (c)前記金属平板上に前記絶縁膜を形成する工程と、 (d)前記絶縁膜上に前記金属パターン板を固定する工
程と、 (e)前記絶縁膜上に固定された前記金属パターン板の
うち前記第1と第2の接続部分を取除く工程と、 (f)前記(e)の工程で得られた構造を前記ユニット
ごとに切分けて前記絶縁基板を複数得る工程とを備える
ことを特徴とする半導体装置用絶縁基板の製造方法。 - (3)絶縁膜を介して導電性の回路パターンが金属板上
に固定されてなり、半導体装置に組込まれて使用される
絶縁基板を製造する際に使用される金属パターン板であ
って、 (a)前記回路パターンの各部に相当する平面形状を有
し、かつ比較的厚く形成された複数の本体部分と、 (b)前記複数の本体部分と一体に形成され、前記複数
の本体部分を相互に接続する比較的薄い接続部分とを備
えることを特徴とする金属パターン板。 - (4)絶縁膜を介して導電性の回路パターンが金属板上
に固定されてなり、半導体装置に組込まれて使用される
絶縁基板を製造する際に使用される金属パターン板であ
って、 前記回路パターンの各部に相当する平面形状を有し、か
つ比較的厚く形成された複数の本体部分と、前記複数の
本体部分を相互に接続する比較的薄い第1の接続部分と
を有するユニットが、比較的薄い第2の接続部分によっ
て複数個接続されて一体化されていることを特徴とする
金属パターン板。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2207271A JPH07105461B2 (ja) | 1990-08-03 | 1990-08-03 | 半導体装置用絶縁基板の製造方法およびそのための金属パターン板 |
US07/734,775 US5271993A (en) | 1990-08-03 | 1991-07-23 | Method of manufacturing insulation substrate for semiconductor device and metal pattern plate used therefor |
EP91307109A EP0469920B1 (en) | 1990-08-03 | 1991-08-02 | Method of manufacturing insulated substrate for semiconductor devices and patterned metal plate used therefor |
DE69105070T DE69105070T2 (de) | 1990-08-03 | 1991-08-02 | Verfahren zum Herstellen eines isolierenden Substrats für Halbleiterbauelemente und eine dazu verwendete, mit einem Muster versehene, Metallplatte. |
US08/118,260 US5336364A (en) | 1990-08-03 | 1993-09-09 | Method of manufacturing insulation substrate for semiconductor device and metal pattern plate used therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2207271A JPH07105461B2 (ja) | 1990-08-03 | 1990-08-03 | 半導体装置用絶縁基板の製造方法およびそのための金属パターン板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0496258A true JPH0496258A (ja) | 1992-03-27 |
JPH07105461B2 JPH07105461B2 (ja) | 1995-11-13 |
Family
ID=16537034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2207271A Expired - Lifetime JPH07105461B2 (ja) | 1990-08-03 | 1990-08-03 | 半導体装置用絶縁基板の製造方法およびそのための金属パターン板 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5271993A (ja) |
EP (1) | EP0469920B1 (ja) |
JP (1) | JPH07105461B2 (ja) |
DE (1) | DE69105070T2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000020261A (ja) * | 1998-07-01 | 2000-01-21 | Ricoh Co Ltd | 画像形成装置 |
WO2005081311A1 (ja) * | 2004-02-24 | 2005-09-01 | Sanyo Electric Co., Ltd. | 回路装置およびその製造方法 |
JP2015070061A (ja) * | 2013-09-27 | 2015-04-13 | 三菱マテリアル株式会社 | パワーモジュール用基板の製造方法 |
JP2017139508A (ja) * | 2017-05-23 | 2017-08-10 | 三菱マテリアル株式会社 | パワーモジュール用基板製造のための接合体 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2027031A1 (en) * | 1989-10-18 | 1991-04-19 | Loren A. Haluska | Hermetic substrate coatings in an inert gas atmosphere |
US6007668A (en) * | 1992-08-08 | 1999-12-28 | Shinko Electric Industries Co., Ltd. | Tab tape and method for producing same |
KR970009271B1 (en) * | 1992-08-08 | 1997-06-09 | Shinko Electric Ind Kk | Tab tape and method for producing it |
US5738928A (en) * | 1992-08-08 | 1998-04-14 | Shinko Electric Industries Co., Ltd. | Tab tape and method for producing same |
DE19743365A1 (de) * | 1997-09-30 | 1999-04-08 | Siemens Ag | Verfahren zur Herstellung eines Mehrebenen-Verdrahtungsträgers (Substrat), insbesondere für Multichipmodule |
US6562660B1 (en) * | 2000-03-08 | 2003-05-13 | Sanyo Electric Co., Ltd. | Method of manufacturing the circuit device and circuit device |
KR100874047B1 (ko) * | 2004-02-24 | 2008-12-12 | 산요덴키가부시키가이샤 | 회로 장치 및 그 제조 방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3508984A (en) * | 1967-06-29 | 1970-04-28 | Electro Connective Systems Inc | Method of producing printed circuits |
US4181563A (en) * | 1977-03-31 | 1980-01-01 | Citizen Watch Company Limited | Process for forming electrode pattern on electro-optical display device |
US4631100A (en) * | 1983-01-10 | 1986-12-23 | Pellegrino Peter P | Method and apparatus for mass producing printed circuit boards |
FR2560437B1 (fr) * | 1984-02-28 | 1987-05-29 | Citroen Sa | Procede de report a plat d'elements de puissance sur un reseau conducteur par brasage de leurs connexions |
US4884125A (en) * | 1986-10-15 | 1989-11-28 | Sanyo Electic Co., Ltd. | Hybrid integrated circuit device capable of being inserted into socket |
JPH01260886A (ja) * | 1988-04-11 | 1989-10-18 | Minolta Camera Co Ltd | プリント基板の製造方法 |
KR0158199B1 (ko) * | 1988-08-25 | 1998-12-15 | . | 인쇄배선판용 복합필름 |
EP0366338A3 (en) * | 1988-10-26 | 1990-11-22 | Texas Instruments Incorporated | A substrate for an electrical circuit system and a circuit system using that substrate |
US5039570A (en) * | 1990-04-12 | 1991-08-13 | Planar Circuit Technologies, Inc. | Resistive laminate for printed circuit boards, method and apparatus for forming the same |
-
1990
- 1990-08-03 JP JP2207271A patent/JPH07105461B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-23 US US07/734,775 patent/US5271993A/en not_active Expired - Fee Related
- 1991-08-02 EP EP91307109A patent/EP0469920B1/en not_active Expired - Lifetime
- 1991-08-02 DE DE69105070T patent/DE69105070T2/de not_active Expired - Fee Related
-
1993
- 1993-09-09 US US08/118,260 patent/US5336364A/en not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000020261A (ja) * | 1998-07-01 | 2000-01-21 | Ricoh Co Ltd | 画像形成装置 |
WO2005081311A1 (ja) * | 2004-02-24 | 2005-09-01 | Sanyo Electric Co., Ltd. | 回路装置およびその製造方法 |
JPWO2005081311A1 (ja) * | 2004-02-24 | 2007-08-02 | 三洋電機株式会社 | 回路装置およびその製造方法 |
US7714232B2 (en) | 2004-02-24 | 2010-05-11 | Sanyo Electric Co., Ltd. | Circuit device and method of manufacturing the same |
JP4785139B2 (ja) * | 2004-02-24 | 2011-10-05 | オンセミコンダクター・トレーディング・リミテッド | 回路装置およびその製造方法 |
JP2015070061A (ja) * | 2013-09-27 | 2015-04-13 | 三菱マテリアル株式会社 | パワーモジュール用基板の製造方法 |
JP2017139508A (ja) * | 2017-05-23 | 2017-08-10 | 三菱マテリアル株式会社 | パワーモジュール用基板製造のための接合体 |
Also Published As
Publication number | Publication date |
---|---|
DE69105070D1 (de) | 1994-12-15 |
EP0469920A1 (en) | 1992-02-05 |
DE69105070T2 (de) | 1995-03-09 |
US5271993A (en) | 1993-12-21 |
EP0469920B1 (en) | 1994-11-09 |
JPH07105461B2 (ja) | 1995-11-13 |
US5336364A (en) | 1994-08-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6331451B1 (en) | Methods of making thin integrated circuit device packages with improved thermal performance and substrates for making the packages | |
US7253503B1 (en) | Integrated circuit device packages and substrates for making the packages | |
JP3669004B2 (ja) | プリント回路板を使用した電子部品パッケージの立体相互接続方法 | |
US5847930A (en) | Edge terminals for electronic circuit modules | |
CN100530581C (zh) | 一种利用互连结构制造半导体模块的方法 | |
JP2000138313A (ja) | 半導体装置及びその製造方法 | |
JP3502800B2 (ja) | 半導体装置の製造方法 | |
EP0987748A2 (en) | Multilayered circuit board for semiconductor chip module, and method of manufacturing the same | |
JP3093960B2 (ja) | 半導体回路素子搭載基板フレームの製造方法 | |
JPH0496258A (ja) | 半導体装置用絶縁基板の製造方法およびそのための金属パターン板 | |
US20100252921A1 (en) | Semiconductor device and manufacturing method of the same | |
JP2002270724A (ja) | 半導体装置およびその製造方法 | |
CN111106074B (zh) | 功率模块及其制造方法 | |
JPH0697237A (ja) | 半導体装置及びその製造方法 | |
KR100346899B1 (ko) | 반도체장치 및 그 제조방법 | |
JP2002076167A (ja) | 半導体チップ、積層型半導体パッケージ、及びそれらの作製方法 | |
JP2000261152A (ja) | プリント配線組立体 | |
CN108550531B (zh) | 封装基板的制造方法 | |
JP2002270711A (ja) | 半導体装置用配線基板およびその製造方法 | |
JP2623980B2 (ja) | 半導体搭載用リード付き基板の製造法 | |
JP3196758B2 (ja) | リードフレームとリードフレームの製造方法と半導体装置と半導体装置の製造方法 | |
JPS58134450A (ja) | 半導体装置およびその製造方法 | |
JP2004039679A (ja) | 回路装置 | |
JPH07263823A (ja) | 多層配線基板およびそれを用いた半導体装置 | |
JPH1174310A (ja) | 半導体装置およびその製造方法 |