JP2006147735A - ３次元多面構造複合半導体チップ及び演算処理装置 - Google Patents
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Abstract
【課題】多数のＬＳＩチップを小さな占有面積で多数結合可能とし、高演算精度を有する高速処理が可能な演算処理装置を低コストで提供できるようにする。
【解決手段】基板に回路部６が形成された四角形のエレメント半導体チップ４を複数貼り合わせ内側に共有閉鎖空間を有する多面体を構成する。各エレメント半導体チップ４の貼り合わせ面には配線用コンタクト１２を形成し、互いに向き合った配線用コンタクト１２どうしの接触により、互いに貼り合わせた一対のエレメント半導体チップ４の回路部６を電子的に接続する。各エレメント半導体チップ４の表面に電磁／電界結合用の面接触伝送パターン８を形成し、背面にアンテナ１０を形成し、該面接触伝送パターン８とアンテナ１０を対応する回路部６に接続する。
【選択図】図１
【解決手段】基板に回路部６が形成された四角形のエレメント半導体チップ４を複数貼り合わせ内側に共有閉鎖空間を有する多面体を構成する。各エレメント半導体チップ４の貼り合わせ面には配線用コンタクト１２を形成し、互いに向き合った配線用コンタクト１２どうしの接触により、互いに貼り合わせた一対のエレメント半導体チップ４の回路部６を電子的に接続する。各エレメント半導体チップ４の表面に電磁／電界結合用の面接触伝送パターン８を形成し、背面にアンテナ１０を形成し、該面接触伝送パターン８とアンテナ１０を対応する回路部６に接続する。
【選択図】図１
Description
本発明は、ＬＳＩなどの半導体チップを構成要素とする３次元多面構造複合半導体チップ及び該３次元多面構造複合半導体チップをクラスタ結合して構成した演算処理装置に関する。
薄膜状のＬＳＩチップを３次元的に貼り合わせて集積した３次元半導体チップが従来知られている（例えば特許文献１参照）。また、メモリ密度を効率的に向上させるキュービックメモリ・アレイが従来知られている（例えば特許文献２参照）。
特開２００２−３３４９６７
特開２００４−５６１４０
従来のＬＳＩ演算チップは、いずれも演算速度をより高くし、処理速度を速めるために、ＬＳＩを基板上に積層したり、あるいはＬＳＩをより集積化するために回路を基板の平面上に拡大している。しかしながら、ＬＳＩチップの集積度の増大を基板の積層方向又は平面方向に拡大しようとすると、ＬＳＩチップの構造の複雑化や基板の大型化あるいは製造コストの増大化を招いてしまうという問題点がある。
本発明は、上記問題点を解決することを目的とするものである。
本発明は、上記問題点を解決することを目的とするものである。
上記目的を達成するため本発明は、基板に回路部が形成された四角形のエレメント半導体チップを複数貼り合わせ、互いの回路部を接続して内側に共有閉鎖空間を有する多面体形状とし、前記各エレメント半導体チップの表面に電磁／電界結合用の面接触伝送パターンを形成し、該面接触伝送パターンを前記回路部に接続したものである。
また本発明は、前記エレメント半導体チップの背面に背面にアンテナを形成し、該アンテナを前記回路部に接続したものである。
また本発明は、前記各エレメント半導体チップの貼り合わせ面に配線用コンタクトを形成し、互いに向き合った配線用コンタクトどうしの接触により、互いに貼り合わせた一対のエレメント半導体チップの回路部を電子的に接続したものである。
また本発明は、前記回路部は演算回路ブロックと、該演算回路ブロックを制御する制御回路ブロックと、該制御回路ブロックと前記演算回路ブロックに接続するマルチプレクサとより構成され、該マルチプレクサが前記面接触伝送パターンとアンテナに接続しているものである。
また本発明は、基板に回路部が形成された四角形のエレメント半導体チップを複数貼り合わせ、互いの回路部を接続して内側に共有閉鎖空間を有する多面体形状とし、前記各エレメント半導体チップの表面に電磁／電界結合用の面接触伝送パターンを形成し、背面にアンテナを形成し、該面接触伝送パターンと前記アンテナを前記回路部に接続した３次元多面構造複合半導体チップを多数用意し、これら多数の３次元多面構造複合半導体チップを面接触させ、前記面接触伝送パターンを介して任意の方向に結合したものである。
また本発明は、前記３次元多面構造複合半導体チップが立方体であることを特徴とするものである。
また本発明は、前記多数の３次元多面構造複合半導体チップは、回路部が演算回路ブロックを含む演算用３次元多面構造複合半導体チップと、前記共有閉鎖空間に冷却媒体が充填された熱伝導のための３次元多面構造複合半導体チップと、回路部が電力伝送回路ブロックを含む電力伝送のための３次元多面構造複合半導体チップとからなるものである。
また本発明は、前記エレメント半導体チップの背面に背面にアンテナを形成し、該アンテナを前記回路部に接続したものである。
また本発明は、前記各エレメント半導体チップの貼り合わせ面に配線用コンタクトを形成し、互いに向き合った配線用コンタクトどうしの接触により、互いに貼り合わせた一対のエレメント半導体チップの回路部を電子的に接続したものである。
また本発明は、前記回路部は演算回路ブロックと、該演算回路ブロックを制御する制御回路ブロックと、該制御回路ブロックと前記演算回路ブロックに接続するマルチプレクサとより構成され、該マルチプレクサが前記面接触伝送パターンとアンテナに接続しているものである。
また本発明は、基板に回路部が形成された四角形のエレメント半導体チップを複数貼り合わせ、互いの回路部を接続して内側に共有閉鎖空間を有する多面体形状とし、前記各エレメント半導体チップの表面に電磁／電界結合用の面接触伝送パターンを形成し、背面にアンテナを形成し、該面接触伝送パターンと前記アンテナを前記回路部に接続した３次元多面構造複合半導体チップを多数用意し、これら多数の３次元多面構造複合半導体チップを面接触させ、前記面接触伝送パターンを介して任意の方向に結合したものである。
また本発明は、前記３次元多面構造複合半導体チップが立方体であることを特徴とするものである。
また本発明は、前記多数の３次元多面構造複合半導体チップは、回路部が演算回路ブロックを含む演算用３次元多面構造複合半導体チップと、前記共有閉鎖空間に冷却媒体が充填された熱伝導のための３次元多面構造複合半導体チップと、回路部が電力伝送回路ブロックを含む電力伝送のための３次元多面構造複合半導体チップとからなるものである。
本発明は、半導体チップを大型化することなく、小さな占有面積でチップの集積度を高めることができる。しかも、半導体チップどうしの結合のための配線を無くすことができるとともに、多数の半導体チップを結合することにより高速処理が可能となる。
以下に本発明の実施の形態を添付した図面を参照して詳細に説明する。
図１に示す３次元多面構造複合半導体チップ２は、六面体の各面が、四角形のＬＳＩチップからなるエレメント半導体チップ４により構成されている。前記３次元多面構造複合半導体チップ２は、その構成要素である前記エレメント半導体チップ４の回路特性により、演算処理用の３次元多面構造複合半導体チップ２Ａと、熱伝導用の３次元多面構造複合半導体チップ２Ｂと、電力伝送用の３次元多面構造複合半導体チップ２Ｃとが用意されている。
図１に示す３次元多面構造複合半導体チップ２は、六面体の各面が、四角形のＬＳＩチップからなるエレメント半導体チップ４により構成されている。前記３次元多面構造複合半導体チップ２は、その構成要素である前記エレメント半導体チップ４の回路特性により、演算処理用の３次元多面構造複合半導体チップ２Ａと、熱伝導用の３次元多面構造複合半導体チップ２Ｂと、電力伝送用の３次元多面構造複合半導体チップ２Ｃとが用意されている。
前記演算用の３次元多面構造複合半導体チップ２Ａを構成するエレメント半導体チップ４のシリコン基板には、各種の演算処理用の回路部６が形成され、演算チップを構成している。前記演算チップを構成するエレメント半導体チップ４には、その表面に、絶縁体を介して面接触伝送パターン８が形成されている。またその背面には、共有閉鎖空間５を通して、他のエレメント半導体チップ４と電磁波的伝送を行うためのアンテナ１０が形成されている。前記面接触伝送パターン８は、他の３次元多面構造複合半導体チップ２の面接触伝送パターンと面接触したとき、これら隣接する３次元多面構造複合半導体チップ２，２が、面接触伝送パターン８，８を介して、互いに電磁／電界結合し、隣接する２つの３次元多面構造複合半導体チップ２，２の間で信号の送受を行うことができるようにするためのものである。
前記演算用３次元多面構造複合半導体チップ２Ａ用の各エレメント半導体チップ４の貼り合わせ面には、配線用コンタクト１２が形成されている。６枚の各エレメント半導体チップ４は、立方体などの多面体を構成するように、縁部の貼り合わせ面が接着され、この配線用コンタクト１２を介して、各エレメント半導体チップ４の回路部６が相互に接続されている。各エレメント半導体チップ４の回路部６は、基板に埋め込まれた多層構造の配線パターン１４を介して、前記配線用コンタクト１２に接続している。
前記演算処理用の回路部６は、図２に示すように、演算回路ブロック２０，制御回路ブロック２４及びマルチプレクサ２２から構成されている。演算回路ブロック２０は、固定小数点乗算器、除算器、加減算器、バレルシフタを備えている。これら演算回路ブロック２０、制御回路ブロック２４は、マルチプレクサ２２に接続し、マルチプレクサ２２は、基板に形成された電気的ドライバ・レシーバ１６，電磁／電界結合器１８及び無線変調／復調器２０に接続している。
熱伝導用の３次元多面構造複合半導体チップ２Ｂは、隣接する３次元多面構造複合半導体チップの発熱を抑制するためのものであり、六面体構造の内側の共有閉鎖空間が適宜な冷却媒体により充填されている。この冷却媒体は、コスト的に可能であれば、ダイヤモンドが望ましいが、特にダイヤモンドでなくても、隣接する３次元多面構造複合半導体チップの発熱を効率的に抑制する物質であれば冷却液その他どのようなものでも良い。
熱伝導用の３次元多面構造複合半導体チップ２Ｂの他の構成は、演算用の３次元多面構造複合半導体チップ２Ａと同一である。電力伝送用の３次元多面構造複合半導体チップ２Ｃは、これを構成する各エレメント半導体チップの表面に回路部６Ａが形成され、該回路部６Ａは、マルチプレクサ２２と、電力伝送回路ブロック２０Ａと、制御回路ブロック２４とから構成されている。また、この電力伝送用の３次元多面構造複合半導体チップ２Ｃの各エレメント半導体チップ１２は、表面に面接触伝送パターン８が形成され、背面にはアンテナ１０が形成されている。
更に電力伝送用の３次元多面構造複合半導体チップ２Ｃは、他の３次元多面構造複合半導体チップと同様に、基板に、配線パターン１４、配線用コンタクト１２、電気的ドライバ・レシーバ１６、面接触伝送パターン８に接続する電磁／電界結合器１８、アンテナ１０に接続する無線変調／復調器２０が形成されている。電気的ドライバ・レシーバ１６は、配線パターン１４と回路部６，６Ａ側のインピーダンスをマッチングさせ、配線用コンタクト１２と演算回路ブロック２０、電力伝送回路ブロック２０Ａとの間で、マルチプレクサ２２を介して、信号を送受する機能を有している。
次に本実施形態の動作について説明する。
３次元多面構造複合半導体チップ２を構成する６枚のエレメント半導体チップ４は、所定の位置に設定された貼り合わせ部が接着され、６面にＬＳＩチップが形成され内側に共有閉鎖空間５が形成された立方体などの多面体を構成する。３次元多面構造複合半導体チップ２は、図１（Ｄ）のように、演算回路のクラスタ接続の原理に基づいて、複数、立体状に当接配置することにより、互いの接触面の面接触伝送パターン１８を通じて、各３次元多面構造複合半導体チップ２が電磁的、あるいは、電界的に結合する。
３次元多面構造複合半導体チップ２を構成する６枚のエレメント半導体チップ４は、所定の位置に設定された貼り合わせ部が接着され、６面にＬＳＩチップが形成され内側に共有閉鎖空間５が形成された立方体などの多面体を構成する。３次元多面構造複合半導体チップ２は、図１（Ｄ）のように、演算回路のクラスタ接続の原理に基づいて、複数、立体状に当接配置することにより、互いの接触面の面接触伝送パターン１８を通じて、各３次元多面構造複合半導体チップ２が電磁的、あるいは、電界的に結合する。
演算用の３次元多面構造複合半導体チップ２Ａと熱伝導用の３次元多面構造複合半導体チップ２Ｂと電力伝送用の３次元多面構造複合半導体チップ２Ｃを目的に応じて、クラスタ接続の原理に基づき、選択し、且つ、水平方向及び垂直方向に接触結合させることにより、所望の機能を有する、演算処理装置が構成される。このような、３次元多面構造複合半導体チップ２のクラスタ結合集合体の中の各演算チップは、電力伝送用の３次元多面構造複合半導体チップ２Ｃの電力伝送チップから電力が供給され、熱伝導チップにより発熱が抑制される。
図４は、水平に３個並んだ３次元多面構造複合半導体チップ２からなる集合体の演算処理の一例を示している。図中、＋は積和演算器、ｋ，ｍ，ｎは３次元多面構造複合半導体チップ２，２，２の各加算ＬＳＩチップに設定された係数、ａ０，ａ１，ａ２，ｂ０，ｂ１，ｂ２，ｃ０，ｃ１，ｃ２は、各３次元多面構造複合半導体チップ２，２，２の加算ＬＳＩチップに、時間ｔに対して入力される入力データ、ｘ１，ｙ１，ｚ１は、回路をリセットするときの値で、図に示す例では、０である。各３次元多面構造複合半導体チップ２，２，２の演算チップに順次入力される入力データの演算結果は、
ｔ０時間において、ｋａ０，ｍｂ０，ｎｃ０
ｔ１時間において、ｋａ１，ｋａ０＋ｍｂ１，ｍｂ０＋ｎｃ１
ｔ２時間において、ｋａ２，ｋａ１＋ｍｂ２，ｋａ０＋ｍｂ１＋ｎｃ２ｍ
となる。
ｔ１時間において、ｋａ１，ｋａ０＋ｍｂ１，ｍｂ０＋ｎｃ１
ｔ２時間において、ｋａ２，ｋａ１＋ｍｂ２，ｋａ０＋ｍｂ１＋ｎｃ２ｍ
となる。
次に、図５乃至７を参照して、３次元多面構造複合半導体チップのクラスタ結合の他の実施形態について説明する。
符号２５は、８面体からなる３次元多面構造複合半導体チップであり、これに６面体の３次元多面構造複合半導体チップ２Ａが図示の如くクラスタ接合している。８面体の３次元多面構造複合半導体チップ２５の各面に結合する複数の３次元多面構造複合半導体チップ２Ａは図示の如く、α，β，γの各列を構成する。
符号２５は、８面体からなる３次元多面構造複合半導体チップであり、これに６面体の３次元多面構造複合半導体チップ２Ａが図示の如くクラスタ接合している。８面体の３次元多面構造複合半導体チップ２５の各面に結合する複数の３次元多面構造複合半導体チップ２Ａは図示の如く、α，β，γの各列を構成する。
隣接する３次元多面構造複合半導体チップ２Ａ，２Ａは、送信側電磁／電界結合器ＴＸと、受信側電磁／電界結合器Ｒｖにより、電子的に接続する。図６に示すように、３次元多面構造複合半導体チップ２Ａのエレメント半導体チップ４は、それぞれ、入力チップ２６，乗算チップ２８，加算チップ３０，出力チップ３２として機能するように構成されている。３次元多面構造複合半導体チップ２５のエレメント半導体チップは、送信チップ３４として機能するように構成されている。
送信チップ３４のアンテナ１０から共有閉鎖空間３６に向けて送信されたデータα，β，γは、３次元多面構造複合半導体チップ２５の共有閉鎖空間３６を経て、３次元多面構造複合半導体チップ２５の受信チップ３８に受信され、ここで受信データα，β，γが加算され、加算結果Ｒが、受信チップ３８に結合する３次元多面構造複合半導体チップ２Ａのインターフェースチップ４０に送られる。
上記した構成において、Ｒは系全体の結果、αはα列の結果、βはβ列の結果、γはγ列の結果とすると、αは時間ｔ毎に共通クロックで次の式で示されるように、アンテナから出力される。
上記した構成において、Ｒは系全体の結果、αはα列の結果、βはβ列の結果、γはγ列の結果とすると、αは時間ｔ毎に共通クロックで次の式で示されるように、アンテナから出力される。
(数１)
α１＝ｎｃ０
α２＝ｍｂ０＋ｎｃ１
α３＝ｋａ０＋ｍｂ１＋ｎｃ２
α４＝ｋａ１＋ｍｂ２＋ｎｃ３
αｔ＝ｋａｔ−３＋ｍｂｔ−２＋ｎｃｔ−２
同様にβとγは次式で示されるようにアンテナから出力される。
α１＝ｎｃ０
α２＝ｍｂ０＋ｎｃ１
α３＝ｋａ０＋ｍｂ１＋ｎｃ２
α４＝ｋａ１＋ｍｂ２＋ｎｃ３
αｔ＝ｋａｔ−３＋ｍｂｔ−２＋ｎｃｔ−２
同様にβとγは次式で示されるようにアンテナから出力される。
(数２)
βｔ＝ｏｄｔ−３＋ｐｅｔ−２＋ｑｆｔ−１
γｔ＝ｕｇｔ−３＋ｖｈｔ−２＋ｗｊｔ−１
ここで、ａ，ｂ，ｃはα列の３次元多面構造複合半導体チップへの入力、ｋ，ｌ，ｍは、α列のそれぞれの３次元多面構造複合半導体チップの演算チップに設定された係数、ｄ，ｅ，ｆはβ列の３次元多面構造複合半導体チップへの入力、ｏ，ｐ，ｑはβ列のそれぞれの３次元多面構造複合半導体チップの演算チップの係数、ｕ，ｖ，ｗは、γ列の３次元多面構造複合半導体チップへの入力、ｇ，ｈ，ｊはγ列のそれぞれの３次元多面構造複合半導体チップの演算チップの係数である。
βｔ＝ｏｄｔ−３＋ｐｅｔ−２＋ｑｆｔ−１
γｔ＝ｕｇｔ−３＋ｖｈｔ−２＋ｗｊｔ−１
ここで、ａ，ｂ，ｃはα列の３次元多面構造複合半導体チップへの入力、ｋ，ｌ，ｍは、α列のそれぞれの３次元多面構造複合半導体チップの演算チップに設定された係数、ｄ，ｅ，ｆはβ列の３次元多面構造複合半導体チップへの入力、ｏ，ｐ，ｑはβ列のそれぞれの３次元多面構造複合半導体チップの演算チップの係数、ｕ，ｖ，ｗは、γ列の３次元多面構造複合半導体チップへの入力、ｇ，ｈ，ｊはγ列のそれぞれの３次元多面構造複合半導体チップの演算チップの係数である。
２ ３次元多面構造複合半導体チップ
４ エレメント半導体チップ
５ 共有閉鎖空間
６ 回路部
８ 面接触伝送パターン
１０ アンテナ
１２ 配線用コンタクト
１４ 配線パターン
１６ 電気的ドライバ・レシーバ
１８ 電磁／電界結合器
２０ 演算回路ブロック
２０Ａ 電力伝送回路ブロック
２２ マルチプレクサ
２４ 制御回路ブロック
２５ ３次元多面構造複合半導体チップ
２６ 入力チップ
２８ 乗算チップ
３０ 加算チップ
３２ 出力チップ
３４ 送信チップ
３６ 閉鎖空間
３８ 受信チップ
４０ インターフェースチップ
４ エレメント半導体チップ
５ 共有閉鎖空間
６ 回路部
８ 面接触伝送パターン
１０ アンテナ
１２ 配線用コンタクト
１４ 配線パターン
１６ 電気的ドライバ・レシーバ
１８ 電磁／電界結合器
２０ 演算回路ブロック
２０Ａ 電力伝送回路ブロック
２２ マルチプレクサ
２４ 制御回路ブロック
２５ ３次元多面構造複合半導体チップ
２６ 入力チップ
２８ 乗算チップ
３０ 加算チップ
３２ 出力チップ
３４ 送信チップ
３６ 閉鎖空間
３８ 受信チップ
４０ インターフェースチップ
Claims (8)
- 基板に回路部が形成された四角形のエレメント半導体チップを複数貼り合わせ、互いの回路部を接続して内側に共有閉鎖空間を有する多面体形状とし、前記各エレメント半導体チップの表面に電磁／電界結合用の面接触伝送パターンを形成し、該面接触伝送パターンを前記回路部に接続したことを特徴とする３次元多面構造複合半導体チップ。
- 前記エレメント半導体チップの背面にアンテナを形成し、該アンテナを前記回路部に接続したことを特徴とする請求項１に記載の３次元多面構造複合半導体チップ。
- 前記各エレメント半導体チップの貼り合わせ面に配線用コンタクトを形成し、互いに向き合った配線用コンタクトどうしの接触により、互いに貼り合わせた一対のエレメント半導体チップの回路部を電子的に接続したことを特徴とする請求項１に記載の３次元多面構造複合半導体チップ。
- 前記回路部は演算回路ブロックと、該演算回路ブロックを制御する制御回路ブロックと、該制御回路ブロックと前記演算回路ブロックに接続するマルチプレクサとより構成され、該マルチプレクサが前記面接触伝送パターンとアンテナに接続していることを特徴とする請求項２に記載の３次元多面構造複合半導体チップ。
- 基板に回路部が形成された四角形のエレメント半導体チップを複数貼り合わせ、互いの回路部を接続して内側に共有閉鎖空間を有する多面体形状とし、前記各エレメント半導体チップの表面に電磁／電界結合用の面接触伝送パターンを形成し、該面接触伝送パターンを前記回路部に接続した３次元多面構造複合半導体チップを多数用意し、これら多数の３次元多面構造複合半導体チップを面接触させ、前記面接触伝送パターンを介して任意の方向に結合したことを特徴とする演算処理装置。
- 基板に回路部が形成された四角形のエレメント半導体チップを複数貼り合わせ、互いの回路部を接続して内側に共有閉鎖空間を有する多面体形状とし、前記各エレメント半導体チップの表面に電磁／電界結合用の面接触伝送パターンを形成し、背面にアンテナを形成し、該面接触伝送パターンと前記アンテナを前記回路部に接続した３次元多面構造複合半導体チップを多数用意し、これら多数の３次元多面構造複合半導体チップを面接触させ、前記面接触伝送パターンを介して任意の方向に結合したことを特徴とする演算処理装置。
- 前記３次元多面構造複合半導体チップが立方体であることを特徴とする請求項５又は請求項６に記載の演算処理装置。
- 前記多数の３次元多面構造複合半導体チップは、回路部が演算回路ブロックを含む演算用３次元多面構造複合半導体チップと、前記共有閉鎖空間に冷却媒体が充填された熱伝導のための３次元多面構造複合半導体チップと、回路部が電力伝送回路ブロックを含む電力伝送のための３次元多面構造複合半導体チップとからなることを特徴とする請求項５又は請求項６に記載の演算処理装置。
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