JP2005228981A - 電子回路 - Google Patents

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Abstract

【課題】３以上の基板を３次元実装して基板をまたがって信号を伝送する場合でも効率良く信号を伝送できる電子回路を提供すること。
【解決手段】ＬＳＩチップが３層にスタックされ、３チップにまたがるバスを形成する。第１〜第３ＬＳＩチップ１１ａ、１１ｂ、１１ｃ上には、第１〜第３送信コイル１３ａ、１３ｂ、１３ｃ、及び、第１〜第３受信コイル１５ａ、１５ｂ、１５ｃが配線により形成される。これら３ペアの送受信コイル１３、１５の開口の中心が一致するように配置される。これにより、３ペアの送受信コイル１３、１５は誘導性結合を形成し、通信が可能となる。第１〜第３送信コイル１３ａ、１３ｂ、１３ｃにはそれぞれ第１〜第３送信回路１２ａ、１２ｂ、１２ｃが接続され、第１〜第３受信コイル１５ａ、１５ｂ、１５ｃにはそれぞれ第１〜第３受信回路１４ａ、１４ｂ、１４ｃが接続される。
【選択図】図１

Description

本発明は、ＩＣ（Integrated Circuit）ベアチップやＰＣＢ（プリント基板）などの基板間の通信を好適に行うことができる電子回路に関する。
近年における電子機器は、ますます小型化、高機能化されており、これに伴い、内蔵されるＬＳＩ（Large Scale Integration）も小型化、高速化が進行している。小型化、高速化を実現する手段として、１パッケージにシステムの全機能を含めることが望まれ、現在、この実現方法として大まかに２種類の方法がある。
第１の方法としては、一つのベアチップにシステム全てを搭載するシステムオンチップ（SoC）と呼ばれる方式である。この方式は、異なるプロセス技術を一つのベアチップ上で実現することと、チップ面積の増大による歩留まりの低下により、コストが高くなる。
第２の方法として、１パッケージに複数のベアチップを封入するシステムインパッケージ（SiP）という方法がある。この手法は、異なるプロセスで製造される機能を別チップで実現するため、ベアチップ当たりの歩留まりが高く、低コスト化が期待できる。ただし、異なるチップ間の相互接続をする必要が生じ、接続手法は３種類存在する。
SiPにおける相互接続の第１の方法は、従来通り、ワイヤボンディングを用いる方法である。この場合、チップ間の接続本数は従来のパッケージと同じか、それ以下となり、通信バンド幅に問題が生じる。また、実装面積を低減させる際には、３次元実装が不可欠であるが、ワイヤボンディング方式では上に積み上げられるチップを小さくする必要があり、実装面積が制限される上に、１対１の接続が主であるためバスの形成が困難である。
SiPにおける相互接続の第２の方法は、チップを３次元実装し、マイクロバンプで接続する方法である。この方法は、２チップの対面実装まではコストが低いが、３チップ以上の実装となると、スルーホールと呼ばれる、チップ自体又はビルドアップ基板を貫通する通信路を物理的に製造する必要があり、専用のプロセス技術と高い加工精度を求められ、コストが高くなる。
SiPにおける相互接続の第３の方法は、チップを３次元実装し、チップ間を容量性結合により電気的に接続する方法である。この方法は２チップまでの対面実装ではコストが低く高速通信が可能であるが、３チップ以上では信号の伝送効率が急激に悪化し、消費電力が増大する。
このため、アンテナによってチップ間通信を行うことが提案されている（例えば、特許文献１参照）。
特開平１１−６８０３３号公報
しかし、このアンテナによる場合でも、３チップ以上を実装してチップをまたがって信号を伝送しようとすると、アンテナによって発生する電界が誘電率の異なる多数の物質（バイアスされたシリコン基板、ドープされたシリコン、酸化膜、窒化膜等）を貫通しなければならず、境界面で反射が生じ、伝送効率が悪化してしまう。
本発明は、上記問題点に鑑み、３以上の基板を３次元実装して基板をまたがって信号を伝送する場合でも効率良く信号を伝送することができる電子回路を提供することを目的とする。この基板にはＩＣベアチップやＰＣＢが含まれる。
本発明の電子回路は、基板上の配線により形成される第１コイルを有する第１基板と、基板上の配線により前記第１コイルと対応する位置に形成され第１コイルと誘導結合する第２コイルを有する第２基板とを備える。
また、前記第１基板は、送信用のディジタルデータが変化した時に前記第１コイルに信号を出力する送信回路を更に有することで、消費電力を少なくすることができる。
また、前記第２基板は、前記第２コイルの両端を抵抗を介して所定の電圧源に接続する受信回路を更に有することで、信号受信時に受信コイル両端に生じる電圧振幅の中心電圧を、信号増幅に最適な電圧値とすることができる。
また、前記第１コイルは、複数の第２基板の第２コイルと誘導結合していることで、３以上の基板にまたがるバスを形成することができる。
また、前記第２基板は、周期的な所定の期間だけ信号を受信する受信回路を更に有することで、ＳＮ比を高くすることができる。
本発明によれば、３以上の基板を３次元実装して基板をまたがって信号を伝送する場合でも効率良く信号を伝送できる。
また、通信が電流駆動によるものであるので、低電圧駆動の需要が大きいＬＳＩ等に適用して好適である。
以下、添付図面を参照しながら本発明の好適な実施の形態について詳細に説明する。
図１は、本発明の一実施の形態による電子回路の構成を示す図である。本実施の形態の電子回路は、第１ＬＳＩチップ１１ａ、第２ＬＳＩチップ１１ｂ、及び第３ＬＳＩチップ１１ｃから成る。ＬＳＩチップが３層にスタックされ、３チップにまたがるバスを形成する例である。第１〜第３ＬＳＩチップ１１ａ、１１ｂ、１１ｃが縦に積まれ、各チップは接着剤で互いに固定されている。第１〜第３ＬＳＩチップ１１ａ、１１ｂ、１１ｃ上には、それぞれ、送信に用いる第１〜第３送信コイル１３ａ、１３ｂ、１３ｃが配線により形成され、また、それぞれ、受信に用いる第１〜第３受信コイル１５ａ、１５ｂ、１５ｃが配線により形成される。これら３ペアの送受信コイル１３、１５の開口の中心が一致するように、第１〜第３ＬＳＩチップ１１ａ、１１ｂ、１１ｃ上で配置されている。これにより、３ペアの送受信コイル１３、１５は誘導性結合を形成し、通信が可能となる。第１〜第３送信コイル１３ａ、１３ｂ、１３ｃにはそれぞれ第１〜第３送信回路１２ａ、１２ｂ、１２ｃが接続され、第１〜第３受信コイル１５ａ、１５ｂ、１５ｃにはそれぞれ第１〜第３受信回路１４ａ、１４ｂ、１４ｃが接続される。送受信コイル１３、１５は、プロセス技術の多層配線を利用し、通信に許される面積内で、３次元的に１回巻き以上のコイルとして実装される。送受信コイル１３、１５には、通信に最適な形状が存在し、最適なまき数、開口、線幅をとる必要がある。一般的に、送信コイル１３が受信コイル１５より小さい。
図２は、本実施の形態における送信回路及び受信回路の具体的構成を示す図である。本実施の形態の送信回路１２は、記憶素子ＦＦ、遅延バッファ１２１、第１送信用バッファＩＮＶ２、及び第２送信用バッファＩＮＶ３から成る。Ｌ1は送信コイル１３である。送信回路１２は、入力として送信クロック（同期信号）Ｔxclkと、これに同期した送信データＴxdataを取る。入力される送信データＴxdataは記憶素子ＦＦに保持され、第１、第２送信用バッファＩＮＶ２、ＩＮＶ３に入力される。ただし、第１送信用バッファＩＮＶ２の前には、遅延素子である遅延バッファ１２１が設けられ、第１送信用バッファＩＮＶ２と第２送信用バッファＩＮＶ３への入力時間に差ができるように構成されている。第１送信用バッファＩＮＶ２と第２送信用バッファＩＮＶ３の出力は送信コイルＬ1の両端にそれぞれ接続される。この構成により、送信データに変化が生じた場合のみに、遅延バッファ１２１の信号伝播遅延時間だけコイルＬ1へ電流が流れる。受信コイル１５の受信電圧が最大となり、かつ、受信タイミングのマージンを大きくするため、送信コイルＬ1へ流れる電流波形が三角波となるよう、第１、第２送信用バッファＩＮＶ２、ＩＮＶ３の駆動力を設定する。
受信回路１４は、トランジスタＴ1〜Ｔ10、抵抗Ｒ1、Ｒ2、ナンド回路ＮＡＮＤ１、ＮＡＮＤ２、及び受信用バッファＩＮＶ１から成り、全体としてラッチつき差動アンプを構成している。Ｌ2は受信コイル１５である。外部から受信クロック（同期信号）Ｒxclkをとり、受信データＲxdataを出力する。トランジスタＴ2、Ｔ3が差動アンプの差動対をなし、受信コイルＬ2からの信号を受ける。トランジスタＴ2、Ｔ3に接続されている受信コイルＬ2の両端は抵抗Ｒ1、Ｒ2を通りバイアス電圧Ｖbiasに接続されている。これにより、信号受信時に受信コイルＬ2両端に生じる電圧振幅の中心電圧を、信号増幅に最適な電圧値Ｖbiasとすることができる。トランジスタＴ2、Ｔ3のソース端子は、テイル電流源発生用トランジスタＴ1に接続される。トランジスタＴ1のソース端子は接地され、ゲート端子へは受信クロックＲxclkが入力される。トランジスタＴ2、Ｔ3のドレイン側では、トランジスタＴ5とトランジスタＴ8、及び、トランジスタＴ6とトランジスタＴ9がそれぞれインバータを形成し、この２つのインバータがループ状に接続されている。インバータを繋ぐ配線が、ナンド回路ＮＡＮＤ１、ＮＡＮＤ２へ入力され、ナンド回路ＮＡＮＤ１、ＮＡＮＤ２はラッチを形成している。差動アンプで受信したデータはトランジスタＴ1へ入力される受信クロックＲxclkに同期して値が変化し、ナンド回路ＮＡＮＤ１、ＮＡＮＤ２により、値の変化があったときのみ、受信信号をディジタルデータとして値を取り込み、入力値の変化がない間は値を保持する。差動アンプのプリチャージと、受信クロックＲxclkがＬ（ロー）の期間のラッチの値保持のために、トランジスタＴ7、Ｔ10が接続されている。このトランジスタＴ7、Ｔ10が発生するノイズの影響で、受信コイルＬ2からの受信信号の変化がないにもかかわらず、受信データＲxdataの値が反転するのを防ぐために、トランジスタＴ4が接続される。
図３は、本実施の形態の動作を説明する波形を示す図である。図１に示す第３ＬＳＩチップ１１ｃ上の第３送信回路１２ｃから、この上に存在する第１、第２ＬＳＩチップ１１ａ、１１ｂ上の第１、第２受信回路１４ａ、１４ｂへデータの送信をする場合の動作説明を行う。例として、送信データＴxdataとして「…ＬＬＨＨＬＬ…」というデータ送信を行った際の動作について説明する。第３ＬＳＩチップ１１ｃ上の第３送信回路１２ｃは、値の送信時に送信クロックＴxclkと、これに同期した送信データＴxdataを入力する。まず、送信データＴxdataとしてＬ（ロー）が入力されている状態では、第１、第２送信用バッファＩＮＶ２、ＩＮＶ３の出力は共にＨ（ハイ）を保持した定常状態となっている。第１、第２ＬＳＩチップ１１ｂ、１１ｃ上の第１、第２受信回路１４ａ、１４ｂは、Ｌが連続されて入力された状態では、受信データＲxdataにＬが出力されている状態で定常状態となっている。
この状態から、送信データＴxdataがＡ点の時間にＬからＨに変化する。この信号がＢ点で記憶素子ＦＦに取り込まれ、すぐに第２送信用バッファＩＮＶ３に入力される。ここで第２送信用バッファＩＮＶ３の出力はＬとなるが、第１送信用バッファＩＮＶ２の出力はＨのままであり、電流が第１送信用バッファＩＮＶ２から第２送信用バッファＩＮＶ３に向かい流れる。この後、遅延バッファ１２１の遅延時間の後、第２送信用バッファＩＮＶ３の出力がＨとなり、第１送信用バッファＩＮＶ２と第２送信用バッファＩＮＶ３の出力が等電位となり電流の流れが止まる。この際に、電流波形が「送信コイル電流」Ｂ点に示すような３角波となるよう第１、第２送信用バッファＩＮＶ２、ＩＮＶ３の駆動力を設定しておく。
「送信コイル電流」のＢ点〜Ｃ点における電流変化により、第１、第２ＬＳＩチップ１１ａ、１１ｂ上に配置されている受信コイルＬ2には「第１ＬＳＩチップ受信コイル電圧」、「第２ＬＳＩチップ受信コイル電圧」に示される電圧が生じる。この電圧の振れの中心電圧はＶbiasである。第１ＬＳＩチップ１１ａは第２ＬＳＩチップ１１ｂより第３ＬＳＩチップ１１ｃから遠いため、生じる電圧が低くなる。これらの電圧変化をラッチ付き差動アンプにより増幅し、ラッチで値を保持することにより、「第１、第２ＬＳＩチップＲxdata」Ｂ点に示すディジタルデータとする。
第３ＬＳＩチップ１１ｃ上の送信データＴxdataはＢ点ではＨを保持し、変化していない。この場合、Ｃ点における送信コイルＬ1への入力は変化せず、第１、２ＬＳＩチップ１１ａ、１１ｂ上の受信コイルＬ2の電圧も変化を起こさず、出力データＲxdataは保持される。
第３ＬＳＩチップ１１ｃ上の送信データＴxdataがＣ点のようにＨからＬに遷移した場合、Ｄ点で記憶素子ＦＦに取り込まれ、直ちに第２送信用バッファＩＮＶ３への入力がＨからＬに変化し、その出力はＬからＨへと遷移する。このとき、第１送信用バッファＩＮＶ２の出力は、遅延バッファ１２１によりＬからＨへの変化が遅れ、第２送信用バッファＩＮＶ３から第１送信用バッファＩＮＶ２へ電流が流れる。この後、遅延バッファ１２１の遅延時間の後、第１送信用バッファＩＮＶ２の出力がＨとなり第１送信用バッファＩＮＶ２と第２送信用バッファＩＮＶ３の出力電圧が等しくなり、電流がとまる。この一連の送信電流の変化が「送信コイル電流」Ｄ点のように、Ｂ点における３角波形の逆の極性をとる３角波となるよう第１、第２送信用バッファＩＮＶ２、ＩＮＶ３の駆動力を設定しておく。
第３ＬＳＩチップ１１ｃ上の送信コイルＬ1の電流変化により、「第１ＬＳＩチップ受信コイル電圧」、「第２ＬＳＩチップ受信コイル電圧」のＤ点の波形が第１、２ＬＳＩチップ１１ａ、１１ｂ上の受信コイルＬ2に発生する。この電圧変化を差動アンプで増幅し、ラッチでディジタルデータに変換することにより、「第１、第２ＬＳＩチップＲxdata」Ｄ点のディジタル受信信号を得る。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、バス接続ではなく１対１接続も可能であり、この場合の接続例を図４（ａ）に示す。図４（ａ）は、第１〜第３ＬＳＩチップ４１０〜４１２から成るスタックトＬＳＩを横から見た図である。送受信回路４０１の内容を送受信回路４００として示している。矢印４０３は誘導性結合を表す。
また、多対多の接続も可能であり、この場合の接続例を図４（ｂ）に示す。図４（ｂ）は、第１〜第４ＬＳＩチップ４２０〜４２３から成るスタックトＬＳＩを横から見た図である。この場合には、第１ＬＳＩチップ４２０と第３ＬＳＩチップ４２２との通信、及び、第２ＬＳＩチップ４２１と第４ＬＳＩチップ４２３との通信を同じ水平位置において行うものである。すなわち、送信回路と受信回路の複数の組合せが同じ空間を使って独立に誘導性結合しているものである。同じ水平位置で誘導性結合させるものであるので、例えば時分割するなどしてそれぞれの通信を漏話なく行う。
これらのように縦方向の接続の拡張だけでなく、横方向も接続を拡張可能であり、並列に通信をしてバンド幅を増やした例を図５に示す。図５は、第１〜第３ＬＳＩチップ５１０〜５１２から成るスタックトＬＳＩを横から見た図である。送受信回路５０１は図４に示す送受信回路４００と同じものである。矢印５０３は誘導性結合を表し、並列に複数の結合を確立している様子を表している。
また、接続方式だけではなく、送受信回路も変更可能である。送信回路は、消費電力は増加してしまうが、回路規模を小さくすることを主眼とすると、図６の構成をとることができる。図６に示す送信回路は、記憶素子ＦＦ、送信用バッファＩＮＶ４、及びバイアス電圧Ｖbiasの電圧源から成る。送信データＴxdataは、記憶素子ＦＦに保持され、送信用バッファＩＮＶ４を介して送信コイルＬ1に入力される。送信コイルＬ1の他端はバイアス電圧Ｖbiasに接続される。バイアス電圧Ｖbiasを送信データのＬ、Ｈの中間の電圧にしておくと、送信コイルＬ1には絶えず正負いずれかの電流が流れているが、送信データＴxdataが変化する時に送信コイルＬ1に流れる電流が反転して、信号が伝送される。
また、受信回路は、受信クロックに同期して受信信号を受けるはずである周期的な所定の期間の信号だけを受信するようにすることで、クロックによる雑音等を除去してＳＮ比を高くすることができる。
本発明の一実施の形態による電子回路の構成を示す図である。 本実施の形態における送信回路及び受信回路の具体的構成を示す図である。 本実施の形態の動作を説明する波形を示す図である。 本発明の他の実施の形態による電子回路の構成を示す図である。 本発明の更に他の実施の形態による電子回路の構成を示す図である。 本発明の他の実施の形態における送信回路の具体的構成を示す図である。
符号の説明
１１ ＬＳＩチップ
１２ 送信回路
１３ 送信コイル
１４ 受信回路
１５ 受信コイル
４００、４０１ 送受信回路
４０３ 誘導性結合
４１０、４１１、４１２、４２０、４２１、４２２、４２３ ＬＳＩチップ
５０１ 送受信回路
５０３ 誘導性結合
５１０、５１１、５１２ ＬＳＩチップ
ＦＦ 記憶素子
ＩＮＶ バッファ
ＮＡＮＤ ナンド回路
Ｌ コイル
Ｔ トランジスタ
Ｒxclk 受信クロック
Ｒxdata 受信データ
Ｔxclk 送信クロック
Ｔxdata 送信データ
Ｖbias バイアス電圧

Claims (5)

  1. 基板上の配線により形成される第１コイルを有する第１基板と、
    基板上の配線により前記第１コイルと対応する位置に形成され第１コイルと誘導結合する第２コイルを有する第２基板と
    を備えることを特徴とする電子回路。
  2. 前記第１基板は、送信用のディジタルデータが変化した時に前記第１コイルに信号を出力する送信回路を更に有することを特徴とする請求項１記載の電子回路。
  3. 前記第２基板は、前記第２コイルの両端を抵抗を介して所定の電圧源に接続する受信回路を更に有することを特徴とする請求項１又は２記載の電子回路。
  4. 前記第１コイルは、複数の第２基板の第２コイルと誘導結合していることを特徴とする請求項１記載の電子回路。
  5. 前記第２基板は、周期的な所定の期間だけ信号を受信する受信回路を更に有することを特徴とする請求項１又は２記載の電子回路。

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