JP2020035941A - 半導体集積回路 - Google Patents

Abstract

【課題】ＬＳＩ間で高速でデータをやり取りするためのインターフェースを適切に配置すること。【解決手段】撮像手段からの画像データを受信可能な受信インターフェースと、前記受信インターフェースが受信したデータと同じデータ形式で送信可能な送信インターフェースとを有する半導体集積回路であって、前記受信インターフェースと前記送信インターフェースを前記半導体集積回路の頂点を挟んで隣り合う辺に配置し、前記受信インターフェースと前記送信インターフェースはデータを受信、送信するデータ送受信端子とデータ送受信以外に用いるデータ送受信以外端子を有し、前記データ送受信以外端子を前記データ送受信端子より頂点側に配置する。【選択図】図１

Description

本発明は半導体集積回路に関する。

近年、電子機器の多機能・高性能を実現するために、同一の半導体集積回路（Large Scale Integration、以下、ＬＳＩ）を複数搭載して並列に処理を行っているものが知られている。複数のＬＳＩで処理を実行する場合、ＬＳＩ間でデータの送受信を行う必要がある。データの送受信を行う場合、そのデータ量も膨大になっており、高速なインターフェースを用いてＬＳＩ間を接続し、データ送受信を行っている。高速なインターフェースが利用されるため、ＬＳＩ間を接続する基板設計が難しくなる。そのため、データ送受信を行うインターフェース部分の配置を工夫して、ＬＳＩ間の接続を容易にする技術が知られている（特許文献１）。

特許第５２２９４５０号公報

しかしながら、特許文献１の技術では、データ送受信を行うインターフェースがＬＳＩの向かいあった辺に配置されるため、３個以上のチップを接続する場合、ＬＳＩを実装する基板上で一方向に伸びてしまうため実装基板の面積が増大するという問題があった。また、インターフェースが向かいあった辺に配置されているため、ＬＳＩ内におけるインターフェース間のデータの受け渡しを行う場合、ＬＳＩ内に多数のリピータを搭載する、受け渡しを行う信号線を増やすといった対策が必要になる。そのため、ＬＳＩ内のレイアウトが難しく、消費電力が増大するという問題があった。また、インターフェースが必要とするＬＳＩ外からの入力信号がある場合、向かいあった辺に配置されているために同じ品質の入力信号を入力することが難しく、外部からの入力信号の共有化が難しいという問題があった。

本発明は、ＬＳＩ間で高速でデータをやり取りするためのインターフェースを適切に配置することを目的とする。

上記の目的を達成するために、本発明に係る半導体集積回路は、
撮像手段からの画像データを受信可能な受信インターフェースと、前記受信インターフェースが受信したデータと同じデータ形式で送信可能な送信インターフェースとを有する半導体集積回路であって、前記受信インターフェースと前記送信インターフェースを前記半導体集積回路の頂点を挟んで隣り合う辺に配置し、前記受信インターフェースと前記送信インターフェースはデータを受信、送信するデータ送受信端子とデータ送受信以外に用いるデータ送受信以外端子を有し、前記データ送受信以外端子を前記データ送受信端子より頂点側に配置することを特徴とする。

本発明に係る半導体集積回路によれば、ＬＳＩ間で高速でデータをやり取りするためのインターフェースを適切に配置することができる。

半導体集積回路内のレイアウトを示す図である。 半導体集積回路が実装された基板構成を示す図である。 インターフェース回路の回路構成を示す図である。

以下、図面を参照しながら本発明の好適な実施の形態を説明する。

図１は、本発明が実施若しくは適応されて好適な半導体集積回路のレイアウトを示す図である。最初に、本発明が実施もしくは適応されて好適な半導体集積回路の回路構成を明確にする。

図１において、１００は、半導体集積回路である。半導体集積回路１００は、受信インターフェースＰＨＹ（物理層）１０１と受信インターフェースＬＩＮＫ（デジタル層）１１０、送信インターフェースＰＨＹ（物理層）１１１と送信インターフェースＬＩＮＫ（デジタル層）１２０を有する。受信インターフェースＰＨＹ１０１は、差動クロック入力端子１０２、１０３、基準抵抗端子１０４、リセット端子１０５、差動データ受信端子１０６、１０７、及び、１０８、１０９を有する。送信インターフェースＰＨＹ１１１は、差動クロック入力端子１１２、１１３、基準抵抗端子１１４、リセット端子１１５、差動データ送信端子１１６、１１７、及び、１１８、１１９を有する。

差動クロック入力端子１０２、１０３、及び、１１２、１１３は、半導体集積回路１００の外部にあるクロック発振器１２１から生成される差動クロックを入力する端子で、受信インターフェースＰＨＹ１０１、送信インターフェースＰＨＹ１１１が、後述する差動データ受信端子１０６、１０７、１０８、１０９、差動データ送信端子１１６，１１７，１１８，１１９を用いてデータを受信、送信する際の基準となるタイミング生成するために使用する。基準抵抗端子１０４、１１４は、受信インターフェースＰＨＹ１０１、送信インターフェースＰＨＹ１１１が、後述する差動データ受信端子１０６、１０７、１０８、１０９、差動データ送信端子１１６，１１７，１１８，１１９を用いてデータを受信、送信する際のターミネーションをするために半導体集積回路１００の外部にある基準抵抗１２２に接続して使用する。

リセット端子１０５、１１５は、半導体集積回路１００の外部にあるリセット生成器１２３から生成されるリセットを入力する端子で、受信インターフェースＰＨＹ１０１、送信インターフェースＰＨＹ１１１を初期化するために使用する。差動データ受信端子１０６、１０７、１０８、１０９は、図示せぬ撮像手段から送信された画像データを受信する。受信インターフェースＰＨＹ１０１は、受信した差動データに対して、デシリアライズ、１０Ｂ８Ｂデコード、デスクランブル処理を施し、受信インターフェースＬＩＮＫ１１０に送信する。

受信インターフェースＬＩＮＫ１１０は、受信インターフェースＰＨＹ１０１から送信されたデータに対して、解析を行い、解析結果を図示せぬＣＰＵに送信する。また、受信インターフェースＬＩＮＫ１１０は、受信インターフェースＰＨＹ１０１から送信されたデータから必要な画像データを抽出し、図示せぬＤＲＡＭに送信する。図示せぬＤＲＡＭに送信されたデータは、半導体集積回路１００が有する画像処理回路が静止画、動画を生成するために使用される。また、受信インターフェースＬＩＮＫ１１０は、受信インターフェースＰＨＹ１０１から送信されたデータをそのままの形で送信インターフェースＬＩＮＫ１２０に送信する。

送信インターフェースＬＩＮＫ１２０は、受信インターフェースＬＩＮＫ１１０から送信されたデータをそのまま送信インターフェースＰＨＹ１１１に送信する。また、送信インターフェースＬＩＮＫ１２０は、図示せぬＣＰＵからの指示に従い図示せぬＤＲＡＭから取得したデータに対して、受信インターフェースＬＩＮＫ１１０が受信したデータと同じ形式にして送信インターフェースＰＨＹ１１１に送信する。送信インターフェースＰＨＹ１１１は、送信インターフェースＬＩＮＫ１２０から受信したデータに対して、スクランブル処理、８Ｂ１０Ｂエンコード、シリアライズの処理を施し、差動データ送信端子１１６、１１７、１１８、１１９を介してデータを送信する。

次に、本発明の半導体集積回路のレイアウトを説明する。受信インターフェースＰＨＹ１０１と送信インターフェースＰＨＹ１１１は、１つの頂点を挟んで配置し、受信インターフェースＰＨＹ１０１の差動クロック入力端子１０２、１０３、基準抵抗端子１０４、リセット端子１０５、送信インターフェースＰＨＹ１１１の差動クロック入力端子１１２、１１３、基準抵抗端子１１４、リセット端子１１５を、データの送受信に使用する受信インターフェースＰＨＹ１０１の差動データ受信端子１０６、１０７、１０８、１０９、送信インターフェースＰＨＹ１１１の差動データ送信端子１１６，１１７，１１８，１１９よりも頂点側に配置する。

以上説明したように、受信インターフェースＰＨＹ１０１、受信インターフェースＬＩＮＫ１１０と送信インターフェースＰＨＹ１１１、送信インターフェースＬＩＮＫ１２０を頂点を挟んで隣り合うように配置することで、受信インターフェースから送信インターフェースにデータを送る際の経路が最短になるため、半導体集積回路１００のレイアウトが効率的に行え、面積削減、電力削減が可能となる。

また、受信インターフェースＰＨＹ１０１と送信インターフェースＰＨＹ１１１が有するデータ受信、送信に使用する端子以外をデータ送信、受信に使用する端子より頂点側に配置することで、半導体集積回路１００を基板に実装する際に、受信インターフェースＰＨＹ１０１と送信インターフェースＰＨＹ１１１で容易にクロック発振器１２１、基準抵抗１２２、リセット生成器の共有化が可能となる。

本実施例では、リセット端子１０５、１１４を設けて、半導体集積回路１００の外部から入力する構成を説明したが、半導体集積回路１００の内部にリセットを設けて初期化する構成でもよい。その場合は、リセット端子１０５、１１４が不要となる。

また、本実施例では、電源、ＧＮＤ端子を持たない構成で説明したが、電源、ＧＮＤ端子を持つ構成の場合、電源、ＧＮＤ端子は、データ受信、送信に使用する端子よりも頂点側に配置するか、各差動データ端子のペアとペアの間にのみ配置する構成とする。その場合でも、説明した半導体集積回路１００のレイアウト効率化、半導体集積回路１００外の部品共有化に変わりないので、本実施例は適応可能である。

第１の実施例では、１つの半導体集積回路の受信インターフェースと送信インターフェースで半導体集積回路外の部品を共通化する例を説明したが、本実施例では、複数の半導体集積回路において、半導体集積回路外の部品を共通化する例を説明する。

図２は、本発明が実施若しくは適応されて好適な半導体集積回路が実装された基板構成を示す図である。なお、図１で説明したものは同じ付箋を付して説明は省略する。

図２において、２００は、半導体集積回路である。半導体集積回路２００は、受信インターフェースＰＨＹ（物理層）２０１と受信インターフェースＬＩＮＫ（デジタル層）１１０、送信インターフェースＰＨＹ（物理層）２０５と送信インターフェースＬＩＮＫ（デジタル層）１２０を有する。受信インターフェースＰＨＹ２０１は、クロック入力端子２０２、基準抵抗端子１０４、電源端子２０３、差動データ受信端子１０６、１０７、及び、１０８、１０９、グランド端子２０４を有する。送信インターフェースＰＨＹ２０５は、クロック入力端子２０６、基準抵抗端子１１４、電源端子２０７、差動データ送信端子１１６、１１７、及び、１１８、１１９、グランド端子２０８を有する。

クロック入力端子２０２、２０６は、半導体集積回路２００の外部にあるクロック発振器１２１から生成されるクロックを入力する端子で、受信インターフェースＰＨＹ２０１、送信インターフェースＰＨＹ２０５が、差動データ受信端子１０６、１０７、１０８、１０９、差動データ送信端子１１６，１１７，１１８，１１９を用いてデータを受信、送信する際の基準となるタイミング生成するために使用する。電源端子２０３、２０７は、受信インターフェース２０１、送信インターフェースＰＨＹ２０５を駆動させるための電源を供給する端子で、半導体集積回路２００の外部にある電源２０９に接続して使用する。グランド端子２０３、２０８は図示せぬグランドに接続され、受信インターフェースＰＨＹ２０１、送信インターフェースＰＨＹ２０５のグランドとして使用される。

受信インターフェースＰＨＹ２０１は、受信した差動データに対して、デシリアライズ、１０Ｂ８Ｂデコード、デスクランブル処理を施し、受信インターフェースＬＩＮＫ１１０に送信する。送信インターフェースＰＨＹ２０５は、送信インターフェースＬＩＮＫ１２０から受信したデータに対して、スクランブル処理、８Ｂ１０Ｂエンコード、シリアライズの処理を施し、データを送信する。２１０は、半導体集積回路２００と同じもの９０度回転させたものである。

半導体集積回路２００において、受信インターフェースＰＨＹ２０１と送信インターフェースＰＨＹ２０５が頂点を挟んで配置し、頂点側には、データを送受信する端子以外が配置されることで、半導体集積回路を複数実装する際に、半導体集積回路２１０のように９０度ずつ回転させながら実装することで、各半導体集積回路間での発振器１２１、基準抵抗１２２、電源２０９の外部部品の共有化が可能となる。また、受信インターフェースＰＨＹ２０１と送信インターフェースＰＨＹ２０５が有する差動データ受信端子１０６、１０７、１０８、１０９、差動データ送信端子１１６，１１７，１１８，１１９の各端子間には、データ送受信する端子以外の中でもグランド端子のみ配置可能とすることで、部品共有化をより効率的に行うことが可能となる。クロック端子２０６を差動データ端子１１６と１１９の間に配置した場合、差動データ端子である１１６、１１７をよけて接続する必要があるため、基板で下の層に迂回させるなどの対応が必要となり、迂回させたことによるクロック精度劣化問題が発生してしまう。

以上説明したように、受信インターフェースＰＨＹ２０１、受信インターフェースＬＩＮＫ１１０と送信インターフェースＰＨＹ２０５、送信インターフェースＬＩＮＫ１２０を頂点を挟んで隣り合うように配置し、受信インターフェースＰＨＹ２０１と送信インターフェースＰＨＹ２０５が有するデータ受信、送信に使用する端子以外をデータ送信、受信に使用する端子より頂点側に配置することで、複数の半導体集積回路を使用する場合でも受信インターフェースＰＨＹと送信インターフェースＰＨＹが使用する半導体集積回路の外にある部品の共有化が容易となる。

また、本実施例では、データ受信、データ送信を行う差動ペア端子の間に配置できる端子をグランドのみとすることで、半導体集積回路間の差動データ送信端子と差動データ受信端子の配線を容易にする。

また、本実施例では、差動データ端子間にグランドのみを入れる構成を説明したが、クロックや基準抵抗ほど精度が必要とならないため、グランド以外に電源端子を入れることも可能である。

また、本実施例では、２個の半導体集積回路の構成を説明したが、３個以上も同様の構成が可能で、４個目、５個目を実装する場合は、各半導体集積回路間の距離を変更してうずまきのように実装することで対応可能である。

本実施例では、図３を用いて、インターフェースＰＨＹが差動データ送信端子と差動データ送信端子の両方を有する構成を説明する。なお、適応されて好適な半導体集積回路の回路構成は実施例２と同じなので、図２を用いて説明する。

図３において、インターフェースＰＨＹ３００は、データを受信、送信する際の基準となるタイミング生成するために使用するクロック入力端子と、データを受信、送信する際のターミネーションのための基準抵抗に接続する端子と、データ送信を行う差動データ端子とデータの受信を行う差動データ端子を有する。インターフェースＬＩＮＫ３０１は、インターフェースＰＨＹ３００が送信、受信するデータの解析、生成を行う。インターフェースＰＨＹ３０２は、インターフェースＰＨＹ３００と同一の構成である。インターフェースＬＩＮＫ３０３は、インターフェースＬＩＮＫ３０１と同一の構成である。

図３のインターフェースＰＨＹ３００とインターフェースＬＩＮＫ３０１を図２のように頂点を挟んで配置することで、図２と同様に自身の半導体集積回路と９０度回転して実装した半導体集積回路とで部品の共有化が容易となる。

また、差動データ送信端子と差動データ受信端子を交互に配置し、対応する差動データ送信端子と差動データ受信端子を同じ順番で配置することでノイズ耐性が強く、配線もクロスしないため、基板実装が容易になる。

なお、本発明は、本発明の技術思想の範囲内において、上記実施形態に限定されるものではなく、対象となる回路形態により適時変更されて適応するべきものである。

１００ 半導体集積回路、１０１ 受信インターフェースＰＨＹ（物理層）、
１１０ 受信インターフェースＬＩＮＫ（デジタル層）、
１１１ 送信インターフェースＰＨＹ（物理層）、
１２０ 送信インターフェースＬＩＮＫ（デジタル層）

Claims (5)

1. 撮像手段からの画像データを受信可能な受信インターフェースと、
   前記受信インターフェースが受信したデータと同じデータ形式で送信可能な送信インターフェースとを有する半導体集積回路であって、
   前記受信インターフェースと前記送信インターフェースを前記半導体集積回路の頂点を挟んで隣り合う辺に配置し、前記受信インターフェースと前記送信インターフェースはデータを受信、送信するデータ送受信端子とデータ送受信以外に用いるデータ送受信以外端子を有し、前記データ送受信以外端子を前記データ送受信端子より頂点側に配置することを特徴とする半導体集積回路。
2. 前記データ送受信以外端子は、クロック、リファレンス抵抗、リセット、電源、ＧＮＤ端子であることを特徴とする請求項１に記載の半導体集積回路。
3. 前記データ送受信端子間には、電源、ＧＮＤ端子以外は配置しないことを特徴とする請求項１又は２に記載の半導体集積回路。
4. 前記受信インターフェースと前記送信インターフェースが有する前記データ送受信端子は、送信と受信に対応する端子の順序が同じになるように配置し、各送受信端子が持つプラスとマイナスの差動信号が交差しないように前記データ送受信端子を配置することを特徴とする請求項１乃至３の何れか１項に記載の半導体集積回路
5. 前記受信インターフェースと前記送信インターフェースが有する前記データ送受信端子の送信端子と受信端子は交互に配置されることを特徴とする請求項１乃至４の何れか１項に記載の半導体集積回路。