CN108461108B - 内存芯片电路拓扑 - Google Patents

内存芯片电路拓扑 Download PDF

Info

Publication number
CN108461108B
CN108461108B CN201710326870.1A CN201710326870A CN108461108B CN 108461108 B CN108461108 B CN 108461108B CN 201710326870 A CN201710326870 A CN 201710326870A CN 108461108 B CN108461108 B CN 108461108B
Authority
CN
China
Prior art keywords
test
block
pads
functional block
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710326870.1A
Other languages
English (en)
Other versions
CN108461108A (zh
Inventor
王智彬
王俊凯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PieceMakers Tech Inc
Original Assignee
PieceMakers Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PieceMakers Tech Inc filed Critical PieceMakers Tech Inc
Publication of CN108461108A publication Critical patent/CN108461108A/zh
Application granted granted Critical
Publication of CN108461108B publication Critical patent/CN108461108B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1206—Location of test circuitry on chip or wafer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种内存芯片电路拓扑。所述内存芯片电路拓扑包含多个测试焊盘、多个接口焊盘、一功能块以及一内嵌式测试块。所述功能块耦接于所述多个接口焊盘。所述内嵌式测试块耦接于所述多个测试焊盘。所述内嵌式测试块通过所述多个接口焊盘连接于一存取端口物理层。所述多个接口焊盘设置于所述功能块与所述内嵌式测试块之间。在对芯片做测试时，测试机台经由所述测试焊盘控制所述内嵌式测试块，以产生至少一测试图样以作为一测试信号，以及将产生的所述测试信号通过所述多个接口焊盘输出至所述功能块以测试所述功能块。由所述内存芯片电路拓扑所得到的测试结果，与在正常操作模式下经由外接于所述内存芯片电路拓扑的一控制芯片/系统来控制，其讯号传输的途径相同/相似。

Description

内存芯片电路拓扑
技术领域
本发明涉及内存结构，尤其涉及一种内存芯片的电路拓扑，其具有连接于一正规存取端口物理层(normal access Port Physical Layer，PHY)/多个正则接口焊盘(regular interface pad)的一内嵌式功能测试图样产生模块，并且通过所述多个正则接口焊盘将一测试信号传送至包含一功能电路的芯片。
背景技术
在高速运算与图形处理的应用中，对于具有更高带宽的动态随机存取存储器(DRAM)的需求与日俱增。近年来，因应此需求已相继开发了具有大量输入输出引脚(I/Opins)的存储器/内存，诸如高带宽存储器(High Bandwidth Memory，HBM)以及宽输入输出动态随机存取存储器(Wide I/O DRAM)。由于存储器结构具有大量的接口焊盘(interfacepad)的缘故，大量的焊盘个数使得圆片级测试(wafer level testing)是一个很大的挑战。一般来说，由于接口焊盘的数量过于庞大且尺寸过小而无法直接探测，除了存储器中既有的接口焊盘以外，还会设置额外的测试焊盘接口供圆片探针测试(wafer probe test)的用。这些额外设置的测试焊盘不仅用来实现直接存取的需求，也减少了圆片级测试所需的焊盘个数。
此外，为了在有限的测试焊盘数量下执行高带宽存储器的圆片测试，现有技术是采用额外的测试电路来执行圆片测试，其中所述测试电路连接于测试焊盘。一般来说，所述测试电路会将测试信号通过额外的多条路径发送至核心电路，然而，所述多条路径会对既有的信号路径造成干扰，且接口电路会被局部地测试而与核心电路无关。
为了使圆片级测试更接近正常运作的真实样貌，需要有一种可用于正则接口焊盘连接的测试方案。
发明内容
因此，本发明公开一种具有与一核心电路于一正则接口相接的一内嵌式测试模块的单裸片(die)来解决上述问题，其中所述单裸片可将一测试信号通过所述正则接口之中多个正则存取接口焊盘传送至所述核心电路。
本发明的一实施例公开了一种内存芯片电路拓扑。所述内存芯片电路拓扑包含多个测试焊盘、多个接口焊盘、一功能块以及一内嵌式测试块。所述功能块耦接于所述多个接口焊盘。所述内嵌式测试块耦接于所述多个测试焊盘，其中所述内嵌式测试块通过所述多个接口焊盘连接于一存取端口物理层，以及所述多个接口焊盘设置于所述功能块与所述内嵌式测试块之间；以及所述内嵌式测试块用以产生至少一测试图样以作为一测试信号，以及将所述测试信号通过所述多个接口焊盘输出至所述功能块以测试所述功能块。
由于本发明所公开的内存芯片电路拓扑可通过一个或多个正则存取接口焊盘(normal access interface pad)来传送一测试信号以测试裸片运作，而不是通过额外的测试路径来测试具有功能电路(或存储器/内存核心电路)的芯片，本发明所公开的电路拓扑所得到的测试结果，与外接于本发明所公开的电路拓扑的一控制芯片/系统所得到的测试结果相同。本发明所公开的电路拓扑与所述控制芯片/系统均仅通过所述多个正则存取接口焊盘来传送信号，使得本发明所公开的电路拓扑的测试行为和所述控制芯片/系统的测试行为彼此相似/相同。
附图说明
图1是本发明内存芯片电路拓扑的一实施例的示意图。
图2是本发明具有测试芯片电路拓扑的裸片的一实施例的示意图。
其中，附图标记说明如下：
100、200 内存芯片电路拓扑
110、210 功能块
112 功能电路
114 输入/输出电路
120、220 内嵌式测试块
122 输入/输出电路
124 测试电路
202 控制芯片
204 测试器
PDC,1-PDC,L、PDD,1-PDD,N、PDI1-PDIK 接口焊盘
PDT1-PDTJ 测试焊盘
Rx 接收缓冲器
Tx 三态缓冲器
TP、DS 输出信号
TS 测试信号
TR 测试结果
CS1、CS2 控制输入
具体实施方式
本发明所公开的内存芯片的电路拓扑(circuit topology of memory chips)具有连接于一存取端口物理层(access Port Physical Layer，access PHY)(即，一正则存取端口物理层(normal access PHY))的一内嵌式功能测试图样产生模块(embeddedfunction test pattern generation module)，并可包含一功能块、一内嵌式测试块(即，所述内嵌式功能测试图样产生模块)以及多个接口焊盘(interface pads)(或多个正则接口焊盘)，其中所述电路拓扑通过所述正则存取端口物理层接收及输出信号。此外，所述内嵌式测试块(或所述内嵌式测试块的一测试电路)通过所述多个接口焊盘来传输一测试信号以测试所述功能块(或所述功能块的一功能电路)，而不是通过额外的路径来测试所述功能块。举例来说(但本发明不限于此)，所述内嵌式测试块所产生的所述测试信号以及一控制芯片(或一控制系统)所产生的一个或多个控制信号可以仅通过所述多个接口焊盘/所述存取端口物理层来传输。这样，所述内嵌式测试块所产生的一测试图样(test pattern)相对应的一测试结果，可与外接于本发明所公开的电路拓扑(或本发明所公开的内存芯片结构(memory chip architecture))的一控制芯片/系统所产生的一测试图样相对应的一测试结果相似/相同。这是因为各自的测试图样均可仅通过所述正则存取端口物理层来传输。
请参阅图1，其为本发明内存芯片电路拓扑(或内存芯片/裸片结构)的一实施例的示意图。内存芯片电路拓扑100可包含(但不限于)一功能块(function block)110(诸如一功能电路或集成电路芯片)、一内嵌式测试块(embedded test block)120(诸如一内嵌式测试电路或集成电路芯片)、多个接口焊盘PDC,1-PDC,L与PDD,1-PDD,N(诸如一存取端口物理层相关的多个正则接口焊盘)以及多个测试焊盘PDT1-PDTJ，其中L与N均为正整数，而J为大于1的正整数。多个接口焊盘PDC,1-PDC,L与PDD,1-PDD,N(为了简洁起见，以下简写为“PDC,1-PDD,N”)设置于功能块110与内嵌式测试块120之间。内嵌式测试块120通过多个接口焊盘PDC,1-PDD,N连接至所述存取端口物理层，并且还耦接于多个测试焊盘PDT1-PDTJ。因此，当内嵌式测试块120产生一测试信号TS时，内嵌式测试块120便可将测试信号TS通过多个接口焊盘PDC,1-PDD,N输出至功能块110，从而执行一芯片/裸片测试操作(die test operation)。
在此实施例中，功能块110与内嵌式测试块120可分开设置于内存芯片电路拓扑100之中，其中功能块110可包含一功能电路(functional circuit)112(例如，由一内存核心电路(memory core circuit)来实施)以及一输入/输出电路(input/output circuit，I/O circuit)114，其中输入/输出电路114耦接于功能电路112与多个接口焊盘PDC,1-PDD,N之间。在内嵌式测试块120通过多个接口焊盘PDC,1-PDD,N来传送测试信号TS以执行所述裸片测试操作的情形下，测试信号TS可先通过输入/输出电路114，接着传送至功能电路112以验证裸片/芯片功能(die/chip function)。另外，功能块110因应测试信号TS所产生的一输出信号TP也可通过多个接口焊盘PDC,1-PDD,N来传送至内嵌式测试块120。因此，所述裸片测试操作不仅可验证功能电路112的裸片/芯片功能，也可检测输入/输出电路114的电特性。
举例来说(但本发明不限于此)，多个接口焊盘PDC,1-PDD,N之中的一部分(多个接口焊盘PDC,1-PDC,L)可用来将测试信号TS之中所包含的命令/地址成份传送予功能块110，而多个接口焊盘PDC,1-PDD,N之中的另一部分(多个接口焊盘PDD,1-PDD,N；或称作输入/输出焊盘)可用来将测试信号TS之中所包含的数据成份(诸如测试图样)传送予功能块110，及/或将输出信号TP传送至内嵌式测试块120。
以下说明内嵌式测试块120执行所述裸片测试操作的一具体实施方式。首先，内嵌式测试块120可通过多个测试焊盘PDT1-PDTJ接收一控制输入CS1，以及根据控制输入CS1来产生测试信号TS。内嵌式测试块120可包含(但不限于)一输入/输出电路122以及一测试电路124，其中测试电路124所产生的测试信号TS可通过输入/输出电路122传送至多个接口焊盘PDC,1-PDD,N。输入/输出电路122可包含多个三态缓冲器(tri-state buffer)(或传输缓冲器(transmitter buffer)；标示为“Tx”)以及多个接收缓冲器(receiver buffer)(标示为“Rx”)，其中耦接于多个接口焊盘PDC,1-PDC,L的任一三态缓冲器可用来传送测试信号TS之中所包含的命令/地址成份，而耦接于多个接口焊盘PDD,1-PDD,N的任一三态缓冲器可用来传送测试信号TS之中所包含的数据成份。
接下来，输入/输出电路114可通过多个接口焊盘PDC,1-PDD,N来接收测试信号TS。输入/输出电路114可包含(但不限于)多个接收缓冲器(标示为“Rx”)以及多个三态缓冲器(或传输缓冲器；标示为“Tx”)，其中耦接于多个接口焊盘PDC,1-PDC,L的任一接收缓冲器可用来接收测试信号TS之中所包含的命令/地址成份，而耦接于多个接口焊盘PDD,1-PDD,N的任一接收缓冲器可用来接收测试信号TS之中所包含的数据成份。在输入/输出电路114接收测试信号TS之后，功能块110(或功能电路112)可因应测试信号TS来产生输出信号TP，并且将输出信号TP通过输入/输出电路114之中的所述多个三态缓冲器输出至多个接口焊盘PDD,1-PDD,N。测试电路124便可通过输入/输出电路122之中的所述多个接收缓冲器接收输出信号TP。
由上可知，测试电路124仅通过多个接口焊盘PDC,1-PDD,N将测试信号TS输出至功能电路112而执行所述裸片测试操作，以便测试功能块110，其中内存芯片电路拓扑100的测试路径包含输入/输出电路114。因此，输出信号TP所指示的信息可包含输入/输出电路114的电特性。此外，本发明所公开的测试方案可操作圆片级测试而不会对内部功能电路造成干扰。
请注意，为了简洁起见，图1仅绘示了一部分的测试路径(通过接口焊盘PDC,1的信号路径以及通过接口焊盘PDD,1的信号路径)。测试路径还可包含其他接口焊盘及其相对应的三态缓冲器/接收缓冲器。举例来说(但本发明不限于此)，多个接口焊盘PDC,1-PDC,L之中的每一接口焊盘耦接至功能块110及内嵌式测试块120的方式，均可与接口焊盘PDC,1耦接至功能块110及内嵌式测试块120的方式相同/相似。具体来说，输入/输出电路114可包含分别耦接于多个接口焊盘PDC,1-PDC,L的多个接收缓冲器(诸如耦接于接口焊盘PDC,1的接收缓冲器Rx)，及/或输入/输出电路122可包含分别耦接于多个接口焊盘PDC,1-PDC,L的多个三态缓冲器(诸如耦接于接口焊盘PDC,1的三态缓冲器Tx)。
在另一具体实施方式中，多个接口焊盘PDD,1-PDD,N之中的每一接口焊盘耦接至功能块110及内嵌式测试块120的方式，均可与接口焊盘PDD,1耦接至功能块110及内嵌式测试块120的方式相同/相似。具体来说，输入/输出电路114可包含分别耦接于多个接口焊盘PDD,1-PDD,N的N个三态缓冲器(诸如耦接于接口焊盘PDD,1的三态缓冲器Tx)以及分别耦接于多个接口焊盘PDD,1-PDD,N的N个接收缓冲器(诸如耦接于接口焊盘PDD,1的接收缓冲器Rx)，及/或输入/输出电路122可包含分别耦接于多个接口焊盘PDD,1-PDD,N的N个三态缓冲器(诸如耦接于接口焊盘PDD,1的三态缓冲器Tx)以及分别耦接于多个接口焊盘PDD,1-PDD,N的N个接收缓冲器(诸如耦接于接口焊盘PDD,1的接收缓冲器Rx)。
上述接口焊盘、三态缓冲器与接收缓冲器之间的配置并非用来作为本发明的限制。在一备选设计方案中，不同的接口焊盘可耦接至相同的三态缓冲器(或接收缓冲器)。在另一备选设计方案中，不同的三态缓冲器(或接收缓冲器)可耦接至相同的接口焊盘。简言之，只要内嵌式测试块120可通过多个接口焊盘来传送测试信号TS以测试功能块110，设计上相关的变化均遵循本发明的精神而落入本发明的范畴。
值得注意的是，多个接口焊盘PDC,1-PDD,N可由耦接于一内存裸片/芯片/系统与具有功能电路112的芯片(诸如功能块110)之间的多个接口焊盘来实施。请参阅图2，其绘示了本发明具有测试芯片电路拓扑的裸片的一实施例的示意图。在此实施例中，内存芯片电路拓扑200可由图1所示的具有本发明所公开的电路拓扑的芯片(内存芯片电路拓扑100)来实施，并且可包含图1所示的多个测试焊盘PDT1-PDTJ、一功能块210、一内嵌式测试块220以及多个接口焊盘PDI1-PDIK(K为大于1的正整数)，其中功能块210、内嵌式测试块220以及多个接口焊盘PDI1-PDIK可分别由图1所示的功能块110、内嵌式测试块120以及多个接口焊盘PDC,1-PDD,N来实施。
在此实施例中，当具有本发明所公开的电路拓扑的芯片(内存芯片电路拓扑200)操作于一正常操作模式时，一控制芯片202(或一控制裸片/系统)可产生一控制输入CS2以控制内存芯片电路拓扑200的一存取操作(或一裸片存取操作)。更具体地说，功能块210(或功能芯片)可通过多个接口焊盘PDI1-PDIK接收控制芯片202所产生的控制输入CS2，并依据控制输入CS2来执行所述存取操作。另外，功能块210可因应控制输入CS2而通过多个接口焊盘PDI1-PDIK输出一输出信号DS。举例来说(但本发明不限于此)，功能块210可因应控制输入CS2所指示的一读取命令，通过多个接口焊盘PDI1-PDIK输出相对应的数据(挟带于输出信号DS之中)。
当具有本发明所公开的电路拓扑的芯片(内存芯片电路拓扑200)操作于一测试模式时，一测试器204可产生控制输入CS1以对内存芯片电路拓扑200进行测试。更具体地说，内嵌式测试块220(或测试芯片)可通过多个测试焊盘PDT1-PDTJ接收控制输入CS1，并且根据控制输入CS1产生测试信号TS，而功能块210则是通过多个接口焊盘PDI1-PDIK接收测试信号TS。另外，功能块210可因应测试信号TS来产生输出信号TP。内嵌式测试块220可通过多个接口焊盘PDI1-PDIK接收输出信号TP，并且据以输出一测试结果TR予测试器204。
由于内嵌式测试块220同样是通过多个接口焊盘PDI1-PDIK来将测试信号TS传递至功能方块210，因此，裸片测试操作所对应的信号传输路径会包含裸片存取操作所对应的信号传输路径之中功能块210的输入/输出电路。也就是说，内嵌式测试块220所接收的输出信号TP(或测试器204所接收的测试结果TR)可指示出功能块210整体的电性特征。
请注意，图2所示的具有本发明所公开的电路拓扑的芯片(内存芯片电路拓扑200)(或图1所示的内存芯片电路拓扑100)是基于本发明概念的基本结构。任何采用内存芯片电路拓扑200/100的测试结构均落入本发明的范畴。为了便于理解本发明的技术特征，以下采用具有连接于正则存取端口物理层的内嵌式功能测试图样产生模块的内存芯片电路拓扑的一具体实施方式来说明。值得注意的是，测试信号是从内嵌式测试块，通过所有的正则接口焊盘而传送至功能块。自内嵌式测试块至功能块之间并没有额外的测试路径；通过正则接口焊盘的路径为仅有的测试路径。此操控行为等效于控制裸片/系统的操控行为。
综上所述，由于本发明所公开的内存芯片电路拓扑(其具有连接于正则存取端口物理层的内嵌式功能测试图样产生模块)可通过所有的接口焊盘(例如，用于功能块(芯片)与其所外接的控制裸片(系统)之间信号传输的焊盘)来测试功能块/芯片，而不是利用额外的测试路径来测试功能块/芯片，因此，所得到的测试结果可等效于控制裸片/系统的操作结果，故可实现仰赖正则存取端口物理层的整体功能芯片的测试操作
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种用于内存芯片中以测试内存芯片的电路，包含：
多个测试焊盘，用于连接测试器；
其特征在于还包含：
多个接口焊盘，可在测试模式和正常操作模式下作为多个访问端口，其中，所述多个接口焊盘可被连接至存取端口物理层；
一功能块，耦接于所述多个接口焊盘，可在所述正常操作模式下通过所述多个接口焊盘访问，其中所述存取端口物理层用于在所述功能块与外部的控制系统之间接收及传送信号；以及
一内嵌式测试块，设置于所述功能块之外，耦接于所述多个测试焊盘和所述多个接口焊盘，其中所述内嵌式测试块用以产生至少一测试图样以作为一测试信号，并且所述功能块还通过所述存取端口物理层接收所述测试信号；所述内嵌式测试块包含一测试电路，以及所述功能块包含一功能电路；在一测试模式下，所述测试电路通过所述多个测试焊盘从所述测试器接收控制输入，并依据所述控制输入产生所述至少一测试图样以作为所述测试信号，并通过所述多个接口焊盘，将所述测试信号输出至所述功能电路而执行一裸片测试操作，以测试所述功能块。
2.如权利要求1所述的电路，其特征在于，所述内嵌式测试块与所述功能块分开设置于所述内存芯片之中；所述功能电路接受所述测试器控制，用以产生测试图样，并将所述测试图样发送到所述内嵌式测试块，并且将所述内嵌式测试块的操作结果输出反馈到所述测试器。
3.如权利要求1所述的电路，其特征在于，当所述内存芯片操作于所述测试模式时，所述功能块会通过所述存取端口物理层与所述多个接口焊盘自所述内嵌式测试块接收所述测试信号；以及当所述内存芯片操作于所述正常操作模式时，所述功能块会通过所述存取端口物理层与所述多个接口焊盘接收由一控制芯片或一控制系统所产生的一控制输入。
CN201710326870.1A 2017-02-20 2017-05-10 内存芯片电路拓扑 Active CN108461108B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/436,880 US10559374B2 (en) 2017-02-20 2017-02-20 Circuit topology of memory chips with embedded function test pattern generation module connected to normal access port physical layer
US15/436,880 2017-02-20

Publications (2)

Publication Number Publication Date
CN108461108A CN108461108A (zh) 2018-08-28
CN108461108B true CN108461108B (zh) 2021-03-30

Family

ID=63167923

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710326870.1A Active CN108461108B (zh) 2017-02-20 2017-05-10 内存芯片电路拓扑

Country Status (3)

Country Link
US (1) US10559374B2 (zh)
CN (1) CN108461108B (zh)
TW (1) TWI676990B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1591290A (zh) * 2003-09-02 2005-03-09 华为技术有限公司 获取物理层芯片状态信息的方法及装置
CN1940583A (zh) * 2005-09-06 2007-04-04 奇梦达股份公司 用于测试堆叠管芯半导体器件的方法和配置
CN102956273A (zh) * 2011-08-17 2013-03-06 台湾积体电路制造股份有限公司 用于基于2.5d/3d系统芯片的宽i/o dram的dram测试架构
CN104538060A (zh) * 2014-12-27 2015-04-22 山东华芯半导体有限公司 一种dram芯片的晶圆级测试结构和测试方法
CN105679748A (zh) * 2014-12-03 2016-06-15 阿尔特拉公司 用于在多芯片封装体中测试辅助部件的方法和装置
CN105705957A (zh) * 2013-11-07 2016-06-22 高通股份有限公司 用于测试集成电路的方法体系

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002056693A (ja) * 2000-08-10 2002-02-22 Mitsubishi Electric Corp 半導体記憶装置
US7444575B2 (en) * 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US6892337B1 (en) * 2001-08-22 2005-05-10 Cypress Semiconductor Corp. Circuit and method for testing physical layer functions of a communication network
DE60306488D1 (de) 2003-02-27 2006-08-10 St Microelectronics Srl Eingebautes Testverfahren in einem Flash Speicher
WO2004109704A1 (en) * 2003-06-05 2004-12-16 Koninklijke Philips Electronics N.V. Integrity control for data stored in a non-volatile memory
US6876593B2 (en) * 2003-07-01 2005-04-05 Intel Corporation Method and apparatus for partial refreshing of DRAMS
US20050138500A1 (en) * 2003-11-25 2005-06-23 Chimsong Sul Functional test design for testability (DFT) and test architecture for decreased tester channel resources
JP4254851B2 (ja) * 2006-12-06 2009-04-15 セイコーエプソン株式会社 表示装置、集積回路装置及び電子機器
US7882405B2 (en) * 2007-02-16 2011-02-01 Atmel Corporation Embedded architecture with serial interface for testing flash memories
KR20150130605A (ko) * 2014-05-13 2015-11-24 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1591290A (zh) * 2003-09-02 2005-03-09 华为技术有限公司 获取物理层芯片状态信息的方法及装置
CN1940583A (zh) * 2005-09-06 2007-04-04 奇梦达股份公司 用于测试堆叠管芯半导体器件的方法和配置
CN102956273A (zh) * 2011-08-17 2013-03-06 台湾积体电路制造股份有限公司 用于基于2.5d/3d系统芯片的宽i/o dram的dram测试架构
CN105705957A (zh) * 2013-11-07 2016-06-22 高通股份有限公司 用于测试集成电路的方法体系
CN105679748A (zh) * 2014-12-03 2016-06-15 阿尔特拉公司 用于在多芯片封装体中测试辅助部件的方法和装置
CN104538060A (zh) * 2014-12-27 2015-04-22 山东华芯半导体有限公司 一种dram芯片的晶圆级测试结构和测试方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
泰克为DDR3存储器设计调试和检验提供完整的测试解决方案;无;《微计算机信息》;20090824;全文 *

Also Published As

Publication number Publication date
TWI676990B (zh) 2019-11-11
US20180240531A1 (en) 2018-08-23
CN108461108A (zh) 2018-08-28
TW201832243A (zh) 2018-09-01
US10559374B2 (en) 2020-02-11

Similar Documents

Publication Publication Date Title
CN111149162B (zh) 半导体存储器装置
US8347017B2 (en) Integrated circuits for accessing USB device via USB 3.0 receptacle
US8140900B2 (en) Establishing a connection between a testing and/or debugging interface and a connector
US7962808B2 (en) Method and system for testing the compliance of PCIE expansion systems
US7917828B2 (en) Providing error correction coding for probed data
US20130290594A1 (en) Core-driven translation and loopback test
KR101679333B1 (ko) 트랜잭션 계층 패킷의 싱글 엔드형 통신을 위한 방법, 장치 및 시스템
US9998350B2 (en) Testing device and testing method
US9036718B2 (en) Low speed access to DRAM
US10613128B2 (en) Testing device and testing method
US20180275714A1 (en) Inductive coupling for data communication in a double data rate memory system
US7940588B2 (en) Chip testing circuit
CN108461108B (zh) 内存芯片电路拓扑
KR20120053241A (ko) 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
US8924803B2 (en) Boundary scan test interface circuit
US11886376B2 (en) Apparatus including reconfigurable interface and methods of manufacturing the same
KR20190112411A (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US7920433B2 (en) Method and apparatus for storage device with a logic unit and method for manufacturing same
KR101100714B1 (ko) 번인보드용 인터페이스 장치
US20070103957A1 (en) Data transfer in a memory device
JP2020035941A (ja) 半導体集積回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant