CN210723013U - 神经网络半导体结构和神经网络芯片 - Google Patents

Abstract

一种神经网络半导体结构和神经网络芯片，其中，神经网络半导体结构包括：第一基底，所述第一基底包括若干第一处理区，所述第一处理区包括若干平行于所述第一基底表面排布的基础处理单元；与所述第一基底键合的第二基底，所述第二基底包括若干第二处理区，每个所述第一处理区和一个所述第二处理区重叠，所述第二处理区包括若干平行于所述第二基底表面排布的主处理单元，在相互重叠的所述第一处理区和所述第二处理区中，所述主处理单元的电路与所述基础处理单元的电路之间电互连。所述神经网络半导体结构能够提高神经网络芯片的性能。

Description

神经网络半导体结构和神经网络芯片

技术领域

本实用新型涉及及半导体领域，尤其涉及一种神经网络半导体结构和神经网络芯片。

背景技术

如今，人工智能的运用出现在越来越多的领域中，例如自动驾驶、图像识别、医疗诊断、游戏、财务数据分析和搜索引擎等。随着对人工智能探索的加深，特别是对人工神经网络(Artificial Neural Network，即ANN)探索的加深，由于运算量和数据量巨大，对芯片的性能提出了更高的要求。

然而，现有的芯片性能仍然需要提高。

实用新型内容

本实用新型解决的技术问题是提供一种神经网络半导体结构和神经网络芯片，以提高神经网络芯片的性能。

为解决上述技术问题，本实用新型实施例提供一种神经网络半导体结构，包括：第一基底，所述第一基底包括若干第一处理区，所述第一处理区包括若干平行于所述第一基底表面排布的基础处理单元；与所述第一基底键合的第二基底，所述第二基底包括若干第二处理区，每个所述第一处理区和一个所述第二处理区重叠，所述第二处理区包括若干平行于所述第二基底表面排布的主处理单元，在相互重叠的所述第一处理区和所述第二处理区中，所述主处理单元的电路与所述基础处理单元的电路之间电互连。

可选的，在相互重叠的所述第一处理区和所述第二处理区中，每个所述主处理单元的电路与2个以上所述基础处理单元的电路电互连。

可选的，所述基础处理单元在所述第二基底表面具有第一投影，所述主处理单元在所述第二基底表具有第二投影，当所述基础处理单元的电路与所述主处理单元的电路之间电互连时，该基础处理单元的第一投影在该主处理单元的第二投影的范围内。

可选的，还包括：位于所述第一基底和所述第二基底之间的第三基底，所述第三基底与所述第一基底键合，并且所述第三基底与所述第二基底键合，所述第三基底包括若干第三处理区，每个所述第三处理区和一个所述第一处理区以及一个所述第二处理区重叠，所述第三处理区包括若干平行于所述第三基底表面排布的分支处理单元，在相互重叠的所述第一处理区、所述第二处理区以及所述第三处理区中，所述分支处理单元的电路与所述主处理单元的电路之间电互连，并且所述分支处理单元的电路与所述基础处理单元的电路之间电互连。

可选的，在相互重叠的所述第一处理区、所述第二处理区以及所述第三处理区中，每个所述主处理单元的电路与2个以上的分支处理单元的电路电互连，并且每个所述分支处理单元的电路与2个以上的基础处理单元的电路电互连。

可选的，所述分支处理单元在所述第二基底表面具有第三投影，当所述分支处理单元的电路与所述主处理单元的电路之间电互连时，该分支处理单元的第三投影在该主处理单元的第一投影的范围内。

可选的，所述主处理单元包括第一映射电路，所述基础处理单元包括第二映射电路。

可选的，所述主处理单元还包括：向量运算器电路、算数逻辑单元电路、累加器电路、矩阵转置电路、直接内存存取电路、数据重排电路、激活电路中的一种或多种的组合。

可选的，所述基础处理单元还包括：内积运算器电路、向量运算器电路和累加器电路中的一种或多种的组合。

可选的，当相邻的第二映射电路与同一个第一映射电路电互连时，所述相邻的第二映射电路之间电互连。

可选的，所述第一映射电路包括第一寄存器电路和第一片上缓存电路中的一种或全部。

可选的，所述第二映射电路包括第二寄存器和第二片上缓存电路中的一种或全部。

可选的，所述主处理单元包括：向量运算器电路、算数逻辑单元电路、累加器电路、矩阵转置电路、直接内存存取电路、数据重排电路和激活电路中的一种或多种的组合。

可选的，所述基础处理单元包括：内积运算器电路、卷积运算器电路、向量运算器电路和累加器电路中的一种或多种的组合。

可选的，所述第一基底内还包括第一金属互连层，所述基础处理单元的电路与所述第一金属互连层电互连，且所述第一基底表面暴露出所述第一金属互连层表面；所述第二基底内还包括第二金属互连层，所述主处理单元与所述第二金属互连层电互连，所述第二基底表面暴露出所述第二金属互连层表面，并且所述第二金属互连层与所述第一金属互连层相互键合。

可选的，所述第一基底内还包括第一金属互连层，所述基础处理单元的电路与所述第一金属互连层电互连，且所述第一基底表面暴露出所述第一金属互连层表面；所述第二基底内还包括第二金属互连层，所述主处理单元与所述第二金属互连层电互连，所述第二基底表面暴露出所述第二金属互连层表面；所述第三基底内还包括第三金属互连结构，所述分支处理单元的电路与所述第三金属互连结构电互连，所述第三基底表面暴露出所述第三金属互连结构表面，并且，所述第三金属互连结构与所述第一金属互连层相互键合，所述第三金属互连结构与所述第二金属互连层相互键合。

相应的，本实用新型技术方案还提供一种基于上述任一神经网络半导体结构所形成的神经网络芯片，包括：第一处理区和第二处理区，所述第一处理区和所述第二处理区重叠。

与现有技术相比，本实用新型的技术方案具有以下有益效果：

本实用新型技术方案的神经网络半导体结构中，一方面，由于在相互重叠的所述第一处理区和所述第二处理区中，通过第一基底与第二基底键合，使所述主处理单元的电路与所述基础处理单元的电路之间电互连，因此，在相互重叠的所述第一处理区和所述第二处理区中，基础处理单元与主处理单元之间能够直接传输数据，从而提高数据传输的速度，增加所述神经网络半导体结构的带宽，进而提高了神经网络芯片的运算处理速度，改善了神经网络芯片的性能，并且减少了神经网络芯片的运算时间，降低了神经网络芯片的功耗；另一方面，由于每个所述第一处理区和一个所述第二处理区重叠，因此，以简单的结构减小了半导体结构的面积，从而提高了神经网络芯片的集成度。

进一步，由于当所述基础处理单元的电路与主处理单元的电路电互连时，该基础处理单元的第一投影在该主处理单元的第二投影的范围内，因此，一方面，有利于所述主处理单元与所述基础处理单元键合，以实现每个主处理单元的电路与基础处理单元的电路电互连，另一方面，减小了所述主处理单元与所述基础处理单元共同所占用的面积，从而实现以简单的结构减小了神经网络半导体结构的面积，提高了神经网络芯片的集成度。

附图说明

图1至图3是本实用新型实施例的神经网络半导体结构各形成步骤的剖面结构示意图；

图4是本实用新型实施例的神经网络半导体结构的结构示意图；

图5是本实用新型实施例的神经网络芯片的剖面结构示意图；

图6至图9是本实用新型另一实施例的神经网络半导体结构各形成步骤的剖面结构示意图；

图10是本实用新型另一实施例的神经网络半导体结构的结构示意图；

图11是本实用新型另一实施例的神经网络芯片的剖面结构示意图。

具体实施方式

如背景技术所述，现有的芯片性能仍然需要提高。

为了提高现有芯片的性能，提供的一种方法是使进行神经网络运算的芯片包括若干主电路和若干从电路，每个主电路和多个从电路电互连，其中，所述主电路获取待运算数据和运算指令，将所述待运算数据拆分为若干第一待运算数据，并且，所述主电路将所述若干第一待运算数据和所述运算指令传输至若干从电路，各从电路获取第一待运算数据和所述运算指令后，根据第一待运算数据和运算指令以并行的方式进行神经网络中的运算获取运算结果，并将运算结果传输至主电路，所述主电路接收若干从电路所传输的运算结果，并对所述运算结果进行处理。因此，通过所述从电路的并行运算，能够加快神经网络运算的速度。

然而，由于在制造用于进行神经网络运算的芯片时，在同一晶圆上形成执行神经网络运算的主电路和从电路，因此，一方面，由于用于使主电路和从电路电互连的互连层的数量、带宽受限，导致主电路和从电路之间的数据传输速度受限，从而降低了芯片的运算速度，增加了芯片的运算时间，使得芯片的性能较差并且功耗较高；另一方面，主电路和从电路在同一晶圆，即，所有电路均需要占用同一晶圆的面积，导致芯片的面积大、集成度低。不仅如此，由于形成互连层时，需要在考虑电互连的主电路和从电路的位置的同时，还需要避开其余的主电路及从电路，因此，互连层的结构复杂，导致制造所述芯片的工艺复杂、工艺难度大。

为解决所述技术问题，本实用新型的实施例提供一种神经网络半导体结构，包括：第一基底，所述第一基底包括若干第一处理区，所述第一处理区包括若干沿所述第一基底表面方向排布的基础处理单元；与所述第一基底键合的第二基底，所述第二基底包括若干第二处理区，在垂直于所述第二基底表面的方向上，每个所述第一处理区和一个所述第二处理区重叠，所述第二处理区包括若干沿所述第二基底表面方向排布的主处理单元，在重叠的所述第一处理区和所述第二处理区中，所述主处理单元的电路与所述基础处理单元的电路之间具有电互连。从而，通过所述神经网络半导体结构能够提高芯片的性能。

为使本实用新型的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本实用新型的具体实施例做详细的说明。

图1至图3是本实用新型实施例的神经网络半导体结构各形成步骤的剖面结构示意图。

请参考图1，提供第一基底100，所述第一基底100包括若干第一处理区 I，所述第一处理区I包括若干平行于所述第一基底100表面排布的基础处理单元101。

所述第一基底100具有第一面102，所述基础处理单元101平行于所述第一面102排布。

所述第一基底100的材料包括半导体材料。

在本实施例中，所述第一基底100的材料包括硅。

在其他实施例中，所述第一基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs 或者InGaAsP。

在本实施例中，所述第一基底100内具有器件层(未图示)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。

在本实施例中，所述基础处理单元101包括第二映射电路110。

在本实施例中，所述第二映射电路110包括第二寄存器(未图示)和第二片上缓存电路(未图示)中的一种或全部。

在另一实施例中，所述基础处理单元还包括内积运算器电路、向量运算器电路和累加器电路中的一种或多种的组合。

在其他实施例中，所述基础处理单元包括内积运算器电路、卷积运算器电路、向量运算器电路和累加器电路中的一种或多种的组合。

在本实施例中，每个所述第一处理区I中包括2个基础处理单元101。

在其他实施例中，每个所述第一处理区I中的基础处理单元大于2个。

在本实施例中，所述第一基底100内还包括第一金属互连层120，所述基础处理单元101的电路与所述第一金属互连层120电互连，且所述第一基底 100表面暴露出所述第一金属互连层120表面。所述第一基底100内还包括围绕所述第一金属互连层120和所述第二映射电路110的第一介质层(未图示)。

具体而言，在本实施例中，所述第二映射电路110与所述第一金属互连层120电互连，并且所述第一面102暴露出所述第一金属互连层120表面。

请参考图2，提供第二基底200，所述第二基底200包括若干第二处理区 II，所述第二处理区II包括若干平行于所述第二基底200表面排布的主处理单元201。

所述第二基底200具有第二面202，所述主处理单元201平行于所述第二面202排布。

所述第二基底200的材料包括半导体材料。

在本实施例，所述第二基底200的材料包括硅。

在其他实施例中，所述第二基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs 或者InGaAsP。

在本实施例中，所述第二基底200内具有器件层(未图示)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。

在本实施例中，所述主处理单元201包括第一映射电路210。

在本实施例中，所述第一映射电路210包括第一寄存器(未图示)和第一片上缓存电路(未图示)中的一种或全部。

在另一实施例中，所述主处理单元还包括：向量运算器电路、算数逻辑单元电路、累加器电路、矩阵转置电路、直接内存存取电路、数据重排电路、激活电路中的一种或多种的组合。

在其他实施例中，所述主处理单元包括：向量运算器电路、算数逻辑单元电路、累加器电路、矩阵转置电路、直接内存存取电路、数据重排电路和激活电路中的一种或多种的组合，但不包括所述第一映射电路。

在本实施例中，每个所述第二处理区II中包括1个主处理单元201。

在其他实施例中，每个所述第二处理区II中的主处理单元大于2个。

在本实施例中，所述第二基底200内还包括第二金属互连层220，所述主处理单元201的电路与所述第二金属互连层220电互连，且所述第二基底200 表面暴露出所述第二金属互连层220表面。所述第二基底200内还包括围绕所述第二金属互连层220和所述第一映射电路210的第二介质层(未图示)。

具体而言，在本实施例中，所述第一映射电路210与所述第二金属互连层220电互连，并且所述第二面202暴露出所述第二金属互连层220表面。

请参考图3，将所述第二基底200与所述第一基底100第一面102键合，每个所述第一处理区I和一个所述第二处理区II重叠，在相互重叠的所述第一处理区I和所述第二处理区II中，所述主处理单元201的电路与所述基础处理单元101的电路之间电互连。

在本实施例中，所述第一基底100的第一面102朝向所述第二基底200 的第二面202，并且所述第二金属互连层220与所述第一金属互连层120相互键合。

在本实施例中，在相互重叠的所述第一处理区I和所述第二处理区II中，每个所述主处理单元201的电路与2个以上所述基础处理单元101的电路电互连。

具体而言，在相互重叠的所述第一处理区I和所述第二处理区II中，一个所述第一映射电路210与2个以上的第二映射电路110电互连。

在本实施例中，当相邻的第二映射电路110与同一个第一映射电路210 电互连时，所述相邻的第二映射电路110之间电互连。

在其他实施例中，当相邻的第二映射电路与同一个第一映射电路电互连时，所述相邻的第二映射电路之间不进行电互连。

在本实施例中，所述基础处理单元101在所述第二基底200表面具有第一投影(未图示)，所述主处理单元201在所述第二基底200表具有第二投影 (未图示)，当所述基础处理单元101的电路与所述主处理单元201的电路之间电互连时，该基础处理单元101的第一投影在该主处理单元201的第二投影的范围内。

图4是本实用新型实施例的神经网络半导体结构的结构示意图。

相应的，本实用新型实施例还提供一种上述形成方法所形成的神经网络半导体结构，请在图3的基础上参考图4，图3是图4沿X-X1方向的剖面结构示意图，包括：第一基底100，所述第一基底100包括若干第一处理区I，所述第一处理区I包括若干平行于所述第一基底100表面排布的基础处理单元 101；与所述第一基底100键合的第二基底200，所述第二基底200包括若干第二处理区II，每个所述第一处理区I和一个所述第二处理区II重叠，所述第二处理区II包括若干平行于所述第二基底200表面排布的主处理单元201，在相互重叠的所述第一处理区I和所述第二处理区II中，所述主处理单元201 的电路与所述基础处理单元101的电路之间电互连。

一方面，由于在相互重叠的所述第一处理区I和所述第二处理区II中，通过第一基底100与第二基底200键合，使所述主处理单元201的电路与所述基础处理单元101的电路之间电互连，因此，在相互重叠的所述第一处理区I和所述第二处理区II中，基础处理单元101与主处理单元201之间能够直接传输数据，从而提高数据传输的速度，增加所述神经网络半导体结构的带宽，进而提高了神经网络芯片的运算处理速度，改善了神经网络芯片的性能，并且减少了神经网络芯片的运算时间，降低了神经网络芯片的功耗；另一方面，由于每个所述第一处理区I和一个所述第二处理区II重叠，因此，以简单的结构减小了半导体结构的面积，从而提高了神经网络芯片的集成度。

具体而言，所述第一基底100具有第一面102，所述基础处理单元101平行于所述第一面102排布，所述第二基底200具有第二面202，所述主处理单元201平行于所述第二面202排布，并且所述第一基底100的第一面102朝向所述第二基底200的第二面202。

在本实施例中，所述基础处理单元101包括第二映射电路110。

在本实施例中，所述第二映射电路110包括第二寄存器(未图示)和第二片上缓存电路(未图示)中的一种或全部。

在另一实施例中，所述基础处理单元还包括内积运算器电路、向量运算器电路和累加器电路中的一种或多种的组合。

在其他实施例中，所述基础处理单元包括内积运算器电路、卷积运算器电路、向量运算器电路和累加器电路中的一种或多种的组合。

在本实施例中，每个所述第一处理区I中包括2个基础处理单元101。

在其他实施例中，每个所述第一处理区I中的基础处理单元大于2个。

在本实施例中，所述第一基底100内还包括第一金属互连层120，所述基础处理单元101的电路与所述第一金属互连层120电互连，且所述第一基底 100表面暴露出所述第一金属互连层120表面。所述第一基底100内还包括围绕所述第一金属互连层120和所述第二映射电路110的第一介质层(未图示)。

具体而言，在本实施例中，所述第二映射电路110与所述第一金属互连层120电互连，并且所述第一面102暴露出所述第一金属互连层120表面。

在本实施例中，所述主处理单元201包括第一映射电路210。

在本实施例中，所述第一映射电路210包括第一寄存器(未图示)和第一片上缓存电路(未图示)中的一种或全部。

在另一实施例中，所述主处理单元还包括：向量运算器电路、算数逻辑单元电路、累加器电路、矩阵转置电路、直接内存存取电路、数据重排电路、激活电路中的一种或多种的组合。

在其他实施例中，所述主处理单元包括：向量运算器电路、算数逻辑单元电路、累加器电路、矩阵转置电路、直接内存存取电路、数据重排电路和激活电路中的一种或多种的组合，但不包括所述第一映射电路。

在本实施例中，每个所述第二处理区II中包括1个主处理单元201。

在其他实施例中，每个所述第二处理区II中的主处理单元大于2个。

在本实施例中，所述第二基底200内还包括第二金属互连层220，所述主处理单元201的电路与所述第二金属互连层220电互连，且所述第二基底200 表面暴露出所述第二金属互连层220表面。所述第二基底200内还包括围绕所述第二金属互连层220和所述第一映射电路210的第二介质层(未图示)。具体而言，在本实施例中，所述第一映射电路210与所述第二金属互连层220 电互连，并且所述第二面202暴露出所述第二金属互连层220表面，并且所述第二金属互连层220与所述第一金属互连层120相互键合。

在本实施例中，在相互重叠的所述第一处理区I和所述第二处理区II中，每个所述主处理单元201的电路与2个以上所述基础处理单元101的电路电互连。

具体而言，在相互重叠的所述第一处理区I和所述第二处理区II中，一个所述第一映射电路210与2个以上的第二映射电路110电互连。

在本实施例中，当相邻的第二映射电路110与同一个第一映射电路210 电互连时，所述相邻的第二映射电路110之间电互连。

在其他实施例中，当相邻的第二映射电路与同一个第一映射电路电互连时，所述相邻的第二映射电路之间不进行电互连。

在本实施例中，所述基础处理单元101在所述第二基底200表面具有第一投影(未图示)，所述主处理单元201在所述第二基底200表具有第二投影 (未图示)，当所述基础处理单元101的电路与所述主处理单元201的电路之间电互连时，该基础处理单元101的第一投影在该主处理单元201的第二投影的范围内。

由于当所述基础处理单元101的电路与主处理单元201的电路电互连时，该基础处理单元101的第一投影在该主处理单元201的第二投影的范围内，因此，一方面，有利于所述主处理单元201与所述基础处理单元101键合，以实现每个主处理单元201的电路与基础处理单元101的电路电互连，另一方面，减小了所述主处理单元201与所述基础处理单元101共同所占用的面积，从而实现以简单的结构减小了神经网络半导体结构的面积，提高了神经网络芯片的集成度。

图5是本实用新型实施例的神经网络芯片的剖面结构示意图。

相应的，本实用新型实施例还提供一种神经网络芯片的形成方法，请参考图5，包括：对上述神经网络半导体结构进行切割，以形成若干神经网络芯片，每片所述神经网络芯片包括：第一处理区I和第二处理区II，所述第一处理区I和所述第二处理区II重叠。

相应的，本实用新型实施例还提供一种基于上述神经网络半导体结构所形成的神经网络芯片，请参考图5，包括：第一处理区I和第二处理区II，所述第一处理区I和所述第二处理区II重叠。

所述第一处理区I包括若干平行于所述第一基底100表面排布的基础处理单元101，所述第二处理区II包括若干平行于所述第二基底200表面排布的主处理单元201，所述主处理单元201的电路与所述基础处理单元101的电路之间电互连。

图6至图9是本实用新型另一实施例的神经网络半导体结构各形成步骤的剖面结构示意图。

请参考图6，提供第一基底300，所述第一基底300包括若干第一处理区 I，所述第一处理区I包括若干平行于所述第一基底300表面排布的基础处理单元301。

在本实施例中，所述第一基底300具有第一面302，所述基础处理单元 301平行于所述第一面302排布，并且，所述基础处理单元301内具有所述基础处理单元301的电路310。

所述第一基底300的材料包括半导体材料。

在本实施例中，所述第一基底300的材料包括硅。

在其他实施例中，所述第一基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs 或者InGaAsP。

在本实施例中，所述第一基底300内具有器件层(未图示)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。

在本实施例中，所述基础处理单元301的电路310包括内积运算器电路、卷积运算器电路、向量运算器电路和累加器电路中的一种或多种的组合。

在本实施例中，每个所述第一处理区I中包括4个基础处理单元301。

在其他实施例中，每个所述第一处理区中的基础处理单元大于4个，或者小于4个并且在2个以上。

在本实施例中，所述第一基底300内还包括第一金属互连层320，所述基础处理单元301的电路310与所述第一金属互连层320电互连，且所述第一基底300表面暴露出所述第一金属互连层320表面。所述第一基底300内还包括围绕所述第一金属互连层320和所述基础处理单元301的电路310的第一介质层(未图示)。

具体而言，所述第一面302暴露出所述第一金属互连层320表面。

请参考图7，提供第二基底400，所述第二基底400包括若干第二处理区 II，所述第二处理区II包括若干平行于所述第二基底400表面排布的主处理单元401。

具体而言，所述第二基底400具有第二面402，所述主处理单元401平行于所述第二面402排布，并且，所述主处理单元401内具有所述主处理单元 401的电路410。

所述第二基底400的材料包括半导体材料。

在本实施例，所述第二基底400的材料包括硅。

在其他实施例中，所述第二基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs 或者InGaAsP。

在本实施例中，所述第二基底400内具有器件层(未图示)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。

在本实施例中，所述主处理单元401的电路410包括向量运算器电路、算数逻辑单元电路、累加器电路、矩阵转置电路、直接内存存取电路、数据重排电路和激活电路中的一种或多种的组合。

在本实施例中，每个所述第二处理区II中包括1个主处理单元401。

在其他实施例中，每个所述第二处理区中的主处理单元大于1个。

在本实施例中，所述第二基底400内还包括第二金属互连层420，所述主处理单元401的电路410与所述第二金属互连层420电互连，且所述第二基底400表面暴露出所述第二金属互连层420表面。所述第二基底400内还包括围绕所述第二金属互连层420和所述主处理单元401的电路410的第二介质层(未图示)。

具体而言，所述第二面402暴露出所述第二金属互连层420表面。

请参考图8，提供第三基底500，所述第三基底500包括若干第三处理区 III，所述第三处理区III包括若干平行于所述第三基底500表面排布的分支处理单元501。

具体而言，所述第三基底500具有相对的第三面502和第四面503，所述分支处理单元501平行于所述第三面502或第四面503排布，并且，所述分支处理单元501内具有所述分支处理单元501的电路510。

所述第三基底500的材料包括半导体材料。

在本实施例中，所述第三基底500的材料包括硅。

在其他实施例中，所述第三基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs 或者InGaAsP。

在本实施例中，所述第三基底500内具有器件层(未图示)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。

在本实施例中，所述分支处理单元的电路510用于转发所述主处理单元401和所述基础处理单元301之间的数据。

在本实施例中，每个所述第三处理区III中包括2个分支处理单元501。

在其他实施例中，每个所述第三处理区中的分支处理单元大于2个，或者为1个。

在本实施例中，所述第三基底500内还包括第三金属互连结构520，所述分支处理单元的电路510与所述第三金属互连结构520电互连，所述第三基底500表面暴露出所述第三金属互连结构520表面。

具体而言，所述第三金属互连结构520包括第四金属互连层521和第五金属互连层522，所述第四金属互连层521与所述分支处理单元的电路510电互连，所述第五金属互连层522与所述分支处理单元的电路510电互连，并且，所述第三面502暴露出所述第四金属互连层521的表面，所述第四面503 暴露出所述第五金属互连层522的表面。

在另一实施例中，所述第三金属互连结构还包括第六金属互连层，后续所述第三基底500与所述第一基底300以及所述第二基底400键合后，与同一个主处理单元的电路电互连的分支处理单元的电路之间，通过所述第六金属互连层电互连，即，与同一个主处理单元的电路电互连的分支处理单元的电路之间串联，并且，互相串联的多个分支处理单元的电路中，仅一个分支处理单元的电路与所述第四金属互连层和所述第五金属互连层电互连。

在本实施例中，所述第三基底500内还包括围绕所述第四金属互连层521、所述第五金属互连层522和所述分支处理单元的电路510的第三介质层(未图示)。

请参考图9，将所述第一基底300、所述第二基底400和所述第三基底500 相互键合。

需要说明的是，图10中仅示意性的表示出相互重叠的一个第一处理区I、第二处理区II和第三处理区III。

所述第三基底500位于所述第一基底300和所述第二基底400之间，所述第一基底300的第一面302朝向所述第三基底500的第三面502，所述第二基底400的第二面402朝向所述第三基底500的第四面503，并且，所述第四金属互连层521与所述第一金属互连层320相互键合，所述第五金属互连层 522与所述第二金属互连层420相互键合。

每个所述第一处理区I和一个所述第二处理区II重叠，在相互重叠的所述第一处理区I和所述第二处理区II中，所述主处理单元401的电路与所述基础处理单元301的电路之间电互连，每个所述第三处理区III和一个所述第一处理区I以及一个所述第二处理区II重叠，在相互重叠的所述第一处理区I、所述第二处理区II以及所述第三处理区III中，所述分支处理单元501的电路与所述主处理单元401的电路之间电互连，并且所述分支处理单元501的电路与所述基础处理单元301的电路之间电互连。

在本实施例中，在相互重叠的所述第一处理区I、所述第二处理区II以及所述第三处理区III中，每个所述主处理单元401的电路410与2个以上的分支处理单元501的电路510电互连，并且每个所述分支处理单元501的电路 510与2个以上的基础处理单元301的电路310电互连。

在本实施例中，所述分支处理单元501在所述第二基底400表面具有第三投影(未图示)，当所述分支处理单元的电路510与所述主处理单元的电路 410之间电互连时，该分支处理单元501的第三投影在该主处理单元401的第一投影的范围内。

图10是本实用新型另一实施例的神经网络半导体结构的结构示意图。

相应的，本实用新型另一实施例还提供一种上述形成方法所形成的神经网络半导体结构，请在图9的基础上参考图10，图9是图10沿X-X1方向的剖面结构示意图，包括：第一基底300，所述第一基底300包括若干第一处理区I，所述第一处理区I包括若干平行于所述第一基底300表面排布的基础处理单元301；第二基底400，所述第二基底400包括若干第二处理区II，每个所述第一处理区I和一个所述第二处理区II重叠，所述第二处理区II包括若干平行于所述第二基底400表面排布的主处理单元401，在相互重叠的所述第一处理区I和所述第二处理区II中，所述主处理单元401的电路与所述基础处理单元301的电路之间电互连。

所述神经网络半导体结构还包括：位于所述第一基底300和所述第二基底400之间的第三基底500，所述第三基底500与所述第一基底300键合，并且所述第三基底500与所述第二基底400键合，所述第三基底500包括若干第三处理区III，每个所述第三处理区III和一个所述第一处理区I以及一个所述第二处理区II重叠，所述第三处理区III包括若干平行于所述第三基底500 表面排布的分支处理单元501，在相互重叠的所述第一处理区I、所述第二处理区II以及所述第三处理区III中，所述分支处理单元501的电路与所述主处理单元401的电路之间电互连，并且所述分支处理单元501的电路与所述基础处理单元301的电路之间电互连。

具体而言，所述第一基底300具有第一面302，所述基础处理单元301平行于所述第一面302排布，所述基础处理单元301内具有所述基础处理单元 301的电路310，所述第二基底400具有第二面402，所述主处理单元401平行于所述第二面402排布，所述主处理单元401内具有所述主处理单元401 的电路410，所述第三基底500具有相对的第三面502和第四面503，所述分支处理单元501平行于所述第三面502或第四面503排布，所述分支处理单元501内具有所述分支处理单元501的电路510，并且，所述第一面302朝向所述第三面502，所述第二面402朝向所述第四面503。

在本实施例中，所述基础处理单元301的电路310包括内积运算器电路、卷积运算器电路、向量运算器电路和累加器电路中的一种或多种的组合。

在本实施例中，每个所述第一处理区I中包括4个基础处理单元301。

在其他实施例中，每个所述第一处理区中的基础处理单元大于4个，或者小于4个并且在2个以上。

在本实施例中，所述主处理单元401的电路410包括向量运算器电路、算数逻辑单元电路、累加器电路、矩阵转置电路、直接内存存取电路、数据重排电路和激活电路中的一种或多种的组合。

在本实施例中，每个所述第二处理区II中包括1个主处理单元401。

在其他实施例中，每个所述第二处理区中的主处理单元大于1个。

在本实施例中，所述分支处理单元的电路510用于转发所述主处理单元 401和所述基础处理单元301之间的数据。

在本实施例中，每个所述第三处理区III中包括2个分支处理单元501。

在其他实施例中，每个所述第三处理区中的分支处理单元大于2个，或者为1个。

在本实施例中，所述第一基底300内还包括第一金属互连层320，所述基础处理单元301的电路310与所述第一金属互连层320电互连，且所述第一面302暴露出所述第一金属互连层320表面。所述第一基底300内还包括围绕所述第一金属互连层320和所述基础处理单元301的电路310的第一介质层(未图示)。

在本实施例中，所述第二基底400内还包括第二金属互连层420，所述主处理单元401的电路410与所述第二金属互连层420电互连，且所述第二面 402暴露出所述第二金属互连层420表面。所述第二基底400内还包括围绕所述第二金属互连层420和所述主处理单元401的电路410的第二介质层(未图示)。

在本实施例中，所述第三基底500内还包括第三金属互连结构520，所述分支处理单元的电路510与所述第三金属互连结构520电互连，所述第三基底500表面暴露出所述第三金属互连结构520表面。

具体而言，所述第三金属互连结构520包括第四金属互连层521和第五金属互连层522，所述第四金属互连层521与所述分支处理单元的电路510电互连，所述第五金属互连层522与所述分支处理单元的电路510电互连，所述第三面502暴露出所述第四金属互连层521的表面，所述第四面503暴露出所述第五金属互连层522的表面，并且，所述第四金属互连层521与所述第一金属互连层320相互键合，所述第五金属互连层522与所述第二金属互连层420相互键合。

在另一实施例中，所述第三金属互连结构还包括第六金属互连层，与同一个主处理单元的电路电互连的分支处理单元的电路之间，通过所述第六金属互连层电互连，即，与同一个主处理单元的电路电互连的分支处理单元的电路之间串联，并且，互相串联的多个分支处理单元的电路中，仅一个分支处理单元的电路与所述第四金属互连层和所述第五金属互连层电互连。

在本实施例中，所述第三基底500内还包括围绕所述第四金属互连层521、所述第五金属互连层522和所述分支处理单元的电路510的第三介质层(未图示)。

在本实施例中，在相互重叠的所述第一处理区I、所述第二处理区II以及所述第三处理区III中，每个所述主处理单元401的电路410与2个以上的分支处理单元501的电路510电互连，并且每个所述分支处理单元501的电路 510与2个以上的基础处理单元301的电路310电互连。

在本实施例中，所述分支处理单元501在所述第二基底400表面具有第三投影(未图示)，当所述分支处理单元的电路510与所述主处理单元的电路 410之间电互连时，该分支处理单元501的第三投影在该主处理单元401的第一投影的范围内。

由于当所述分支处理单元的电路510与所述主处理单元的电路410之间电互连时，该分支处理单元501的第三投影在该主处理单元401的第一投影的范围内，因此，一方面，有利于所述主处理单元401与所述分支处理单元的电路510键合，以实现每个主处理单元401的电路与分支处理单元的电路 510的电路电互连，另一方面，减小了所述主处理单元401与分支处理单元 501共同所占用的面积，从而实现以简单的结构减小了神经网络半导体结构的面积，提高了神经网络芯片的集成度。

图11是本实用新型另一实施例的神经网络芯片的剖面结构示意图。

相应的，本实用新型另一实施例还提供一种神经网络芯片的形成方法，请参考图11，包括：对上述神经网络半导体结构进行切割，以形成若干神经网络芯片，每片所述神经网络芯片包括：第一处理区I、第二处理区II和第三处理区III，所述第一处理区I、所述第二处理区II和所述第三处理区III重叠。

相应的，本实用新型另一实施例还提供一种基于上述神经网络半导体结构所形成的神经网络芯片，请参考图11，包括：第一处理区I和第二处理区 II，以及位于所述第一处理区I和所述第二处理区II之间的第三处理区III，所述第一处理区I、所述第二处理区II和所述第三处理区III重叠。

所述第一处理区I包括若干平行于所述第一基底300表面排布的基础处理单元301，所述第二处理区II包括若干平行于所述第二基底400表面排布的主处理单元401，所述第三处理区包括若干平行于所述第三基底500表面排布的分支处理单元501，所述分支处理单元501的电路与所述主处理单元401 的电路之间电互连，所述分支处理单元501的电路与所述基础处理单元301 的电路之间电互连，所述主处理单元401的电路与所述基础处理单元301的电路之间电互连。

虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种神经网络半导体结构，其特征在于，包括：

第一基底，所述第一基底包括若干第一处理区，所述第一处理区包括若干平行于所述第一基底表面排布的基础处理单元；

与所述第一基底键合的第二基底，所述第二基底包括若干第二处理区，每个所述第一处理区和一个所述第二处理区重叠，所述第二处理区包括若干平行于所述第二基底表面排布的主处理单元，在相互重叠的所述第一处理区和所述第二处理区中，所述主处理单元的电路与所述基础处理单元的电路之间电互连。

2.如权利要求1所述的神经网络半导体结构，其特征在于，在相互重叠的所述第一处理区和所述第二处理区中，每个所述主处理单元的电路与2个以上所述基础处理单元的电路电互连。

3.如权利要求2所述的神经网络半导体结构，其特征在于，所述基础处理单元在所述第二基底表面具有第一投影，所述主处理单元在所述第二基底表具有第二投影，当所述基础处理单元的电路与所述主处理单元的电路之间电互连时，该基础处理单元的第一投影在该主处理单元的第二投影的范围内。

4.如权利要求1至3中任一所述的神经网络半导体结构，其特征在于，还包括：位于所述第一基底和所述第二基底之间的第三基底，所述第三基底与所述第一基底键合，并且所述第三基底与所述第二基底键合，所述第三基底包括若干第三处理区，每个所述第三处理区和一个所述第一处理区以及一个所述第二处理区重叠，所述第三处理区包括若干平行于所述第三基底表面排布的分支处理单元，在相互重叠的所述第一处理区、所述第二处理区以及所述第三处理区中，所述分支处理单元的电路与所述主处理单元的电路之间电互连，并且所述分支处理单元的电路与所述基础处理单元的电路之间电互连。

5.如权利要求4所述的神经网络半导体结构，其特征在于，在相互重叠的所述第一处理区、所述第二处理区以及所述第三处理区中，每个所述主处理单元的电路与2个以上的分支处理单元的电路电互连，并且每个所述分支处理单元的电路与2个以上的基础处理单元的电路电互连。

6.如权利要求4所述的神经网络半导体结构，其特征在于，所述分支处理单元在所述第二基底表面具有第三投影，当所述分支处理单元的电路与所述主处理单元的电路之间电互连时，该分支处理单元的第三投影在该主处理单元的第一投影的范围内。

7.如权利要求2所述的神经网络半导体结构，其特征在于，所述主处理单元包括第一映射电路，所述基础处理单元包括第二映射电路。

8.如权利要求7所述的神经网络半导体结构，其特征在于，所述主处理单元还包括：向量运算器电路、算数逻辑单元电路、累加器电路、矩阵转置电路、直接内存存取电路、数据重排电路、激活电路中的一种或多种的组合。

9.如权利要求7所述的神经网络半导体结构，其特征在于，所述基础处理单元还包括：内积运算器电路、向量运算器电路和累加器电路中的一种或多种的组合。

10.如权利要求7所述的神经网络半导体结构，其特征在于，当相邻的第二映射电路与同一个第一映射电路电互连时，所述相邻的第二映射电路之间电互连。

11.如权利要求7所述的神经网络半导体结构，其特征在于，所述第一映射电路包括第一寄存器电路和第一片上缓存电路中的一种或全部。

12.如权利要求7所述的神经网络半导体结构，其特征在于，所述第二映射电路包括第二寄存器和第二片上缓存电路中的一种或全部。

13.如权利要求1所述的神经网络半导体结构，其特征在于，所述主处理单元包括：向量运算器电路、算数逻辑单元电路、累加器电路、矩阵转置电路、直接内存存取电路、数据重排电路和激活电路中的一种或多种的组合。

14.如权利要求1所述的神经网络半导体结构，其特征在于，所述基础处理单元包括：内积运算器电路、卷积运算器电路、向量运算器电路和累加器电路中的一种或多种的组合。

15.如权利要求1所述的神经网络半导体结构，其特征在于，所述第一基底内还包括第一金属互连层，所述基础处理单元的电路与所述第一金属互连层电互连，且所述第一基底表面暴露出所述第一金属互连层表面；所述第二基底内还包括第二金属互连层，所述主处理单元与所述第二金属互连层电互连，所述第二基底表面暴露出所述第二金属互连层表面，并且所述第二金属互连层与所述第一金属互连层相互键合。

16.如权利要求4所述的神经网络半导体结构，其特征在于，所述第一基底内还包括第一金属互连层，所述基础处理单元的电路与所述第一金属互连层电互连，且所述第一基底表面暴露出所述第一金属互连层表面；所述第二基底内还包括第二金属互连层，所述主处理单元与所述第二金属互连层电互连，所述第二基底表面暴露出所述第二金属互连层表面；所述第三基底内还包括第三金属互连结构，所述分支处理单元的电路与所述第三金属互连结构电互连，所述第三基底表面暴露出所述第三金属互连结构表面，并且，所述第三金属互连结构与所述第一金属互连层相互键合，所述第三金属互连结构与所述第二金属互连层相互键合。

17.一种基于如权利要求1至16中任一所述的神经网络半导体结构所形成的神经网络芯片，其特征在于，包括：第一处理区和第二处理区，所述第一处理区和所述第二处理区重叠。

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