CN108027870A - 半导体装置 - Google Patents
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Abstract
本发明能够实现一种“1H”的规模的神经半导体装置。一种半导体装置,其构成将多个组合连接在一起的神经元网络,所述组合具有一个神经元部和多个突触连接,所述半导体装置具有:所述突触连接,其进行使用了磁场耦合的非接触通信;以及所述神经元部,其包含有线连接和逻辑电路,所述半导体装置具有将所述突触连接和所述神经元部以三维的方式铺设的连接阵列排列,所述半导体装置具有能够对所述连接阵列排列的分组或近距离、中距离或远距离连接的有线连接的至少一部分进行重新配置的功能。
Description
技术领域
本发明涉及一种半导体装置。
背景技术
在现有技术中,已知有由多个半导体芯片构成并能够在各个半导体芯片之间进行非接触式通信的半导体装置。在这种半导体装置中,各半导体芯片具有发送部、发送线圈、接收线圈以及接收部。一个半导体芯片的发送信号经由发送部和发送线圈向其它的半导体芯片发送。经由发送部和发送线圈发送的发送信号,经由其它半导体芯片的接收线圈和接收部而作为接收信号被接收(参照专利文献1、2)。由于一个半导体芯片与其它半导体芯片的通信是通过发送线圈与接收线圈的磁场耦合(电感耦合)来进行的,所以为非接触式通信。
已知能够在各个半导体芯片之间进行非接触式通信的半导体装置被用于神经半导体装置(参照专利文献2)。神经半导体装置为具有模拟人脑神经细胞机能的功能的半导体装置,有时也被称为神经突触处理单元(Neuro-Synaptic Processing Unit)。另外,神经半导体装置具有多个神经元部和多个突触连接部。此外,在神经半导体装置中,多个神经元部经由多个突触连接部连结。在专利文献2的神经半导体装置中,进行非接触通信的两个线圈构成突触连接的一部分。
现有技术文献
专利文献
专利文献1:日本特开2010-15654号公报;
专利文献2:日本特开平6-243117号公报。
发明内容
发明要解决的课题
然而,在针对模拟人类的智力的神经半导体装置要求“1H”规模时,包含专利文献1以及2的现有技术中的技术不能够满足该要求。
在此,“1H”的含义是指作为与一个人的人脑同等规模的神经元部为1000亿个左右、突触连接部为100兆个左右。
本发明的目的在于能够实现一种“1H”规模的神经半导体装置。
用于解决课题的方案
本发明的一个方式的神经半导体装置为一种半导体装置,其构成将多个组合连接在一起的神经元网络,所述组合具有一个神经元部和多个突触连接,所述半导体装置具有:所述突触连接,其进行使用了磁场耦合的非接触通信;以及所述神经元部,其包含有线连接和逻辑电路,所述半导体装置具有将所述突触连接和所述神经元部以三维的方式铺设的连接阵列排列,所述半导体装置具有能够对所述连接阵列排列的分组或近距离、中距离或远距离连接的有线连接的至少一部分进行重新配置的功能。
发明效果
根据本发明,能够实现一种“1H”规模的神经半导体装置。
附图说明
图1为用于对本发明的一个方式的神经半导体装置的结构进行说明的图。
图2为构成图1的神经半导体装置的半导体芯片的内部透视立体图。
图3为用于对图1的神经半导体装置的非接触通信进行说明的概要剖视图。
图4为表示在图1至图3所示的应用了μTCI的神经半导体装置中,由用于非接触通信的磁场耦合而进行的突触模拟的优势的图。
图5为表示图1至图3所示的应用了μTCI的神经半导体装置的功耗估算的图。
图6为对在图1至图3所示的应用了μTCI的神经半导体装置中将磁场耦合与半导体晶片极薄化相结合的情况下的优点进行说明的图。
具体实施方式
在本说明书的说明中,“进行非接触式通信”的含义是指,进行通信的一个通信部与进行通信的另一个通信部相互不接触,并且不经由导电性部件(焊锡、导电性粘接剂、导线等的任意一种以上)而进行通信。此外,“进行接触式通信”的含义是指,进行通信的一个通信部与进行通信的另一个通信部相互接触地进行通信,或者经由导电性部件(焊锡、导电性粘接剂、导线等的任意一种以上)而进行通信。此外,通信部是指包含进行发送及接收的部分、仅进行发送的部分、以及仅进行接收的部分的概念。
对于模拟人类的智力的神经半导体装置而言,“1H”规模是不可或缺的。关于“1H”,首先希望必须以“规模”来实现。
即,欧美和日本当前正在研究的模拟了脑结构、功能的硬件的规模非常小。
即使最先进的IBM(注册商标)的SyNAPSE(54亿晶体管),也停留在蜜蜂(昆虫)级别的规模,即一个芯片级别:100万个神经元、2亿5600万个突触连接;和老鼠级别的规模,即48个芯片连结:4800万个神经元、123亿个突触连接。
然而,为了实现1H规模,需要50万个之多的庞大的芯片数量。在此,作为参考,即使是超级计算机“京”,芯片数也只不过8万8128个,864台塔架。也就是说,需要比其更庞大的芯片数量。
或者,虽然能够以50万倍的工作速度驱动(1MHz左右比较现实)芯片来补偿规模,但即使使蜜蜂(昆虫)的大脑快50万倍地工作,当然也不能产生人类的智力。
因此,首先,1H(神经元部为1000亿个、突触连接部为100兆个)的规模是最不可或缺的。
但是,为了通过硬件来实现“1H”,由于规模巨大,所以需要与至今为止完全不同的安装技术。
在此,利用当前主流的TSV(硅穿孔)的在半导体制造的“后工序”中进行的三维层叠方法,过于庞大,成品率低,功耗和发热均为不现实的水平。因此,采用利用当前主流的TSV(硅穿孔)的在半导体制造的“后工序”中进行的三维层叠方法是不现实的。
因此,本发明人共同开发了一种仅在能够以纳米精度进行加工的“前工序”阶段中就能够基本完成的新的三维安装技术,正处于验证实验中。
在此,为了实现这种“新的三维安装技术”,需要组合近距离无线通信技术“磁场耦合”、半导体晶片极薄化技术、无粘接剂的晶片粘结技术以及不使用TSV的供电技术。
相对于现有技术中的TSV,将这种“新的三维安装技术”称为“μTCI”(MicroThruChip Interface:微型贯穿式芯片接口)。
通过采用μTCI,能够从至今为止的100μm级别的三维层叠厚度而实现5μm级别的三维层叠厚度,从而能够用当前的半导体制造“前工序”使磁场耦合天线面积小型化为1/100,使芯片体积极小化为1/1000以下。
此时,如果针对专用于μTCI的三维层叠而专门开发半导体前工序,则实现1μm厚度的晶片极薄化和2μm直径的磁场耦合天线的可能性也会提高。
μTCI与TSV不同,能够在2μm直径的磁场耦合天线中配置逻辑电路。
在这种前提下,在计算上能够在仅仅800cm3的体积内汇集相当于1H规模的神经元部和突触连接部的功能。另外,在这种前提下,与最先进的半导体工艺开发相比,格外地简单。
在此,参照图1至图3,对应用了μTCI的神经半导体装置的概要进行说明。
图1为用于对神经半导体装置1的结构进行说明的图。
图1(A)为用于对神经半导体装置1的神经网络进行说明的图。图1(B)为用于对突触连接部32进行说明的图。
如图1(A)所示,神经半导体装置1的神经网络具有神经元部31、突触连接部32、和神经纤维布线33。
神经元部31为分别具有模拟了神经细胞的运算功能的部分。突触连接部32为具有对输入信号进行加权并输出加权后的信号的功能的部分。神经纤维布线33为与神经纤维的功能对应的布线。
神经元部31经由突触连接部32被神经纤维布线33相互连接起来。
向神经元部31输入通过突触连接32而加权了的多个信号。神经元部31进行规定的运算,在运算的结果满足规定的条件的情况下输出信号。另外,在满足规定的条件的情况下,有时表现为神经元部31“放电了”。
如图1(B)所示,突触连接部32具有突触连接部输入端子32A和突触连接部输出端子32B。
向突触连接部输入端子32A输入的突触输入信号Sin为具有突触输入侧电位Ein的信号。此外,从突触连接部输出端子32B输出的突触输出信号Sout为具有突触输出侧电位Eout的信号。
而且,突触连接部32将突触输入信号Sin(突触输入侧电位Ein)乘以规定的权重系数w得到的结果作为突触输出信号Sout(突触输出侧电位Eout)而输出。即,Eout=w×Ein。
突触连接部32的权重系数w为根据情况而变化的变量。由此,可以说突触连接部32是能够对与向突触连接部32输入的突触输入信号Sin的突触输入侧电位Ein相对的从突触连接部32输出的突触输出信号Sout的突触输出侧电位Eout进行改变的部分。
此外,突触连接部32的权重系数w的变化用于表现当在人脑中特定的神经被频繁地使用时特定的神经被激活的状况。
例如,突触连接部32的权重系数w根据每单位时间的通信量(每单位时间的向突触连接部32输入的信号的数量)而变化。如果每单位时间的通信量少,则权重系数w变小,如果每单位时间的通信量多,则权重系数w变大。此外,例如,在不通信的时间(未向突触连接部32输入信号的时间)的期间,突触连接部32的权重系数w随着时间而减少。突触连接部32的权重系数w随着时间的减少能够表现为突触连接的忘却。
图2为构成图1的神经半导体装置1的半导体芯片10的内部透视立体图。
如图2所示,神经半导体装置1的第一半导体芯片10由半导体基板部101和绝缘层部102构成。半导体基板部101为将硅作为材料的基板。绝缘层部102为氧化硅。
在半导体基板部101上,形成有发送电路部12、接收电路部22、发送信号处理部14、接收信号处理部24等。绝缘层部102以覆盖半导体基板部101、发送电路部12以及接收电路部22的方式层叠(配置)在半导体基板部101上。在绝缘层部102的内部形成有多个发送线圈13、接收线圈23。发送线圈13通过在绝缘层部102的内部形成的布线(未图示)与发送电路部12连接。接收线圈23通过在绝缘层部102的内部形成的布线(未图示)与接收电路部22连接。半导体基板部101和绝缘层部102的总厚度为例如2μm~25μm。
另外,在实际的半导体芯片10分别设置有多个发送关联结构以及接收关联结构。
发送线圈13的一部分或全部以在上下方向X上与发送电路部12、接收电路部22重叠的方式配置。接收线圈23的一部分或全部以在上下方向X上与发送电路部12、接收电路部22重叠的方式配置。因此,能够削减为了配置发送线圈13、接收线圈23所需要的区域的面积。
另外,对于图3所示的第2半导体芯片20至50,也是与图2所示的半导体芯片10相同的结构。
图3为用于对图1的神经半导体装置1的非接触通信进行说明的概要剖视图。
如图3所示,图1的神经半导体装置1通过三维层叠五个(多个)半导体芯片10至50而构成。
即,由图3所示的半导体芯片10至50的三维层叠结构构成的神经半导体装置1为应用了μTCI的神经半导体装置。
如图3的虚线箭头Y所示,在相向的线圈之间(发送线圈13和接收线圈23)进行的非接触通信的至少一部分是通过发送电路部12、接收电路部22、发送信号处理部14、接收信号处理部24等来进行的。这种通信是利用μTCI进行的非接触通信特有的通信,采用现有技术中的TSV不能够实现。
另外,多个半导体芯片设为五个半导体芯片10至50进行了说明,但是并不限定于此。即,三维层叠时的半导体芯片的个数(层叠数)并不特别限定为五个,可以为任意的个数。
在此,由于各半导体芯片的厚度为2μm~25μm左右的厚度,所以能够接合许多半导体芯片。例如,接合了128个厚度为5μm的半导体芯片的半导体装置整体的厚度为640μm左右。
像这样地,在图1至图3所示的应用了μTCI的神经半导体装置1中,神经元部31在各半导体芯片内的半导体基板部101等中实现,此外,突触连接32通过使用了磁场耦合的非接触通信而实现。
图4为表示由这种磁场耦合而进行的突触模拟(突触连接32)的优势的图。
μTCI的磁场耦合(非接触通信)是在追求规模时成为必然的、最适合三维层叠的连接方法。
μTCI的磁场耦合(非接触通信)不使用有线连接、TSV结构,非常低功耗。
通过采用μTCI的磁场耦合(非接触通信),能够在半导体制造的前工序中以纳米精度制造、配置线圈,也能获得由工艺进化带来的功率降低效果的好处。
在采用μTCI的磁场耦合(非接触通信)的情况下,通过半导体晶片极薄化和熔融键合,能够获得非常高密度三维安装的效果。
此外,使用HDSW,供电部也能够在前工序中完成。
与多层间耦合中的切换(Switching)、广播(Broadcasting)对应地,能够不降低功耗地模拟一个神经元部对多个突触连接。
由于磁场耦合本身为模拟处理,所以就使用多个结构、机构进行的连结部的加权处理而言,存在能够安装多个随机变量的可能性。
图5为表示图1至图3所示的应用了μTCI的神经半导体装置1的功耗估算的图。
图5(A)为表示采用磁场耦合的3D缩放(三维比例缩小)法则而提高传送效率的图。
图5(B)表示假定了仅简单的与相邻突触的接合的估算的图。
在考虑放电频率与传输比特精度时,有可能1Kb/s左右是适当的。
100兆个的所有相邻突触连接同时放电,有可能1W就足够了。
假定一个神经元与1000个突触接合。
如果将最大线圈直径设为10倍、将不同直径的线圈的混载以及多组分体系(PhaseMultiplex)相结合,则存在10-100倍的功率(10W-100W)就足够的可能性。
在该情况下,1H@1Hz的体积增加至800cm3的10倍左右而成为8L。即使这样,也能够通过10GHz驱动来进行100亿人的量的运算。
现有的神经元芯片在数亿神经元规模下具有μW/Hz级别的功耗(TureNorth以1千亿神经元进行7kW的计算)。
图6为对图1至图3所示的应用了μTCI的神经半导体装置1中将磁场耦合与半导体晶片极薄化相结合的情况下的优点进行说明的图。具体而言,示出了在2015年的ISSCC(International Solid-State Circuits Conference:国际固态元件电路会议)中由黑田忠广教授(庆应义塾大学)发表的资料的内容。
如图6所示,图1至图3所示的应用了μTCI的神经半导体装置1通过将磁场耦合与半导体晶片极薄化相结合,从而能够获得大大超越摩尔定律的半导体缩放的好处。
在此,图1至图3所示的应用了μTCI的神经半导体装置1为了成为“1H”规模,实际上需要例如具有相当于1000亿个级别的神经细胞的结构(神经元部31)和100兆个级别的突触连接32。因此,在以下,准备成比率为相对于一个神经元部31(一个神经细胞)为1000个突触连接32。
在此,实际的脑神经电路的结构采用包含从大脑新皮质起至小脑、视丘、基底核等各种区域的中、远距离的连接的、庞大的各类电路结构。
因此,本实施方式的神经半导体装置1具有用于将这些再现、或者用于按功能创造新的结构、用于对分组或近、中、远距离连接进行指定而构成的可编程的功能。
该功能是相对于FPGA为门海(Sea of Gate)的阵列(Array)而基于连接海(Sea ofConnection)的阵列(Array)的构思的功能,除此之外,与合成FPGA的逻辑电路的结构同样地整备了构成连接模式(Connection pattern)的结构。
以下,将能够实现这种功能的装置称为“NSPCA”。
NSPCA可以说是神经突触连接版的FPGA。
FPGA指的是现场可编程门阵列(Field Programmable Gate Array)的简称,是指铺设了大量的在现场可改写的逻辑运算元件的排列。
NSPCA指的是神经突触可编程连接3D阵列的简称,具有如下的第一特征和第二特征。
第一特征指的是,具有将相当于1H规模的神经元部31(神经元:1000亿个的有线连接以及逻辑电路)和突触连接32(突触:100兆个的通过磁场耦合进行的非接触通信)的结构以三维的方式铺设的连接排列。
第二特征指的是,能够进一步对一定规模的连接阵列的分组、近距离、中距离、远距离连接的有线连接进行重新配置。
也就是说,应用了NSPCA的神经半导体装置1是构成一个神经元部与多个突触连接的组合多个连接在一起的神经元网络的半导体装置,具有:所述突触连接,其进行使用了磁场耦合的非接触通信;以及所述神经元部,其包含有线连接以及逻辑电路,所述半导体装置具有连接阵列排列,其由所述突触连接与所述神经元部以三维的方式铺设,所述半导体装置具有能够对所述连接阵列排列的分组或者近距离、中距离或远距离连接的有线连接的至少一部分进行重新配置的功能。
这种具有第一特征以及第二特征的神经半导体装置1即使用了能够重新配置的1H规模的连接阵列(Connection Array)结构的神经半导体装置1,能够进行实际的大脑结构的各功能群(新皮质、视丘、基底核、联合区等)及其复杂的连接的构建。
由于NSPCA包含存储器、重新配置功能等,所以这种神经半导体装置1成为大型(但是远远小于超级计算机的小型)且低速(但是为大脑的数百万倍)的装置。
通过应用NSPCA,预测从“1H”到“7300000000H”将在不久的将来实现。
即,一旦能够通过半导体和磁场耦合构成1H规模的硬件,则使用作为FPGA的神经突触连接版的NSPCA,就能够容易实现高速(数MHz~数十MHz)地进行多种实验、解析和设计。
在像这样地使用NSPCA完成了设计之后,能够向可以更高速(数GHz)工作的NSPU(Neuro-Synaptic Processing Unit:神经突触处理单元)转移。也就是说,能够与通常的ASIC和FPGA的关系同样地定位NSPU和NSPCA的关系。此时,从“1H”自动地变成“1000000000H”。但是,实际上需要用下一代超级计算机等来解决功耗和发热的问题。
因此,通过将1H规模的NSPU的立方体的每个边增大两倍,进而完成8倍的“8000000000H=8BH”,从而创造出相当于80亿人的量的智力。
此外,也存在通过1H的智力的自我进化而在短时间内达到8BH(80亿H)的可能性。即,也存在能够以瞬间的速度从前奇点到达奇点的可能性。
附图标记说明
1:神经半导体装置;
10:半导体芯片;
12:发送电路部;
13:发送线圈(发送部);
14:发送信号处理部;
20:半导体芯片;
30:半导体芯片;
31:神经元部;
32:突触连接部;
33:神经纤维布线;
40:半导体芯片;
50:半导体芯片。
Claims (6)
1.一种半导体装置,其构成将多个组合连接在一起的神经元网络,所述组合具有一个神经元部和多个突触连接,所述半导体装置具有:
所述突触连接,其进行使用了磁场耦合的非接触通信;以及
所述神经元部,其包含有线连接和逻辑电路。
2.一种半导体装置,其构成将多个组合连接在一起的神经元网络,所述组合具有一个神经元部和多个突触连接,所述半导体装置具有:
所述突触连接,其进行使用了磁场耦合的非接触通信;以及
所述神经元部,其包含有线连接和逻辑电路,
所述半导体装置具有将所述突触连接和所述神经元部以三维的方式铺设的连接阵列排列。
3.一种半导体装置,其构成将多个组合连接在一起的神经元网络,所述组合具有一个神经元部和多个突触连接,所述半导体装置具有:
所述突触连接,其进行使用了磁场耦合的非接触通信;以及
所述神经元部,其包含有线连接和逻辑电路,
所述半导体装置具有将所述突触连接和所述神经元部以三维的方式铺设的连接阵列排列,
所述半导体装置能够进行所述连接阵列排列的分组。
4.一种半导体装置,其构成将多个组合连接在一起的神经元网络,所述组合具有一个神经元部和多个突触连接,所述半导体装置具有:
所述突触连接,其进行使用了磁场耦合的非接触通信;以及
所述神经元部,其包含有线连接和逻辑电路,
所述半导体装置具有将所述突触连接和所述神经元部以三维的方式铺设的连接阵列排列,
所述半导体装置具有能够进行所述连接阵列排列的分组、对由其分组的数量和规模组成的结构进行重新配置的功能。
5.一种半导体装置,其构成将多个组合连接在一起的神经元网络,所述组合具有一个神经元部和多个突触连接,所述半导体装置具有:
所述突触连接,其进行使用了磁场耦合的非接触通信;以及
所述神经元部,其包含有线连接和逻辑电路,
所述半导体装置具有将所述突触连接和所述神经元部以三维的方式铺设的连接阵列排列,
所述半导体装置具有多个所述连接阵列排列之间的近距离、中距离或远距离连接的有线连接。
6.一种半导体装置,其构成将多个组合连接在一起的神经元网络,所述组合具有一个神经元部和多个突触连接,所述半导体装置具有:
所述突触连接,其进行使用了磁场耦合的非接触通信;以及
所述神经元部,其包含有线连接和逻辑电路,
所述半导体装置具有将所述突触连接和所述神经元部以三维的方式铺设的连接阵列排列,
所述半导体装置具有能够对多个所述连接阵列排列之间的近距离、中距离或远距离连接的有线连接的至少一部分进行重新配置的功能。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015-190374 | 2015-09-28 | ||
JP2015190374 | 2015-09-28 | ||
PCT/JP2016/078672 WO2017057488A1 (ja) | 2015-09-28 | 2016-09-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN108027870A true CN108027870A (zh) | 2018-05-11 |
Family
ID=58423902
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201680055457.XA Pending CN108027870A (zh) | 2015-09-28 | 2016-09-28 | 半导体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20180285724A1 (zh) |
EP (1) | EP3355233B1 (zh) |
JP (1) | JP6410954B2 (zh) |
CN (1) | CN108027870A (zh) |
WO (1) | WO2017057488A1 (zh) |
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2016
- 2016-09-28 US US15/764,005 patent/US20180285724A1/en not_active Abandoned
- 2016-09-28 EP EP16851659.9A patent/EP3355233B1/en active Active
- 2016-09-28 JP JP2017543507A patent/JP6410954B2/ja not_active Expired - Fee Related
- 2016-09-28 WO PCT/JP2016/078672 patent/WO2017057488A1/ja active Application Filing
- 2016-09-28 CN CN201680055457.XA patent/CN108027870A/zh active Pending
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Also Published As
Publication number | Publication date |
---|---|
US20180285724A1 (en) | 2018-10-04 |
EP3355233B1 (en) | 2020-05-06 |
JP6410954B2 (ja) | 2018-10-24 |
EP3355233A1 (en) | 2018-08-01 |
EP3355233A4 (en) | 2018-08-08 |
WO2017057488A1 (ja) | 2017-04-06 |
JPWO2017057488A1 (ja) | 2018-05-24 |
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PB01 | Publication | ||
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