WO2017057488A1 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- WO2017057488A1 WO2017057488A1 PCT/JP2016/078672 JP2016078672W WO2017057488A1 WO 2017057488 A1 WO2017057488 A1 WO 2017057488A1 JP 2016078672 W JP2016078672 W JP 2016078672W WO 2017057488 A1 WO2017057488 A1 WO 2017057488A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- neuron
- semiconductor device
- synapse
- connection
- coupling
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/48—Analogue computers for specific processes, systems or devices, e.g. simulators
- G06G7/60—Analogue computers for specific processes, systems or devices, e.g. simulators for living beings, e.g. their nervous systems ; for problems in the medical field
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
Definitions
- the present invention relates to a semiconductor device.
- each semiconductor chip includes a transmission unit, a transmission coil, a reception coil, and a reception unit.
- a transmission signal of one semiconductor chip is transmitted to another semiconductor chip via a transmission unit and a transmission coil.
- a transmission signal transmitted through the transmission unit and the transmission coil is received as a reception signal through the reception coil and the reception unit of another semiconductor chip (see Patent Documents 1 and 2).
- Communication between one semiconductor chip and another semiconductor chip is non-contact communication because it is performed by magnetic field coupling (inductive coupling) between the transmission coil and the reception coil.
- the neuro semiconductor device is a semiconductor device having a function imitating the function of a human brain nerve cell, and is sometimes referred to as a neuro-synaptic processing unit (Neuro-Synthetic Processing Unit).
- the neuro semiconductor device includes a plurality of neuron units and a plurality of synapse coupling units. In the neuro semiconductor device, the plurality of neuron portions are coupled via the plurality of synapse coupling portions.
- two coils that perform non-contact communication constitute a part of synaptic coupling.
- An object of the present invention is to make it possible to realize a neuro semiconductor device having a scale of “1H”.
- a neuro semiconductor device includes: In a semiconductor device constituting a neuron network in which a plurality of pairs with a plurality of synapse connections are connected to one neuron unit, The synaptic coupling for contactless communication using magnetic field coupling; The neuron part including a wired connection and a logic circuit; With A connection array array in which the synapse connection and the neuron are three-dimensionally arranged; Having a function that enables reconfiguration of at least a part of the grouping of the connection array arrangement, or a short-distance, medium-distance, or long-distance wired connection; Is.
- a neuro semiconductor device having a scale of “1H” can be realized.
- FIG. 11 is a diagram illustrating a configuration of a neuro semiconductor device of one embodiment of the present invention.
- FIG. 2 is an internal transparent perspective view of a semiconductor chip constituting the neuro semiconductor device of FIG. 1. It is a schematic sectional drawing for demonstrating the non-contact communication in the neuro semiconductor device of FIG.
- FIG. 4 is a diagram showing the superiority of synapse imitation by magnetic field coupling used for non-contact communication in a neuro semiconductor device to which ⁇ TCI shown in FIGS. 1 to 3 is applied.
- FIG. 4 is a diagram showing an estimation of power consumption of a neuro semiconductor device to which the ⁇ TCI shown in FIGS. 1 to 3 is applied.
- FIG. 4 is a diagram for explaining the benefits in the case of combining magnetic field coupling and ultrathinning of a semiconductor wafer in the neuro semiconductor device to which the ⁇ TCI shown in FIGS. 1 to 3 is applied.
- communicating in a non-contact manner means that one communication unit that performs communication and the other communication unit that performs communication do not contact each other and are conductive members (solder, conductive Communication is performed without going through any one or more of adhesive adhesive, wire, and the like.
- “Communicating in contact with” means that one communication unit that performs communication and a communication unit that performs communication contact each other to perform communication, or a conductive member (solder, conductive adhesive). , Any one or more of wires, etc.).
- the communication unit is a concept including a part that performs transmission and reception, a part that only transmits, and a part that includes only reception.
- a scale of “1H” is indispensable for a neuro semiconductor device imitating human intelligence.
- “1H” always be realized at “scale”.
- the scale of hardware that mimics the brain structure / function currently being worked on in Europe and the United States and Japan is overwhelmingly small.
- IBM (registered trademark) SynNAPSE 5.4 billion transistors
- 1 chip level Neuron 1 million, Synapse coupling 256 million, 48 chip coupling: Neuron 48 million, Synapse coupling 123
- an enormous number of chips of 500,000 is required.
- the supercomputer “K computer” has 88,128 chips and only 864 tower racks. In other words, a much larger number of chips is required.
- ⁇ TCI Micro ThruChip Interface
- 3D stack thickness of 5 ⁇ m level can be achieved from the previous 3D stack thickness of 100 ⁇ m level, and the area of magnetically coupled antenna is reduced to 1/100 in the current semiconductor manufacturing “pre-process”. As a result, the chip volume can be minimized to 1/1000 or less.
- ⁇ TCI can arrange a logic circuit in a magnetic coupling antenna having a diameter of 2 ⁇ m. Under such a premise, it is possible to store functions corresponding to a 1H-scale neuron portion and a synapse connection portion in a volume of only 800 cm 3 in calculation. Such a premise is much simpler than the state-of-the-art semiconductor process development.
- FIG. 1 is a diagram for explaining the configuration of the neuro semiconductor device 1.
- FIG. 1A is a diagram for explaining a neuro network in the neuro semiconductor device 1.
- FIG. 1B is a diagram for explaining the synapse coupling unit 32.
- the neuro network in the neuro semiconductor device 1 includes a neuron part 31, a synapse connection part 32, and a nerve fiber wiring 33.
- the neuron unit 31 is a part having a calculation function imitating each nerve cell.
- the synapse coupling unit 32 has a function of weighting an input signal and outputting the weighted signal.
- the nerve fiber wiring 33 is a wiring corresponding to the function of the nerve fiber.
- the neuron parts 31 are connected to each other by a nerve fiber wiring 33 via a synapse connection part 32.
- the neuron unit 31 receives a plurality of signals weighted by the synapse connection 32.
- the neuron unit 31 performs a predetermined calculation, and outputs a signal when the calculation result satisfies a predetermined condition. Note that when a predetermined condition is satisfied, the neuron unit 31 may be expressed as “fired”.
- the synapse coupling unit 32 includes a synapse coupling unit input terminal 32A and a synapse coupling unit output terminal 32B.
- the synapse input signal Sin input to the synapse coupling unit input terminal 32A is a signal having the synapse input side potential Ein.
- the synapse output signal Sout output from the synapse coupling unit output terminal 32B is a signal having the synapse output side potential Eout.
- the weighting factor w of the synapse coupling unit 32 is a variable that changes depending on the situation. Therefore, the synapse coupling unit 32 can change the synapse output side potential Eout of the synapse output signal Sout output from the synapse coupling unit 32 with respect to the synapse input side potential Ein of the synapse input signal Sin input to the synapse coupling unit 32. You can say that.
- the change in the weighting factor w of the synapse coupling unit 32 is for expressing a situation where a specific nerve is activated when a specific nerve is frequently used in the human brain.
- the weighting factor w of the synapse coupling unit 32 varies depending on the communication amount per unit time (the number of signals input to the synapse coupling unit 32 per unit time). When the communication amount per unit time is small, the weighting factor w is small, and when the communication amount per unit time is large, the weighting factor w is large. Further, for example, the weighting factor w of the synapse coupling unit 32 decreases with time during a time when communication is not performed (a time when no signal is input to the synapse coupling unit 32). A decrease in the weighting factor w of the synapse connection unit 32 with time can express forgetting of the synapse connection.
- FIG. 2 is an internal transparent perspective view of the semiconductor chip 10 constituting the neuro semiconductor device 1 of FIG.
- the first semiconductor chip 10 in the neuro semiconductor device 1 includes a semiconductor substrate portion 101 and an insulating layer portion 102.
- the semiconductor substrate 101 is a substrate made of silicon.
- the insulating layer portion 102 is silicon oxide.
- a transmission circuit unit 12, a reception circuit unit 22, a transmission signal processing unit 14, a reception signal processing unit 24, and the like are formed on the semiconductor substrate unit 101.
- the insulating layer unit 102 is stacked (arranged) on the semiconductor substrate unit 101 so as to cover the semiconductor substrate unit 101, the transmission circuit unit 12, and the reception circuit unit 22.
- a plurality of transmission coils 13 and reception coils 23 are formed inside the insulating layer portion 102.
- the transmission coil 13 is connected to the transmission circuit unit 12 by wiring (not shown) formed inside the insulating layer unit 102.
- the reception coil 23 is connected to the reception circuit unit 22 by wiring (not shown) formed inside the insulating layer unit 102.
- the total thickness of the semiconductor substrate portion 101 and the insulating layer portion 102 is, for example, 2 ⁇ m to 25 ⁇ m.
- the actual semiconductor chip 10 is provided with a plurality of transmission-related configurations and reception-related configurations.
- a part or all of the transmission coil 13 is arranged so as to overlap the transmission circuit unit 12 and the reception circuit unit 22 in the vertical direction X.
- a part or all of the reception coil 23 is arranged in the vertical direction X so as to overlap the transmission circuit unit 12 and the reception circuit unit 22. Therefore, the area of a region necessary for arranging the transmission coil 13 and the reception coil 23 can be reduced.
- the second semiconductor chips 20 to 50 shown in FIG. 3 have the same structure as the semiconductor chip 10 shown in FIG.
- FIG. 3 is a schematic cross-sectional view for explaining non-contact communication in the neuro semiconductor device 1 of FIG.
- the neuro semiconductor device 1 of FIG. 1 is configured by three-dimensionally stacking five (plural) semiconductor chips 10 to 50. That is, the neuro semiconductor device 1 having a three-dimensional stacked structure of the semiconductor chips 10 to 50 shown in FIG. 3 is a neuro semiconductor device to which ⁇ TCI is applied.
- the present invention is not limited to this. That is, the number of semiconductor chips (number of stacked layers) when three-dimensionally stacking is not particularly limited to five, and may be any number.
- the thickness of each semiconductor chip is about 2 ⁇ m to 25 ⁇ m, many semiconductor chips can be bonded.
- the total thickness of the semiconductor device in which 128 semiconductor chips having a thickness of 5 ⁇ m are joined is about 640 ⁇ m as a whole.
- FIG. 4 is a diagram illustrating the superiority of synapse imitation (synaptic coupling 32) by such magnetic field coupling.
- Magnetic coupling (non-contact communication) in ⁇ TCI is an optimal connection method for three-dimensional stacking, which is inevitable when the scale is followed.
- Magnetic coupling (non-contact communication) in ⁇ TCI is overwhelmingly low power consumption without using a wired connection or TSV structure.
- FIG. 5 shows the estimated power consumption of the neuro semiconductor device 1 to which the ⁇ TCI shown in FIGS. 1 to 3 is applied.
- FIG. 5A shows the improvement in transmission efficiency by the 3D scaling rule of magnetic field coupling.
- FIG. 5 (B) shows a trial calculation assuming only a connection with a simple adjacent synapse. Considering the firing frequency and transfer bit accuracy, about 1 Kb / s may be appropriate. There is a possibility that 100 trillion all adjacent synapse junctions will fire simultaneously and fit in 1W. Assume that one neuron joins 1,000 synapses. If the maximum coil diameter is 10 times, combined with different diameter coils and Phase Multiplex, there is a possibility that it can be accommodated with 10-100 times power (10W-100W).
- the volume of 1H @ 1 Hz increases to about 10 times 800 cm 3 and becomes 8L. Even so, 10 GHz driving will allow 10 billion calculations.
- the existing Neuron chip consumes power of ⁇ W / Hz level on the scale of hundreds of millions of neurons (TrueNorth is calculated to be 7 kW with 100 billion neurons).
- FIG. 6 is a diagram for explaining the benefits of combining the magnetic field coupling and the ultrathinning of the semiconductor wafer in the neuro semiconductor device 1 to which the ⁇ TCI shown in FIGS. 1 to 3 is applied. Specifically, the contents of materials presented by Professor Tadahiro Kuroda (Keio University) at the International Solid-State Circuits Conference (ISSCC) in 2015 are shown. As shown in FIG. 6, the neuro-semiconductor device 1 to which the ⁇ TCI shown in FIGS. 1 to 3 is applied is a benefit of semiconductor scaling that greatly exceeds Moore's law by combining magnetic field coupling and semiconductor wafer ultrathinning. Can receive.
- the neuro-semiconductor device 1 to which the ⁇ TCI shown in FIGS. 1 to 3 is applied is actually a structure corresponding to, for example, 1,000 levels of nerve cells in order to be of “1H” scale. (Neuron part 31) and 100 trillion synaptic connections 32 are required. Therefore, hereinafter, a ratio of 1,000 synapse connections 32 to one neuron portion 31 (one nerve cell) is prepared.
- the actual neural circuit configuration of the brain includes a huge variety of circuit configurations, including mid- and long-distance connections from the cerebral neocortex to various regions such as the cerebellum, thalamus, and basal ganglia. Yes.
- the neuro semiconductor device 1 is programmable for specifying and configuring grouping and near / medium / long-distance connections for reproducing these or creating a new configuration for each function. It has various functions. This function is based on the idea of Array of Sea of Gate whereas FPGA is an array of Sea of Gate. Other than that, it forms a Connection pattern in the same way as a mechanism for synthesizing FPGA logic circuits. To prepare a mechanism to do this. A device capable of realizing such a function is hereinafter referred to as “NSPCA”.
- NSPCA can be said to be a neurosynaptic connection version of FPGA.
- FPGA is an abbreviation for Field Programmable Gate Array, and refers to an array in which a large number of logic operation elements that can be rewritten on site are arranged.
- NSPCA is an abbreviation for Neuro-Synchronizable Programmable Connection 3D Array and has the following first and second characteristics.
- the first feature is equivalent to a neuron unit 31 (Neuron: 100 billion wired connections and logic circuits) of 1H scale and synapse connection 32 (Synapse: non-contact communication by 100 trillion magnetic field coupling). It has a connection arrangement in which the structure to be laid out in three dimensions.
- the second feature is that a grouping of connection arrays of a certain scale and a wired connection of a short distance / medium distance / far distance connection can be reconfigured.
- the neuro semiconductor device 1 to which NSPCA is applied is A semiconductor device constituting a neuron network in which a plurality of pairs with a plurality of synapse connections are connected to one neuron unit, The synaptic coupling for contactless communication using magnetic field coupling;
- the neuron part including a wired connection and a logic circuit;
- a semiconductor device is A semiconductor device constituting a neuron network in which a plurality of pairs with a plurality of synapse connections are connected to one neuron unit, The synaptic coupling for contactless communication using magnetic field coupling;
- the neuron part including a wired connection and a logic circuit;
- the neuro semiconductor device 1 having the first feature and the second feature described above, that is, the neuro semiconductor device 1 using the reconfigurable 1H-scale Connection Array structure, each functional group of the actual brain structure (neocortex , Thalamus, basal ganglia, association area, etc.) and their complex connections.
- NSPCA includes a memory, a reconfiguration function, and the like, it is large (but much smaller than a supercomputer) and slow (but millions of times the brain).
- NSPCA neural synapse coupling version of FPGA
- NSPU Neuro-Synthetic Processing Unit
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Biomedical Technology (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biophysics (AREA)
- General Physics & Mathematics (AREA)
- General Health & Medical Sciences (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Evolutionary Computation (AREA)
- Molecular Biology (AREA)
- Computing Systems (AREA)
- Computational Linguistics (AREA)
- Artificial Intelligence (AREA)
- Data Mining & Analysis (AREA)
- Software Systems (AREA)
- Neurology (AREA)
- Computer Hardware Design (AREA)
- Neurosurgery (AREA)
- Physiology (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
ここで、「1H」とは、一人の人間の脳と同等規模であるニューロン部が1,000億個程度、シナプス結合部が100兆個程度を意味する。
1つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが3次元に敷き詰めたコネクションアレイ配列を有し、
前記コネクションアレイ配列のグルーピング、又は、近距離、中距離、若しくは遠距離接続の有線接続の少なくとも一部を、再構成可能とする機能を有する、
ものである。
即ち、欧米と日本で現在取り組まれている、脳構造・機能を模したハードウェアは、その規模が圧倒的に小さい。
最も進んでいるIBM(登録商標)のSyNAPSE(54億トランジスタ)でも、1チップレベル:Neuron 100万個、Synapse結合2億5,600万個48チップ連結:Neuron 4,800万個、Synapse結合123億個であり、それぞれ蜂(昆虫)レベル、ラットレベル規模に留まる。
しかしながら、1H規模の実現には、50万個もの膨大なチップ数が必要になる。ここで、参考までに、スパコン「京」でも8万8,128個のチップ数で、タワーラック864台に過ぎない。つまり、これよりもさらに膨大なチップ数が必要になる。
或いは、50万倍の動作速度でチップを駆動(1MHz程と現実的)させて規模を補うことは可能ではあるが、蜂(昆虫)の脳を50万倍速く動作させても、当然、人間の知能を生じ得ない。
従って、先ずは何よりも1H(ニューロン部が1,000億個、シナプス結合部が100兆個)の規模が不可欠である。
ここで、現在主流のTSV(シリコン貫通ビア)による、半導体製造の「後工程」による3次元積層手法では、巨大になり過ぎ、歩留まりが低く、消費電力と発熱も非現実的なレベルに達する。従って、現在主流のTSV(シリコン貫通ビア)による、半導体製造の「後工程」による3次元積層手法を採用することは現実的でない。
そこで、本発明者らは、ナノメートル精度で加工可能な「前工程」段階のみで、ほぼ完結可能な新しい3次元実装技術を共同開発し実証実験中である。
ここで、この「新しい3次元実装技術」を実現するためには、近接無線通信技術「磁界結合」、半導体ウェハ極薄化技術、接着剤レスのウェハ貼合わせ技術、及びTSVを用いない給電技術を組合せることが必要である。
このような「新しい3次元実装技術」を、従来のTSVに対して、「μTCI」(Micro ThruChip Interface)と呼ぶ。
μTCIを採用することで、これまでの100μmレベルの3次元積層厚から、5μmレベルの3次元積層厚が可能になり、現在の半導体製造「前工程」で磁界結合アンテナ面積は1/100に小型化させ、チップ体積は1/1000以下に極小化させることが可能になる。
μTCIは、TSVと異なり、2μm径の磁界結合アンテナの中に論理回路を配置することが可能である。
このような前提では、計算上は僅か800cm3の体積に1H規模のニューロン部とシナプス結合部に相当する機能を収めることが可能になる。なお、このような前提は、最先端半導体プロセス開発と比べれば格段に単純である。
図1(A)は、ニューロ半導体装置1におけるニューロネットワークを説明するための図である。図1(B)は、シナプス結合部32を説明するための図である。
ニューロン部31は、それぞれ神経細胞を模した演算機能を持った部分である。シナプス結合部32は、入力信号に対して重み付けを行い、重み付けした信号を出力する機能を有する部分である。神経繊維配線33は、神経繊維の機能に対応する配線である。
ニューロン部31は、シナプス結合部32を介して、神経繊維配線33によって互いに接続されている。
シナプス結合部入力端子32Aに入力されるシナプス入力信号Sinは、シナプス入力側電位Einを有する信号である。また、シナプス結合部出力端子32Bから出力されるシナプス出力信号Soutは、シナプス出力側電位Eoutを有する信号である。
そして、シナプス結合部32は、シナプス入力信号Sin(シナプス入力側電位Ein)に対して、所定の重み係数wを掛けたものをシナプス出力信号Sout(シナプス出力側電位Eout)として出力する。すなわち、Eout=w×Einとなる。
図2に示す様に、ニューロ半導体装置1における第1半導体チップ10は、半導体基板部101と、絶縁層部102と、で構成される。半導体基板部101は、シリコンを材料とする基板である。絶縁層部102は、酸化シリコンである。
なお、図3に示す第2半導体チップ20乃至50についても、図2に示す半導体チップ10と同様の構造である。
図3に示す様に、図1のニューロ半導体装置1は、5つ(複数)の半導体チップ10乃至50が3次元積層されて構成される。
即ち、図3に示す半導体チップ10乃至50の3次元積層構造からなるニューロ半導体装置1が、μTCIが適用されたニューロ半導体装置である。
ここで、各半導体チップの厚みは、2μm~25μm程度の厚みなので、多くの半導体チップが接合され得る。例えば、厚みが5μmの半導体チップが128個接合された半導体装置全体の厚さは、全体で640μm程度である。
図4は、このような磁界結合によるシナプス模倣(シナプス結合32)の優位性を示す図である。
μTCIにおける磁界結合(非接触通信)は、規模を追う際に必然となる、3次元積層に最適な接続手法である。
μTCIにおける磁界結合(非接触通信)は、有線接続、TSV構造を使用せず、圧倒的な低消費電力である。
μTCIにおける磁界結合(非接触通信)を採用することで、半導体製造前工程でnm精度でコイル製造・配置が可能であり、プロセス進化による電力削減効果の恩恵にも与られる。
μTCIにおける磁界結合(非接触通信)を採用する場合、半導体ウェハ極薄化とヒュージョンボンディングにより、圧倒的な高密度3次元実装の効果が得られる。
また、HDSWで、給電部も前工程で完結が可能になる。
多層間結合でのSwitching、Broadcastingに対応し、1ニューロン部対多シナプス結合を、電力効率を下げずに模倣可能になる。
磁界結合自体はアナログ処理であることから、複数の構造や機構を用いて結合部の重み付け処理について、複数の確率変数を実装できる可能性がある。
図5(A)は、磁界結合の3D Scaling則による伝送効率の向上を示すものである。
図5(B)は、単純な隣接シナプスとの接合のみを想定した試算を示すものである。
発火頻度と転送ビット精度を勘案すると1Kb/s程度が妥当の可能性がある。
100兆個の全隣接シナプス接合が同時発火して1Wで収まる可能性がある。
1ニューロンが1,000シナプスに接合すると仮定している。
最大コイル径を10倍に、異径コイルの混載、Phase Multiplexを組み合わせれば、10-100倍の電力(10W-100W)で収まる可能性がある。
その場合、1H@1Hzの体積は800cm3の10倍程度には増加して8Lになる。それでも10GHz駆動により100億人分の演算は可能になる。
既存のNeuronチップは、数億ニューロン規模でμW/Hzレベルの消費電力(TrueNorthは1千億ニューロンで7kWの計算)になる。
図6に示す様に、図1乃至図3に示すμTCIが適用されたニューロ半導体装置1は、磁界結合と半導体ウェハ極薄化を組合せることにより、ムーアの法則を大きく上回る、半導体スケーリングの恩恵を受けることができる。
ここで、実際の脳の神経回路の構成は、大脳新皮質から小脳や視床や基底核などの様々な領域との中・遠距離の接続を含めて、膨大な種類の回路構成が取られている。
そこで、本実施形態のニューロ半導体装置1は、これらを再現していくための、或いは機能ごとに新しい構成をつくるための、グルーピングや近・中・遠距離接続を指定して構成するためのプログラマブルな機能を有している。
この機能は、FPGAがSea of GateのArrayであるのに対して、Sea of ConnectionのArrayという発想に基づくものであり、それ以外はFPGAの論理回路を合成する仕組みと同様に、Connectionパターンを構成する仕組みを整えるものである。
このような機能を実現可能なものを、以下、「NSPCA」と呼ぶ。
FPGAとは、Field Programmable Gate Arrayの略語であり、現場で書換え可能な論理演算素子を、多数敷き詰めた配列をいう。
NSPCAとは、Neuro-Synaptic Programmable Connection 3D Arrayの略語であり、次のような第1及び第2の特徴を有するものである。
第1の特徴とは、1Hの規模のニューロン部31(Neuron:1,000億個の有線接続、及び論理回路)とシナプス接続32(Synapse:100兆個の磁界結合による非接触通信)に相当する構造を、3次元に敷き詰めたコネクション配列を有するものである。
第2の特徴とは、更に一定規模のコネクション配列のグルーピングや近距離・中距離・遠距離接続の有線接続を、再構成可能とするものである。
1つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置であって、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが3次元に敷き詰めたコネクションアレイ配列を有し、
前記コネクションアレイ配列のグルーピング、又は、近距離、中距離、若しくは遠距離接続の有線接続の少なくとも一部を、再構成可能とする機能を有する、
半導体装置をいう。
このようなニューロ半導体装置1は、NSPCAはメモリや再構成機能などを含むため、大型(しかしスパコンよりはるかに小型)で低速(しかし脳の数百万倍)になる。
即ち、一旦、1H規模のハードウェアを半導体と磁界結合によって構成が出来ると、FPGAの神経シナプス結合版であるNSPCAを用いて、高速(数MHz~数十MHz)に多種多様な実験、解析、設計を行うことが容易にできるようになる。
このようにしてNSPCAで設計が完了した後には、更に高速(数GHz)動作可能なNSPU(Neuro-Synaptic Processing Unit)に移行できる。つまり、一般のASICとFPGAの関係と同様に、NSPUとNSPCAの関係を位置付けることが可能になる。この時点で「1H」から自動的に「1,000,000,000H」になる。ただし、実際には、消費電力と発熱の問題を次世代スパコン等で解決する必要はある。
そこで、1H規模のNSPUの立方体を、1辺を2倍ずつ大きくすることで、更に8倍の「8,000,000,000H=8BH」が出来上がり、80億人分に匹敵する知能が創出されることになる。
その他、1Hの知能が自己進化することで、8BH(80億H)に短時間で到達出来る可能性もある。即ち、前特異点から特異点までは瞬間ともいえる速さで到達できる可能性もある。
10 半導体チップ
12 送信回路部
13 送信コイル(送信部)
14 送信信号処理部
20 半導体チップ
30 半導体チップ
31 ニューロン部
32 シナプス結合部
33 神経繊維配線
40 半導体チップ
50 半導体チップ
Claims (6)
- 1つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備える、
半導体装置。 - 1つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが3次元に敷き詰められたコネクションアレイ配列を有する、
半導体装置。 - 1つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが3次元に敷き詰められたコネクションアレイ配列を有し、
前記コネクションアレイ配列のグルーピングを行える、
半導体装置。 - 1つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが3次元に敷き詰められたコネクションアレイ配列を有し、
前記コネクションアレイ配列のグルーピングを行え、そのグループの数と規模とからなる構成を再構成可能とする機能を有する、
半導体装置。 - 1つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが3次元に敷き詰められたコネクションアレイ配列を有し、
前記コネクションアレイ配列複数間の、近距離、中距離、若しくは遠距離接続の有線接続を有する、
半導体装置。 - 1つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが3次元に敷き詰められたコネクションアレイ配列を有し、
前記コネクションアレイ配列複数間の近距離、中距離、若しくは遠距離接続の有線接続の少なくとも一部を、再構成可能とする機能を有する、
半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201680055457.XA CN108027870A (zh) | 2015-09-28 | 2016-09-28 | 半导体装置 |
US15/764,005 US20180285724A1 (en) | 2015-09-28 | 2016-09-28 | Semiconductor device |
EP16851659.9A EP3355233B1 (en) | 2015-09-28 | 2016-09-28 | Semiconductor device |
JP2017543507A JP6410954B2 (ja) | 2015-09-28 | 2016-09-28 | 半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015-190374 | 2015-09-28 | ||
JP2015190374 | 2015-09-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2017057488A1 true WO2017057488A1 (ja) | 2017-04-06 |
Family
ID=58423902
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2016/078672 WO2017057488A1 (ja) | 2015-09-28 | 2016-09-28 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20180285724A1 (ja) |
EP (1) | EP3355233B1 (ja) |
JP (1) | JP6410954B2 (ja) |
CN (1) | CN108027870A (ja) |
WO (1) | WO2017057488A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019168241A1 (ko) * | 2018-02-28 | 2019-09-06 | 부산대학교 산학협력단 | 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템과 그 동작 방법 및 제조 방법 |
KR20190117712A (ko) * | 2017-06-16 | 2019-10-16 | 구글 엘엘씨 | 3차원 적층을 통한 신경 네트워크 가속기 타일 아키텍처 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114628006A (zh) * | 2022-03-08 | 2022-06-14 | 北京工业大学 | 基于脑机接口的光刺激控制装置及方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05242276A (ja) * | 1991-04-11 | 1993-09-21 | Wacom Co Ltd | ニューラルネットワーク |
JPH06243117A (ja) * | 1993-02-18 | 1994-09-02 | Fuji Xerox Co Ltd | ニューラルネットワークシステム |
JPH10253748A (ja) * | 1997-03-06 | 1998-09-25 | Mitsubishi Electric Corp | 目標の検出方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0589075A (ja) * | 1990-02-20 | 1993-04-09 | Wacom Co Ltd | ニユーロンの結合方法及びニユーラルネツトワーク |
US5371835A (en) * | 1990-02-02 | 1994-12-06 | Kabushikikaisha Wacom | Inductively coupled neural network |
CN104701309B (zh) * | 2015-03-24 | 2017-10-13 | 上海新储集成电路有限公司 | 三维堆叠式神经元装置及制备方法 |
-
2016
- 2016-09-28 JP JP2017543507A patent/JP6410954B2/ja not_active Expired - Fee Related
- 2016-09-28 EP EP16851659.9A patent/EP3355233B1/en active Active
- 2016-09-28 CN CN201680055457.XA patent/CN108027870A/zh active Pending
- 2016-09-28 US US15/764,005 patent/US20180285724A1/en not_active Abandoned
- 2016-09-28 WO PCT/JP2016/078672 patent/WO2017057488A1/ja active Application Filing
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05242276A (ja) * | 1991-04-11 | 1993-09-21 | Wacom Co Ltd | ニューラルネットワーク |
JPH06243117A (ja) * | 1993-02-18 | 1994-09-02 | Fuji Xerox Co Ltd | ニューラルネットワークシステム |
JPH10253748A (ja) * | 1997-03-06 | 1998-09-25 | Mitsubishi Electric Corp | 目標の検出方法 |
Non-Patent Citations (1)
Title |
---|
See also references of EP3355233A4 * |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190117712A (ko) * | 2017-06-16 | 2019-10-16 | 구글 엘엘씨 | 3차원 적층을 통한 신경 네트워크 가속기 타일 아키텍처 |
JP2020521194A (ja) * | 2017-06-16 | 2020-07-16 | グーグル エルエルシー | 三次元スタッキングを有するニューラルネットワークアクセラレータタイルアーキテクチャ |
KR102385350B1 (ko) | 2017-06-16 | 2022-04-11 | 구글 엘엘씨 | 3차원 적층을 통한 신경 네트워크 가속기 타일 아키텍처 |
JP7058281B2 (ja) | 2017-06-16 | 2022-04-21 | グーグル エルエルシー | 三次元スタッキングを有するニューラルネットワークアクセラレータタイルアーキテクチャ |
WO2019168241A1 (ko) * | 2018-02-28 | 2019-09-06 | 부산대학교 산학협력단 | 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템과 그 동작 방법 및 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
CN108027870A (zh) | 2018-05-11 |
EP3355233B1 (en) | 2020-05-06 |
JP6410954B2 (ja) | 2018-10-24 |
US20180285724A1 (en) | 2018-10-04 |
EP3355233A4 (en) | 2018-08-08 |
JPWO2017057488A1 (ja) | 2018-05-24 |
EP3355233A1 (en) | 2018-08-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11948060B2 (en) | Neural network accelerator tile architecture with three-dimensional stacking | |
US11790219B2 (en) | Three dimensional circuit implementing machine trained network | |
JP6410954B2 (ja) | 半導体装置 | |
US20210216853A1 (en) | Yield improvements for three-dimensionally stacked neural network accelerators | |
JP6138032B2 (ja) | 集積回路及びそれを備える積層回路 | |
EP3339871B1 (en) | Inline wave majority gate device | |
KR20180127153A (ko) | 뉴런 회로와 시냅스 소자 어레이가 결합된 신경계 모방 집적회로 및 그 제조방법 | |
KR102255309B1 (ko) | 3차원 구조의 인공 뉴런 반도체 소자 및 이를 이용한 인공 뉴런 반도체 시스템 | |
Ehsan et al. | Design challenges and methodologies in 3D integration for neuromorphic computing systems | |
JP6449461B2 (ja) | 半導体スイッチ装置 | |
JP6449462B2 (ja) | 半導体装置 | |
KR20230126240A (ko) | 3차원 적층 신호 분배망 구조의 뉴로모픽 반도체 | |
CN113626372B (zh) | 一种存算一体的集成芯片 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 16851659 Country of ref document: EP Kind code of ref document: A1 |
|
ENP | Entry into the national phase |
Ref document number: 2017543507 Country of ref document: JP Kind code of ref document: A |
|
WWE | Wipo information: entry into national phase |
Ref document number: 15764005 Country of ref document: US |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
WWE | Wipo information: entry into national phase |
Ref document number: 2016851659 Country of ref document: EP |