CN101257007A - 具有时序结构的半导体装置 - Google Patents

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Abstract

本发明是关于一种方法与装置，用以分配时脉信号于整个集成电路中。本发明的实施例至少包括包含有时脉信号分配网路本身，或串联至时脉信号产生器的时脉信号分配网路的分配晶粒(Distribution Die)。此分配晶粒是通过介面技术(如微凸块(Microbumps))电性连接，以将时脉信号路由(Route)至位于一分开的功能性晶粒(Functional Die)上的功能性电路。或者，此分配晶粒可通过贯穿分配晶粒的介层窗(Vias)电性连接于多于一个晶粒，以将时脉信号路由至不同的晶粒。此分开的分配晶粒可减少接线间的耦合，并在信号通过分配网路时，帮助避免信号的歪斜失真。

Description

具有时序结构的半导体装置
技术领域
本发明涉及一种半导体装置的系统，特别是涉及一种用于分配时脉信号通过半导体装置的系统与方法。
背景技术
为了正确地操作集成电路，在集成电路内的一些元件必须要被同步化。一种同步化集成电路中的元件的常用方法，是使用路由(Route)至这些元件的时脉信号。此时脉信号是由时脉信号产生器所产生，再通过时脉信号分配网路分配至各种的元件。
实体的时脉信号分配网路是由形成于集成电路上，并交织于功能性区块与电力供应网路间的导线所组成。因此，时脉信号分配网路的实体的设计是非常取决于在晶粒上的布置与其他特征。
然而，此实体的分配网路具有一些严重的缺点。此第一个缺点为时序的歪斜，其是发生在当集成电路中的不同元件的时脉信号延迟不相等时，因而造成各种元件不同步。时序歪斜的造成可因为电磁传递延迟、分配网路的暂存区延迟、及与连接分布导线本身相关联的电阻-电容延迟。此问题会因置放导线在集成电路的其他功能性元件之间或附近的路由限制而更加恶化。
其他的问题是由于来自信号网路和或电力网路的耦合所造成的时脉信号的恶化。当时脉分配网路整合于电力网路之间，且甚至是在他们自己本身之中时，每条导线内的信号将与其他导线中的信号互相干扰，并造成时脉信号实质上的恶化。这种问题通常是借由增加耦合线间的距离来解决，但在单一且非常密集的集成电路中，因其带来禁止区域的代价，故此解决手段是不可行的。
其他牵涉到效率的简单议题。由于时脉与信号的布置，此时脉分配网路必须路由至环绕晶粒的其余部分的功能性元件与电力网路。因为分配网路鲜少会进行于时脉信号产生器与欲控制的元件间的直线上，故设计仅仅是无效率的。
因此，所需要的是，在改善时脉化集成电路中的晶粒面积利用率时，提供一种时脉分配网路，以改善时脉信号的纯度，与防止跨越晶粒的歪斜问题。
有鉴于上述现有的半导体装置存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的半导体装置，能够改进一般现有的半导体装置，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
借由本发明的较佳实施例的形成时脉信号分配网路于电性耦合至功能性晶粒的分开的分配晶粒上，一般可解决或防止以上所述的问题，并达成技术上的优点。
本发明的目的就是在于，提供一种用于分配时脉信号通过半导体装置的方法与系统，用以改善习知在实体上所使用时脉信号分配网路的缺点，此缺点是如时序的歪斜或与其他信号网路耦合所造成的时脉信号的恶化。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体装置，至少包括：一第一晶粒，至少包括至少一功能性电路，其中该第一晶粒具有复数个接触；以及一第一分配晶粒，电性耦合至该功能性电路，其中该第一分配晶粒具有一时脉信号分配网路形成于其中，该时脉信号分配网路将一第一时脉信号定路由至该些接触其中至少一者。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置，其中所述的第一分配晶粒更至少包括：一时脉信号产生器形成于其中，且电性连接至该时脉信号分配网路。
前述的半导体装置，其中所述的第一晶粒更至少包括：一时脉信号产生器，以产生一第二时脉信号，其中该第二时脉信号是电性耦合至该些接触其中至少一者，该第一时脉信号是至少部分地基于该第二时脉信号。
前述的半导体装置，其中所述的第一分配晶粒是借由复数个微凸块而电性连接至该第一晶粒。
前述的半导体装置，其中所述的第一晶粒与该第一分配晶粒是借由铜对铜的接合而电性连接在一起。
前述的半导体装置，更至少包括：至少一外加的晶粒，其中每一该至少一外加晶粒至少包括电性耦合至该时脉信号分配网路的该功能性电路。
前述的半导体装置，其中所述的更至少包括：至少一外加的分配晶粒，其中每一该至少一外加的分配晶粒具有形成于其中的一外加的时脉信号分配网路，该外加的时脉信号分配网路并电性连接至该第一晶粒。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体装置，至少包括：一第一晶粒，至少包括复数个第一集成电路接触，其中该些第一集成电路接触包含复数个第一时脉输入接触；一分配晶粒，至少包括一时脉信号分配网路，其中该时脉信号分配网路具有复数个第一时脉输出连接；以及至少一电性连接，分别位于该些第一时脉输入接触与该些第一时脉输出之间。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置，其中所述的至少一电性连接至少包括：复数个微凸块。
前述的半导体装置，其中所述的分配晶粒更至少包括：一时脉信号产生器形成于其中，且电性连接至该时脉信号分配网路。
前述的半导体装置，其中所述的第一晶粒更至少包括：一时脉信号产生器，以产生一第二时脉信号，其中该第二时脉信号是电性耦合至该些集成电路接触的至少一者，该第一时脉信号是至少部分地基于该第二时脉信号。
前述的半导体装置，更至少包括：复数个第二时脉输出连接，位于该分配晶粒上；一第二晶粒，至少包括复数个第二集成电路接触，其中该些第二集成电路接触包含复数个第二时脉输入接触；以及至少一电性连接，分别位于该些第二时脉输入接触与该些第二复数个时脉输出连接之间。
前述的半导体装置，其中所述的时脉分配的网路更至少包括：复数个缓冲区，沿着该时脉分配网路设置。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种半导体装置，至少包括：一第一晶粒，至少包括复数个第一集成电路接触，其中该些第一集成电路接触包含复数个第一时脉输入接触；一第二晶粒，至少包括复数个第二集成电路接触，其中该些第二集成电路接触包含复数个第二时脉输入接触；一分配晶粒，至少包括一时脉信号分配网路，其中该时脉信号分配网路至少包括一复数个第一时脉输出接触与复数个第二时脉输出接触；复数个第一电性连接，位于该些第一时脉输出接触与该些第一时脉输入接触之间；以及复数个第二电性连接，位于该些第二时脉输出接触与该些第二时脉输入触接之间。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为了达到上述目的，根据本发明的实施例，半导体装置至少包括具有形成于其中的功能性电路的第一功能性晶粒，以及具有形成于其中的时脉信号分配网路的分配晶粒。时脉信号分配网路的输出是连接至功能性电路。
根据本发明的又一实施例，半导体装置至少包括具有连接至时脉信号分配网路的时脉信号产生器的分配晶粒。此时脉信号分配网路的输出是连接至位于分开的功能性晶粒上的功能性电路。
根据本发明的又一实施例，用以分配时脉信号至多重功能性晶粒的系统至少包括分配晶粒，而此分配晶粒至少包括时脉分配网路，此时脉分配网路是连接到至少二个功能性晶粒。
根据本发明的又一实施例，提供一种用于在多重晶粒至单一功能性晶粒上的多重时脉分配网路的系统，此时脉分配网路是至少分配于二个时脉晶粒上。
借由上述技术方案，本发明半导体装置至少具有下列优点：
因此，应用本发明的实施例，可大幅地减少时脉分配网路、电力网路，与信号网路之间的耦合；可减少因必须将分配网路路由至环绕功能性电路与电力分配网路所造成的设计限制；可最小化整体的歪斜与产生适当的同步化。
综上所述，本发明具有上述诸多优点及实用价值，其不论在装置结构或功能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的半导体装置具有增进的突出功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
为了更完整的了解本发明与其优点，可参考于现所作连同所附图示的下列叙述，其中：
图1a至图1b是绘示根据本发明的实施例的系统层次的方块示意图。
图2是绘示根据本发明的实施例的时脉信号产生器的电路示意图。
图3是绘示根据本发明的实施例的锁相回路的方块示意图。
图4是绘示根据本发明的实施例的时脉分配网路的示意图。
图5是绘示根据本发明的实施例的分配晶粒接合至功能性晶粒的示意图。
图6a至图6c是绘示根据本发明的实施例的单一分配晶粒接合至第一功能性晶粒与第二功能性晶粒的不同配置的示意图。
图7a至图7b是绘示根据本发明的实施例的单一功能性晶粒接合至第一分配晶粒与第二分配晶粒的不同配置的示意图。
除非有其他指示，不同图示所对应的元件符号和标志通常是参照至对应的部分。图示仅是为了清楚说明实施例的相关方面，故不需按实际尺寸绘示。
101：分配晶粒            103：功能性晶粒
105：时脉信号分配网路    107：时脉信号产生器
109a：第a个功能性电路    109n：第n个功能性电路
201：石英晶体        203：第一节点
205：第二节点        207：电阻器
209：第一电容器      211：第二电容器
213：第一反相器      215：第二反相器
217：第三反相器
219：P通道金属氧化半导体晶体管的上拉电阻器
221：N通道金属氧化半导体晶体管的下拉电阻器
300：锁相回路        301：相位侦测器
303：充电泵          305：回路滤波器
307：电压控制振荡器  401：缓冲区
505：微凸块          507：接触垫
509：接触垫          601：功能性晶粒
603：介层窗          605：接触垫
607：接触垫          609：基材
611：接触垫          613：接触垫
615：接触垫          701：第二分配晶粒
703：接触垫          705：介层窗
707：接触垫
具体实施方式
在下文中详细讨论本发明的较佳实施例的制造与使用。然而，应理解的是，本发明提供许多可应用的发明概念，其可被实施于各种广泛的特定内容中。特定实施例的讨论只是举例说明制造与使用本发明的特定方式，并不用以限制本发明的范围。
本发明将针对特定实施例来描述，即时脉信号的产生与分配系统。然而，本发明也可应用于其他分配网路。
请参照图1a，其是绘示根据本发明实施例的系统层次的方块图。如图1a所示，其中有一功能性晶粒103，其包含具有时脉信号产生器107与其他功能性电路109a-109n的电路。功能性电路系统109a-109n可为例如：逻辑电路、记忆体电路、需要时脉信号的任何类型的电路、或类似电路。另外，功能性电路109a-109n的数目是取决于功能性晶粒103的设计，并不局限于图1a中所示的功能性电路109a-109n的数目。
在图1a所示的本发明的实施例中，应注意的是，功能性电路109a-109n可相互连接。包含有时脉信号分配网路105的实体方面的被动式分配晶粒101是电性耦合至功能性晶粒103。通常，被动式分配晶粒101路由于分配晶粒101之外所产生的信号(如：时脉信号)，且不产生时脉信号于分配晶粒101的本身上。至时脉信号分配网路105的输入是连接至时脉信号产生器107，而来自时脉信号分配网路105的输出是电性连接至位于功能性晶粒103上的各种功能性电路109a-109n。
图1b是绘示本发明的又一实施例，其中分配晶粒101为一种主动式分配晶粒。在此实施例，时脉信号产生器107并不位于功能性晶粒103上，而是位于分配晶粒101自己本身。因此，时脉信号是于分配晶粒101上产生，再输入至时脉信号分配网路105。时脉信号分配网路105的输出是电性连接至类似于本发明的第一实施例的各种功能性电路109a-109n。此可考虑到一个较无污染的整体信号，其是因为在时脉信号分配网路105(位于分配晶粒101上)与功能性晶粒103的电力和信号网路之间的耦合将减少。
应注意的是，图1a与图1b是绘示其中有单一时脉信号产生器107的实施例。然而，发明所属领域中具有通常知识者可知：多重时脉信号产生器107亦可位于分配晶粒101、功能性晶粒103、二者或完全分开的晶粒上。本发明的实施例可以这些配置的任何一者来应用。
图2是绘示可使用于本发明的实施例的时脉信号产生器107。在本实施例中，时脉信号产生器107至少包括石英晶体201，其是在施加电源时产生振荡信号。石英晶体201具有连接至第一节点203的第一端子，和连接至第二节点205的第二端子。第一节点203和第二节点205是电性连接至分别接地的第一电容器209和第二电容器211。第一节点203和第二节点205是通过电阻器207而彼此连接。
时脉信号产生器107额外地具有第一反相器213、第二反相器215、第三反相器217及第四反相器218。每一个反相器是由P通道金属氧化半导体(PMOS)的上拉(Pull-Up)晶体管219耦合串联至N通道金属氧化半导体(NMOS)的下拉(Pull-Down)晶体管221所组成。上拉晶体管219的源极是连接至电压供应端VCC，而上拉晶体管219的漏极是连接至拉下拉晶体管221的源极并连接至反相器的输出。
第一反相器213的栅极是连接至第一节点203，而第一反相器213的输出是连接至第二反相器215的栅极。第二反相器215的输出是连接至第三反相器217与第四反相器218二者的栅极。第三反相器217的输出是连接至第二节点205。然后，第四反相器218的输出为将产生外部时脉信号ECLK。
如上参照图1a与图1b所述，时脉信号产生器107可被制造在分配晶粒上以形成主动式的分配晶粒(如图1b)，或被制造在功能性晶粒上以形成被动式的功能性晶粒(如图1a)。然而，亦可被思量为本发明的一部分的是：时脉信号产生器107可不位于分配晶粒和功能性晶粒二者的上。在此例子中，时脉信号产生器107可位于完全分开的晶粒，或被整合于其他晶粒中，其可电性连接至分配晶粒101上的时脉信号分配网路105。
图3是绘示根据本发明的实施例的使用的锁相回路300的方块图。在一些情况下，特别是利用如图1b所示的被动式分配晶粒101的实施例，需要包括有第二时脉信号产生器(如：锁相回路300)，以限制从时脉信号产生器107至功能性电路109a-109n所在的晶粒上已经发生的歪斜。此锁相回路300可被形成于功能性晶粒103或分配晶粒101上。通常，锁相回路300会产生与外部时脉信号ECLK同步的新的内部时脉信号ICLK。
在一实施例中，锁相回路300更至少包括相位侦测器301、充电泵303、回路滤波器305、及电压控制振荡器(Voltage-Controlled Oscillator：VCO)307。此外部时脉信号ECLK进入锁相回路300，且被相位侦测器301比较至内部时脉信号ICLK，其中部分的内部时脉信号ICLK已从电压控制振荡器(VCO)307回授回来。相位侦测器301可基于外部时脉信号ECLK与内部时脉信号ICLK之间的差异，来产生一脉波至充电泵303，充电泵303再根据此脉波以输出一电流。在来自充电泵303的电流到达电压控制振荡器307之前，回路滤波器305使此电流衰减。
电压控制振荡器307从回路滤波器305获得此信号，并产生一内部时脉信号ICLK。此内部时脉信号ICLK的一部分再流回成至相位侦测器301的第二个输入，用以与外部时脉信号ECLK做比较，而剩余的信号则被送至时脉分配网路(如以下参照图4所述)。
如发明所属领域中具有通常知识者可知，如图3所示的锁相回路300仅是可被用于本发明的范围内的许多种第二时脉信号产生器其中的一者。以上所述仅是用以举例说明，且非要限制本发明至以上所述的实施例。其他时脉信号产生器，如具有脉波整形电路的锁相回路、多重相位时脉信号产生器、差动相位时脉信号产生器、或类似的时脉信号产生器，亦同样落入本发明的范围内。
图4是绘示典型的时脉分配网路105的前几个分支，时脉分配网路105可使用来将内部时脉信号ICLK从锁相回路300传送至功能晶粒的功能性电路109a-109n。在一实施例中，如图4所示的典型的分配网路105，至少包括“分支”状的相互连接的网路与排列为“树状”结构的缓冲区401。在此布局中，内部时脉信号ICLK是由来自锁相回路300的单一导线开始，再“分支”进入其他导线，再继续“分支”直到内部时脉信号ICLK几乎同时到达每一个功能性电路109a-109n。
然而，如发明所属领域中具有通常知识者可知，并非只有此“树状”结构可用于时脉分配网路105。其他的结构，如格状网路或树状与格状网路的组合亦可被使用，且欲被包含在本发明的范围内。以上所述仅是用以说明一实施例，并非要限制本发明至此实施例。
缓冲区401与相关联的电力网路(未绘示)可沿着分配网路105的导线设置，用以帮助传送内部时脉信号ICLK。在最简的形式中，在缓冲区401已在分配网路105的各种分支中分开后，缓冲区401是被当做放大器使用，借以放大内部时脉信号ICLK。在一实施例中，缓冲区401是由一或多个反相器所组成，当内部时脉信号ICLK通过分配网路105前进时，此反相器可放大内部时脉信号ICLK。然而，时脉分配网路亦可不需要缓冲区401，而是纯被动式的。
然而，缓冲区电路系统401可被各种方式修改，以助于同步化的问题。例如：缓冲区401可至少包括复数个比较器，此些比较器比较内部时脉信号ICLK至互补的内部时脉信号，以确定缓冲区401的输出是同步于分配网路105中的其他内部时脉信号ICLK。若有需要，为确保电路中的功能性电路109a-109n之间的同步，缓冲区401可被设计为故意延迟内部时脉信号ICLK。缓冲区设计的这些修改均欲被包括在本发明的范围内，而以上的叙述并非要限制本发明。
图5、图6和图7是绘示根据本发明的实施例的接合分配晶粒101至一或多个功能性晶粒的不同方法。然而，应注意的是，当图5、图6和图7提及一或多个分配晶粒101时，分配晶粒101可包含如图1a所示的被动式分配晶粒101，或如图1b所示的主动式分配晶粒101。
请先参照图5，分配晶粒101可通过微凸块技术而被接合至单一功能性晶粒103。例如：微凸块胶带(未绘示)设置有微凸块505，微凸块505是置放于一图案上，此图案是对应至分配晶粒101上的接触垫507所形成的第一图案，与功能性晶粒103上的接触垫509所形成的第二图案。此微凸块胶带是被置放于分配晶粒101上，其中分配晶粒101与此微凸胶带之间有一隔离层(未绘示)，而此隔离层是被图案化，以容许贯穿此隔离层的电性连接。然后，置放具有微凸块505的分配晶粒101于功能性晶粒103上，并使微凸块505对准功能性晶粒103上的接触垫509的第二图案，以形成电性连接。
然而，发明所属领域中具有通常知识者可知，任何适当的接合技术可用于分配晶粒101至功能性晶粒103的接合，且以上所述仅是用以举例说明，并非要限制本发明。例如：另一种如铜对铜的接合技术可以利用于分配晶粒101与功能性晶粒103的接合。在此技术中，于分配晶粒101上的铜接触是分别对准于功能性晶粒103上的铜接触。这些铜接触可通过镶嵌制程(Damascene Process)而形成，且也可用其他如锡或金的金属来覆盖(虽然此覆盖不是必要的)。分配晶粒101与功能性晶粒103正确的对准之后，于压力下置放铜接触，再进行回火而使铜接触接合在一起，以同时地接合此二片晶圆。
图6a至图6c是绘示本发明实施例，其中单一分配晶粒101是电性连接至多重堆迭晶粒上。在每一个实施例中，时脉分配网路105(如图4)可分隔在例如分配晶粒101上，而内部时脉信号ICLK(如图3)是分配至复数个功能性晶粒，如第一功能性晶粒103与第二功能性晶粒601。
图6a是绘示一实施例，其中内部时脉信号ICLK可分配至垂直堆迭的多重功能性晶粒。在本实施例中，分配晶粒101是电性连接至功能性晶粒103，其是通过如上参照图5所述的微凸块505的介面。此外，内部时脉信号ICLK也可分配至第二功能性晶粒601，例如通过使用贯穿硅介层窗603(TSV)。
借由TSV技术，内部时脉信号ICLK是从分配晶粒101路由以通过接触垫507的第一图案、微凸块505，及接触垫509的第二图案。然而，一或多个接触垫509的第二图案是连接至介层窗603，其是从第一功能性晶粒103的另一侧上的接触垫509第二图案，而延伸穿过第一功能性晶粒103至接触垫605的第三图案。接触垫605的第三图案是通过任何适当型式的连接器，而连接至第二功能性晶粒601上的接触垫607的第四图案，如上参照第5图所述的微凸块505。
然而，时脉信号至第二功能性晶粒601的分配并非局限于TSV技术。以上所述仅是用以举例说明，并未受限于任何方式。任何合适的连接多重晶粒的连接技术均欲被包含在本发明的范围内。
此外，发明所属领域中具有通常知识者可知，在此举例说明接合的型式只是用以例示说明；且任何适当的接合技术均可被用来依附和电性耦合分配晶粒至一或多个功能性晶粒。例如：任何适当型式的电性连接(如：晶粒对晶粒的硅介层窗)亦被包含在本发明的范围内。
图6b是绘示连接单一分配晶粒101至第一功能性晶粒103与第二功能性晶粒601的其他配置。在本配置中，第一功能性晶粒103与第二功能性晶粒601是彼此相邻着。分配晶粒101是重迭于第一功能性晶粒103和第二功能性晶粒601二者的至少一部分。分配晶粒101具有接触垫507的第一图案，接触垫509的第二图案可连接至位于第一功能性晶粒103上，且也可连接至位于第二功能性晶粒601上的接触垫607的第四图案。此可容许内部时脉分配信号ICLK分配至第一功能性晶粒103和第二功能性晶粒601。
图6c是绘示用以连接单一分配晶粒101至第一功能性晶粒103与第二功能性晶粒601的其他配置。在本配置中，分配晶粒101、第一功能性晶粒103，与第二功能性晶粒601均位于并连接至单一基材609上，此基材609将内部时脉信号ICLK从分配晶粒101路由至第一功能性晶粒103与第二功能性晶粒601。分配晶粒可通过如上参照图6a所述的微凸块技术，而连接至基材609，其是使用微凸块505将分配晶粒101上的接触垫507的第一图案连接至基材609上的接触垫611的第五图案。基材609内的金属导线传送内部时脉信号ICLK至第一功能性晶粒103(借由通过如微凸块505的连接技术将接触垫613的第六图案连接至接触垫509的第二图案)，且传送至第二功能性晶粒601(将通过如微凸块505的连接技术，将接触垫615的第七图案连接至接触垫607的第四图案)。
图7a至图7b是绘示本发明实施例，其中单一功能性晶粒103可连接至第一分配晶粒101和第二分配晶粒701。图7a是绘示单一功能性晶粒103是连接至第二分配晶粒701的实施例，其是通过如微凸块505的适当技术将接触垫509的第二图案连接至第二分配晶粒701上的接触垫703的第八图案。通过TSV技术将第一分配晶粒101穿过第二分配晶粒701而连接至功能性晶粒103，如上与图6a相关的叙述所示。在本实施例中，可将内部时脉信号ICLK由第一分配晶粒101、接触垫507的第一图案和微凸块505，而路由至第二分配晶粒701中的接触垫707的第九图案。然后，将内部时脉信号ICLK经由一或多个介层窗705而路由至第二分配晶粒701上的接触垫703的第八图案，再经由微凸块505而至第一功能性晶粒103上的接触垫509的第二图案。
图7b是绘示本发明又一实施例，其中第一分配晶粒101与第二分配晶粒701是连接至单一功能性晶粒103。在本实施例中，第一分配晶粒101与第二分配晶粒701是边对边(Side-By-Side)地被置放。第一分配晶粒101可通过如微凸块505的接合技术连接至功能性晶粒103，微凸块505是将功能性晶粒103上的接触垫507的第一图案连接至功能性晶粒103上的接触垫509的第二图案。又第二分配晶粒701可通过如微凸块505的接合技术连接至功能性晶粒103，微凸块505将接触垫703的第八图案连接至功能性晶粒103上的接触垫509的第二图案。
发明所属领域中具有通常知识者可知，针对图5至图7所提出的上述实施例仅是用为本发明实施例的说明，并非要限制本发明于以上所述的配置或大小。本发明欲包含变化尺寸的晶粒与用以连接分配晶粒与功能性晶粒的所有配置，其包括以多重分配晶粒连接至多重功能性晶粒。这些连接是欲借由任何适当的连接技术与任何适当的结构来制作。
借由设计与形成时脉分配网路105于分开的分配晶粒101上，可大幅地减少时脉分配网路105、电力网路，与信号网路之间的耦合。另外，借由置放时脉分配网路105于分配网路晶粒101上，可减少因必须将分配网路105路由至环绕功能性电路109a-109n与电力分配网路(未绘示)所造成的设计限制。因此，可简易并有目的地歪斜分配导线或“分支”，以最小化整体的歪斜与产生适当的同步化。
本发明实施例的有利的特征可包括一种分配时脉信号的方法，此方法至少包括以时脉信号产生器产生时脉信号；将时脉信号路由至位于分配晶粒上的时脉分配网路的输入。此时脉信号被从时脉分配网路路由至位于第一功能性晶粒上之一或多个功能性电路的第一组，此第一功能性晶粒是不同于分配晶粒。
这种方法更包含以时脉信号产生器位于分配晶粒的方式，与以时脉信号产生器位于第一功能性晶粒的方式。此时脉信号是被从时脉分配网路通过微凸块路由至第一组的功能性电路。
这种方法还包含时脉信号从时脉分配网路路由至位于第二功能性晶粒上的第二组功能性电路；及以时脉信号被从时脉分配网路路由至使用贯穿硅介层窗的第二组功能性电路的方式。此方法更至少包括时脉信号穿越复数个缓冲区且电性耦合路由至时脉分配网路。
本发明实施例的另一有利的特征可包含一种用以分配时脉信号的方法，此方法至少包括供给时脉信号至位于分配晶粒上的时脉分配网路的输入。此时脉分配网路至少包括一输入与一或多个第一组的输出，且时脉信号从一或多个输出的第一组路由至位于第一功能性晶粒上的分别的复数个第一功能性电路，此第一功能性晶粒是不同于分配晶粒。时脉信号产生器是位于分配晶粒上，且以时脉信号产生器是位于第一功能性晶粒上的方式。此时脉信号是被从一或多个输出的第一组的通过微凸块路由至复数个第一功能性电路。
此种方法更至少包括时脉信号从一或多个输出的时脉分配网路的第二组路由至位于第二功能性晶粒上的分别的复数个第二功能性电路，此第二功能性晶粒是不同于分配晶粒与第一功能性晶粒。使用贯穿硅介层窗，时脉信号是被从一或多个输出的第二组路由至分别的复数个第二功能性电路。此时脉分配网路的方法更至少包括复数个缓冲区。
本发明实施例的另一特征，可包含供给时脉信号的方法，此方法至少包括具有第一时脉信号产生器用以产生第一时脉信号，与第一时脉信号路由至位于第一分配晶粒上的第一分配网路。第一分配网路至少包括第一输入、第一输出，与具有第二时脉信号产生器以产生第二时脉信号。然后，第二时脉信号是被路由至位在第二分配晶粒上的第二分配网路，此第二分配网路至少包括第二输入、第二输出，与第一时脉信号从第一输出路由至位在第一功能性晶粒上的第一功能性电路，此第一功能性晶粒是与分配晶粒不同；且第二时脉信号从第二输出路由至位在第二功能性晶粒上的第二功能性电路，此第二功能性晶粒是与分配晶粒与第一功能性晶粒不同。
此方法更至少包括第一时脉信号从第一分配晶粒路由至位于一或多个的附加功能性晶粒上的第三功能性电路，此一或多个附加功能性晶粒是不同于第一功能性晶粒或第二功能性晶粒。此时脉信号产生器是位于分配晶粒与第一功能性晶粒上。通过微凸块，时脉信号是被从一或多个输出的第一组路由至分别的一或多个功能性电路的第一组；且以使用贯穿硅介层窗，时脉信号是被从一或多个输出的第二组路由至分别的复数个第二功能性电路。
虽然已经详细的叙述本发明与其优点，应可理解的是，可在此不脱离本发明的精神且可落在所附申请专利范围的界定的范围内，作各种的润饰、替换，与结构更动。例如：有多重介面的技术，其可被使用至形成于分配晶粒101与功能性晶粒103之间的介面。根据本发明，可利用如叙述于此对应的实施例，达到本质上相同结果的任何的这些介面。
此外，本应用的范围并不意图限定至叙述于专利说明书中的特定实施例的制程、机器、制造、组合方法、装置，方法与步骤。当发明所属领域中具有通常知识者可知，自本发明所揭露的制程、机器、制造、组合方法、装置、方法，或步骤，目前存在的或未来要发展的，其是根据本发明，可利用如叙述于此对应的实施例，执行本质上相同功能或达到本质上相同结果。因此，附加的专利请求范围是意图包含在他们的范围内，如制程、机器、制造、组合方法、装置、方法，或步骤。

Claims (14)

1. 一种半导体装置，其特征在于至少包括：
一第一晶粒，至少包括至少一功能性电路，其中该第一晶粒具有复数个接触；以及
一第一分配晶粒，电性耦合至该功能性电路，其中该第一分配晶粒具有一时脉信号分配网路形成于其中，该时脉信号分配网路将一第一时脉信号定路由至该些接触其中至少一者。
2. 根据权利要求1所述的半导体装置，其特征在于所述的第一分配晶粒更至少包括：
一时脉信号产生器形成于其中，且电性连接至该时脉信号分配网路。
3. 根据权利要求1所述的半导体装置，其特征在于所述的第一晶粒更至少包括：
一时脉信号产生器，以产生一第二时脉信号，其中该第二时脉信号是电性耦合至该些接触其中至少一者，该第一时脉信号是至少部分地基于该第二时脉信号。
4. 根据权利要求1所述的半导体装置，其特征在于所述的第一分配晶粒是借由复数个微凸块而电性连接至该第一晶粒。
5. 根据权利要求1所述的半导体装置，其特征在于所述的第一晶粒与该第一分配晶粒是借由铜对铜的接合而电性连接在一起。
6. 根据权利要求1所述的半导体装置，其特征在于更至少包括：
至少一外加的晶粒，其中每一该至少一外加晶粒至少包括电性耦合至该时脉信号分配网路的该功能性电路。
7. 根据权利要求1所述的半导体装置，其特征在于更至少包括：
至少一外加的分配晶粒，其中每一该至少一外加的分配晶粒具有形成于其中的一外加的时脉信号分配网路，该外加的时脉信号分配网路并电性连接至该第一晶粒。
8. 一种半导体装置，其特征在于至少包括：
一第一晶粒，至少包括复数个第一集成电路接触，其中该些第一集成电路接触包含复数个第一时脉输入接触；
一分配晶粒，至少包括一时脉信号分配网路，其中该时脉信号分配网路具有复数个第一时脉输出连接；以及
至少一电性连接，分别位于该些第一时脉输入接触与该些第一时脉输出之间。
9. 根据权利要求8所述的半导体装置，其特征在于所述的至少一电性连接至少包括：
复数个微凸块。
10. 根据权利要求8所述的半导体装置，其特征在于所述的分配晶粒更至少包括：
一时脉信号产生器形成于其中，且电性连接至该时脉信号分配网路。
11. 根据权利要求8所述的半导体装置，其特征在于所述的第一晶粒更至少包括：
一时脉信号产生器，以产生一第二时脉信号，其中该第二时脉信号是电性耦合至该些集成电路接触的至少一者，该第一时脉信号是至少部分地基于该第二时脉信号。
12. 根据权利要求8所述的半导体装置，其特征在于更至少包括：
复数个第二时脉输出连接，位于该分配晶粒上；
一第二晶粒，至少包括复数个第二集成电路接触，其中该些第二集成电路接触包含复数个第二时脉输入接触；以及
至少一电性连接，分别位于该些第二时脉输入接触与该些第二复数个时脉输出连接之间。
13. 根据权利要求8所述的半导体装置，其特征在于所述的时脉分配的网路更至少包括：
复数个缓冲区，沿着该时脉分配网路设置。
14. 一种半导体装置，其特征在于至少包括：
一第一晶粒，至少包括复数个第一集成电路接触，其中该些第一集成电路接触包含复数个第一时脉输入接触；
一第二晶粒，至少包括复数个第二集成电路接触，其中该些第二集成电路接触包含复数个第二时脉输入接触；
一分配晶粒，至少包括一时脉信号分配网路，其中该时脉信号分配网路至少包括一复数个第一时脉输出接触与复数个第二时脉输出接触；
复数个第一电性连接，位于该些第一时脉输出接触与该些第一时脉输入接触之间；以及
复数个第二电性连接，位于该些第二时脉输出接触与该些第二时脉输入触接之间。
CN2007101376248A 2007-02-27 2007-07-27 具有时序结构的半导体装置 Active CN101257007B (zh)

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