JPS5814549A - 大規模半導体集積回路装置 - Google Patents
大規模半導体集積回路装置Info
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- JPS5814549A JPS5814549A JP11263881A JP11263881A JPS5814549A JP S5814549 A JPS5814549 A JP S5814549A JP 11263881 A JP11263881 A JP 11263881A JP 11263881 A JP11263881 A JP 11263881A JP S5814549 A JPS5814549 A JP S5814549A
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- circuit
- wiring
- semiconductor logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路構成用基板を用いて多数の半
導体論理回路が構成され、それ等多数の半導体論理回路
中の所要の−の半導体論理回路が他の所要の半導体論理
（ハ）路に結線されてなる構成を有する大規模半導体集
積回路装置に関する。
導体論理回路が構成され、それ等多数の半導体論理回路
中の所要の−の半導体論理回路が他の所要の半導体論理
（ハ）路に結線されてなる構成を有する大規模半導体集
積回路装置に関する。
斯種大規模牛導体集積回路装置として従来、半導体集積
回路構成用基板を用いて多数の半導体論理回路Ａ、 、
Ａ２． Ａ、 ・・・・・・を夫々構成してなる多
数の半導体論理回路構成領域Ｍ、 、 Ｍ２゜Ｍ５
・−・・・が形成され、又それ等多数の＃ＰＳ体論理回
路Ａ、 、Ａ２．Ａ、 −、・・・・中の所要の−の
牛導体論理回路を一般にＡ１、その半導体論理回路Ａ、
の信号入出力端に結線せられるべき信号、入出力端を有
する多数の半導体論理回路Ａ、 、 Ａ２゜Ａ、・・・
・・・中の他の所要の半導体論理回路を一般にハ とす
るとき、多数の半導体論理回路構成領域Ｍ、 、 Ｍ２
． Ｍ、 、、、 、、、を形成せる半導体集積回路
構成用基板を用いて半導体論理回路人、及びＡＱ の信
号入出力端間を結線せるゲート回路構成の結線用回路Ｃ
１Ｑを構成してなる結線回路構成領域ＤＰＱが形成され
てなる構成を有するものが提案されている。
回路構成用基板を用いて多数の半導体論理回路Ａ、 、
Ａ２． Ａ、 ・・・・・・を夫々構成してなる多
数の半導体論理回路構成領域Ｍ、 、 Ｍ２゜Ｍ５
・−・・・が形成され、又それ等多数の＃ＰＳ体論理回
路Ａ、 、Ａ２．Ａ、 −、・・・・中の所要の−の
牛導体論理回路を一般にＡ１、その半導体論理回路Ａ、
の信号入出力端に結線せられるべき信号、入出力端を有
する多数の半導体論理回路Ａ、 、 Ａ２゜Ａ、・・・
・・・中の他の所要の半導体論理回路を一般にハ とす
るとき、多数の半導体論理回路構成領域Ｍ、 、 Ｍ２
． Ｍ、 、、、 、、、を形成せる半導体集積回路
構成用基板を用いて半導体論理回路人、及びＡＱ の信
号入出力端間を結線せるゲート回路構成の結線用回路Ｃ
１Ｑを構成してなる結線回路構成領域ＤＰＱが形成され
てなる構成を有するものが提案されている。
斯る大規模半導体集積回路装置の構成によれば、多数の
半導体領域回路構成領域Ｍ１． Ｍ２゜Ｍｓ ・・・
、・・・中に、半導体論理回路Ａ、 と同じ構成の半
導体論理回路（これを一般に予備の半導体論理回路Ａ６
とする）を構成せる半導体論理回路構成領域（これ
を一般に予備の牛導体論理回路構成領域岑 とする）の
１つ又は複数と、半導体論理回路〜 と同じ構成の半導
体論理回路（これを一般番こ予備の半導体論理回路べと
する）を構成せる半導体論理回路構成領域（これを一般
に予備の牛導体論Ｓ回路構成領域鳩 とする）の１つ又
は複数とを予め含ませ置き、又多数の半導体論理回路構
成領域Ｍ、 、 Ｍ２． Ｍ。
半導体領域回路構成領域Ｍ１． Ｍ２゜Ｍｓ ・・・
、・・・中に、半導体論理回路Ａ、 と同じ構成の半
導体論理回路（これを一般に予備の半導体論理回路Ａ６
とする）を構成せる半導体論理回路構成領域（これ
を一般に予備の牛導体論理回路構成領域岑 とする）の
１つ又は複数と、半導体論理回路〜 と同じ構成の半導
体論理回路（これを一般番こ予備の半導体論理回路べと
する）を構成せる半導体論理回路構成領域（これを一般
に予備の牛導体論Ｓ回路構成領域鳩 とする）の１つ又
は複数とを予め含ませ置き、又多数の半導体論理回路構
成領域Ｍ、 、 Ｍ２． Ｍ。
・・・・・・を形成せる半導体集積回路構成用基板を用
いて半導体論理回路Ａ、及び〜の信号入出力端間を結線
する為の結線用回路０ＰＱｌ を構成してなる結線回
路構成領域ＤＰＱ／と、半導体論理回路Ａ多及びＡ、の
信号入出力端間を結線する為の結線用回路ＣＰ（を構成
してなる結線回路構成領域り践と、半導体論理回路４及
びＡ６の信号入出力端間を結線用回路ＣＰ（Ｉを構成し
てなる結線回路構成領域り、（、、ｔとを予め形成し置
けば、半導体論理回路Ａ、及びＡＱの何れか一方又は双
方が不良として得られていれば、上述せる結紐用回路Ｏ
ＰＱを制御してその結線用回路ＯＰＱにょる半導体論理
回路Ａ、及びＡ９間の結線を断とし、そして半導体論理
回ｊ３Ａ、が正常であるも半導体論理回路へか不良であ
る場合は、結線用回路ＯＰＱ／を制御してその結線用回
路ＯＰＱ／により半導体論理回路ＡＰ及びｈ６間の結線
をなさしめ、又半導体論理回路ＡＱ が正常であるも半
導体論理回路Ａ、 が不良である場合は、結線用回路Ｃ
Ｐ（を制御してその結線用回路ＣＰ（により牛導体論理
回ｗｓ ｈＱ及びＡＱ間の結線をなさしめ、更に半導体
論理回路Ａ、及びハの双方が不良である場合は、結線用
回路ＯＰζＩを制御してその結線用回路０践Ｉにより半
導体論理回路４及び〜の結線をなさしめることが出来る
ものである。
いて半導体論理回路Ａ、及び〜の信号入出力端間を結線
する為の結線用回路０ＰＱｌ を構成してなる結線回
路構成領域ＤＰＱ／と、半導体論理回路Ａ多及びＡ、の
信号入出力端間を結線する為の結線用回路ＣＰ（を構成
してなる結線回路構成領域り践と、半導体論理回路４及
びＡ６の信号入出力端間を結線用回路ＣＰ（Ｉを構成し
てなる結線回路構成領域り、（、、ｔとを予め形成し置
けば、半導体論理回路Ａ、及びＡＱの何れか一方又は双
方が不良として得られていれば、上述せる結紐用回路Ｏ
ＰＱを制御してその結線用回路ＯＰＱにょる半導体論理
回路Ａ、及びＡ９間の結線を断とし、そして半導体論理
回ｊ３Ａ、が正常であるも半導体論理回路へか不良であ
る場合は、結線用回路ＯＰＱ／を制御してその結線用回
路ＯＰＱ／により半導体論理回路ＡＰ及びｈ６間の結線
をなさしめ、又半導体論理回路ＡＱ が正常であるも半
導体論理回路Ａ、 が不良である場合は、結線用回路Ｃ
Ｐ（を制御してその結線用回路ＣＰ（により牛導体論理
回ｗｓ ｈＱ及びＡＱ間の結線をなさしめ、更に半導体
論理回路Ａ、及びハの双方が不良である場合は、結線用
回路ＯＰζＩを制御してその結線用回路０践Ｉにより半
導体論理回路４及び〜の結線をなさしめることが出来る
ものである。
従って上述せる従来の大規模半導体集積回路装置の構成
の場合、・半導体論理回路ＡＰ及びＡｑの何れか一方又
は双方が不良として得られてもこれを補償することが出
来、依って斯種大規模半導体集積回路装置を歩留り良く
提供することが出来るという特徴を有するものである。
の場合、・半導体論理回路ＡＰ及びＡｑの何れか一方又
は双方が不良として得られてもこれを補償することが出
来、依って斯種大規模半導体集積回路装置を歩留り良く
提供することが出来るという特徴を有するものである。
然し乍ら上述せる従来の大規模半導体集積回路装置の場
合、半導体集積回路構成用基板を用いて結線回路構成領
域ＤＰＱ 、 ＤｐＱｔ 、 Ｄｐ（ａ及びＤＰにｓ／
を形成するを要し、この為この分牛導体集積回路構成用
基叡の面積が大となると共に、全体の装置が複数となる
という欠点を有していた。
合、半導体集積回路構成用基板を用いて結線回路構成領
域ＤＰＱ 、 ＤｐＱｔ 、 Ｄｐ（ａ及びＤＰにｓ／
を形成するを要し、この為この分牛導体集積回路構成用
基叡の面積が大となると共に、全体の装置が複数となる
という欠点を有していた。
又結線用回路ＯＰＱ 、 ％ｑｐ 、 ０．（、、及び
Ｃ均Ｉにより各別に半導体論理回路〜及び〜関、ＡＰ
及び〜間、ＡＰ／及び〜間、及び４及び〜関の結線がな
された場合、それ等半導体論理回路間の信号に結線用回
路憂こ於て遅延を生じ、この為全体の装置の動作を高速
化するに一定の限度を有するという欠点を有していた。
Ｃ均Ｉにより各別に半導体論理回路〜及び〜関、ＡＰ
及び〜間、ＡＰ／及び〜間、及び４及び〜関の結線がな
された場合、それ等半導体論理回路間の信号に結線用回
路憂こ於て遅延を生じ、この為全体の装置の動作を高速
化するに一定の限度を有するという欠点を有していた。
更に結線用回路ＯｙＱ、 ０．Ｑ／ 、 ＯｐＱ及び０
ｐ（ａｔ自体不良として得られる慣れを有し、この為半
導体論理回路ＡＰ及びＡＱ間を結線せる機能及びそれを
補償せる機能が得られなく慣れを有するという欠点を有
していた。
ｐ（ａｔ自体不良として得られる慣れを有し、この為半
導体論理回路ＡＰ及びＡＱ間を結線せる機能及びそれを
補償せる機能が得られなく慣れを有するという欠点を有
していた。
依って本発明は上述せる欠点のない新規な勘種大規模牛
導体集積回路装置を提案せんとするもので、以下詳述す
る所より明らかとなるであろう。
導体集積回路装置を提案せんとするもので、以下詳述す
る所より明らかとなるであろう。
第１図は本発明による大規模半導体集積回路装置の一例
を示し、記号Ｕを以って１的に示されている非結線大規
模牛導体集積回路装置を有する。
を示し、記号Ｕを以って１的に示されている非結線大規
模牛導体集積回路装置を有する。
この非結線大規模半導体集積回路装置Ｕは一般的に記号
■で示されているそれ自体は公知の半導体集積回路構成
用基板を有する。
■で示されているそれ自体は公知の半導体集積回路構成
用基板を有する。
而してその半導体集積回路構成用基板Ｈを用いて多数の
半導体論理回路Ａ、 、 Ａ２． Ａ、 ・・・・・
・を夫々構成してなる多数の半導体論理回路構成領域Ｍ
、 、 Ｍ、 、 Ｍ、 ・・・・・・がそれ自体は
公知の種々の方法によって形成されている。
半導体論理回路Ａ、 、 Ａ２． Ａ、 ・・・・・
・を夫々構成してなる多数の半導体論理回路構成領域Ｍ
、 、 Ｍ、 、 Ｍ、 ・・・・・・がそれ自体は
公知の種々の方法によって形成されている。
又半導体集積回路構成用基板Ｈ上に、半導体論理回路構
成領域Ｍ、 、 Ｍ２． Ｍ、 ・・・・・・に夫々
構成せる半導体論理回路Ａ、 、 Ａ２． Ａ、 ・
・・・・・の信号入出力端に夫々接続せる信号入出力端
子列Ｔ、、Ｔ、、Ｔ、 ・・・・・・が、半導体論理
回路構成領域’１１ Ｍ２ ＃ Ｍｉｓ ・・・・・
・の近傍に於て夫々形成されている。
成領域Ｍ、 、 Ｍ２． Ｍ、 ・・・・・・に夫々
構成せる半導体論理回路Ａ、 、 Ａ２． Ａ、 ・
・・・・・の信号入出力端に夫々接続せる信号入出力端
子列Ｔ、、Ｔ、、Ｔ、 ・・・・・・が、半導体論理
回路構成領域’１１ Ｍ２ ＃ Ｍｉｓ ・・・・・
・の近傍に於て夫々形成されている。
更に半導体集積回路構成用基板Ｈ上に一般的に記号にで
示されている配線回路が形成されている。この場合配線
回＃６には、信号入出力端子列Ｔ、 、 Ｔ２． Ｔ、
・・・・・・に夫々結線せられるべき配線端子列Ｂ
、 、Ｂ２．Ｂ、 −・・・・・を信号入出力端子列
Ｔ１ ＃ Ｔ２ ＃ Ｔｌ ””・・・の近傍に於て
形成しており、而して前述せる如く多数の半導体論理回
路Ａ、 、 Ａ２． Ａ５ ・・・・・・中の所要の
−の半導体論理回路を一般にＡＰｌその半導体論理回路
Ａ。
示されている配線回路が形成されている。この場合配線
回＃６には、信号入出力端子列Ｔ、 、 Ｔ２． Ｔ、
・・・・・・に夫々結線せられるべき配線端子列Ｂ
、 、Ｂ２．Ｂ、 −・・・・・を信号入出力端子列
Ｔ１ ＃ Ｔ２ ＃ Ｔｌ ””・・・の近傍に於て
形成しており、而して前述せる如く多数の半導体論理回
路Ａ、 、 Ａ２． Ａ５ ・・・・・・中の所要の
−の半導体論理回路を一般にＡＰｌその半導体論理回路
Ａ。
の信号入出力端子列をＴＰ １信号入出力端子列ＴＰ
中の所要の信号入出力端子に接続せられるべき信号入出
力端を有する多数の半導体論理回路Ａ、 、 Ａ、 、
Ａ、 ・・・・・・中の他の所要の半導体論理回路
を一般に〜、その半導体論理回路への信号入出力端子列
をＴＱ１配線端子列Ｂ、。
中の所要の信号入出力端子に接続せられるべき信号入出
力端を有する多数の半導体論理回路Ａ、 、 Ａ、 、
Ａ、 ・・・・・・中の他の所要の半導体論理回路
を一般に〜、その半導体論理回路への信号入出力端子列
をＴＱ１配線端子列Ｂ、。
Ｂ２． Ｂ、−・・・・・中の信号入出力端子列Ｔ、及
びＴＱに対応せる配線端子列を夫Ｊｌｌ Ｂ、及びＢＱ
とするとき、半導体論理回路Ａ、の所要の信号入出力端
と半導体論理回路ＡＱの所要の信号入出力端とか、信号
入出力端子列Ｔ、 及び配線端子列Ｂ。
びＴＱに対応せる配線端子列を夫Ｊｌｌ Ｂ、及びＢＱ
とするとき、半導体論理回路Ａ、の所要の信号入出力端
と半導体論理回路ＡＱの所要の信号入出力端とか、信号
入出力端子列Ｔ、 及び配線端子列Ｂ。
の組、及び信号入出力端子列ＴＱ 及び配線端子列ＢＱ
の組を介して結線される様になされてい □る
。
の組を介して結線される様になされてい □る
。
而して半導体論理回路ＡＰ の所要の信号入出力端と
半導体論理回路〜の所要の信号入出力、端とが、配線回
路Ｋを用い、信号入出力端子列Ｔ、 及び１線端子列Ｂ
、 の組、及び信号入出力端子列ＴＱ及び配線端子列Ｂ
Ｑの組を介して結線されるべく、信号入出力端子列’ｒ
、 、 Ｔ２． Ｔ。
半導体論理回路〜の所要の信号入出力、端とが、配線回
路Ｋを用い、信号入出力端子列Ｔ、 及び１線端子列Ｂ
、 の組、及び信号入出力端子列ＴＱ及び配線端子列Ｂ
Ｑの組を介して結線されるべく、信号入出力端子列’ｒ
、 、 Ｔ２． Ｔ。
・・・・・・中の所要の信号入出力端子列を一般にＴｌ
。
。
配線端子列Ｂ、 、 Ｂ２． Ｂ、 ・・・・・・中
の信号入出力端子列Ｔ、 ［接続せられるべき配線端
子列を一般にＢＩ とするとき、信号入出力端子列Ｔ
、 及び配線端子列Ｂｉ が、非結線大規模半導体
集積回路装置Ｕとは別に得られた、記号Ｆ、 を以っ
て一般に示されている端子列間連結手段１こよって連結
されている。
の信号入出力端子列Ｔ、 ［接続せられるべき配線端
子列を一般にＢＩ とするとき、信号入出力端子列Ｔ
、 及び配線端子列Ｂｉ が、非結線大規模半導体
集積回路装置Ｕとは別に得られた、記号Ｆ、 を以っ
て一般に示されている端子列間連結手段１こよって連結
されている。
この場合端子列間連結手段Ｆ１ を、第２図に示す如
き、絶縁性フィルム２１上に、信号入出力端子列Ｔ、
及び配線端子列Ｂｉ に対応せる導電性金属線列Ｗ
ｉ を、両端を絶縁性フィルム２１の両側縁より突出
せしめた関係で配してなる構成を有するものとし、而し
てその導電性金［６１列Ｗ１ の両端を熱圧着ボンデ
ング法、リフローソルダリング法、ウエルデング法等に
よって信号入出力端子列Ｔ、 及び配線端子列Ｂ、
に連結せしめることにより、信号入出力端子列Ｔ。
き、絶縁性フィルム２１上に、信号入出力端子列Ｔ、
及び配線端子列Ｂｉ に対応せる導電性金属線列Ｗ
ｉ を、両端を絶縁性フィルム２１の両側縁より突出
せしめた関係で配してなる構成を有するものとし、而し
てその導電性金［６１列Ｗ１ の両端を熱圧着ボンデ
ング法、リフローソルダリング法、ウエルデング法等に
よって信号入出力端子列Ｔ、 及び配線端子列Ｂ、
に連結せしめることにより、信号入出力端子列Ｔ。
及び配線端子列Ｂ１ を連結する様になすことも出来
る。又端子列間連結手段Ｆ、 を、第６図に示す如き
、絶縁性ゴムシートの如き可撓性を有する絶縁性シート
２２上に、信号入出力端子列Ｔ、 及び配線端子列Ｂ
、 に対応せる導電性ゴム層列の如き可撓性を有する
導電性階列ｗＨを配列してなる構成を有するものとし、
而してその導電性階列Ｗｉ の両端を信号入出力端子
列Ｔｉ 及び配線端子列Ｂ、 に圧着せしめること
により、信号入出力端子列Ｔ、及び配線端子列Ｂｉ
を連結する様になすことも出来る。更に端子列関連結手
段Ｆ１ を、第４図に示す如き、シリコン、セラミッ
ク等の絶縁基板２３上に、両端に半田２４及び２５を乗
せてなる信号入出力端子列Ｔ。
る。又端子列間連結手段Ｆ、 を、第６図に示す如き
、絶縁性ゴムシートの如き可撓性を有する絶縁性シート
２２上に、信号入出力端子列Ｔ、 及び配線端子列Ｂ
、 に対応せる導電性ゴム層列の如き可撓性を有する
導電性階列ｗＨを配列してなる構成を有するものとし、
而してその導電性階列Ｗｉ の両端を信号入出力端子
列Ｔｉ 及び配線端子列Ｂ、 に圧着せしめること
により、信号入出力端子列Ｔ、及び配線端子列Ｂｉ
を連結する様になすことも出来る。更に端子列関連結手
段Ｆ１ を、第４図に示す如き、シリコン、セラミッ
ク等の絶縁基板２３上に、両端に半田２４及び２５を乗
せてなる信号入出力端子列Ｔ。
及び配線端子列Ｂ１ に対応せる導電性階列ｗＩを配
してなる構成を有するものとし、−万偏号入出力端子列
Ｔ 及び配線端子列Ｂ、 に半田パンプを予め形成し
置き、而してその導電性階列ｗ１ の両端を信号入出
力端子列Ｔ１ 及び配線端子列Ｂ、 Ｋ熱圧着せし
めるととｋより、信号入出力端子列ＴＩ 及び配線端
子列Ｂ、 を連結する様になすことも出来る。尚第１
図に於ては、信号入出力端子列Ｔ１ 及び配線端子列
Ｂ１ が第２図、第５図及び第４図に示す如き端子列
間連結手段Ｆｌ を用いて連結されていることが、概
念図を以って示されている。
してなる構成を有するものとし、−万偏号入出力端子列
Ｔ 及び配線端子列Ｂ、 に半田パンプを予め形成し
置き、而してその導電性階列ｗ１ の両端を信号入出
力端子列Ｔ１ 及び配線端子列Ｂ、 Ｋ熱圧着せし
めるととｋより、信号入出力端子列ＴＩ 及び配線端
子列Ｂ、 を連結する様になすことも出来る。尚第１
図に於ては、信号入出力端子列Ｔ１ 及び配線端子列
Ｂ１ が第２図、第５図及び第４図に示す如き端子列
間連結手段Ｆｌ を用いて連結されていることが、概
念図を以って示されている。
以上が本発明による大規模牛導体集積回路装置の一例構
成であるが、斯る構成によれば、非結線大規模千導体集
積回路装置Ｕ−こ於て、冒頭にて前述せると同様に、多
数の半導体領域回路構成領域Ｍ、 、 Ｍ２． Ｍ、
・・・・・・中に、半導体論理回路Ａ、と同じ構成の
半導体論理回路（これを一般に予備の半導体論理回路４
とする）を構成せる半導体論理回路構成領域（これ
を一般に予備の半導体論理回路構成領域ＭＱ とする
）の１つ又は複数と、半導体論理回路ＡＱ と同じ構成
の半導体論理回路（これを一般に予備の半導体論理回路
Ａ４ とする）を構成せる半導体論理回路構成領域（
これを一般に予備の半導体論理回路構成領域へ とする
）の１つ又は複数とを予め含ませ置き、又半導体集積回
路構成用基板Ｈ上に半導体論理回路ＡＧ の信号入出
力端に接続せる信号入出力端子列Ｔ、と同様の信号入出
力端子列等 、及び半導体論理回路Ａ４ の信号入力端
に接続せる信号入出力端子列ＴＱ と同様の信号入出
力端子列Ｔ４ を、夫々牛尋体論ｆｉ１１回路構成領域
Ｍ６ 、及び鵬の近傍ｆｄで夫々形成し置き、更Ｉこ牛
導体集積回路構成用基板Ｈ上に、信号入出力端子列ＴＧ
及びＴ６の近傍に於て夫々配線端子列ＢＰ及びＢＱと同
様の配線端子列Ｂ６及びＢ４ を形成し置き、尚更に半
尋体集積回路構成用基板Ｈ上に、配線回路Ｋを、半導体
論理回路Ａ、及び〜が端子列Ｔ、及びＢ、とＴ６及びＢ
ＦＱ とを介して連結されるべく、又半導体論理回路
４及びＡＱが端子列Ｔ；及′ｃｌＢ昼 とＴＱ及び
□ＢＱ とを介して連結されるべく、更に千尋体
論理回路−−Ａ番及び〜が端子列ＴＧ及びＢトとＴ６及
びＢ５とを介して結線されるべく形成し置き、一方端子
列Ｔ、及びＢ２間、及びＴＱ及びＢＱ間を夫々連結する
為の端子間連結手段Ｆ、及びＦＱ と同様の、端子列
Ｔ６及びＢ６、及びＴム及びＢ４ 間を連結する為の端
子間連結手段Ｆ６及びＦ４ を予め用意し置けば、半導
体論理回路人。
成であるが、斯る構成によれば、非結線大規模千導体集
積回路装置Ｕ−こ於て、冒頭にて前述せると同様に、多
数の半導体領域回路構成領域Ｍ、 、 Ｍ２． Ｍ、
・・・・・・中に、半導体論理回路Ａ、と同じ構成の
半導体論理回路（これを一般に予備の半導体論理回路４
とする）を構成せる半導体論理回路構成領域（これ
を一般に予備の半導体論理回路構成領域ＭＱ とする
）の１つ又は複数と、半導体論理回路ＡＱ と同じ構成
の半導体論理回路（これを一般に予備の半導体論理回路
Ａ４ とする）を構成せる半導体論理回路構成領域（
これを一般に予備の半導体論理回路構成領域へ とする
）の１つ又は複数とを予め含ませ置き、又半導体集積回
路構成用基板Ｈ上に半導体論理回路ＡＧ の信号入出
力端に接続せる信号入出力端子列Ｔ、と同様の信号入出
力端子列等 、及び半導体論理回路Ａ４ の信号入力端
に接続せる信号入出力端子列ＴＱ と同様の信号入出
力端子列Ｔ４ を、夫々牛尋体論ｆｉ１１回路構成領域
Ｍ６ 、及び鵬の近傍ｆｄで夫々形成し置き、更Ｉこ牛
導体集積回路構成用基板Ｈ上に、信号入出力端子列ＴＧ
及びＴ６の近傍に於て夫々配線端子列ＢＰ及びＢＱと同
様の配線端子列Ｂ６及びＢ４ を形成し置き、尚更に半
尋体集積回路構成用基板Ｈ上に、配線回路Ｋを、半導体
論理回路Ａ、及び〜が端子列Ｔ、及びＢ、とＴ６及びＢ
ＦＱ とを介して連結されるべく、又半導体論理回路
４及びＡＱが端子列Ｔ；及′ｃｌＢ昼 とＴＱ及び
□ＢＱ とを介して連結されるべく、更に千尋体
論理回路−−Ａ番及び〜が端子列ＴＧ及びＢトとＴ６及
びＢ５とを介して結線されるべく形成し置き、一方端子
列Ｔ、及びＢ２間、及びＴＱ及びＢＱ間を夫々連結する
為の端子間連結手段Ｆ、及びＦＱ と同様の、端子列
Ｔ６及びＢ６、及びＴム及びＢ４ 間を連結する為の端
子間連結手段Ｆ６及びＦ４ を予め用意し置けば、半導
体論理回路人。
が正常であるも、牛導体論理回ｗＩＡＱが不良である場
合は、端子間連結手段）、による端子列Ｔ、及びＢ２間
の連結はこれをなさしめるも、連結手段ＦＱ による端
子列ＴＱ及びＢＱ間の連結はこれをなさしめず、然し乍
ら連結手段Ｐ５ による端子列Ｔ纒び８５ 間の連結を
なさしめ、又半導体論理回路へか正常であるも半導体−
理回゛路Ａ、 が不良である場合は、連結手段ＦＱ に
よる端子列ＴＱ及びＢＱ間の連結はこれをなさしめるも
、連結手段ＦＰ による端子列ＴＰ及びＢＰ関の連結は
これをなさしめず、然し乍ら連結手段４′による端子列
等及び８６間の連結をなさしめ、更に半導体論理回路人
、及びへの双方が不良である場合は、連結手段］ｆｐ＋
、、及びＦＱによる端子列ＴＰ及びＢ２、及びＴＱ及び
ＢＱ間の連結はこれをなさしめず、然し乍ら連結手段Ｆ
′Ｐ１及びＦ４ による端子列Ｔ昼及びＢ４間の連結を
なさしめることが出来るものである。
合は、端子間連結手段）、による端子列Ｔ、及びＢ２間
の連結はこれをなさしめるも、連結手段ＦＱ による端
子列ＴＱ及びＢＱ間の連結はこれをなさしめず、然し乍
ら連結手段Ｐ５ による端子列Ｔ纒び８５ 間の連結を
なさしめ、又半導体論理回路へか正常であるも半導体−
理回゛路Ａ、 が不良である場合は、連結手段ＦＱ に
よる端子列ＴＱ及びＢＱ間の連結はこれをなさしめるも
、連結手段ＦＰ による端子列ＴＰ及びＢＰ関の連結は
これをなさしめず、然し乍ら連結手段４′による端子列
等及び８６間の連結をなさしめ、更に半導体論理回路人
、及びへの双方が不良である場合は、連結手段］ｆｐ＋
、、及びＦＱによる端子列ＴＰ及びＢ２、及びＴＱ及び
ＢＱ間の連結はこれをなさしめず、然し乍ら連結手段Ｆ
′Ｐ１及びＦ４ による端子列Ｔ昼及びＢ４間の連結を
なさしめることが出来るものである。
従って第１図にて上述せる本発明による大規模半導体集
積回路装置の構成番こよっても、冒頭にて前述せる従来
の大規模牛導体集積回路装置の場合と同様に、半導体論
理回路Ａ、及びＡＱの何れか一方又は双方が不良として
得られても、これを補償することが出来、依って斯植大
規模牛尋体集積回路装置を歩留り良く提供することが出
来るという特徴を有するものである。
積回路装置の構成番こよっても、冒頭にて前述せる従来
の大規模牛導体集積回路装置の場合と同様に、半導体論
理回路Ａ、及びＡＱの何れか一方又は双方が不良として
得られても、これを補償することが出来、依って斯植大
規模牛尋体集積回路装置を歩留り良く提供することが出
来るという特徴を有するものである。
然し乍ら上述せる本発明による大規模半導体集積回路装
置の構成の場合、冒頭にて前述せる従来の大規倹牛尋体
集積回路装置の場合の如くに、半導体集積し路構成′用
基板を用いて結１１回路構成領域を形成するを要さず、
半導体集積回路構成用基板上に又信号入出力端子列’ｒ
、 ＊ ”２、Ｔ、・・・・・・及び配線端子列Ｂ、
、 Ｂ２． Ｂ、 ・・・・・・を形成するとしてもそ
れが”ｋｋ＝５−面積を左根大とする要がな（、更に全
体としての装置が冒頭にて前述せる従来の装置の場合の
如く番と複数になるものではないという大なる特徴を有
するものである。
置の構成の場合、冒頭にて前述せる従来の大規倹牛尋体
集積回路装置の場合の如くに、半導体集積し路構成′用
基板を用いて結１１回路構成領域を形成するを要さず、
半導体集積回路構成用基板上に又信号入出力端子列’ｒ
、 ＊ ”２、Ｔ、・・・・・・及び配線端子列Ｂ、
、 Ｂ２． Ｂ、 ・・・・・・を形成するとしてもそ
れが”ｋｋ＝５−面積を左根大とする要がな（、更に全
体としての装置が冒頭にて前述せる従来の装置の場合の
如く番と複数になるものではないという大なる特徴を有
するものである。
又信号入出力針列Ｔ、 及び配線端子列Ｂ、 間を
、そ１勢を単に橋絡する構成の端子列連結手段Ｆ１
にて連結する丈けで、所要の牛導体論理回路間の連結が
なされるので、所要の牛導体−理回路間の信号に冒頭に
て前述せる従来の装置の場合の如くに遅嬌を与えること
がなく、又この為全体の装置の動作を冒頭にて前述せる
従来の装置の場合に比し高速化し得る大なる特徴を有す
るものである。
、そ１勢を単に橋絡する構成の端子列連結手段Ｆ１
にて連結する丈けで、所要の牛導体論理回路間の連結が
なされるので、所要の牛導体−理回路間の信号に冒頭に
て前述せる従来の装置の場合の如くに遅嬌を与えること
がなく、又この為全体の装置の動作を冒頭にて前述せる
従来の装置の場合に比し高速化し得る大なる特徴を有す
るものである。
更に端子列間連結手段Ｆ、 が単に端子列Ｔ１及びＢ
、 を橋絡する丈けの構成であるので、それが不良と
して得られている慣れを有さす、従的に有しないという
特徴を有するものである。
、 を橋絡する丈けの構成であるので、それが不良と
して得られている慣れを有さす、従的に有しないという
特徴を有するものである。
第１図は本発明による大規模半導体集積回路装置の一例
を示す路線的平面図、第２図、第５図及び第４図はそれ
に使用する端子列間連結手体集積回路構成用基板、Ｍ、
、 Ｍ２． Ｍ、 ・・・・・・は半導体論理回路
構成領域、Ａ、 、 Ａ２． Ａ３．は半導体論理回路
、Ｔ、 、Ｔ、 、Ｔ、 ＋＋・・・・は信号入出力
端子列、Ｂ１． Ｂ２． Ｂ、 、−、−、・は配線端
子列、Ｆ、 、 Ｆ、 、 Ｆ、 ・・・・・・は端
子列間連結手段を夫々示すＯ 出願人 日本−信電鮎公社
を示す路線的平面図、第２図、第５図及び第４図はそれ
に使用する端子列間連結手体集積回路構成用基板、Ｍ、
、 Ｍ２． Ｍ、 ・・・・・・は半導体論理回路
構成領域、Ａ、 、 Ａ２． Ａ３．は半導体論理回路
、Ｔ、 、Ｔ、 、Ｔ、 ＋＋・・・・は信号入出力
端子列、Ｂ１． Ｂ２． Ｂ、 、−、−、・は配線端
子列、Ｆ、 、 Ｆ、 、 Ｆ、 ・・・・・・は端
子列間連結手段を夫々示すＯ 出願人 日本−信電鮎公社
Claims (1)
- 【特許請求の範囲】 半導体集積回路構成用基板を用いて多数の半導体論★１
省領域Ｍ１．Ｍ２．Ｍ、 ・・・・・・・・・か形成
され、上記半導体集積回路構成用基板上に、上記半導体
論理回路構成領域Ｍｌ ＃ ’２ ｔ ”Ｓ””＝””
に構成せる半導体論ｆ！１１回路の信号入出力端に夫々
接続せる信号入出力端子列Ｔ１． Ｔ２． Ｔ、 −
・・・・・・・・が、上記半導体論理回路構成領ｊｉ１
Ｍ１＊Ｍ２＊Ｍ、・・・・・・・・・の近傍に於て夫々
形成され、且上記半導体集積回路構成用基板上に、上記
信号入出力端子列Ｔ、、Ｔ、、Ｔ、 ・・・・・・・
・・に夫々結線せられるべき配線端子列Ｂ、、 Ｂ２．
Ｂ、 −・・・・・・・・を上記信号入出力端子列Ｔ
１． Ｔ、 、 Ｔ、 −−−−−・・・・の近傍に於
て夫々形成せる配線回路が形成されてなる非結線大規模
半導体集積回路装置を有し。 上記非結線大規模半導体集積回路装置の上記信号入出力
端子列Ｔ、、Ｔ２．Ｔ、 −・・・・・・・中の所要
の信号入出力端子列を一般にＴ２．上配配綜回路が形成
せる配線端子列Ｂ、、Ｂ、、Ｂ、 ・・・・・・・・
・中の上記信号入出力端子列Ｔ−に接続せられるべき配
線端子列を一般にＢｊ とするとき、上記信号入出力
端子列Ｔｉ 及び配線端子列Ｂｉ が上記非結線大
規模半導体集積回路装置とは別に得られた端子列間連結
手段によって連結されてなる事を特徴とする大規模半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11263881A JPS5814549A (ja) | 1981-07-18 | 1981-07-18 | 大規模半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11263881A JPS5814549A (ja) | 1981-07-18 | 1981-07-18 | 大規模半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5814549A true JPS5814549A (ja) | 1983-01-27 |
Family
ID=14591732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11263881A Pending JPS5814549A (ja) | 1981-07-18 | 1981-07-18 | 大規模半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814549A (ja) |
-
1981
- 1981-07-18 JP JP11263881A patent/JPS5814549A/ja active Pending
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