KR102299673B1 - 반도체 패키지 - Google Patents

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KR102299673B1
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Abstract

본 발명의 반도체 패키지는 접속 패드를 포함하는 기판, 제1 반도체 칩, 및 도전성 와이어를 포함한다. 상기 제1 반도체 칩은 상기 기판 상에 적층되고, 일측 중심부에 구비된 라우팅 영역, 본딩 패드들, 및 비본딩 패드들을 포함한다. 상기 도전성 와이어는 상기 본딩 패드들 및 상기 접속 패드에 연결된다. 상기 본딩 패드들은 상기 제1 반도체 칩의 상기 일측의 연장 방향을 따라 적어도 하나의 열을 이루며 상기 라우팅 영역 상에 배치되지 않는다. 상기 비본딩 패드들은 상기 본딩 패드들과 서로 다른 열을 이루도록 배치된다.

Description

반도체 패키지 {SEMICONDUCTRO PACAKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 메모리가 실장된 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 복수 개의 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
반도체 칩은 다양한 기능을 갖는 복수의 패드들과 패드들에 연결된 배선들을 포함한다. 패드들에 연결된 배선들은 특정한 방향으로 연장됨으로 인해 반도체 칩의 중심부에서 밀집될 수 있다. 이때, 패드들의 배열 위치로 인해 배선들이 배치될 수 있는 공간이 부족할 수 있다.
본 발명의 목적은 패드들이 배치된 공간 내에 패드들에 연결된 배선들이 배치될 수 있는 공간을 확보할 수 있는 반도체 칩 및 이를 포함하는 반도체 패키지를 제공하는데 있다.
본 발명의 실시예에 따른 반도체 패키지는 접속 패드를 포함하는 기판, 제1 반도체 칩, 및 도전성 와이어를 포함할 수 있다.
상기 제1 반도체 칩은 상기 기판 상에 적층되고, 제1 변에 인접하여 배치된 본딩 패드들, 상기 본딩 패드들 사이에 제공되며, 라우팅 배선이 배치된 라우팅 영역, 및 상기 본딩 패드들에 인접한 비본딩 패드들을 포함할 수 있다.
상기 도전성 와이어는 상기 본딩 패드들 및 상기 접속 패드에 연결될 수 있다.
상기 본딩 패드들은 상기 제1 반도체 칩의 상기 제1 변을 따라 적어도 하나의 열을 이루도록 배치될 수 있다. 상기 비본딩 패드들은 상기 본딩 패드들과 서로 다른 열을 이루도록 배치되며 상기 도전성 와이어와 비접촉할 수 있다.
일부 실시예들에서, 상기 비본딩 패드들은 상기 제1 반도체 칩 내부의 집적회로와 전기적으로 연결되어 상기 집적회로를 테스트하기 위한 테스트 신호를 수신하거나 출력할 수 있다.
일부 실시예들에서, 상기 제1 반도체 칩 상에 계단 형상으로 적층된 제2 반도체 칩을 더 포함하고, 상기 제2 반도체 칩은 상기 본딩 패드들을 노출하고, 상기 비본딩 패드들의 적어도 일부를 커버할 수 있다.
일부 실시예들에서, 상기 제2 반도체 칩은 상기 비본딩 패드들을 완전히 커버할 수 있다.
일부 실시예들에서, 상기 비본딩 패드들은 내측 비본딩 패드 및 외측 비본딩 패드를 포함할 수 있다. 상기 외측 비본딩 패드는 상기 내측 비본딩 패드와 상기 본딩 패드들 사이에 배치될 수 있다. 상기 제2 반도체 칩은 상기 내측 비본딩 패드를 완전히 커버하고, 상기 외측 비본딩 패드의 일부를 커버할 수 있다.
일부 실시예들에서, 상기 비본딩 패드들은 상기 제1 반도체 칩의 상기 제1 변과 수직한 상기 제1 반도체 칩의 제2 변을 따라 적어도 하나의 열을 이루도록 배치될 수 있다.
일부 실시예들에서, 상기 비본딩 패드들은 상기 제1 반도체 칩의 상기 제2 변과 평행하며 상기 제1 반도체 칩의 제1 변과 수직한 상기 제1 반도체 칩의 제3 변을 따라 적어도 하나의 열을 이루도록 배치될 수 있다.
일부 실시예들에서, 상기 본딩 패드들 각각은 제1 금속층, 상기 제1 금속층 상에 배치된 제2 금속층, 상기 제1 금속층과 상기 제2 금속층을 전기적으로 연결시키는 비아 패턴을 포함할 수 있다.
일부 실시예들에서, 상기 본딩 패드들 각각은 상기 제2 금속층 아래에 배치된 보호부를 더 포함하고, 상기 보호부는 게이트 도전층, 상기 게이트 도전층 상에 배치된 제3 금속층, 및 상기 게이트 도전층과 상기 제3 금속층을 연결하는 메탈 컨택을 포함할 수 있다.
일부 실시예들에서, 상기 비본딩 패드들 중 적어도 하나는 제4 금속층을 포함하고, 상기 제4 금속층은 상기 제2 금속층과 동일한 물질로 형성되고, 상기 제4 금속층은 상기 제2 금속층과 동일한 레벨로 배치되고, 상기 제4 금속층 아래에 금속 물질이 배치되지 않을 수 있다.
일부 실시예들에서, 상기 제1 반도체 칩은 메모리 셀 영역 및 주변회로 영역을 더 포함할 수 있다. 상기 메모리 셀 영역에는 비휘발성 메모리가 실장될 수 있다. 상기 주변회로 영역에는 상기 비휘발성 메모리의 동작에 필요한 회로들이 실장될 수 있다.
일부 실시예들에서, 상기 본딩 패드들 및 상기 비본딩 패드들은 상기 주변회로 영역에 배치될 수 있다.
일부 실시예들에서, 상기 비휘발성 메모리는 메모리 블록의 메모리 셀들이 상기 기판에 수직한 방향으로 적층되어 3차원 구조를 형성하는 수직 낸드 플래시 메모리일 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 접속 패드를 포함하는 기판, 제1 반도체 칩, 및 도전성 와이어를 포함할 수 있다.
상기 제1 반도체 칩은 상기 기판 상에 적층되고, 일측 중심부에 구비되고 라우팅 배선이 배치된 라우팅 영역, 본딩 패드들, 및 비본딩 패드들을 포함할 수 있다.
상기 도전성 와이어는 상기 본딩 패드들 및 상기 접속 패드에 연결될 수 있다.
상기 본딩 패드들은 상기 제1 반도체 칩의 상기 일측의 연장 방향을 따라 적어도 하나의 열을 이루며 배치되되, 상기 라우팅 영역과 중첩하게 배치되지 않을 수 있다. 상기 비본딩 패드들은 상기 도전성 와이어에 연결되지 않고, 상기 본딩 패드들과 다른 방향으로 열을 이루도록 배치될 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 접속 패드를 포함하는 기판, 제1 반도체 칩, 제2 반도체 칩, 및 도전성 와이어를 포함할 수 있다.
상기 제1 반도체 칩은 상기 기판 상에 적층되고, 일측 중심부에 제공되고 라우팅 배선이 배치된 제1 라우팅 영역, 상기 제1 라우팅 영역과 이격되어 상기 일측의 연장 방향을 따라 적어도 하나의 열을 이루도록 배치되는 제1 본딩 패드들, 및 상기 제1 본딩 패드들과 서로 다른 열을 이루도록 배치된 제1 비본딩 패드들을 포함할 수 있다.
상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 계단 형상으로 적층될 수 있다.
상기 도전성 와이어는 상기 제1 본딩 패드들 및 상기 접속 패드에 연결될 수 있다.
상기 제2 반도체 칩은 상기 제1 본딩 패드들과 상기 라우팅 영역을 노출하고, 상기 제1 비본딩 패드들 중 일부를 노출하거나, 완전히 덮을 수 있다.
본 발명의 반도체 칩 및 이를 포함하는 반도체 패키지에 따르면, 패드들이 배치된 공간 내에 패드들에 연결된 배선들이 배치될 수 있는 공간을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 2는 도 1의 반도체 패키지를 도시한 평면도이다.
도 3은 도 2의 I-I’선을 따라 절단한 단면도이다.
도 4는 도 1의 반도체 패키지에서 제1 반도체 칩을 도시한 평면도이다.
도 5는 도 4의 I-I’ 선을 따라 절단한 하나의 제1 본딩 패드의 단면도이다.
도 6은 도 4의 II-II’선을 따라 절단한 하나의 제1 비본딩 패드의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 8은 도 7의 반도체 패키지를 도시한 평면도이다.
도 9은 도 7의 I-I’선을 따라 절단한 단면도이다.
도 10은 본 발명의 실시예에 따른 저장 장치를 예시적으로 보여주는 블록도이다.
이하, 본 발명에 따른 계단식 적층 구조를 갖는 반도체 패키지를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 사시도이고, 도 2는 도 1의 반도체 패키지를 도시한 평면도이고, 도 3은 도 2의 I-I’선을 따라 절단한 단면도이고, 도 4는 도 1의 반도체 패키지에서 제1 반도체 칩을 도시한 평면도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(10)는 기판(100), 반도체 칩(200), 및 도전성 와이어(300)를 포함할 수 있다.
기판(100)은 판상으로 제공되고, 평면도로 볼 때 사각 형상을 가질 수 있다. 기판(100)은 제1 방향(DR1)으로 연장하는 두 변과 제2 방향(DR2)으로 연장하는 두 변을 포함할 수 있다. 제1 방향(DR1)은 제2 방향(DR2)과 수직한 방향일 수 있다. 기판(100)은 인쇄회로기판(PCB)일 수 있다. 기판(100)은 복수의 접속 패드들(110)을 포함할 수 있다.
반도체 칩(200)은 제1 내지 제4 반도체 칩들(210~240)을 포함할 수 있다.
제1 내지 제4 반도체 칩들(210~240)은 기판(100) 상에 순차적으로 계단 형상으로 적층될 수 있다. 이하의 실시예에서, 반도체 칩(200)은 4개의 제1 내지 제4 반도체 칩들(210~240)을 포함하는 것을 기준으로 설명하나, 이에 제한되는 것은 아니고, 반도체 칩(200)은 5 이상 또는 3 이하의 반도체 칩들을 포함할 수 있다. 또한, 복수개의 반도체 칩들이 적층된 것을 하나의 칩 스택으로 정의할 때, 반도체 칩(200)은 복수개의 칩 스택들을 포함할 수 있다.
제1 내지 제4 반도체 칩들(210~240) 각각은 평면도로 볼 때, 사각 형상을 가질 수 있다. 제1 내지 제4 반도체 칩들(210~240) 각각은 제1 방향(DR1)으로 연장하는 제1 및 제2 변들(200a, 200b)과 제2 방향(DR2)으로 연장하는 제3 및 제4 변들(200c, 200d)을 포함할 수 있다.
반도체 패키지(10)는 접착층(400)을 더 포함할 수 있다. 접착층(400)은 제1 내지 제4 반도체 칩들(210~240) 사이 및 제1 반도체 칩(210)과 기판(100) 사이를 접착시킬 수 있다.
접착층(400)은 제1 내지 제4 접착층(410~440)을 포함할 수 있다. 제1 접착층(410)은 기판(100)과 제1 반도체 칩(210) 사이에 제공된다. 제2 접착층(420)은 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이에 제공된다. 제3 접착층(430)은 제2 반도체 칩(220)과 제3 반도체 칩(230) 사이에 제공된다. 제4 접착층(440)은 제3 반도체 칩(230)과 제4 반도체 칩(240) 사이에 제공된다.
제1 반도체 칩(210)은 제1 라우팅 영역(RA1), 제1 본딩 패드들(211) 및 제1 비본딩 패드들(213)을 포함할 수 있다.
제1 라우팅 영역(RA1)은 제1 반도체 칩(210)의 제1 방향(DR1)에 평행한 일측 중심부에 구비될 수 있다. 예를 들면, 제1 라우팅 영역(RA1)은 제1 변(200a)의 중심부에 인접하여 배치될 수 있다. 제1 라우팅 영역(RA1)은 제1 본딩 패드들(211)과 제1 반도체 칩(210)의 집적회로를 전기적으로 연결시키는 라우팅 배선들(RTL)이 배치되는 영역이다.
제1 본딩 패드들(211)은 인접한 다른 제1 본딩 패드들(211)과 전기적으로 연결될 수 있다. 제1 본딩 패드들(211) 중 일부는 제1 반도체 칩(210)의 집적회로와 전기적으로 연결되어 집적회로에 신호를 제공할 수 있다. 제1 본딩 패드들(211) 중 다른 일부는 제1 반도체 칩(210)의 집적회로와 전기적으로 연결되지 않고, 도전성 와이어(300)의 길이를 줄이기 위한 더미 패드일 수 있다.
제1 본딩 패드들(211)은 제1 반도체 칩(210)의 제1 방향(DR1)에 평행한 일측을 따라 적어도 하나의 열을 이루도록 배치될 수 있다. 예를 들면, 제1 본딩 패드들(211)은 제1 반도체 칩(210)의 제1 변(200a)을 따라 제1 방향(DR1)으로 적어도 하나의 열을 이루도록 배치될 수 있다. 도 1 내지 도 3에서 제1 본딩 패드들(211)은 제1 방향(DR1)으로 하나의 열을 이루도록 배치된 것을 일 예로 도시하였다. 제1 본딩 패드들(211)은 제1 라우팅 영역(RA1)과 중첩하지 않고, 제1 라우팅 영역(RA1)을 노출할 수 있다. 제1 본딩 패드들(211)은 제1 라우팅 영역(RA1) 상에 배치되지 않을 수 있다.
제1 본딩 패드들(211)은 제1 서브 본딩 패드들(211A)과 제2 서브 본딩 패드들(211B)을 포함할 수 있다. 제1 서브 본딩 패드들(211A)과 제2 서브 본딩 패드들(211B)은 제1 라우팅 영역(RA1)을 사이에 두고 서로 마주하게 배치될 수 있다. 제1 서브 본딩 패드들(211A)은 제1 라우팅 영역(RA1)의 제1 방향(DR1) 일측 외곽에 배치되고, 제2 서브 본딩 패드들(211B)은 제1 라우팅 영역(RA1)의 제1 방향(DR1) 타측 외곽에 배치될 수 있다. 예를 들면, 제1 서브 본딩 패드들(211A)은 제1 변(200a)의 일 주변부에 배치되고, 제2 서브 본딩 패드들(211B)은 제1 라우팅 영역(RA1)을 사이에 두고 제1 서브 본딩 패드들(211A)이 배치되는 일 주변부에 대향하는 제1 변(200a)의 타 주변부에 배치될 수 있다.
도 1 내지 도 3에서 제1 서브 본딩 패드들(211A)은 5개로 제공되고, 제2 서브 본딩 패드들(213B)은 5개로 제공된 것을 일 예로 도시하였으나, 이에 제한되는 것은 아니고, 제1 서브 본딩 패드들(211A) 및 제2 서브 본딩 패드들(211B)의 개수는 다양하게 제공될 수 있다. 제1 서브 본딩 패드들(211A) 사이의 제1 방향(DR1) 거리들 및 제2 서브 본딩 패드들(211B) 사이의 제1 방향(DR1) 거리들은 서로 동일할 수 있다.
제1 비본딩 패드들(213)은 제1 본딩 패드들(211)과 서로 다른 열을 이루도록 배치될 수 있다. 제1 비본딩 패드들(213)은 인접한 다른 제1 본딩 패드들(211)과 전기적으로 연결되지 않을 수 있다. 제1 비본딩 패드들(213)은 제1 반도체 칩(210) 내부의 집적회로와 전기적으로 연결되어 집적회로의 동작을 테스트할 목적으로 제공될 수 있다. 따라서, 제1 비본딩 패드들(213)은 집적회로를 테스트하기 위한 테스트 신호를 수신하거나 출력할 수 있다.
제1 비본딩 패드들(213)은 제1 본딩 패드들(211)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 비본딩 패드들(213)은 제2 방향(DR2)을 따라 적어도 하나의 열을 이루도록 배치될 수 있다.
제1 비본딩 패드들(213)은 제1 반도체 칩(210)의 제1 방향(DR1) 양측을 따라 배치될 수 있다. 예를 들면, 제1 비본딩 패드들(213)은 제2 방향(DR2)과 평행한 제1 반도체 칩(210)의 제3 및 제4 변들(200c, 200d)을 따라 배치될 수 있으나, 이에 한정되지 않고, 제3 및 제4 변들(200c, 200d) 중 어느 한변을 따라 배치될 수 있다. 도 1 내지 도 3에서 제1 비본딩 패드들(213)은 제1 반도체 칩(210)의 제1 방향(DR1)에 수직한 일측을 따라 배치된 2개의 제1 비본딩 패드들(213)과 제1 반도체 칩(210)의 제1 방향(DR1)에 수직한 타측을 따라 배치된 2개의 제1 비본딩 패드들(213)을 포함하는 것을 일 예로 도시하였다.
제1 반도체 칩(210)은 메모리 셀 영역(MA)과 주변회로 영역(PA)을 더 포함할 수 있다. 메모리 셀 영역(MA)과 주변회로 영역(PA)은 제2 방향(DR2)으로 서로 인접하게 구비될 수 있다.
메모리 셀 영역(MA)은 비휘발성 메모리가 실장되는 영역이다. 비휘발성 메모리는 메모리 블록의 메모리 셀들이 기판(100)에 수직한 방향으로 적층되어 3차원 구조를 형성하는 수직형 낸드 플래시 메모리(Vertical NAND; VNAND) 또는 메모리 블록의 메모리 셀들이 2차원적으로 형성된 평면 낸드 플래시 메모리일 수 있다.
주변회로 영역(PA)은 비휘발성 메모리의 동작에 필요한 회로들이 실장되는 영역이다. 주변회로 영역(PA)에는 제어 로직, 어드레스 디코더, 및 입출력 회로 등이 실장될 수 있다. 제1 라우팅 영역(RA1)은 주변회로 영역(PA)의 일부일 수 있다.
제1 본딩 패드들(211) 및 제1 비본딩 패드들(213)은 주변 영역(PA)에 배치될 수 있다.
제2 내지 제4 반도체 칩들(220~240) 각각은 제1 반도체 칩(210)과 동일한 구조를 가질 수 있다.
제2 반도체 칩(220)은 제2 라우팅 영역(RA2), 제2 본딩 패드들(221) 및 제2 비본딩 패드들(223)을 포함할 수 있다. 제3 반도체 칩(230)은 제3 라우팅 영역(RA3), 제3 본딩 패드들(231) 및 제3 비본딩 패드들(233)을 포함할 수 있다. 제4 반도체 칩(240)은 제4 라우팅 영역(RA4), 제4 본딩 패드들(241) 및 제4 비본딩 패드들(243)을 포함할 수 있다.
제2 내지 제4 라우팅 영역들(RA2, RA3, RA4)은 반도체 칩들(220~240) 각각 내에서 제1 라우팅 영역(RA1)과 동일한 배열 위치를 가지므로, 구체적인 설명을 생략한다.
제2 내지 제4 본딩 패드들(221, 231, 241) 각각은 반도체 칩들(220~240) 각각 내에서 제1 본딩 패드들(211)과 동일한 배열 위치를 가지므로, 구체적인 설명을 생략한다.
제2 내지 제4 비본딩 패드들(223, 233, 243)은 반도체 칩들(220~240) 각각 내에서 제1 비본딩 패드들(213)과 동일한 배열 위치를 가지므로, 구체적인 설명을 생략한다.
도전성 와이어(300)는 기판(100)과 제1 내지 제4 반도체 칩들(210~240) 사이를 전기적으로 연결시킬 수 있다.
도전성 와이어(300)는 제1 내지 제4 본딩 패드들(211, 221, 231, 241) 및 접속 패드(110)에 연결될 수 있다. 구체적으로, 도전성 와이어(300)는 접속 패드와 제1 본딩 패드들(211) 사이, 제1 본딩 패드들(211)과 제2 본딩 패드들(221) 사이, 제2 본딩 패드들(221)과 제3 본딩 패드들(231) 사이, 및 제3 본딩 패드들(231) 및 제4 본딩 패드들(241) 사이를 연결시킬 수 있다. 도전성 와이어(300)는 제1 내지 제4 비본딩 패드들(213, 223, 233, 243)과 비접촉하며, 연결되지 않는다.
제2 반도체 칩(220)은 제1 반도체 칩(210) 상에 배치된다. 제2 반도체 칩(220)은 제1 반도체 칩(210)의 제1 본딩 패드들(211)을 노출하고, 제1 비본딩 패드들(213)을 완전히 커버할 수 있다. 제1 본딩 패드들(211)은 도전성 와이어(300)와 연결되어야 하므로 노출될 필요가 있다. 하지만, 제1 비본딩 패드들(213)은 제1 반도체 칩(210)을 형성한 후, 테스트하는 단계에서 사용될 뿐, 제1 내지 제4 반도체 칩들(210~240)을 적층하여 형성된 반도체 패키지(200)에서는 더 이상 사용되지 않는다. 따라서, 제1 비본딩 패드들(213)이 제2 반도체 칩(220)에 의해 가려지더라도 반도체 패키지(200)의 동작에는 차이가 없다.
유사한 방식으로, 제3 반도체 칩(230)은 제2 반도체 칩(220) 상에 배치된다. 제3 반도체 칩(230)은 제2 반도체 칩(220)의 제2 본딩 패드들(221)을 노출하고, 제2 비본딩 패드들(223)을 완전히 커버할 수 있다.
제4 반도체 칩(240)은 제3 반도체 칩(230) 상에 배치된다. 제4 반도체 칩(240)은 제3 반도체 칩(230)의 제3 본딩 패드들(231)을 노출하고, 제3 비본딩 패드들(233)을 완전히 커버할 수 있다.
제1 내지 제4 반도체 칩(210~240)은 라우팅 배선들(RTL)을 더 포함할 수 있다. 라우팅 배선들(RTL)은 제1 내지 제4 본딩 패드들(211~241)의 도전층 (도 5의 제2 금속층(M2), 도 6의 제4 금속층(M4))과 동일한 물질로 형성되며, 동일한 레벨에 위치할 수 있다. 라우팅 배선들(RTL)은 제1 내지 제4 본딩 패드들(211~241)과 제1 내지 제4 반도체 칩들(210~240) 내부의 집적회로들 사이를 전기적으로 연결시킬 수 있다.
일부 실시예에 따르면, 라우팅 배선들(RTL)은 대체적으로 제1 방향(DR1)으로 연장될 수 있다. 다만, 라우팅 배선들(RTL)은 제1 내지 제4 본딩 패드들(211~241)과의 연결부에서 제1 방향(DR1)이 아닌 방향으로 꺽이거나 굴곡될 수도 있다. 따라서, 라우팅 배선들(RTL)은 제1 내지 제4 반도체 칩들(210~240) 각각의 제1 방향(DR1)에 평행한 제1 변(200a) 중심부에서 가장 밀집될 수 있다.
도 4에 도시된 제1 반도체 칩(210)을 참조하면, 제1 본딩 패드들(211)과 제1 비본딩 패드들(213)이 서로 동일한 열에 배치된다면, 라우팅 영역(RA1)을 확보하기 어렵다. 본 발명의 실시예에서, 제1 비본딩 패드들(213)을 제1 본딩 패드들(211)과 서로 다른 열에 배치함으로써 라우팅 배선들(RTL)이 배치될 수 있는 라우팅 공간(RA1)을 확보할 수 있다.
도 5는 도 4의 I-I’ 선을 따라 절단한 하나의 제1 본딩 패드의 단면도이다.
제1 본딩 패드들(211)은 도 5에 도시된 구조를 가질 수 있다.
도 5를 참조하면, 제1 본딩 패드(211)는 반도체 기판(SB1) 상에 배치된 보호부(PT), 제1 금속층(M1), 비아 패턴(VP), 및 제2 금속층(M2) 을 포함할 수 있다.
제1 금속층(M1)은 보호부(PT) 상에 배치될 수 있다. 제1 금속층(M1)은 인가된 신호를 제2 금속층(M2)에 전달하거나, 제2 금속층(M2)에 인가된 신호를 수신할 수 있다. 제1 금속층(M1)은 대체적으로 제2 방향(DR2, 도 4 참조)으로 연장된 형상을 가질 수 있다. 제1 금속층(M1)은 금속으로 형성될 수 있으며, 일 예로 구리 또는 구리 합금으로 형성될 수 있다.
제1 금속층(M1) 상에 제1 절연막(INS1)이 배치될 수 있다.
제2 금속층(M2)은 제1 절연막(INS1) 상에 배치될 수 있다. 제2 금속층(M2)은 다른 본딩 패드들(211) 또는 집적회로와 전기적으로 연결되어 데이터 신호가 입력되거나 데이터 신호를 출력할 수 있다. 제2 금속층(M2)은 금속으로 형성될 수 있으며, 알루미늄 또는 알루미늄 합금으로 형성될 수 있다.
비아 패턴(VP)은 제1 절연막(INS1)을 관통하여 제1 금속층(M1)과 제2 금속층(M2)을 서로 전기적으로 연결시킬 수 있다. 비아 패턴(VP)은 금속으로 형성될 수 있으며, 일 예로 텅스텐 또는 텅스텐 합금으로 형성될 수 있다.
패시베이션 층(PAS)은 제2 금속층(M2) 및 제1 절연막(INS1) 상에 형성되고, 제2 금속층(M2)의 일부를 노출시킬 수 있다. 패시베이션 층(PAS)에 의해 노출된 제2 금속층(M2)의 일부는 평면도로 볼 때, 제1 본딩 패드(211)의 형상을 결정할 수 있다. 패시베이션 층(PAS)은 폴리이미드 계열의 물질로 이루어질 수 있고, 단일층 또는 복수층으로 제공될 수 있다.
보호부(PT)는 반도체 기판(SB1)과 제1 금속층(M1) 사이에 배치될 수 있다. 보호부(PT)는 제2 금속층(M2)에 도전성 와이어(300, 도 1 내지 도 3 참조)가 본딩되는 경우에 제1 기판(SB1)과 보호부(PT)와 동일 층상에 배치된 다른 구성들에 가해지는 물리적 충격을 완화하는 역할을 한다.
보호부(PT)는 게이트 도전층(GP), 메탈 컨택(MC), 제3 금속층(M3)을 포함한다.
반도체 기판(SB1) 상에 제2 절연막(INS2)이 형성될 수 있다.
게이트 도전층(GP)은 제2 절연막(INS2) 상에 배치될 수 있다. 게이트 도전층(GP)는 실리콘 계열의 물질 또는 금속으로 형성될 수 있다.
게이트 도전층(GP) 상에 제3 절연막(INS3)이 배치될 수 있다.
제3 금속층(M3)은 제3 절연막(INS3) 상에 배치될 수 있다. 제3 금속층(M3)은 금속으로 형성될 수 있다.
메탈 컨택(MC)은 제3 절연막(INS3)을 관통하여 게이트 도전층(GP)과 제3 금속층(M3) 사이에 배치될 수 있다. 메탈 컨택(MC)은 게이트 도전층(GP)과 제3 금속층(M3) 사이에 복수개로 제공되어 제3 금속층(M3)을 견고하게 지지하는 역할을 할 수 있다. 메탈 컨택(MC)은 금속으로 형성될 수 있다.
제3 금속층(M3)과 제1 금속층(M1) 사이에 제4 절연막(INS4)이 배치될 수 있다.
제1 내지 제4 절연막들(INS1~INS4)은 무기 절연 물질 또는 유기 절연 물질로 형성될 수 있다.
제1 반도체 칩(210)이 불휘발성 메모리를 포함하는 경우, 보호부(PT)는 메모리 셀 어레이를 형성하는 공정을 통해 형성될 수 있다. 예를 들어, 제3 금속층(M3)은 메모리 셀 어레이의 비트 라인과 동일한 레벨로 배치되고, 동일한 물질로 형성될 수 있다.
도 6은 도 4의 II-II’선을 따라 절단한 하나의 제1 비본딩 패드의 단면도이다.
제1 비본딩 패드들(213) 중 적어도 하나는 도 6에 도시된 구조를 가질 수 있다. 예를 들어, 제1 비본딩 패드들(213) 중 하나는 도 6에 도시된 구조를 가질 수 있고, 제1 비본딩 패드들(213) 중 다른 하나는 도 5에 도시된 구조를 가질 수 있다. 도 5의 구조는 이미 설명하였으므로, 이하, 도 6을 참조하여, 도 6의 구조를 갖는 제1 비본딩 패드(213)를 설명한다.
제1 비본딩 패드(213)는 도 5에 도시된 제1 본딩 패드(211)와 비교하여, 보호부(PT), 제1 금속층(M1), 및 비아 패턴(VP)을 포함하지 않을 수 있다.
즉, 제1 비본딩 패드(213)는 반도체 기판(SB1) 상에 배치된 제4 금속층(M4)을 포함할 수 있다. 반도체 기판(SB1) 및 제4 금속층(M4) 사이에는 제2 절연막(INS2), 제3 절연막(INS3), 제4 절연막(INS4), 및 제1 절연막(INS1)이 차례로 배치될 수 있다. 즉, 상기 제4 금속층(M4)과 상기 제1 기판(SB1) 사이에 절연막 이외의 구성이 배치되지 않을 수 있다. 구체적으로, 제4 금속층(M4)과 반도체 기판(SB1) 사이에 금속 물질 및 반도체 물질이 배치되지 않을 수 있다.
제4 금속층(M4)은 제2 금속층(M2)과 동일한 레벨로 배치되고, 동일한 물질로 형성될 수 있다. 즉, 제4 금속층(M4)은 제1 절연막(INS1) 상에 배치될 수 있다. 제4 금속층(M4)은 제1 반도체 칩(210) 내의 집적회로와 전기적으로 연결되어 테스트 신호가 인가되거나 테스트 신호를 출력할 수 있다.
패시베이션 층(PAS)은 제4 금속층(M4) 및 제1 절연막(INS1) 상에 형성되고, 제4 금속층(M4)의 일부를 노출시킬 수 있다. 패시베이션 층(PAS)에 의해 노출된 제4 금속층(M4)의 일부는 평면도로 볼 때, 제1 비본딩 패드(213)의 형상을 결정할 수 있다.
도 6의 구조를 갖는 제1 비본딩 패드들(213)은 도전성 와이어(300)와 본딩되지 않으므로, 제1 본딩 패드들(211)과 달리 보호부(PT)를 생략할 수 있다. 또한, 도 6의 구조를 갖는 제1 비본딩 패드들(213)은 도전성 와이어(300)와 본딩되지 않으므로, 도 5에 도시된 비아 패턴(VP)과 제2 금속층(M2)도 생략될 수 있다. 도 6의 구조를 갖는 제1 비본딩 패드들(213)은 도 5의 구조에서 제1 금속층(M1) 대신에 제4 금속층(M4)이 배치될 수 있다.
본 실시예에 의하면, 도 6의 구조를 갖는 제1 비본딩 패드들(213)은 제4 금속층(M4)을 제외한 나머지 구성을 제외할 수 있으므로, 배선 설계의 자유도가 증가할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 사시도이고, 도 8은 도 7의 반도체 패키지를 도시한 평면도이고, 도 9은 도 7의 I-I’선을 따라 절단한 단면도이다.
도 7 내지 도 9에 도시된 반도체 패키지(20)는 도 1 내지 도 3에 도시된 반도체 패키지(10)와 비교하여 제1 내지 제4 비본딩 패드들(213~243)이 노출되는 데 차이가 있다. 이하, 도 7 내지 도 9에 도시된 반도체 패키지(20)와 도 1 내지 도 3에 도시된 반도체 패키지의 차이를 중심으로 설명하고, 설명되지 않은 부분은 도 1 내지 도 3과 관련된 설명에 따른다.
도 7 내지 도 9를 참조하면, 제2 반도체 칩(220)은 제1 반도체 칩(210) 상에 배치될 수 있다. 제2 반도체 칩(220)은 제1 반도체 칩(210)의 제1 본딩 패드들(211)을 노출할 수 있다. 제2 반도체 칩(220)은 제1 반도체 칩(210)의 제1 비본딩 패드들(213)의 일부를 커버할 수 있다.
제1 비본딩 패드들(213)은 제2 방향(DR2)에서 서로 이격된 제1 내측 비본딩 패드(213_A)와 제1 외측 비본딩 패드(213_B)를 포함할 수 있다. 제1 외측 비본딩 패드(213_B)는 제2 방향(DR2)에서 제1 내측 비본딩 패드(213_A)와 제1 본딩 패드들(211) 사이에 배치될 수 있다.
제2 반도체 칩(220)은 제1 내측 비본딩 패드(213_A)를 완전히 커버하고, 제1 외측 비본딩 패드(213_B)의 일부를 커버할 수 있다.
제1 비본딩 패드들(213)과 유사한 방식으로, 제2 비본딩 패드들(223)은 제2 내측 비본딩 패드(223_A)와 제2 외측 비본딩 패드(223_B)를 포함할 수 있다. 제3 비본딩 패드들(233)은 제3 내측 비본딩 패드(233_A)와 제3 외측 비본딩 패드(233_B)를 포함할 수 있다. 제4 비본딩 패드들(243)은 제4 내측 비본딩 패드(243_A)와 제4 외측 비본딩 패드(243_B)를 포함할 수 있다.
제3 반도체 칩(230)은 제2 본딩 패드들(221)을 노출할 수 있다. 제3 반도체 칩(230)은 제2 내측 비본딩 패드(223_A)를 완전히 커버하고, 제2 외측 비본딩 패드(223_B)의 일부를 커버할 수 있다.
제4 반도체 칩(240)은 제3 본딩 패드들(231)을 노출할 수 있다. 제4 반도체 칩(240)은 제3 내측 비본딩 패드(233_A)를 완전히 커버하고, 제3 외측 비본딩 패드(233_B)의 일부를 커버할 수 있다.
도 10은 본 발명의 실시예에 따른 저장 장치(11)를 예시적으로 보여주는 블록도이다. 도 10을 참조하면, 저장 장치(11)는 적어도 하나의 불휘발성 메모리 장치(12) 및 그것을 제어하는 메모리 제어기(14)를 포함한다. 도 10에 도시된 저장 장치(11)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치, 솔리드 스테이트 드라이버(SSD) 등과 같은 저장 매체가 될 수 있다.
불휘발성 메모리 장치(12)는 본 발명의 실시예들에 따른 반도체 패키지(10, 20)로 구현될 수 있다.
메모리 제어기(14)는 호스트의 요청에 응답하여 불휘발성 메모리 장치(12)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 제어기(14)는 적어도 하나의 중앙처리장치(14-1), 버퍼 메모리(14-2), 에러 정정 회로(14-3), 호스트 인터페이스(14-5) 및 NVM 인터페이스(14-6)를 포함한다.
중앙처리장치(14-1)는 불휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(14-2)는 중앙처리장치(14-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(14-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(14-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(14-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 불휘발성 메모리 장치(12)로 또는 불휘발성 메모리 장치(12)에서 호스트로 전송될 데이터를 버퍼링 하는데 사용된다. RAM(14-2)이 캐시 메모리로 사용되는 경우에는 저속의 불휘발성 메모리 장치(12)가 고속으로 동작하도록 한다.
ECC 회로(14-3)는 불휘발성 메모리 장치(12)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(14-3)는 불휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 불휘발성 메모리 장치(12)에 저장될 수 있다. 또한, ECC 회로(14-3)는 불휘발성 메모리 장치(12)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(14-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(14-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
메모리 제어기(14)는 호스트 인터페이스(14-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(14-6)를 통해 불휘발성 메모리 장치(12)와 데이터 등을 주고 받는다. 호스트 인터페이스(14-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.
실시예에 있어서, 메모리 제어기(14)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 기판
210~240 : 제1 내지 제4 반도체 칩들
211, 221, 231, 241 : 제1 내지 제4 본딩 패드들
213, 223, 233, 243 : 제1 내지 제4 비본딩 패드들
300 : 도전성 와이어
400: 접착층

Claims (10)

  1. 접속 패드를 포함하는 기판;
    상기 기판 표면상에 배치되고, 본딩 패드들, 라우팅 영역에 상기 기판 표면과 평행한 방향으로 연장되도록 배치된 라우팅 배선들, 및 비본딩 패드들을 포함하는 제1 반도체 칩; 및
    상기 본딩 패드들 및 상기 접속 패드에 연결된 도전성 와이어를 포함하고,
    상기 본딩 패드들은 상기 제1 반도체 칩의 제1 변을 따라 적어도 하나의 열을 이루도록 배치되며 각 열은 상기 기판 표면과 평행한 제1 방향으로 이격되고,
    상기 라우팅 배선들은 상기 제1 방향을 따라 상기 본딩 패드들 사이에 배치되고,
    상기 비본딩 패드들은 적어도 하나의 열을 이루도록 배치되며 각 열은 상기 기판 표면과 평행하되 상기 제1 방향과 다른 제2 방향으로 이격되고,
    상기 비본딩 패드들은 상기 도전성 와이어와 비접촉하고,
    상기 본딩 패드들, 상기 라우팅 배선들, 및 상기 비본딩 패드들은 기판으로부터 동일한 층에 배치되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 비본딩 패드들은 상기 제1 반도체 칩 내부의 집적회로와 전기적으로 연결되어 상기 집적회로를 테스트하기 위한 테스트 신호를 수신하거나 출력하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 반도체 칩 상에 배치된 제2 반도체 칩을 더 포함하고, 상기 제2 반도체 칩은 상기 본딩 패드들을 노출하고, 상기 비본딩 패드들의 적어도 일부를 커버하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제2 반도체 칩은 상기 비본딩 패드들을 완전히 커버하는 반도체 패키지.
  5. 제3항에 있어서,
    상기 비본딩 패드들은,
    내측 비본딩 패드; 및
    상기 내측 비본딩 패드와 상기 본딩 패드들 사이에 배치된 외측 비본딩 패드를 포함하고,
    상기 제2 반도체 칩은 상기 내측 비본딩 패드를 완전히 커버하고, 상기 외측 비본딩 패드의 일부를 커버하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 비본딩 패드들은 상기 제1 반도체 칩의 상기 제1 변과 수직한 상기 제1 반도체 칩의 제2 변을 따라 적어도 하나의 열을 이루도록 배치된 반도체 패키지.
  7. 제6항에 있어서,
    상기 비본딩 패드들은 상기 제1 반도체 칩의 상기 제2 변과 평행하며 상기 제1 반도체 칩의 제1 변과 수직한 상기 제1 반도체 칩의 제3 변을 따라 적어도 하나의 열을 이루도록 배치된 반도체 패키지.
  8. 제1항에 있어서,
    상기 본딩 패드들 각각은 제1 금속층, 상기 제1 금속층 상에 배치된 제2 금속층, 상기 제1 금속층과 상기 제2 금속층을 전기적으로 연결시키는 비아 패턴을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 본딩 패드들 각각은 상기 제2 금속층 아래에 배치된 보호부를 더 포함하고, 상기 보호부는 게이트 도전층, 상기 게이트 도전층 상에 배치된 제3 금속층, 및 상기 게이트 도전층과 상기 제3 금속층을 연결하는 메탈 컨택을 포함하는 반도체 패키지.
  10. 접속 패드를 포함하는 기판;
    상기 기판 표면상에 배치되고, 본딩 패드들, 라우팅 영역에 상기 기판 표면과 평행한 방향으로 연장되도록 배치된 라우팅 배선들, 및 비본딩 패드들을 포함하는 제1 반도체 칩; 및
    상기 본딩 패드들 및 상기 접속 패드에 연결된 도전성 와이어를 포함하고,
    상기 라우팅 영역은 상기 제1 반도체 칩의 일측 중심부에 구비되고,
    상기 본딩 패드들은 상기 제1 반도체 칩의 상기 일측에 평행한 제1 방향을 따라 적어도 하나의 열을 이루며 배치되고, 상기 라우팅 배선들은 상기 제1 방향을 따라 상기 본딩 패드들 사이에 배치되되, 상기 본딩 패드들과 중첩하게 배치되지 않고,
    상기 비본딩 패드들은 상기 도전성 와이어에 연결되지 않되 상기 본딩 패드들과 다른 방향으로 적어도 한 열을 이루도록 배치되고,
    상기 본딩 패드들, 상기 라우팅 배선들, 및 상기 비본딩 패드들은 기판으로부터 동일한 층에 배치되는 반도체 패키지.
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