RU2663688C1 - Корпусированная интегральная схема, содержащая соединенный проволочными перемычками многокристальный пакет - Google Patents

Корпусированная интегральная схема, содержащая соединенный проволочными перемычками многокристальный пакет Download PDF

Info

Publication number
RU2663688C1
RU2663688C1 RU2017105857A RU2017105857A RU2663688C1 RU 2663688 C1 RU2663688 C1 RU 2663688C1 RU 2017105857 A RU2017105857 A RU 2017105857A RU 2017105857 A RU2017105857 A RU 2017105857A RU 2663688 C1 RU2663688 C1 RU 2663688C1
Authority
RU
Russia
Prior art keywords
crystal
sealing layer
level
layer
electrical
Prior art date
Application number
RU2017105857A
Other languages
English (en)
Inventor
Торстен Мейер
Паули ЯЕРВИНЕН
Ричард ПАТТЕН
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Application granted granted Critical
Publication of RU2663688C1 publication Critical patent/RU2663688C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges

Abstract

Варианты настоящего изобретения направлены на создание корпусированной интегральной схемы (IC), содержащей первый кристалл интегральной схемы, по меньшей мере частично встроенный в первый герметизирующий слой, и второй кристалл интегральной схемы, по меньшей мере частично встроенный во второй герметизирующий слой. Первый кристалл может содержать первое множество структур межсоединений на уровне кристалла, расположенных на первой стороне первого герметизирующего слоя. Эта корпусированная IC может также содержать множество электрических маршрутных элементов, по меньшей мере частично встроенных в первый герметизирующий слой и конфигурированных для маршрутизации электрических сигналов между первой стороной и второй стороной первого герметизирующего слоя. Вторая сторона слоя может быть противоположной относительно первой стороны указанного слоя. Второй кристалл может иметь вторую группу из нескольких структур соединений на уровне кристалла, которые могут быть электрически соединены по меньшей мере с подгруппой совокупности из множества электрических маршрутных элементов посредством проволочных перемычек. Второй герметизирующий слой состоит в прямом контакте с первым герметизирующим слоем, причем указанный первый герметизирующий слой покрывает вторую сторону указанного второго кристалла. Изобретение обеспечивает возможность уменьшения длины соединений между кристаллами в корпусированной многокристальной схеме при сохранении небольшого коэффициента формы. 3 н. и 14 з.п. ф-лы, 8 ил.

Description

Область техники, к которой относится изобретение
Варианты настоящего изобретения в общем относятся к области интегральных схем и, более конкретно, к корпусированной интегральной схеме, содержащей соединенный проволочными перемычками многокристальный пакет.
Уровень техники
Плотность размещения вводов/выводов кристаллов интегральных схем, таких как процессоры, постоянно растет, тогда как размеры этих кристаллов уменьшаются. В такой ситуации может быть желательно уменьшить длины соединений между кристаллами в корпусированной многокристальной схеме и сохранить при этом небольшой коэффициент формы, но это создает проблемы с точки зрения технологии.
Приведенное здесь описание имеет целью в общем представить контекст настоящего изобретения. Если здесь не указано иначе, материалы, описываемые в этом разделе, не являются изложением известного состояния техники применительно к Формуле изобретения и не считаются характеристиками этого известного состояния только в результате включения этих материалов в настоящий раздел.
Краткое описание чертежей
Варианты будут легко понятны из следующего подробного описания в сочетании с прилагаемыми чертежами. Для улучшения описания подобные цифровые позиционные обозначения присвоены подобным структурным элементам. Варианты настоящего изобретения иллюстрированы примерами и, не в качестве ограничений, изображениями на прилагаемых чертежах. Если четко не указано иное, эти чертежи выполнены не в масштабе.
Фиг. 1 упрощенно иллюстрирует вид сбоку в разрезе примера сборки интегральной схемы (IC), представляющей собой корпусированную интегральную схему, имеющую соединенный проволочными перемычками многокристальный пакет.
Фиг. 2 представляет иллюстративную логическую схему процесса изготовления корпусированной интегральной схемы согласно некоторым вариантам настоящего изобретения.
Фиг. 3 – 4 показывают иллюстративный вид сбоку в разрезе для представления выбранных операций, иллюстрирующих этапы процесса изготовления корпусированной интегральной схемы, согласно некоторым вариантам настоящего изобретения.
Фиг. 5 упрощенно иллюстрирует вид сбоку в разрезе примера сборки интегральной схемы с соединительными структурами на уровне корпуса согласно различным вариантам настоящего изобретения.
Фиг. 6 упрощенно иллюстрирует вид сбоку в разрезе примера сборки интегральной схемы, имеющей соединительные структуры на уровне корпуса и третий кристалл, расположенный на перераспределительном слое (RDL), согласно различным вариантам настоящего изобретения.
Фиг. 7 упрощенно иллюстрирует вид сбоку в разрезе примера сборки интегральной схемы, имеющей дополнительный кристалл, установленный в пакет и соединенный проволочными перемычками, согласно различным вариантам настоящего изобретения.
Фиг. 8 упрощенно иллюстрирует компьютерное устройство, содержащее корпусированную интегральную схему, согласно различным вариантам настоящего изобретения.
Осуществление изобретения
Варианты настоящего изобретения описывают конфигурации корпусированной интегральной схемы (IC), содержащей соединенный проволочными перемычками многокристальный пакет. В последующем описании различные аспекты иллюстративных вариантов будут рассмотрены с использованием терминов, обычно применяемых специалистами в рассматриваемой области, чтобы сообщить существо своих работ другим специалистам в этой области. Однако специалистам в рассматриваемой области должно быть ясно, что варианты настоящего изобретения могут быть практически осуществлены с использованием только некоторых из описываемых аспектов. В настоящем разъяснении приведены конкретные числа, материалы и конфигурации для обеспечения полного понимания иллюстративных вариантов. Однако специалистам в рассматриваемой области также должно быть ясно, что варианты настоящего изобретения могут быть практически осуществлены и без указанных конкретных подробностей. В других случаях, хорошо известные признаки опущены или упрощены с целью не затенять иллюстративные варианты реализации.
В последующем подробном описании ссылки сделаны на прилагаемые чертежи, которые составляют часть настоящего описания, где подобные цифровые позиционные обозначения присвоены подобным компонентам и где показано на иллюстративных вариантах, как предмет настоящего изобретения может быть практически осуществлен. Следует понимать, что могут быть использованы и другие варианты, а также могут быть сделаны структурные или логические изменения, не отклоняясь от объема настоящего изобретения. Поэтому последующее подробное описание не следует рассматривать в ограничительном смысле, так что объем этих вариантов определен прилагаемой формулой изобретения и ее эквивалентами.
В целях настоящего изобретения фраза «A и/или B» означает (A), (B) или (A и B). В целях настоящего изобретения фраза «A, B и/или C» означает (A), (B), (C), (A и B), (A и C), (B и C) или (A, B и C).
Описание может использовать термины на основе перспективы, такие как верх/низ, в/из, над/под и т.д. Такие характеристики применяются просто для способствования обсуждению и не предназначены для ограничения применения описываемых здесь вариантов какой-либо конкретной ориентацией.
Описание может использовать фразы «в одном из вариантов» или «в вариантах», каждая из которых может ссылаться на один и тот же или несколько разных вариантов. Кроме того, термины «содержащий», «включающий», «имеющий» и другие подобные термины, как они используются здесь применительно к вариантам настоящего изобретения, являются синонимами.
Здесь может быть использован термин «соединен с» вместе с его производными. Термин «соединенные» может иметь одно или несколько из следующих значений. Термин «соединенные» может означать, что два или более элементов находятся в прямом физическом или электрическом контакте. Однако термин «соединенные» может также означать, что два или более элементов могут не иметь прямого контакта один с другим, но тем не менее могут кооперироваться или взаимодействовать один с другим, и может также означать, что имеются один или несколько других элементов, связанных или присоединенных между элементами, которые названы соединенными один с другим. Термин «прямо соединенные» может означать, что два или несколько элементов находятся в непосредственном контакте.
В различных вариантах фраза «первый элемент, созданный, нанесенный или иным способом расположенный на втором элементе» может означать, что первый элемент создан, нанесен или расположен (помещен) на втором элементе, и что по меньшей мере часть первого элемента может быть в прямом, непосредственном контакте (например, в прямом физическом и/или электрическом контакте) или непрямом контакте (например, с наличием одного или нескольких других элементов между первым элементом и вторым элементом) по меньшей мере с частью второго элемента.
Как используется здесь, термин «модуль» может относиться к, быть частью или включать специализированную интегральную схему (ASIC), электронную схему, систему на кристалле (SoC), процессор (совместно используемый, выделенный или группу процессоров) и/или запоминающее устройство (совместно используемое, выделенное или группу запоминающих устройств), выполняющие одну или несколько программ загружаемого или встроенного программного обеспечения, схему комбинаторной логики и/или другие подходящие аппаратные компоненты, обеспечивающие выполнение описываемых функций
Фиг. 1 упрощенно иллюстрирует вид сбоку в разрезе примера интегральной схемы (IC) в сборе, представляющей собой корпусированную интегральную схему 102, электрически и физически соединенную со схемной платой 116, согласно вариантам настоящего изобретения. В различных вариантах корпусированная интегральная схема (IC) 102 может содержать один или несколько кристаллов интегральных схем (например, первый кристалл 106). Первый кристалл 106 может быть по меньшей мере частично погружен в первый герметизирующий слой 104. Этот первый кристалл 106 может содержать несколько соединительных структур на уровне кристалла (например, соединительную структуру 108 на уровне кристалла), которые могут быть расположены на первой стороне первого герметизирующего слоя 104.
Корпусированная интегральная схема (IC) 102 может также содержать несколько электрических маршрутных элементов (например, электрический маршрутный элемент 110), по меньшей мере частично погруженных в первый герметизирующий слой 104. Эти несколько электрических маршрутных элементов могут быть конфигурированы для маршрутизации электрических сигналов между второй стороной первого герметизирующего слоя 104 и первой стороной этого первого герметизирующего слоя 104, противоположной первой стороне, как можно видеть. В некоторых вариантах электрические маршрутные элементы могут, как это изображено на чертежи, представлять собой сквозные штырьки, выполненные в толще электроизоляционного материала (например, электроизоляционного материала 118). Совокупность таких электроизоляционных материалов может содержать кремний, керамику, полимер или какой-либо другой подходящий материал, где эти материалы могут содержать или не содержать наполнитель (например, наполнитель из оксида кремния или какой-либо другой подходящий наполнитель).
Корпусированная IC 102 может дополнительно содержать второй кристалл 122 интегральной схемы, расположенный на второй стороне первого герметизирующего слоя 104 и по меньшей мере частично погруженный во второй герметизирующий слой 120. Второй кристалл 122 интегральной схемы может также иметь вторую группу из нескольких соединительных структур на уровне кристалла (например, соединительную структуру 124 на уровне кристалла). Несколько соединительных структур второй группы на уровне кристалла могут быть электрически соединены с электрическими маршрутными элементами посредством проволочных перемычек (например, проволочной перемычкой 126).
В некоторых вариантах корпусированная IC 102 может содержать перераспределительный слой 112. Этот перераспределительный слой 112 может быть конфигурирован для электрического соединения кристалла 106 и кристалла 122, посредством электрических маршрутных элементов, с одной или несколькими соединительными структурами на уровне корпуса (например, припойными шариковыми выводами 114). Эти соединительные структуры на уровне корпуса могут быть конфигурированы для электрического и физического соединения корпусированной IC 102 со схемной платой 116. Корпусированная IC 102 может быть соединена со схемной платой 116 в соответствии с несколькими подходящими конфигурациями, включая эластомерную конфигурацию или какую-либо другую подходящую конфигурацию. Хотя здесь показаны припойные шариковые выводы 114, соединительные структуры на уровне корпуса могут представлять собой столбики или другие подходящие структуры вместо или в дополнение к припойным шариковым выводам, которые могут электрически соединять корпусированную IC 102 со схемной платой 116 через одну или несколько контактных площадок (например, контактную площадку 128), расположенных на схемной плате. Корпусированная IC 102 может представлять собой дискретный кристалл (чип) из полупроводникового материала и может в некоторых вариантах содержать или быть частью процессора, запоминающего устройства или специализированной схемы. В некоторых вариантах корпусированная IC 102 может представлять собой корпусированный прибор, изготовленный по технологии встроенных приборов с матрицей шариковых выводов на уровне пластины (eWLB).
Схемная плата 116 может содержать электрические маршрутные элементы, конфигурируемые для маршрутизации электрических сигналов к и от корпусированной IC 102. К таким электрическим маршрутным элементам могут относиться, например, дорожки на одной или нескольких поверхностей схемной платы и/или внутренние маршрутные элементы, такие как, например, канавки, сквозные отверстия или другие соединительные структуры, через которые происходит маршрутизация электрических сигналов.
Схемная плата 116 может представлять собой печатную плату (PCB), выполненную из электроизоляционного материала, такого как слоистый материал на основе эпоксидной смолы. Например, схемная плата 116 может содержать электроизоляционные слои, выполненные из таких материалов, как, например, политетрафторэтилен, материалы на основе хлопковой бумаги с пропиткой фенольной смолой, такие как Замедлитель пламени (Flame Retardant 4 (FR-4)), FR-1, бумаги на основе хлопковой бумаги и эпоксидной смолы, такие как CEM-1 или CEM-3, или тканые стекловолокнистые материалы, ламинированные один на другом с использованием препрега из эпоксидной смолы. Схемная плата 116 в других вариантах может быть изготовлена из других подходящих материалов. В некоторых вариантах схемная плата 116 может представлять собой материнскую плату (например, материнскую плату 802, показанную на фиг. 8).
Фиг. 2 иллюстрирует способ 200 изготовления корпусированной интегральной схемы (IC) применительно к иллюстративной корпусированной IC (например, корпусированной интегральной схеме (IC) 102, показанной на фиг. 1) согласно различным вариантам настоящего изобретения. Фиг. 3 – 4 представляют виды сбоку в разрезе для иллюстраций выбранных операций, иллюстрирующих этапы процесса 200 изготовления корпусированной IC, согласно иллюстративному варианту. Поэтому фиг. 2-4 будут рассмотрены в связи один с другими. В помощь этому описанию операции, изображенные на фиг. 2, обозначены стрелками, показывающими переход от одного этапа к другому на фиг. 3 и 4. Кроме того, на иллюстрациях операций, представленных на фиг. 3-4, проставлены не все цифровые позиционные обозначения, чтобы не усложнять чертежи.
Способ 200 изготовления IC может начинаться с блока 202, где активная сторона первого кристалла 302 может быть соединена с носителем 306. Это может быть сделано с использованием ленты или клея (например, клея 308), нанесенного на носитель 306. Как показано на чертеже, на активной стороне кристалла 302 могут располагаться несколько соединительных структур на уровне кристалла (например, соединительных структур 304 на уровне кристалла). В некоторых вариантах с носителем 306 могут быть также соединены несколько электрических маршрутных элементов 312a-312d, в дальнейшем совместно именуемых электрическими маршрутными элементами 312. В таких вариантах указанные несколько электрических маршрутных элементов могут представлять собой, как показано на чертеже, сквозные штырьки, выполненные в сквозных отверстиях, созданных в электроизоляционном материале 310a и 310b. Этот электроизоляционный материал может представлять собой какой-либо подходящий материал, включая, не ограничиваясь этим, кремний, керамику, полимерный материал, стекло и т.п. Указанные электрические маршрутные элементы могут, в некоторых вариантах, иметь несколько контактных площадок 314a-h, расположенных на каждом конце электрических маршрутных элементов 312a-d. В некоторых вариантах по меньшей мере на контактных площадках 314a-d могут быть созданы поверхности, обеспечивающие монтаж проволочных перемычек. Такие поверхности для монтажа проволочных перемычек могут содержать никель, золото или какой-либо другой подходящий материал или сочетание таких материалов. В других вариантах электрические маршрутные элементы могут быть созданы посредством отдельных процедур после формирования первого герметизирующего слоя 316, обсуждаемого ниже со ссылками на блок 204. Такие электрические маршрутные элементы могут быть выполнены из электропроводного материала (например, меди).
В блоке 204 для формирования первого герметизирующего слоя 316 может быть осажден герметизирующий материал. В некоторых вариантах такой герметизирующий материал может представлять собой литьевой компаунд (например, эпоксидную смолу). В таких вариантах первый герметизирующий слой 316 может быть выполнен, например, способом прямого прессования. Как показано на чертеже, первый герметизирующий слой 316 может герметизировать по меньшей мере часть первого кристалла 302 и электрические маршрутные элементы 312.
В некоторых вариантах первый герметизирующий слой 316 может также герметизировать контактные площадки 314a-d. В таких вариантах в блоке 206 какой-либо герметизирующий материал, который мог быть нанесен поверх контактных площадок 314a-d, может быть удален для образования пустот 318a-d. Это может быть сделано посредством сверления (например, лазерного «сверления»), шлифования, травления и т.п. В вариантах, использующих лазерное «сверление», такое лазерное воздействие может вызвать деградацию или разрушение покрытия для монтажа проволочных перемычек, нанесенного на контактные площадки 314a-d. В таких вариантах покрытие на поверхность (например, никель, золото или какой-либо другой подходящий материал) может быть нанесено после лазерного «сверления». Такое поверхностное покрытие может быть нанесено, например, посредством химического восстановления.
В блоке 208, носитель 306 может быть отделен от первого герметизирующего слоя 316. В некоторых вариантах, обсуждавшиеся выше процедуры могут быть осуществлены отдельно от процедур, описываемых далее. В таких вариантах процедура может начинаться с создания сборки с корпусированной IC аналогично сборке, создаваемой в ходе описанного выше процесса. В таких вариантах поверх сборки с корпусированной IС может быть нанесен пассивационный слой для предотвращения оксидирования или загрязнения каких-либо открытых металлических элементов, таких как контактные площадки 314a-h и несколько соединений первого кристалла 302 на уровне этого кристалла. Такой пассивационный слой может быть нанесен способом ламинирования, печати или центробежным способом на центрифуге, например. После нанесения пассивационного слоя в этом пассивационном слое могут быть созданы пустоты (например, посредством фотолитографии) для осуществления процедур, описываемых ниже.
В блоке 210 может быть создан слой 320 диэлектрик. Такой слой диэлектрика может, в некоторых вариантах, представлять собой пассивационный слой, обсуждавшийся выше применительно к блоку 208. Кроме того на поверхности слоя 320 диэлектрика может быть выполнен перераспределительный слой (RDL) 322. Слой RDL 320 может обеспечить отведение и перераспределение сигнала от соединений на уровне кристалла (например, соединения 304 на уровне кристалла) и от электрических маршрутных элементов 312. Хотя на чертеже показан только один слой RDL, должно быть понятно, что могут быть созданы и дополнительные слои RDL и соответствующие слои диэлектрика в зависимости от конкретного применения и конструкции, требованиям которых должна удовлетворять полученная в результате корпусированная IC. В блоке 212, переходя к фиг. 4, может быть создан слой 324 ограничителя растекания припоя и в этом слое может быть выполнен заданный рисунок. Такой ограничительный слой может быть выполнен, например, способом фотолитографии.
В блоке 214 обратная сторона второго кристалла 326 может быть соединена со второй стороной первого герметизирующего слоя 316, противоположной слою RDL 322, как можно видеть. Это может быть сделано, например, с использованием ленты или клея (например, клея 328). В различных вариантах второй кристалл 326 может иметь несколько соединений 330a-330d на уровне кристалла, расположенных на поверхности кристалла. Как используется здесь, обратной стороной кристалла является сторона кристалла, на которой нет соединений на уровне кристалла.
В блоке 216, соединения 330a-330d на уровне кристалла в составе второго кристалла 326 могут быть соединены соответствующими проволочными перемычками 332a-332d с электрическими маршрутными элементами 312. Эти электрические маршрутные элементы 312 могут осуществлять маршрутизацию электрических сигналов между вторым кристаллом 326 и слоем RDL. Проволочные перемычки 332a-d могут быть выполнены из какого-либо подходящего материала, включая, не ограничиваясь этим, алюминий, медь, серебро, золото и т.п., и могут также представлять собой многослойные проволочки (например, проволочки с покрытием). Такие проволочные соединения могут быть выполнены с применением какой-либо обычной технологии монтажа проволочных перемычек. В некоторых вариантах на верхнюю поверхность второго кристалла 326 могут быть установлены один или несколько дополнительных кристаллов. В таких вариантах между каждым кристаллом и предшествующим кристаллом может быть помещен разделитель, чтобы можно было вывести проволочные перемычки (например, проволочки 332a-d) из-под кристалла. Такое варианты обсуждается ниже более подробно со ссылками на фиг. 7. В блоке 218 поверх второго кристалла и проволочек 330a-330d может быть нанесен дополнительный герметизирующий материал для образования второго герметизирующего слоя 334 и для защиты конфигурации проволочных перемычек. На фиг. 5-7 показаны различные варианты корпусированных IC, которые могут быть изготовлены в соответствии с описанными выше процедурами.
Фиг. 5 упрощенно иллюстрирует вид сбоку в разрезе примера корпусированной интегральной схемы (IC) 500, имеющей соединительные структуры на уровне корпуса, согласно различным вариантам настоящего изобретения. Как показано на чертеже, исходным пунктом для фиг. 5 может быть сборка с корпусированной интегральной схемой (IC), изготовленная посредством процесса, описанного выше со ссылками на фиг. 2-4. На фиг. 5, однако, соединения на уровне корпуса (например, припойные шариковые выводы 502) могут быть расположены на слое RDL. Хотя здесь показаны припойные шариковые выводы, соединительные структуры на уровне корпуса могут представлять столбики или какие-либо другие подходящие структуры вместо или в дополнение к припойным шариковым выводам. Эти соединительные структуры на уровне корпуса могут быть конфигурированы для электрического соединения корпусированной IC 500 со схемной платой (например, схемной платой 116, показанной на фиг. 1).
Фиг. 6 упрощенно иллюстрирует вид сбоку в разрезе примера корпусированной интегральной схемы (IC) 600, имеющей соединительные структуры на уровне корпуса (например, припойные шариковые выводы 606) и третий кристалл 602, встроенный в эту схему, согласно различным вариантам настоящего изобретения. Как показано на чертеже, исходным пунктом для фиг. 6 может быть сборка с корпусированной интегральной схемой (IC), изготовленная посредством процесса, описанного выше со ссылками на фиг. 2-4. На фиг. 6, однако, соединения на уровне корпуса (например, припойные шариковые выводы 606) могут быть расположены на слое RDL. Кроме того, третий кристалл 602 был соединен со сборкой корпусированных IC посредством соединительных структур 604. Хотя здесь показаны припойные шариковые выводы, соединительные структуры на уровне корпуса могут представлять столбики или какие-либо другие подходящие структуры вместо или в дополнение к припойным шариковым выводам. Эти соединения на уровне корпуса могут быть конфигурированы для электрического соединения корпусированной IC 600 со схемной платой (например, схемной платой 116, показанной на фиг. 1). Как можно видеть, суммарная толщина третьего кристалла 602 и соединительных структур 604 меньше толщины индивидуальных соединительных структур на уровне корпуса. Это может позволить расположить третий кристалл 602 в той же плоскости, где находятся несколько соединительных структур на уровне корпуса.
Фиг. 7 упрощенно иллюстрирует вид сбоку в разрезе примера корпусированной интегральной схемы (IC) 700, имеющей дополнительный кристалл 702, установленный сверху на кристалле 326. Как показано на чертеже, корпусированная IC 700 может содержать первый кристалл 702 и несколько электрических маршрутных элементов (например, электрических маршрутных элементов 712), по меньшей мере частично погруженных в первый герметизирующий слой 716. Этот первый герметизирующий слой 716 может быть, например, выполнен из литьевого компаунда. В некоторых вариантах указанные несколько электрических маршрутных элементов могут, как показано, представлять собой сквозные штырьки, выполненные в электроизоляционном материале 710a и 710b. Такой электроизоляционный материал может представлять собой, не ограничиваясь этим, кремний, керамику, полимер и т.п. Указанные электрические маршрутные элементы могут, в некоторых вариантах, иметь несколько контактных площадок (например, контактных площадок 714), расположенных на каждом конце индивидуальных электрических маршрутных элементов. В некоторых вариантах на верхних контактных площадках (например, контактных площадках 714) могут быть созданы поверхности, обеспечивающие монтаж проволочных перемычек. Такие поверхности для монтажа проволочных перемычек могут содержать никель, золото или какой-либо другой подходящий материал или сочетание таких материалов. Такие электрические маршрутные элементы могут быть выполнены из какого-либо электропроводного материала (например, меди).
Корпусированная IC 700 может также содержать перераспределительный слой (RDL) 722. Слой RDL может быть расположен на поверхности слоя диэлектрика 720 и может обеспечить отведение и перераспределение сигнала от соединений на уровне кристалла (например, соединения 704 на уровне кристалла) и от нескольких электрических маршрутных элементов (например, электрических маршрутных элементов 712). Хотя на чертеже показан только один слой RDL, должно быть понятно, что могут быть созданы и дополнительные слои RDL и соответствующие слои диэлектрика в зависимости от конкретного применения и конструкции, требованиям которых должна удовлетворять полученная в результате корпусированная интегральная схем (IC). На поверхности слоя RDL может быть создан слой 724 ограничителя растекания припоя, а в отверстиях этого слоя 724 ограничителя растекания припоя могут быть расположены несколько соединений на уровне корпуса (например, соединений 744 на уровне корпуса).
Корпусированная IC 700 может также содержать второй кристалл 726, который может быть соединен с поверхностью первого герметизирующего слоя 716. Это может быть сделано, например, с использованием ленты или клея (например, клея 728). В различных вариантах второй кристалл 726 может иметь несколько соединений на уровне кристалла (например, соединений на уровне кристалла 730) расположенных на поверхности кристалла. Соединения на уровне кристалла в составе второго кристалла 726 могут быть, как показано на чертеже, соединены соответствующими проволочными перемычками 732a-732d с первой подгруппой электрических маршрутных элементов через соответствующую подгруппу из нескольких контактных площадок. Указанные электрические маршрутные элементы могут осуществлять маршрутизацию электрических сигналов между вторым кристаллом 726 и слоем RDL 722. Проволочные перемычки 732a-d могут быть выполнены из какого-либо подходящего материала, включая, не ограничиваясь этим, алюминий, медь, серебро, золото и т.п. Такие проволочные соединения могут быть выполнены с применением какой-либо обычной технологии монтажа проволочных перемычек. В некоторых вариантах на верхнюю поверхность второго кристалла 726 могут быть установлены один или несколько дополнительных кристаллов (например, третий кристалл 736). В таких вариантах между соседними кристаллами может быть помещен разделитель (например, разделитель 740), чтобы можно было вывести проволочные перемычки (например, проволочки 732a-d) из-под кристалла. В различных вариантах третий кристалл 726 может иметь несколько соединений на уровне кристалла (например, соединений 742 на уровне кристалла), расположенных на поверхности кристалла. Соединения на уровне кристалла в составе второго кристалла 726 могут быть, как показано на чертеже, соединены соответствующими проволочными перемычками 738a-738d со второй подгруппой электрических маршрутных элементов через соответствующую вторую подгруппу из нескольких контактных площадок. Второй кристалл 726, третий кристалл 736 и проволочные перемычки 732a-d и 738a-d могут быть все погружены во второй герметизирующий слой 734. В некоторых вариантах со слоем RDL 722 может быть соединен четвертый кристалл в конфигурации, аналогичной кристаллу 602, показанному на фиг. 6.
Варианты настоящего изобретения могут быть реализованы в системе с использованием какой-либо подходящей аппаратуры и/или программного обеспечения для конфигурирования по желанию. Фиг. 8 упрощенно иллюстрирует компьютерное устройство, содержащее корпусированную интегральную схему (IC), описанную здесь, например, такую как показано на фиг. 1-8. Компьютерное устройство 800 может содержать расположенную в корпусе устройства плату, такую как материнская плата 802. Эта материнская плата 802 может содержать несколько компонентов, включая, но не ограничиваясь этим, процессор 804 и по меньшей мере один кристалл (чип) 806 интегральной схемы связи. Процессор 804 может быть физически и электрически соединен с материнской платой 802. В некоторых вариантах указанный по меньшей мере один кристалл 806 связи также может быть физически и электрически соединен с материнской платой 802. В других вариантах кристалл 806 связи может быть частью процессора 804.
В зависимости от области применения компьютерное устройство 800 может также содержать другие компоненты, которые могут быть или могут не быть физически и электрически соединены с материнской платой 802. Такими другими компонентами могут быть, не ограничиваясь этим, энергозависимое запоминающее устройство (например, динамическое (DRAM)), энергонезависимое запоминающее устройство (например, (ROM)), устройство флэш-памяти, графический процессор, цифровой процессор сигнала, криптографический процессор, чипсет, антенна, дисплей, дисплей с сенсорным экраном, контроллер с сенсорным экраном, аккумулятор, аудио кодек, видео кодек, усилитель мощности, устройство глобальной системы местоопределения (GPS), компас, счетчик Гейгера, акселерометр, гироскоп, громкоговоритель, видеокамера и запоминающее устройство большой емкости (такое как накопитель на жестком диске, компакт-диск (CD), цифровой универсальный диск (DVD) и т.д.).
Кристалл 806 связи может обеспечивать радиосвязь для передачи данных к и от компьютерного устройства 800. Термин «радио» или «беспроводной» и его производные могут быть использованы для описания схем, устройств, систем, способов, методик, каналов связи и т.п., которые могут осуществлять связь и передачи данных с использованием модулированного электромагнитного излучения через несплошную среду. Термин не накладывает обязательного требования, чтобы соответствующие устройства не содержали никаких проводов, хотя в некоторых вариантах проводов может и не быть. Кристалл 806 связи может использовать какое-либо число стандартов или протоколов радиосвязи, включая, не ограничиваясь этим, стандарты, разработанные Институтов инженеров по электротехнике и электронике (Institute for Electrical and Electronic Engineers (IEEE)), включая WiFi (семейство IEEE 802.11), стандарты IEEE 802.16 (например, IEEE 802.16-2005, измененный), проект долговременной эволюции (Long-Term Evolution (LTE)) вместе с изменениями, обновлениями и/или пересмотрами (например, проект усовершенствованного LTE (advanced LTE), проект ультрамобильной широкополосной связи (UMB) (также именуемый "3GPP2"), и т.п.). Сети BWA, совместимые со стандартами IEEE 802.16, в общем случае называются сетями WiMAX, аббревиатура, обозначающая «всемирное взаимодействие для доступа в СВЧ-диапазоне» (Worldwide Interoperability for Microwave Access), что является сертификационным знаком для изделий, прошедших испытания соответствия и взаимодействия согласно требованиям стандартов IEEE 802.16. Кристалл 806 связи может работать в соответствии со стандартами, такими как глобальная система мобильной связи (GSM), система с общим сервисом пакетной радиопередачи (GPRS), универсальная мобильная телекоммуникационная система (UMTS), система с высокоскоростным пакетным доступом (HSPA), развитая система Evolved HSPA (E-HSPA) или сеть связи долговременной эволюции (Long-Term Evolution (LTE)). Кристалл 806 связи может также работать в соответствии со стандартом GSM с повышенными скоростями передачи данных (GSM Enhanced Data rates for GSM Evolution (EDGE)), стандартом сети радио доступа GSM с повышенными скоростями передачи данных (GERAN), стандартом универсальной наземной сети радио доступа (UTRAN) или развитой сети UTRAN (Evolved UTRAN (E-UTRAN)). Кристалл 806 связи может также работать в соответствии со стандартом многостанционного доступа с кодовым уплотнением (CDMA), стандартом многостанционного доступа с временным уплотнением (TDMA), стандартом цифровой усовершенствованной беспроводной связи (DECT), стандартом системы развития оптимизированной передачи данных (EV-DO), производными этих систем связи, равно как и какими-либо другими протоколами радиосвязи, обозначенными как протоколы третьего поколения (3G), четвертого поколения (4G), пятого поколения (5G) и последующих поколений. В других вариантах кристалл 806 связи может работать в соответствии с другими протоколами радиосвязи.
Компьютерное устройство 800 может содержать несколько кристаллов 806 связи. Например, первый кристалл 806 связи может быть выделен для радиосвязи малой дальности, такой как связь WiFi и связь Bluetooth, а второй кристалл 806 связи может быть выделен для радиосвязи большей дальности, такой как связь согласно стандартам GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO и другие.
Процессор 804 компьютерного устройства 800 может представлять собой корпусированную интегральную схему (IC) (например, корпусированную интегральную схему (IC) 102, показанную на фиг. 1), входящую в состав сборки с интегральной схемой (IC). Например, схемная плата 116, показанная на фиг. 1, может представлять собой материнскую плату 802 и процессор 804 может представлять собой кристалл корпусированной интегральной схемы (IC) 102, как описано ниже. Процессор 804 и материнская плата 802 могут быть соединены одно с другим с использованием соединений на уровне корпуса, как это описано здесь. Термин «процессор» может обозначать какое-либо устройство или часть устройства, обрабатывающую данные в электронной форме из регистров и/или запоминающих устройств для преобразования этих данных в электронной форме в другие данные в электронной форме, которые могут быть сохранены в регистрах и/или запоминающих устройствах.
Кристалл (чип) 806 связи может представлять собой корпусированную интегральную схему (IC) (например, корпусированную интегральную схему (IC) 102), входящую в состав сборки с интегральной схемой (IC), которая может содержать подложку корпуса. В следующих вариантах другой компонент (например, запоминающее устройство или другая интегральная схема), смонтированный в корпусе компьютерного устройства 800, может представлять собой корпусированную интегральную схему (IC) (например, корпусированную интегральную схему (IC) 102), входящую в состав сборки IC.
В различных вариантах компьютерное устройство 800 может представлять собой портативный компьютер, компьютер нетбук, компьютер ноутбук, компьютер «ультрабук», смартфон, планшетный компьютер, персональный цифровой помощник (personal digital assistant (PDA)), ультрамобильный персональный компьютер, мобильный телефон, настольный компьютер, сервер, принтер, сканер, монитор, приставка, пульт управления развлекательной системы, цифровую видеокамеру, портативный музыкальный плеер или цифровое видеозаписывающее устройство. В других вариантах компьютерное устройство 800 может представлять собой другое электронное устройство, обрабатывающее данные.
Примеры
Согласно различным вариантам здесь приведены описания ряда примеров.
Пример 1 может представлять корпусированную интегральную схему (IC), содержащую: первый кристалл интегральной схемы, по меньшей мере частично, погруженный в первый герметизирующий слой, первый кристалл имеет первую группу из нескольких структур соединений на уровне кристалла, расположенных на первой стороне первого герметизирующего слоя; несколько электрических маршрутных элементов, по меньшей мере частично погруженных в первый герметизирующий слой и конфигурированных для маршрутизации электрических сигналов между первой стороной первого герметизирующего слоя и второй стороной первого герметизирующего слоя, противоположной его первой стороне; и второй кристалл интегральной схемы, расположенный на второй стороне первого герметизирующего слоя и по меньшей мере частично погруженный во второй герметизирующий слой, второй кристалл имеет вторую группу из нескольких структур соединений на уровне кристалла, где вторая группа из нескольких структур соединений на уровне кристалла электрически соединена по меньшей мере с подгруппой множества электрических маршрутных элементов посредством проволочных перемычек.
Пример 2 может представлять предмет Примера 1, дополнительно содержащий: один или несколько перераспределительных слоев (RDL), расположенных на первой стороне первого герметизирующего слоя, где эти один или более слоев RDL электрически соединены с первым кристаллом, и где эти один или более слоев RDL электрически соединены со вторым кристаллом через множество электрических маршрутных элементов.
Пример 3 может представлять предмет Примера 2, дополнительно содержащий множество соединительных структур на уровне корпуса, расположенных на одном или более распределительных слоях RDL.
Пример 4 может представлять предмет Примера 2, дополнительно содержащий третий кристалл интегральной схемы, расположенный на одном или более слоях RDL и имеющий третью группу из множества структур соединений на уровне кристалла, электрически соединенных с одним или более слоями RDL.
Пример 5 может представлять предмет Примера 4, дополнительно содержащий множество соединительных структур на уровне корпуса, расположенных на одном или более слоях RDL, где суммарная толщина третьего кристалла и третьей группы из множества структур соединений на уровне кристалла меньше толщины индивидуальных соединительных структур на уровне корпуса из совокупности множества соединений на уровне корпуса, чтобы можно было установить третий кристалл в той же плоскости, где находятся указанные множество соединительных структур на уровне корпуса.
Пример 6 может представлять предмет Примера 1, где подгруппа группы из множества электрических маршрутных элементов является первой подгруппой, а корпусированная IC дополнительно содержит: третий кристалл интегральной схемы, по меньшей мере частично погруженный во второй герметизирующий слой и имеющий третью группу из множества структур соединений на уровне кристалла, электрически соединенных, посредством проволочных перемычек, со второй подгруппой из множества электрических маршрутных элементов, где третий кристалл и второй кристалл соединены один с другим через разделитель.
Пример 7 может представлять предмет какого-либо из Примеров 1 – 6, где указанное множество электрических маршрутных элементов содержат сквозные штырьки.
Пример 8 может представлять предмет какого-либо из Примеров 1 – 6, где корпусированная IC выполнена по технологии встроенных приборов с матрицей шариковых выводов на уровне пластины (eWLB).
Пример 9 может представлять способ изготовления корпусированной интегральной схемы (IC), содержащий этапы, на которых: обеспечивают первый герметизирующий слой, в который по меньшей мере частично погружены первый кристалл интегральной схемы и множество электрических маршрутных элементов, причем первый кристалл имеет первую группу из множества структур соединений на уровне кристалла, расположенных на первой стороне первого герметизирующего слоя, где эти электрические маршрутные элементы электрически соединяют первую сторону первого герметизирующего слоя со второй стороной этого первого герметизирующего слоя, где первая сторона первого герметизирующего слоя противоположна второй стороне этого первого слоя; соединение второго кристалла интегральной схемы сорт второй стороной первого герметизирующего слоя, где второй кристалл содержит вторую группу из множества структур соединений на уровне кристалла; электрическое соединение второй группы из множества структур соединений на уровне кристалла по меньшей мере с подгруппой совокупности из множества электрических маршрутных элементов посредством проволочных перемычек; и создание второго герметизирующего слоя поверх второго кристалла и конфигурации проволочных перемычек для герметизации по меньшей мере части второго кристалла и конфигурации проволочных перемычек во втором герметизирующем слое.
Пример 10 может представлять предмет Примера 9, где создание первого герметизирующего слоя содержит: соединение первого кристалла с носителем; соединение группы из множества электрических маршрутных элементов с носителем; и нанесение герметизирующего материала поверх первого кристалла и группы из нескольких электрических маршрутных элементов для создания первого герметизирующего слоя.
Пример 11 может представлять предмет Примера 9, где создание первого герметизирующего слоя содержит: соединение первого кристалла с носителем; нанесение герметизирующего материала поверх первого кристалла для образования первого герметизирующего слоя; и формирование множества электрических маршрутных элементов в герметизирующем материале.
Пример 12 может представлять предмет Примера 9, дополнительно содержащий:
формирование одного или более перераспределительных слоев (RDL) на первой стороне первого герметизирующего слоя, где один или более слоев RDL электрически соединены с первым кристаллом, и где один или более слоев RDL электрически соединены со вторым кристаллом посредством указанных нескольких электрических маршрутных элементов.
Пример 13 может представлять предмет Примера 12, дополнительно содержащий: группу из множества соединений на уровне корпуса на одном или более слоях RDL.
Пример 14 может представлять предмет Примера 12, дополнительно содержащий: электрическое соединение третьего кристалла интегральной схемы с одним или более слоями RDL через третью группу из множества структур соединений на уровне кристалла, расположенных на третьем кристалле.
Пример 15 может представлять предмет Примера 14, дополнительно содержащий формирование группы из множества соединительных структур на уровне корпуса на одном или более слоев RDL, где суммарная толщина третьего кристалла и третьей группы из множества структур соединений на уровне кристалла меньше толщины индивидуальных соединительных структур на уровне корпуса из совокупности множества соединений на уровне корпуса, чтобы можно было установить третий кристалл в той же плоскости, где находятся указанные множество соединительных структур на уровне корпуса.
Пример 16 может представлять предмет Примера 9, где подгруппа группы из множества электрических маршрутные элементов является первой подгруппой, а проволочные перемычки являются первыми проволочными перемычками, и корпусированная IC дополнительно содержит: физическое соединение третьего кристалла, имеющего третью группу из множества структур соединений на уровне кристалла, с поверхностью второго кристалла через разделитель; и электрическое соединение третьей группы из множества структур соединений на уровне кристалла со второй подгруппой из множества электрических маршрутных элементов посредством вторых проволочных перемычек, где второй герметизирующий слой создан для герметизации третьего кристалла, и
Пример 17 может представлять предмет какого-либо из Примеров 9 – 16, где указанные несколько электрических маршрутных элементов содержат сквозные штырьки.
Пример 18 может представлять предмет какого-либо из Примеров 9 – 16, где корпусированная IC выполнена по технологии встроенных приборов с матрицей шариковых выводов на уровне пластины (eWLB).
Пример 19 может представлять сборку с интегральной схемой (IC), содержащую: корпусированную IC, имеющую: первый кристалл интегральной схемы, по меньшей мере частично, погруженный в первый герметизирующий слой, первый кристалл имеет первую группу из множества структур соединений на уровне кристалла, расположенных на первой стороне первого герметизирующего слоя; множество электрических маршрутных элементов, по меньшей мере частично погруженных в первый герметизирующий слой и конфигурированных для маршрутизации электрических сигналов между первой стороной первого герметизирующего слоя и второй стороной первого герметизирующего слоя, противоположной его первой стороне; и второй кристалл интегральной схемы, расположенный на второй стороне первого герметизирующего слоя и по меньшей мере частично погруженный во второй герметизирующий слой, второй кристалл имеет вторую группу из множества структур соединений на уровне кристалла, где вторая группа из множества структур соединений на уровне кристалла электрически соединена по меньшей мере с подгруппой множества электрических маршрутных элементов посредством проволочных перемычек; и множество соединений на уровне корпуса, расположенных на первой стороне первого герметизирующего слоя и электрически соединенных со второй группой из множества структур соединений на уровне кристалла через множество электрических маршрутных элементов и первую группу из множества структур соединений на уровне кристалла; и схемную плату, имеющую множество электрических маршрутных элементов, расположенных в плате, и множество контактных площадок, расположенных на плате, где несколько контактных площадок электрически соединены с множеством соединительными структурами на уровне корпуса.
Пример 20 может представлять предмет Примера 19, где корпусированная интегральная схема (IC) содержит процессор.
Пример 21 может представлять предмет Примера 20, дополнительно содержащий одну или более антенн, устройство отображения, дисплей с сенсорным экраном, контроллер с сенсорным экраном, аккумулятор, аудио кодек, видео кодек, усилитель мощности, устройство системы глобального местоопределения (GPS), компас, счетчик Гейгера, акселерометр, гироскоп, громкоговоритель или видеокамеру, соединенные со схемной платой.
Пример 22 может представлять предмет какого-либо из Примеров 19 – 21, где сборка с интегральной схемой (IC) является частью портативного компьютера, компьютера нетбук, компьютера ноутбук, компьютера «ультрабук», смартфона, планшетного компьютера, персонального цифрового помощника (PDA), ультрамобильного персонального компьютера, мобильного телефона, настольного компьютера, сервера, принтера, сканера, монитора, приставки, пульта управления развлекательной системы, цифровой видеокамеры, портативного музыкального плеера или цифрового видеозаписывающего устройства.
Различные варианты могут содержать какие-либо подходящие сочетания описанных выше вариантов, включая альтернативные («или») варианты относительно вариантов, описанных в конъюнктивной форме («и») выше (например, «и» может также означать «и/или»). Более того, некоторые варианты могут содержать одно или несколько изделий (например, энергонезависимых компьютерных носителей информации), имеющих записанные команды, которые, при исполнении, ведут к действиям согласно какому-либо из описанных выше вариантов. Более того, некоторые варианты могут содержать аппаратуру или системы, имеющие какие-либо подходящие средства для выполнения различных операций согласно описываемым выше вариантам.
Приведенное выше описание иллюстрируемых вариантов, включая то, что описано в Реферате, не следует считать исчерпывающим или ограничивающим настоящее изобретение точно теми формами, какие рассмотрены здесь. Хотя здесь для иллюстрации рассмотрены конкретные варианты осуществления и примеры, специалистами в рассматриваемой области могут быть созданы многочисленные эквивалентные модификации, не отклоняясь от объема настоящего изобретения.
Эти модификации могут быть внесены в варианты настоящего изобретения в свете приведенного выше подробного описания. Термины, используемые в последующей Формуле изобретения, не следует толковать как ограничения различных вариантов настоящего изобретения конкретными вариантами, приведенными в настоящем описании и в Формуле изобретения. Напротив, объем изобретения следует определить целиком на основе прилагаемой Формулы изобретения, которую следует толковать согласно установленной доктрине интерпретации формулы изобретения.

Claims (41)

1. Корпусированная интегральная схема (IC), содержащая:
первый кристалл, по меньшей мере частично погруженный в первый герметизирующий слой, при этом указанный первый кристалл содержит первое множество структур межсоединений на уровне кристалла, расположенных на первой стороне первого герметизирующего слоя на первой стороне указанного первого кристалла, причем указанный первый кристалл имеет вторую сторону, противоположную первой стороне;
множество электрических маршрутных элементов, по меньшей мере частично погруженных в первый герметизирующий слой и выполненных с возможностью маршрутизации электрических сигналов между первой стороной первого герметизирующего слоя и второй стороной первого герметизирующего слоя, противоположной относительно первой стороны указанного слоя;
слой электроизоляционного материала, по меньшей мере частично покрытый первым герметизирующим слоем, причем множество электрических маршрутных элементов проходят через указанный слой электроизоляционного материала; и
второй кристалл, расположенный на второй стороне первого герметизирующего слоя и по меньшей мере частично погруженный во второй герметизирующий слой, причем указанный второй кристалл содержит второе множество структур межсоединений на уровне кристалла, а указанное второе множество структур межсоединений на уровне кристалла электрически соединено по меньшей мере с подгруппой из множества электрических маршрутных элементов посредством проволочных перемычек, и второй герметизирующий слой состоит в прямом контакте с первым герметизирующим слоем, причем указанный первый герметизирующий слой покрывает вторую сторону указанного второго кристалла.
2. Корпусированная IC по п. 1, дополнительно содержащая один или более перераспределительных слоев (RDL), расположенных на первой стороне первого герметизирующего слоя, при этом один или более слоев RDL электрически соединены с первым кристаллом, причем один или более слоев RDL электрически соединены со вторым кристаллом через множество электрических маршрутных элементов.
3. Корпусированная IC по п. 2, дополнительно содержащая множество структур межсоединений на уровне корпуса, расположенных на одном или более RDL.
4. Корпусированная IC по п. 1, в которой указанное множество электрических маршрутных элементов содержит сквозные штырьки.
5. Корпусированная IC по п. 1, характеризующаяся тем, что выполнена по технологии встроенных приборов с матрицей шариковых выводов на уровне пластины (eWLB).
6. Корпусированная IC по п. 1, дополнительно содержащая слой соединения, имеющий первую сторону, непосредственно соединенную с первым герметизирующим слоем, и вторую сторону, противоположную первой стороне, непосредственно соединенную со вторым кристаллом, причем слой соединения является ленточным или разделительным слоем.
7. Корпусированная IC по п. 1, в которой проволочные перемычки проходят через множество отверстий в герметизирующем слое, а второй герметизирующий слой заполняет указанное множество отверстий в первом герметизирующем слое.
8. Сборка с интегральной схемой (IC), содержащая:
корпусированную IC, включающую в себя:
первый кристалл интегральной схемы, по меньшей мере частично погруженный в первый герметизирующий слой, при этом первый кристалл содержит первое множество структур межсоединений на уровне кристалла, расположенных на первой стороне первого герметизирующего слоя на первой стороне указанного первого кристалла, причем указанный первый кристалл имеет вторую сторону, противоположную первой стороне;
множество электрических маршрутных элементов, по меньшей мере частично погруженных в первый герметизирующий слой и выполненных с возможностью маршрутизации электрических сигналов между первой стороной первого герметизирующего слоя и второй стороной первого герметизирующего слоя, противоположной указанной первой стороне;
слой электроизоляционного материала, по меньшей мере частично покрытый первым герметизирующим слоем, причем множество электрических маршрутных элементов проходят через указанный слой электроизоляционного материала;
второй кристалл интегральной схемы, расположенный на второй стороне первого герметизирующего слоя и по меньшей мере частично встроенный во второй герметизирующий слой, причем указанный второй кристалл содержит второе множество структур межсоединений на уровне кристалла, при этом второе множество структур межсоединений на уровне кристалла электрически соединено по меньшей мере с подгруппой множества электрических маршрутных элементов посредством проволочных перемычек, а второй герметизирующий слой состоит в прямом контакте с первым герметизирующим слоем;
множество межсоединений на уровне корпуса, расположенных на первой стороне первого герметизирующего слоя и электрически соединенных со второй группой из множества структур межсоединений на уровне кристалла посредством множества электрических маршрутных элементов и первым множеством структур межсоединений на уровне кристалла, причем указанный первый герметизирующий слой покрывает вторую сторону указанного второго кристалла; и
схемную плату, содержащую множество электрических маршрутных элементов, расположенных в плате, и множество контактных площадок, расположенных на плате, причем указанное множество контактных площадок электрически соединены с множеством структур межсоединений на уровне корпуса.
9. Сборка с IC по п. 8, в которой корпусированная IC содержит процессор.
10. Сборка с IC по п. 9, дополнительно содержащая одну или более антенн, устройство отображения, устройство отображения с сенсорным экраном, контроллер сенсорного экрана, аккумулятор, аудиокодек, видеокодек, усилитель мощности, устройство системы глобального местоопределения (GPS), компас, счетчик Гейгера, акселерометр, гироскоп, громкоговоритель или видеокамеру, соединенные со схемной платой.
11. Сборка с IC по п. 8, характеризующаяся тем, что является частью портативного компьютера, компьютера нетбук, компьютера ноутбук, компьютера «ультрабук», смартфона, планшетного компьютера, персонального цифрового помощника (PDA), ультрамобильного персонального компьютера, мобильного телефона, настольного компьютера, сервера, принтера, сканера, монитора, приставки, пульта управления развлекательной системы, цифровой видеокамеры, портативного музыкального плеера или цифрового видеозаписывающего устройства.
12. Сборка с IC по п. 8, дополнительно содержащая слой соединения, имеющий первую сторону, непосредственно соединенную с первым герметизирующим слоем, и вторую сторону, противоположную первой стороне, непосредственно соединенную со вторым кристаллом, причем слой соединения является ленточным или разделительным слоем.
13. Сборка с IC по п. 8, в которой проволочные перемычки проходят через множество отверстий в герметизирующем слое, а второй герметизирующий слой заполняет указанное множество отверстий в первом герметизирующем слое.
14. Пакетированный полупроводниковый прибор, содержащий:
первый кристалл, имеющий активную сторону и заднюю сторону, противоположную активной стороне, причем активная сторона имеет на ней множество межсоединений на уровне кристалла;
перераспределительный слой, имеющий сторону кристалла и сторону межсоединений на уровне корпуса, причем сторона кристалла соединена с активной стороной первого кристалла, а сторона межсоединений на уровне корпуса соединена с множеством межсоединений на уровне корпуса;
первый сквозной штырек, расположенный сбоку и на расстоянии от первого края указанного первого кристалла, причем первый сквозной штырек соединен с перераспределительным слоем;
второй сквозной штырек, расположенный сбоку и на расстоянии от второго края указанного первого кристалла, противоположного первому краю указанного первого кристалла, причем второй сквозной штырек соединен с перераспределительным слоем;
первый герметизирующий слой, окружающий по бокам первый кристалл;
второй кристалл, расположенный над первым кристаллом, при этом второй кристалл имеет активную сторону и заднюю сторону, противоположную активной стороне, причем активная сторона второго кристалла имеет на ней множество межсоединений на уровне кристалла, а задняя сторона второго кристалла расположена лицом к задней стороне первого кристалла;
третий кристалл, расположенный над вторым кристаллом, при этом третий кристалл имеет активную сторону и заднюю сторону, противоположную активной стороне, причем активная сторона третьего кристалла имеет на ней множество межсоединений на уровне кристалла, а задняя сторона третьего кристалла расположена лицом к активной стороне второго кристалла;
первую проволочную перемычку, соединяющую одно из множества межсоединений на уровне кристалла второго кристалла с первым сквозным штырьком;
вторую проволочную перемычку, соединяющую одно из множества межсоединений на уровне кристалла третьего кристалла со вторым сквозным штырьком; и
второй герметизирующий слой, расположенный сбоку от второго кристалла, третьего кристалла, первой проволочной перемычки и второй проволочной перемычки, при этом второй герметизирующий слой выше активной стороны третьего кристалла.
15. Пакетированный полупроводниковый прибор по п. 14, дополнительно содержащий
разделитель между задней стороной третьего кристалла и активной стороной второго кристалла.
16. Пакетированный полупроводниковый прибор по п. 15, в котором второй герметизирующий слой расположен сбоку от разделителя.
17. Пакетированный полупроводниковый прибор по п. 14, дополнительно содержащий:
первую контактную площадку между первой проводной перемычкой и первым сквозным штырьком; и
вторую контактную площадку между второй проводной перемычкой и вторым сквозным штырьком.
RU2017105857A 2014-09-26 2014-09-26 Корпусированная интегральная схема, содержащая соединенный проволочными перемычками многокристальный пакет RU2663688C1 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/057781 WO2016048363A1 (en) 2014-09-26 2014-09-26 Integrated circuit package having wire-bonded multi-die stack

Publications (1)

Publication Number Publication Date
RU2663688C1 true RU2663688C1 (ru) 2018-08-08

Family

ID=55581679

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017105857A RU2663688C1 (ru) 2014-09-26 2014-09-26 Корпусированная интегральная схема, содержащая соединенный проволочными перемычками многокристальный пакет

Country Status (8)

Country Link
US (4) US9972601B2 (ru)
EP (2) EP3198644A4 (ru)
JP (1) JP2016535462A (ru)
KR (2) KR20160047424A (ru)
CN (2) CN105659381A (ru)
RU (1) RU2663688C1 (ru)
TW (2) TWI657557B (ru)
WO (1) WO2016048363A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2705229C1 (ru) * 2019-03-05 2019-11-06 Федеральное государственное бюджетное образовательное учреждение высшего образования "Петрозаводский государственный университет" Способ трехмерного многокристального корпусирования интегральных микросхем памяти

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160083977A (ko) * 2015-01-02 2016-07-13 삼성전자주식회사 반도체 패키지
KR102065943B1 (ko) * 2015-04-17 2020-01-14 삼성전자주식회사 팬-아웃 반도체 패키지 및 그 제조 방법
US9842831B2 (en) 2015-05-14 2017-12-12 Mediatek Inc. Semiconductor package and fabrication method thereof
US10685943B2 (en) 2015-05-14 2020-06-16 Mediatek Inc. Semiconductor chip package with resilient conductive paste post and fabrication method thereof
DE112015007232T5 (de) * 2015-12-23 2019-02-28 Intel IP Corporation Auf eplb/ewlb basierendes pop für hbm oder kundenspezifischer gehäusestapel
US10204870B2 (en) 2016-04-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
KR101994748B1 (ko) * 2016-09-12 2019-07-01 삼성전기주식회사 팬-아웃 반도체 패키지
US20180090467A1 (en) * 2016-09-27 2018-03-29 Intel Corporation Package with thermal coupling
KR102647213B1 (ko) * 2016-12-31 2024-03-15 인텔 코포레이션 전자 디바이스 패키지
TWI633635B (zh) * 2017-07-10 2018-08-21 台星科股份有限公司 可提升空間使用率的堆疊式晶片封裝結構及其封裝方法
US10541153B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10804115B2 (en) * 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US20190067248A1 (en) 2017-08-24 2019-02-28 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies
US10103038B1 (en) 2017-08-24 2018-10-16 Micron Technology, Inc. Thrumold post package with reverse build up hybrid additive structure
US20190067034A1 (en) * 2017-08-24 2019-02-28 Micron Technology, Inc. Hybrid additive structure stackable memory die using wire bond
US10622270B2 (en) 2017-08-31 2020-04-14 Texas Instruments Incorporated Integrated circuit package with stress directing material
US10553573B2 (en) 2017-09-01 2020-02-04 Texas Instruments Incorporated Self-assembly of semiconductor die onto a leadframe using magnetic fields
US10833648B2 (en) 2017-10-24 2020-11-10 Texas Instruments Incorporated Acoustic management in integrated circuit using phononic bandgap structure
US10886187B2 (en) 2017-10-24 2021-01-05 Texas Instruments Incorporated Thermal management in integrated circuit using phononic bandgap structure
US10497651B2 (en) 2017-10-31 2019-12-03 Texas Instruments Incorporated Electromagnetic interference shield within integrated circuit encapsulation using photonic bandgap structure
US10557754B2 (en) 2017-10-31 2020-02-11 Texas Instruments Incorporated Spectrometry in integrated circuit using a photonic bandgap structure
US10371891B2 (en) 2017-10-31 2019-08-06 Texas Instruments Incorporated Integrated circuit with dielectric waveguide connector using photonic bandgap structure
US10444432B2 (en) 2017-10-31 2019-10-15 Texas Instruments Incorporated Galvanic signal path isolation in an encapsulated package using a photonic structure
US20190164948A1 (en) * 2017-11-27 2019-05-30 Powertech Technology Inc. Package structure and manufacturing method thereof
KR20190121560A (ko) 2018-04-18 2019-10-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10790162B2 (en) * 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
KR20200062666A (ko) 2018-11-27 2020-06-04 삼성전자주식회사 반도체 패키지
KR20210026539A (ko) 2019-08-30 2021-03-10 삼성전자주식회사 디스플레이 모듈 패키지
KR102573573B1 (ko) 2019-10-25 2023-09-01 삼성전자주식회사 반도체 패키지
KR20210104364A (ko) 2020-02-17 2021-08-25 삼성전자주식회사 반도체 패키지
KR20210108075A (ko) 2020-02-25 2021-09-02 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11521959B2 (en) 2020-03-12 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Die stacking structure and method forming same
DE102020119293A1 (de) * 2020-03-12 2021-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Die-stapelstruktur und verfahren zum bilden derselben
KR20210137275A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US11222710B1 (en) 2020-08-10 2022-01-11 Micron Technology, Inc. Memory dice arrangement based on signal distribution
CN112366142A (zh) * 2021-01-14 2021-02-12 广东佛智芯微电子技术研究有限公司 一种降低打引线高度的芯片封装方法及其封装结构
TWI780876B (zh) * 2021-08-25 2022-10-11 旭德科技股份有限公司 封裝載板及封裝結構
US20230088170A1 (en) * 2021-09-21 2023-03-23 Intel Corporation Microelectronic assemblies including solder and non-solder interconnects

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070252284A1 (en) * 2006-04-28 2007-11-01 Po-Ching Su Stackable semiconductor package
US20090243072A1 (en) * 2008-02-29 2009-10-01 Jong-Woo Ha Stacked integrated circuit package system
US20100032821A1 (en) * 2008-08-08 2010-02-11 Reza Argenty Pagaila Triple tier package on package system
US20100052131A1 (en) * 2008-08-26 2010-03-04 Lionel Chien Hui Tay Integrated circuit package system with redistribution layer
US20110272807A1 (en) * 2008-08-14 2011-11-10 Dongsam Park Integrated circuit packaging system having a cavity
US20120013007A1 (en) * 2010-07-15 2012-01-19 Hyun-Ik Hwang Package-on-package semiconductor package having spacers disposed between two package substrates
RU2461092C1 (ru) * 2008-06-30 2012-09-10 Квэлкомм Инкорпорейтед Мостиковое межсоединение посредством сквозных отверстий через кремний
US20120319294A1 (en) * 2011-06-17 2012-12-20 Lee Hyungmin Integrated circuit packaging system with laser hole and method of manufacture thereof
US20140035935A1 (en) * 2012-08-03 2014-02-06 Qualcomm Mems Technologies, Inc. Passives via bar

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270762A (ja) * 2001-03-09 2002-09-20 Sony Corp 半導体装置
DE10224124A1 (de) * 2002-05-29 2003-12-18 Infineon Technologies Ag Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
US6825064B2 (en) * 2002-09-30 2004-11-30 Ultratera Corporation Multi-chip semiconductor package and fabrication method thereof
DE102004022884B4 (de) * 2004-05-06 2007-07-19 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
US8095073B2 (en) * 2004-06-22 2012-01-10 Sony Ericsson Mobile Communications Ab Method and apparatus for improved mobile station and hearing aid compatibility
US7279786B2 (en) * 2005-02-04 2007-10-09 Stats Chippac Ltd. Nested integrated circuit package on package system
US7163839B2 (en) * 2005-04-27 2007-01-16 Spansion Llc Multi-chip module and method of manufacture
US8586413B2 (en) * 2005-05-04 2013-11-19 Spansion Llc Multi-chip module having a support structure and method of manufacture
US8067831B2 (en) * 2005-09-16 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with planar interconnects
JP2008166440A (ja) * 2006-12-27 2008-07-17 Spansion Llc 半導体装置
JP5075463B2 (ja) * 2007-04-19 2012-11-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2007251197A (ja) * 2007-05-15 2007-09-27 Hitachi Chem Co Ltd 半導体装置の製造方法
US7863088B2 (en) * 2007-05-16 2011-01-04 Infineon Technologies Ag Semiconductor device including covering a semiconductor with a molding compound and forming a through hole in the molding compound
US7741194B2 (en) * 2008-01-04 2010-06-22 Freescale Semiconductor, Inc. Removable layer manufacturing method
US8039303B2 (en) 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US8592992B2 (en) * 2011-12-14 2013-11-26 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
TWI499024B (zh) * 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
JP5188426B2 (ja) * 2009-03-13 2013-04-24 新光電気工業株式会社 半導体装置及びその製造方法、電子装置
JP2010245107A (ja) 2009-04-01 2010-10-28 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8021930B2 (en) * 2009-08-12 2011-09-20 Stats Chippac, Ltd. Semiconductor device and method of forming dam material around periphery of die to reduce warpage
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
US8508954B2 (en) * 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
KR20110085481A (ko) * 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
US8138014B2 (en) 2010-01-29 2012-03-20 Stats Chippac, Ltd. Method of forming thin profile WLCSP with vertical interconnect over package footprint
JP5437111B2 (ja) * 2010-03-01 2014-03-12 日東電工株式会社 ダイボンドフィルム、ダイシング・ダイボンドフィルム及び半導体装置
JP2011187668A (ja) * 2010-03-08 2011-09-22 Toshiba Corp 半導体装置
US8264849B2 (en) 2010-06-23 2012-09-11 Intel Corporation Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US8304900B2 (en) * 2010-08-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked lead and method of manufacture thereof
US8343810B2 (en) * 2010-08-16 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers
US8466567B2 (en) * 2010-09-16 2013-06-18 Stats Chippac Ltd. Integrated circuit packaging system with stack interconnect and method of manufacture thereof
DE102010041129A1 (de) 2010-09-21 2012-03-22 Robert Bosch Gmbh Multifunktionssensor als PoP-mWLP
KR101711045B1 (ko) * 2010-12-02 2017-03-02 삼성전자 주식회사 적층 패키지 구조물
KR20120062366A (ko) * 2010-12-06 2012-06-14 삼성전자주식회사 멀티칩 패키지의 제조 방법
KR101828386B1 (ko) * 2011-02-15 2018-02-13 삼성전자주식회사 스택 패키지 및 그의 제조 방법
JP2012248754A (ja) * 2011-05-30 2012-12-13 Lapis Semiconductor Co Ltd 半導体装置の製造方法、及び半導体装置
KR20130015393A (ko) * 2011-08-03 2013-02-14 하나 마이크론(주) 반도체 패키지 및 이의 제조 방법
JP5864180B2 (ja) * 2011-09-21 2016-02-17 新光電気工業株式会社 半導体パッケージ及びその製造方法
US8698297B2 (en) * 2011-09-23 2014-04-15 Stats Chippac Ltd. Integrated circuit packaging system with stack device
US9123763B2 (en) 2011-10-12 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) structure having at least one package comprising one die being disposed in a core material between first and second surfaces of the core material
KR101874803B1 (ko) * 2012-01-20 2018-08-03 삼성전자주식회사 패키지 온 패키지 구조체
US9418947B2 (en) * 2012-02-27 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming connectors with a molding compound for package on package
US8810024B2 (en) * 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
KR101362715B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
DE112013002672T5 (de) * 2012-05-25 2015-03-19 Nepes Co., Ltd Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse
KR101947722B1 (ko) * 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
US9281292B2 (en) 2012-06-25 2016-03-08 Intel Corporation Single layer low cost wafer level packaging for SFF SiP
US9368438B2 (en) * 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
US8963318B2 (en) 2013-02-28 2015-02-24 Freescale Semiconductor, Inc. Packaged semiconductor device
US9484327B2 (en) 2013-03-15 2016-11-01 Qualcomm Incorporated Package-on-package structure with reduced height
US8669140B1 (en) * 2013-04-04 2014-03-11 Freescale Semiconductor, Inc. Method of forming stacked die package using redistributed chip packaging
JP6163363B2 (ja) * 2013-06-14 2017-07-12 日本発條株式会社 ディスク装置用サスペンション
US9527723B2 (en) * 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070252284A1 (en) * 2006-04-28 2007-11-01 Po-Ching Su Stackable semiconductor package
US20090243072A1 (en) * 2008-02-29 2009-10-01 Jong-Woo Ha Stacked integrated circuit package system
RU2461092C1 (ru) * 2008-06-30 2012-09-10 Квэлкомм Инкорпорейтед Мостиковое межсоединение посредством сквозных отверстий через кремний
US20100032821A1 (en) * 2008-08-08 2010-02-11 Reza Argenty Pagaila Triple tier package on package system
US20110272807A1 (en) * 2008-08-14 2011-11-10 Dongsam Park Integrated circuit packaging system having a cavity
US20100052131A1 (en) * 2008-08-26 2010-03-04 Lionel Chien Hui Tay Integrated circuit package system with redistribution layer
US20120013007A1 (en) * 2010-07-15 2012-01-19 Hyun-Ik Hwang Package-on-package semiconductor package having spacers disposed between two package substrates
US20120319294A1 (en) * 2011-06-17 2012-12-20 Lee Hyungmin Integrated circuit packaging system with laser hole and method of manufacture thereof
US20140035935A1 (en) * 2012-08-03 2014-02-06 Qualcomm Mems Technologies, Inc. Passives via bar

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2705229C1 (ru) * 2019-03-05 2019-11-06 Федеральное государственное бюджетное образовательное учреждение высшего образования "Петрозаводский государственный университет" Способ трехмерного многокристального корпусирования интегральных микросхем памяти

Also Published As

Publication number Publication date
WO2016048363A1 (en) 2016-03-31
US20180197840A1 (en) 2018-07-12
CN108807200A (zh) 2018-11-13
EP3198644A4 (en) 2018-05-23
KR20160047424A (ko) 2016-05-02
EP4163956A2 (en) 2023-04-12
KR20170081706A (ko) 2017-07-12
CN105659381A (zh) 2016-06-08
US10249598B2 (en) 2019-04-02
US20160276311A1 (en) 2016-09-22
KR102165024B1 (ko) 2020-10-13
TW201620106A (zh) 2016-06-01
TW201843792A (zh) 2018-12-16
US9972601B2 (en) 2018-05-15
TWI732123B (zh) 2021-07-01
US20230023328A1 (en) 2023-01-26
EP4163956A3 (en) 2023-06-28
JP2016535462A (ja) 2016-11-10
TWI657557B (zh) 2019-04-21
EP3198644A1 (en) 2017-08-02
US20180315737A1 (en) 2018-11-01

Similar Documents

Publication Publication Date Title
RU2663688C1 (ru) Корпусированная интегральная схема, содержащая соединенный проволочными перемычками многокристальный пакет
TWI594397B (zh) 具改良互連帶寬之堆疊半導體裝置封裝體
KR101894227B1 (ko) 집적 안테나를 갖는 다중층 패키지
US11075166B2 (en) Microelectronic structures having multiple microelectronic devices connected with a microelectronic bridge embedded in a microelectronic substrate
US9202803B2 (en) Laser cavity formation for embedded dies or components in substrate build-up layers
TWI673843B (zh) 具有後端被動元件的積體電路晶粒及相關方法
RU2667478C2 (ru) Конфигурации гнездовых разъемов и способы их применения
US9412625B2 (en) Molded insulator in package assembly
US10535634B2 (en) Multi-layer package
JP6130880B2 (ja) キャプダクタアセンブリに関連する技術及び構成
KR20150007990A (ko) 복수의 다이를 위한 패키지 어셈블리 구성 및 연관 기법
US10643983B2 (en) Extended stiffener for platform miniaturization
US9935036B2 (en) Package assembly with gathered insulated wires