KR100997791B1 - 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지의 제조 방법 Download PDF

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Abstract

본 발명에 따른 반도체 패키지의 제조 방법은, 캐리어 상에 다수의 본딩 패드가 구비된 반도체 칩들을 상기 본딩 패드들이 상기 캐리어의 표면과 접하도록 이격하여 부착시키고, 상기 캐리어 상에 상기 각 반도체 칩의 측면 외측으로 다수의 연결전극을 형성하며, 상기 캐리어 상에 상기 반도체 칩들 및 연결전극들을 덮도록 몰드부를 형성하여 몰드 재형상 웨이퍼(Molded reconfigured wafer)를 형성하는 단계; 상기 연결전극들의 일측 단부가 상기 몰드부로부터 노출되도록 상기 몰드부를 제거하는 단계; 상기 반도체 칩들의 본딩 패드들 및 연결전극들의 타측 단부가 노출되도록 상기 캐리어를 제거하는 단계; 및 상기 반도체 칩들의 각 본딩 패드 및 이와 대응하는 연결전극 간을 연결하는 재배선을 형성하는 단계를 포함한다.

Description

반도체 패키지의 제조 방법{Method for fabricating semiconductor package}
본 발명은 몰드 재형상 웨이퍼를 이용한 반도체 패키지에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택된 형태의 반도체 패키지, 즉, 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있으며, 상기 스택 패키지는 금속 와이어 또는 관통 전극 등을 통하여 전기적으로 연결된다.
상기 금속와이어를 이용한 스택 패키지는 적어도 2개 이상의 반도체 칩들이 기판 상에 스택되고, 상기 각 반도체 칩과 기판이 금속 와이어를 통해 전기적으로 연결되도록 형성된다.
그러나, 종래의 금속 와이어를 이용한 스택 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되어 각 칩에 전기적 특성 열화가 발생한다. 또한, 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가하고, 각 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 전체 높이가 높아진다.
이에, 금속 와이어를 이용한 스택 패키지에서의 문제를 극복함과 아울러, 스택 패키지의 전기적인 특성 열화 방지 및 소형화가 가능하도록 관통 전극을 이용한 스택 패키지 구조가 제안되었다.
상기 관통 전극을 이용한 스택 패키지는 기판 상에 내부에 관통 전극이 형성된 다수의 반도체 칩이 상기 대응하는 위치의 관통 전극들이 상호 전기적으로 연결되도록 스택되어 형성된다. 상기 관통 전극을 이용한 스택 패키지는 전기적인 연결이 관통 전극을 통하여 이루어짐으로써, 전기적인 열화 방지되어 반도체 칩의 동작 속도를 향상시킬 수 있고 소형화가 가능하다.
그러나, 종래의 관통 전극을 이용한 스택 패키지의 경우, 칩 내부를 관통하는 관통 전극을 형성해야 하고, 반도체 칩 내의 상기 관통 전극 형성 부분에는 회로를 형성할 수 없다. 따라서, 제조 공정이 까다롭고, 관통 전극을 고려한 반도체 칩의 설계가 이루어진 웨이퍼를 별도로 제작해야 함에 따라 범용 반도체 칩을 포함하는 웨이퍼를 사용할 수 없어 공정 가격이 상승한다.
본 발명은 제조 공정이 간단하고 제조 비용을 줄일 수 있는 몰드 재형상 웨이퍼를 이용한 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지의 제조 방법은, 캐리어의 상면에 다수의 본딩 패드를 갖는 반도체 칩들을 상호 이격되도록 배치시키는 단계, 상기 반도체 칩들 사이에 대응하는 상기 캐리어의 상면에 연결전극들을 형성하는 단계, 상기 반도체 칩들 및 연결전극들을 덮도록 상기 캐리어의 상면에 몰드부를 형성하는 단계를 포함하는 몰드 재형상 웨이퍼(Molded reconfigured wafer) 형성 단계; 상기 연결전극들의 일측 단부를 노출시키는 단계; 상기 캐리어를 상기 반도체 칩들로부터 제거하여 상기 반도체 칩들의 본딩 패드를 노출시키는 단계; 상기 각 반도체 칩들의 상기 각 본딩 패드들 및 상기 본딩 패드들과 대응하는 상기 각 연결전극들 간을 연결하는 재배선을 형성하는 단계를 포함한다.
상기 캐리어의 상면에 상기 반도체 칩들은 상기 본딩 패드들이 상기 캐리어의 표면과 접하도록 배치한다.
상기 캐리어의 상면에 상기 반도체 칩들은 상기 본딩 패드 형성면의 반대면이 상기 캐리어 상면과 접하도록 배치한다.
상기 재배선을 형성하는 단계 후, 상기 다수의 몰드 재형상 웨이퍼를 스택하는 단계를 더 포함한다.
상기 몰드 재형상 웨이퍼들을 스택하는 단계 후, 상기 스택된 몰드 재형상 웨이퍼의 칩 레벨로 개별화하여 반도체 패키지 모듈을 형성하는 단계를 더 포함한다.
상기 몰드 재형상 웨이퍼들을 스택하는 단계 후, 상기 스택된 몰드 재형상 웨이퍼들 사이에 매립재를 형성하는 단계를 더 포함한다.
상기 몰드 재형상 웨이퍼들을 스택하는 단계 후, 상기 스택된 몰드 재형상 웨이퍼들 중 최상부의 몰드 재형상 웨이퍼 상에 보호막을 형성하는 단계를 더 포함한다.
상기 반도체 패키지 모듈을 형성하는 단계 후, 상기 반도체 패키지 모듈을 기판 상에 부착하는 단계를 더 포함한다.
상기 반도체 패키지 모듈을 기판 상에 부착하는 단계 후, 상기 반도체 패키지 모듈의 내부 공간 및 상기 반도체 패키지 모듈과 기판 사이 공간에 매립재를 형성하는 단계를 더 포함한다.
상기 반도체 패키지 모듈을 기판 상에 부착하는 단계 후, 상기 기판 상에 상기 반도체 패키지 모듈을 덮는 봉지부를 형성하는 단계를 더 포함한다.
상기 봉지부는 상기 반도체 패키지 모듈의 내부 공간 및 상기 반도체 패키지 모듈과 기판 사이에도 개재되도록 형성한다.
상기 반도체 패키지 모듈을 기판 상에 부착하는 단계 후, 상기 기판의 하면에 외부접속단자를 부착하는 단계를 더 포함한다.
상기 연결전극은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al)으 로 이루어진 군으로부터 선택된 금속 중 적어도 하나를 포함한다.
상기 재배선은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 금속 중 적어도 하나를 포함한다.
상기 연결전극들의 일측 단부를 노출시키는 단계는 그라인딩(Grinding) 공정 및 식각 공정 중 적어도 어느 하나의 공정으로 수행한다.
상기 캐리어의 상면에 상기 반도체 칩들을 배치시키는 단계에서 상기 반도체 칩들은 동일한 형상 및 크기를 갖는다.
상기 캐리어의 상면에 상기 반도체 칩들을 배치시키는 단계에서 상기 반도체 칩들은 다른 형상 및 크기를 갖는다.
상기 캐리어는 더미 웨이퍼, 글래스 웨이퍼 및 테이프 중 어느 하나이다.
본 발명은 반도체 칩과 상기 반도체 칩들과 전기적으로 연결되는 연결전극 및 연결전극들을 감싸는 몰드부가 구비된 몰드 재형상 웨이퍼들을 스택하여 반도체 패키지를 구현함으로써 전극의 위치를 고려하여 별도의 반도체 칩 설계가 이루어진 웨이퍼를 사용할 필요가 없이 범용의 양품 반도체 칩을 사용할 수 있어 형성됨에 따라 공정을 단순화할 수 있고, 제조 비용을 감소시킬 수 있다.
또한, 양품의 반도체 칩만을 사용하는 몰드 재형상 웨이퍼를 사용하여 스택 패키지를 형성함으로써 하나의 불량 반도체 칩으로 인한 전체 스택 패키지의 불량 문제를 해결할 수 있어 수율 손실을 최소화할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다.
본 발명에 따른 반도체 패키지는 의 제조 방법은, 캐리어 상에 다수의 본딩 패드가 구비된 반도체 칩들을 상기 본딩 패드들이 상기 캐리어의 표면과 접하도록 이격하여 부착시키고, 상기 캐리어 상에 상기 각 반도체 칩의 측면 외측으로 다수의 연결전극을 형성하며, 상기 캐리어 상에 상기 반도체 칩들 및 연결전극들을 덮도록 몰드부를 형성하여 몰드 재형상 웨이퍼를 형성하는 단계; 상기 연결전극들의 일측 단부가 상기 몰드부로부터 노출되도록 상기 몰드부를 제거하는 단계; 상기 반도체 칩들의 본딩 패드들 및 연결전극들의 타측 단부가 노출되도록 상기 캐리어를 제거하는 단계; 및 상기 반도체 칩들의 각 본딩 패드 및 이와 대응하는 연결전극 간을 연결하는 재배선을 형성하는 단계를 포함한다.
이하에서는, 본 발명의 다양한 실시예들에 따른 반도체 패키지 및 그의 제조 방법을 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명에 따른 반도체 패키지(100)는 스택된 적어도 둘 이상의 패키지 유닛(150)들로 이루어진 반도체 패키지 모듈(150d)을 포함한다.
각 패키지 유닛(150)은 상면에 다수의 본딩 패드(112)가 구비된 반도체 칩(110), 반도체 칩(110)의 측면을 감싸는 몰드부(140), 본딩 패드(112)들과 인접한 몰드부(140) 내에 구비된 연결전극(120) 및 각 본딩 패드(112)와 이에 인접한 연결전극(120) 간을 연결하는 재배선(160)을 포함한다.
연결전극(120)은 패키지 유닛(150)들 간의 용이한 전기적인 연결을 위하여 몰드부(140)로부터 노출되며, 바람직하게, 몰드부(140)로부터 돌출된다.
연결전극(120) 및 재배선(160)은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 금속 중 적어도 하나를 포함한다.
패키지 유닛(150)들은 상부에 배치되는 패키지 유닛(150)의 노출된 연결전극(120) 부분이 하부에 배치되는 패키지 유닛(150)의 대응하는 재배선(160)에 부착되어 상호 전기적으로 연결된다.
반도체 패키지 모듈(150d)은 상면에 접속 패드(182)가 구비된 기판(180) 상에 실장되며, 스택된 최하부 패키지 유닛(150)의 연결전극(120)은 기판(180)의 대응하는 접속 패드(182)에 부착되어 전기적으로 연결된다.
스택된 패키지 유닛(150)들 사이에는 제1매립재(170)가 개재되고, 최하부 패키지 유닛(150)과 기판(420) 사이에는 제2매립재(174)가 개재되며, 최상부 패키지 유닛(150) 상에는 보호막(172)이 구비되고, 제1 및 제2매립재(170, 174)와 보호막(172)은 전기적인 절연 및 전기적인 연결 신뢰성을 향상시키기 위해 구비된다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 몰드 재형상 웨이퍼를 이용한 반도체 패키지의 제조 방법을 도시한 공정별 단면도이다.
도 2a를 참조하면, 더미 웨이퍼, 글래스 웨이퍼 및 테이프 중 어느 하나로 이루어진 캐리어(Carrier : 130) 상에 상면에 다수의 본딩 패드(112)가 구비된 양품 반도체 칩(110)들을 본딩 패드(112)들이 캐리어(130)의 표면과 접하도록 상호 이격하여 배치시킨다.
그런 다음, 캐리어(110) 상에 각 반도체 칩(110)의 측면 외측으로 다수의 연결전극(120)을 형성한다. 연결전극(120)은 대응하는 각 반도체 칩(110)의 본딩 패드(112)와 인접한 캐리어(130) 부분 상에 형성되며, 예를 들어, 원기둥 또는 다각형 기둥의 형태를 갖는다. 연결전극(120)들은 후속 공정에서 대응하는 반도체 칩(110)의 각 본딩 패드(112)와 전기적으로 연결되며, 연결전극(120)은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 금속 중 적어도 하나를 포함하도록 형성한다.
도 2b를 참조하면, 다수의 연결전극(120)이 형성된 캐리어(130) 상에 반도체 칩(110)들 및 연결전극(120)들을 덮도록 몰드부(140)를 형성하여 몰드 재형성 웨이퍼(150a)를 제조한다.
몰드 재형성 웨이퍼(150a)는 칩 제조 공정이 완료된 웨이퍼에서 양품의 반도체 칩만을 분리하여 캐리어에 배치한 후, 몰딩 작업을 통하여 새로운 웨이퍼를 제조하는 기술에 의해 제조되는 것으로서, 「M. Brunnbauer et al., "An Embedded Device Technology Based on a Molded Reconfigured Wafer", ECTC2006, pp.547∼551」에 그 제조 방법이 개시되어 있다.
도 2c를 참조하면, 캐리어(130) 상에 부착된 연결전극(120)들의 일측 단부가 몰드부(140)로부터 노출 또는 돌출되도록 몰드부(140)를 일부 제거한다. 몰드 부(140)의 제거 공정시, 몰드 재형상 웨이퍼(150a)의 두께를 줄이기 위하여, 바람직하게, 반도체 칩(110)들의 두께도 줄이며, 이를 위해, 반도체 칩(110)들의 하면 및 몰드부(140)를 함께 제거한다. 몰드부(140)의 제거 공정 및 몰드부(140) 및 반도체 칩(110)들의 하면 제거 공정은 그라인딩(Grinding) 공정 및 식각 공정 중 어느 하나 이상의 공정으로 수행한다.
도 2d를 참조하면, 반도체 칩(110)들의 본딩 패드(112)들과 연결전극(120)들의 타측 단부가 노출되도록 반도체 칩(110)들과 연결전극(120)들 및 몰드부(140)가 부착되었던 상기 캐리어를 제거한다.
도 2e을 참조하면, 반도체 칩(110)들의 상면과 몰드부(140) 및 전극(120)의 타측 단부 상에 캐리어의 제거로 노출된 반도체 칩(110)들의 각 본딩 패드(112) 및 이와 대응하는 연결전극(120) 간을 전기적으로 연결하는 재배선(160)들을 형성한다. 재배선(160)들은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 금속 중 적어도 하나를 포함하도록 형성한다.
이에 따라, 몰드 재형상 웨이퍼(150b)는 반도체 칩(110), 연결전극(120)들, 몰드부(140) 및 재배선(160)들을 갖는 다수의 패키지 유닛(150)을 포함하며, 각 패키지 유닛(150)의 반도체 칩(110)들은, 바람직하게, 크기 및 형상이 동일하다.
상기 도 2c에 도시된 연결전극(120)들의 일측 단부를 노출 또는 돌출시키는 단계 내지 도 2e에 도시된 재배선(160)을 형성하는 단계는 순서를 바꾸어, 즉, 작은 직경을 갖는 연결전극(120)들의 파손 등을 방지하기 위하여 캐리어 제거, 재배선(160) 형성 및 연결전극(120)들의 일측 단부 노출 또는 돌출의 순서로 진행할 수 있다.
아울러, 패키지 유닛(150)은, 도 2a 내지 도 2d의 방법을 대신하여 다음과 같은 방법으로 형성할 수 있다. 우선, 캐리어(130)의 상면에 반도체 칩(110)을 본딩 패드(112) 형성면의 반대면이 캐리어(130)의 표면과 접하도록 배치시키고, 연결전극(120) 및 연결전극(120)의 일측 단부가 노출되도록 몰드부(140)를 형성하여 몰드 재형상 웨이퍼(150a)를 형성한다. 그런 다음, 연결전극(120)의 일측 단부를 연결하는 재배선(160)을 형성한 후, 상기 캐리어를 제거하며, 경우에 따라, 몰드부(140) 또는 몰드부(140) 및 반도체 칩(110)을 일부 제거한다.
도 2f를 참조하면, 다수의 패키지 유닛(150)들을 포함하는 적어도 둘 이상의 몰드 재형상 웨이퍼(150b)를 스택하여 몰드 재형상 웨이퍼 모듈(150c)을 형성한다. 이때, 몰드 재형상 웨이퍼 모듈(150c)의 몰드 재형상 웨이퍼(150b)들은 상부에 배치되는 각 패키지 유닛(150)의 노출 또는 돌출된 연결전극(120)의 일측 단부가 하부에 배치되는 몰드 재형상 웨이퍼(150b)의 대응하는 각 패키지 유닛(150)의 재배선(160)과 연결되도록 스택한다. 몰드 재형상 웨이퍼(150b)들의 연결전극(120)의 일측 단부와 재배선(160) 간의 연결 신뢰성을 향상시키기 위하여 솔더를 포함한 전도성 접착제가 사용될 수 있다.
도 2g를 참조하면, 몰드 재형상 웨이퍼 모듈(150c)의 내부 공간, 즉, 스택된 몰드 재형상 웨이퍼(150b)들 사이에 전기적인 절연 및 연결 신뢰성을 향상시키기 위하여 제1매립재(170)를 형성한다. 또한, 스택된 최상부 몰드 재형상 웨이퍼(150b) 상에 전기적 절연 및 반도체 칩(110)들의 보호를 위해 보호막(172)을 형 성한다.
그런 다음, 몰드 재형상 웨이퍼 모듈(150c)을 칩 레벨로 개별화하여 다수의 반도체 패키지 모듈(150d)를 형성한다.
도 2h를 참조하면, 반도체 패키지 모듈(150d)을 상면에 다수의 접속 패드(182)가 구비된 기판(180) 상에 실장한다. 반도체 패키지 모듈(150d)은 스택된 최하부 패키지 유닛(150)의 연결전극(120) 부분이 기판(180)의 대응하는 접속 패드(182)에 부착되어 기판(180)과 전기적으로 연결된다.
이어서, 반도체 패키지 모듈(150d)의 최하부 패키지 유닛(150)과 기판(180) 사이 부분에 전기적 연결 신뢰성을 향상시키기 위하여 제2매립재(174)를 형성한다.
이후, 기판(180)의 하면에 솔더볼과 같은 외부접속단자(184)을 부착하여 본 발명에 따른 스택 패키지(100)의 제조를 완료한다.
상기 제1 및 제2매립재(174) 및 보호막(172)은 상기 도 2g 내지 도 2h에 도시된 방법에 대신하여, 몰드 재형상 웨이퍼 모듈을 형성하고, 칩 레벨의 반도체 패키지 모듈을 형성한 후, 반도체 패키지 모듈을 기판 상에 부착한 후 형성할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 앞서 도 1 내지 도 2에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭을 부여하기로 한다.
도 3을 참조하면, 본 실시예에서, 반도체 패키지(200)는 상술한 도 1 내지 도2에서의 제1 및 제2매립재(270, 274)와 보호막(272)을 대신하여 기판(280)의 상면에 반도체 패키지 모듈(250d)을 덮도록 형성된 봉지부(290)를 포함한다. 봉지부(290)는 반도체 패키지 모듈(250d)의 내부 공간, 즉, 각 패키지 유닛(250)의 사이 공간 및 반도체 패키지 모듈(250d)의 최하부 패키지 유닛(250)과 기판(280) 사이에도 개재된다.
본 실시예에서, 반도체 패키지(200)는 다음과 같은 방법으로 형성한다. 우선, 도 2a 내지 도 2f에 도시된 바와 같이, 몰드 재형상 웨이퍼 모듈을 형성하고, 칩 레벨의 반도체 패키지 모듈(250d)을 형성한 후, 반도체 패키지 모듈(250d)을 기판(280) 상에 부착한다.
그런 다음, 반도체 패키지 모듈(250d)의 내부 공간 및 반도체 패키지 모듈(250d)의 최하부 패키지 유닛(250)과 기판(280) 사이 공간을 포함한 기판(280)의 상면에 반도체 패키지 모듈(250d)을 덮도록 봉지부(290)를 형성하여 제조를 완료한다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 앞서 도 1 내지 도 2에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭을 부여하기로 한다.
도 4를 참조하면, 본 실시예에서, 반도체 패키지(400)는 크기 또는 크기 및 형상이 다른 반도체 칩(310)들을 갖는 스택된 칩 레벨의 몰드 재형상 웨이퍼, 즉, 패키지 유닛(350)들을 포함한다.
패키지 유닛(350)들은 크기 및 형상이 다른 반도체 칩(310)들을 포함하더라도 각 반도체 칩(310)을 감싸는 몰드부(340)로 크기를 조절하여 요구되는 크기로 패키지 유닛(350)들로 형성된다.
이상에서와 같이, 본 발명은 반도체 칩과 상기 반도체 칩들과 전기적으로 연결되는 연결전극 및 연결전극들을 감싸는 몰드부가 구비된 몰드 재형상 웨이퍼들을 스택하여 반도체 패키지를 구현한다.
따라서, 본 발명에 따른 스택된 구조의 반도체 패키지는 전극의 위치를 고려하여 별도의 반도체 칩 설계가 이루어진 웨이퍼를 사용할 필요가 없이 범용의 양품 반도체 칩을 사용할 수 있어 형성됨에 따라 공정을 단순화할 수 있고, 제조 비용을 감소시킬 수 있다.
또한, 양품의 반도체 칩만을 사용하는 몰드 재형상 웨이퍼를 사용하여 스택 패키지를 형성함으로써 하나의 불량 반도체 칩으로 인한 전체 스택 패키지의 불량 문제를 해결할 수 있어 수율 손실을 최소화할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 도시한 공정별 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도.

Claims (18)

  1. 캐리어의 상면에 다수의 본딩 패드를 갖는 반도체 칩들을 상호 이격되도록 배치시키는 단계, 상기 반도체 칩들 사이에 대응하는 상기 캐리어의 상면에 연결전극들을 형성하는 단계, 상기 반도체 칩들 및 연결전극들을 덮도록 상기 캐리어의 상면에 몰드부를 형성하는 단계를 포함하는 몰드 재형상 웨이퍼(Molded reconfigured wafer) 형성 단계;
    상기 몰드부의 일부 두께를 제거하여, 상기 반도체 칩들과 상기 연결전극들의 일측 단부를 노출시키는 단계;
    상기 캐리어를 상기 반도체 칩들로부터 제거하여, 상기 반도체 칩들과 상기 본딩 패드들 및 상기 연결전극들의 상기 일측 단부에 대향하는 타측 단부를 노출시키는 단계;
    상기 각 반도체 칩들의 상기 노출된 각 본딩 패드들 및 상기 본딩 패드들과 대응하는 상기 각 연결전극들의 노출된 타측 단부 간을 연결하는 재배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 캐리어의 상면에 상기 반도체 칩들은 상기 본딩 패드들이 상기 캐리어의 표면과 접하도록 배치하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제 1 항에 있어서,
    상기 캐리어의 상면에 상기 반도체 칩들은 상기 본딩 패드 형성면의 반대면 이 상기 캐리어 상면과 접하도록 배치하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제 1 항에 있어서,
    상기 재배선을 형성하는 단계 후, 다수의 상기 몰드 재형상 웨이퍼들을 스택하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제 4 항에 있어서,
    상기 몰드 재형상 웨이퍼들을 스택하는 단계 후, 상기 스택된 몰드 재형상 웨이퍼의 칩 레벨로 개별화하여 반도체 패키지 모듈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제 4 항에 있어서,
    상기 몰드 재형상 웨이퍼들을 스택하는 단계 후, 상기 스택된 몰드 재형상 웨이퍼들 사이에 매립재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 4 항에 있어서,
    상기 몰드 재형상 웨이퍼들을 스택하는 단계 후, 상기 스택된 몰드 재형상 웨이퍼들 중 최상부의 몰드 재형상 웨이퍼 상에 보호막을 형성하는 단계를 더 포함 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 5 항에 있어서,
    상기 반도체 패키지 모듈을 형성하는 단계 후, 상기 반도체 패키지 모듈을 기판 상에 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 반도체 패키지 모듈을 기판 상에 부착하는 단계 후, 상기 반도체 패키지 모듈의 내부 공간 및 상기 반도체 패키지 모듈과 기판 사이 공간에 매립재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 8 항에 있어서,
    상기 반도체 패키지 모듈을 기판 상에 부착하는 단계 후, 상기 기판 상에 상기 반도체 패키지 모듈을 덮는 봉지부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 10 항에 있어서,
    상기 봉지부는 상기 반도체 패키지 모듈의 내부 공간 및 상기 반도체 패키지 모듈과 기판 사이에도 개재되도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 8 항에 있어서,
    상기 반도체 패키지 모듈을 기판 상에 부착하는 단계 후, 상기 기판의 하면에 외부접속단자를 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 1 항에 있어서,
    상기 연결전극은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 금속 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 1 항에 있어서,
    상기 재배선은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 금속 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 1 항에 있어서,
    상기 몰드부의 일부 두께를 제거하여, 상기 반도체 칩들과 상기 연결전극들의 일측 단부를 노출시키는 단계는, 그라인딩(Grinding) 공정 및 식각 공정 중 적어도 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 1 항에 있어서,
    상기 캐리어의 상면에 상기 반도체 칩들을 배치시키는 단계에서 상기 반도체 칩들은 동일한 형상 및 크기를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 1 항에 있어서,
    상기 캐리어의 상면에 상기 반도체 칩들을 배치시키는 단계에서 상기 반도체 칩들은 다른 형상 및 크기를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 1 항에 있어서,
    상기 캐리어는 더미 웨이퍼, 글래스 웨이퍼 및 테이프 중 어느 하나인 것을 특징으로 하는 반도체 패키지의 제조 방법.
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