KR102369842B1 - 모든 온도에 대해 휨이 적은 양면 팬-아웃 패키지 - Google Patents

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Abstract

양면 재분배 구조를 포함하고 모든 온도 및 관련 시스템 및 방법에서 휨이 적은 반도체 디바이스가 여기에 개시된다. 일 실시예에서, 반도체 디바이스는 재분배 구조의 제 1 측에 전기적으로 결합된 제 1 반도체 다이 및 제 1 측 반대편의 재분배 구조의 제 2 측에 전기적으로 결합된 제 2 반도체 다이를 포함한다. 반도체 디바이스는 또한 제 1 측면상의 제 1 몰딩된 재료, 제 2 측면상의 제 2 몰딩된 재료, 및 제 1 측면에 전기적으로 결합되고 제 1 몰딩된 재료를 통해 연장되는 전도성 칼럼을 포함한다. 제 1 및 제 2 몰딩된 재료는 반도체 디바이스의 휨을 억제하기 위해 동일한 부피 및/또는 열 팽창 계수를 가질 수 있다.

Description

모든 온도에 대해 휨이 적은 양면 팬-아웃 패키지
본 발명은 일반적으로 반도체 디바이스에 관한 것이다. 특히, 본 기술은 양면 재분배 구조를 포함하는, 그리고 넓은 범위의 디바이스 온도에서 낮은 휨을 위해 구성되는, 반도체 디바이스와, 관련 시스템 및 방법에 관한 것이다.
마이크로 전자 디바이스는 일반적으로 고밀도의 매우 작은 구성요소를 갖는 집적 회로를 포함하는 반도체 다이(즉, 칩)를 갖는다. 전형적으로, 다이는 집적 회로에 전기적으로 연결된 매우 작은 본드 패드의 어레이를 포함한다. 본드 패드는 공급 전압, 신호 등이 집적 회로와 주고받는 외부 전기 접촉부가다. 다이가 형성된 후, 다이는 "패키징"되어, 본드 패드를 다양한 전원 공급 라인, 신호 라인 및 접지 라인에 더 쉽게 결합될 수 있는 보다 큰 전기 단자 어레이에 결합시킨다. 다이 패키징을 위한 종래의 공정은 다이 상의 본드 패드를 리드, 볼 패드 또는 다른 유형의 전기 단자들의 어레이에 전기적으로 결합하고, 다이를 캡슐화하여 환경적 요인(예를 들어, 수분, 미립자, 정전기, 물리적 영향)으로부터 보호하는 과정을 포함한다.
상이한 유형의 반도체 다이는 광범위하게 상이한 본드 패드 배열을 가질 수 있지만, 유사한 외부 디바이스와 호환될 수 있어야 한다. 따라서, 기존 패키징 기술은 재분배 층(RDL)을 반도체 다이에 부착하는 과정을 포함할 수 있다. RDL은 다이 본드 패드를 RDL 본드 패드와 연결하는 라인 및/또는 비아를 포함한다. RDL 본드 패드의 리드, 볼 패드 또는 다른 유형의 전기 단자들의 어레이는 외부 디바이스의 본드 패드와 정합되도록 배열된다. 하나의 전형적인 "칩 퍼스트"(Chip First) 패키징 프로세스에서, 다이는 캐리어 상에 장착되고 캡슐화된다. 그 후, 캐리어가 제거되고 이어서 RDL이 다이 바로 위에 형성되어, 다이 본드 패드가 증착 및 리소그래피 기술을 사용하여 위치된다. 다른 전형적인 "칩 래스트"(Chip Last) 패키징 공정에서, RDL은 다이와 별도로 형성되고, 그 후 다이가 RDL에 장착되어 캡슐화된다. 그러나 칩 퍼스트 및 칩 래스트 패키징 프로세스의 한 가지 단점은 결과 패키지에 휨이 생길 수 있다는 것이다.
도 1a 및 1b는 각각 본 기술의 실시예들에 따른 반도체 디바이스를 도시하는 단면도 및 평면도이다.
도 2a 내지 2m은 본 기술의 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스를 도시하는 단면도이다.
도 3은 본 기술의 실시예에 따라 구성된 반도체 디바이스를 포함하는 시스템의 개략도이다.
반도체 디바이스의 몇몇 실시예의 특정 세부 사항이 아래에 설명된다. 본 기술의 몇몇 실시예의 한 측면은 반도체 다이가 RDL의 양쪽에 있다는 것이다. 이러한 대칭성은 칩 퍼스트 및 칩 래스트 프로세스를 사용하여 형성된 디바이스와 비교하여 휨을 완화할 것으로 예상된다. 보다 구체적으로, 칩 퍼스트 및 칩 래스트 프로세스를 사용하여 형성된 패키지는 RDL의 각 면 상에 상이한 계층들을 가진다. RDL, 반도체 다이 및 봉지재는 상이한 열팽창 계수를 가질 수 있기 때문에, 이러한 패키지는 온도 변화에 따른 휨에 취약하다. 과도한 뒤틀림으로 인해 패키지가 오작동하고 수율이 떨어질 수 있다. 본 기술에 따른 반도체 디바이스의 몇몇 실시예는 휨을 완화시킨다.
일부 실시예에서, 반도체 디바이스는 재분배 구조의 제 1 측면에 전기적으로 결합된 제 1 반도체 다이, 재분배 구조의 제 2 측면에 전기적으로 결합된 제 2 반도체 다이, 제 1 측면 상의 제 1 몰딩된 재료, 및 제 2 측면상의 제 2 몰딩된 재료를 포함한다. 일부 실시예에서, 반도체 디바이스는 재분배 구조의 적어도 제 1 측면상의 전도성 접촉부로부터 그리고 몰딩된 재료를 통해 멀어지도록 연장되는 전도성 칼럼을 포함한다. 특정 실시예에서, 제 1 및 제 2 반도체 다이는 재분배 구조에 대해 대칭이며, 제 1 몰딩된 재료는 제 2 몰딩된 재료와 동일하거나 유사한 특성을 갖는다. 이하의 설명에서, 본 기술의 실시예들에 대한 철저하고 가능한 설명을 제공하기 위해 다수의 특정 세부 사항들이 논의된다. 그러나, 관련 기술 분야의 통상의 기술자는 본 개시가 하나 이상의 특정 세부 사항없이 실시될 수 있음을 인식할 것이다. 다른 경우들에서, 기술의 다른 측면들을 모호하게하는 것을 피하기 위해, 반도체 디바이스들과 종종 관련된 잘 알려진 구조들 또는 동작들은 도시되지 않거나 상세하게 설명되지 않는다. 일반적으로, 여기에 개시된 특정 실시예 외에 다양한 다른 디바이스, 시스템 및 방법이 본 기술의 범위 내에 있을 수 있음을 이해해야 한다.
본 명세서에 사용된 바와 같이, "수직", "측방", "상부" 및 "하부"라는 용어는 도면에 도시된 배향을 고려하여 반도체 다이 조립체 내의 특징부의 상대적 방향 또는 위치를 지칭할 수 있다. 예를 들어 "상위" 또는 "최상위"는 다른 기능보다 페이지 상단에 더 가까이 위치한 기능을 나타낼 수 있다. 그러나, 이들 용어는 역전 또는 경사진 배향과 같은, 다른 배향을 가진 반도체 디바이스들을 포함하는 것으로 폭넓게 간주되어야 하며, 상부/하부, 위/아래, 위에/아래에, 상/하, 및 좌/우는 배향에 따라 상호교환될 수 있다.
도 1a는 본 기술의 실시예에 따라 구성된 반도체 디바이스(100)("디바이스(100)")를 도시한 단면도이다. 디바이스(100)는 제 1 표면(133a) 및 제 1 표면(133a)에 대향하는 제 2 표면(133b), 제 1 표면(133a)에 연결된 제 1 반도체 다이(110) 및 제 2 표면(133b)에 연결된 제 2 반도체 다이(120)를 갖는 재분배 구조(130)를 포함한다. 결과적으로, 반도체 디바이스(100)의 재분배 구조(130)는 제 1 반도체 다이(110)와 제 2 반도체 다이(120)(통칭하여 "반도체 다이(110, 120)") 사이에 위치하여, 반도체 다이(110, 120)가 상이한 온도에서 재분배 구조(130)의 양면에서 적어도 대체로 동일하게 작용하게 된다. 이는 칩 퍼스트(Chip First) 및 칩 래스트(Chip Last) 기술을 사용하여 제조된 기존 디바이스에 비해 반도체 디바이스(100)의 휨을 감소시킬 것으로 예상된다.
반도체 다이(110, 120)는 각각 집적 회로 또는 구성요소, 데이터 저장 요소, 처리 구성요소 및/또는 반도체 기판 상에 제조된 다른 특징부를 가질 수 있다. 예를 들어, 반도체 다이들(110, 120)은 집적 메모리 회로 및/또는 논리 회로를 포함할 수 있으며, 이는 다양한 유형의 반도체 구성요소 및 기능 특징부, 예를 들어, 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 플래시 메모리, 다른 형태의 집적 회로 메모리, 프로세싱 회로, 이미징 구성요소 및/또는 다른 반도체 특징부를 포함할 수 있다. 일부 실시예에서, 반도체 다이(110, 120)는 동일할 수 있고(예를 들어, 동일한 설계 및 사양을 갖도록 제조된 메모리 다이), 다른 실시예에서는, 반도체 다이(110, 120)가 서로 상이할 수 있다(예를 들어, 상이한 유형의 메모리 다이 또는 제어기, 로직 및/또는 메모리 다이의 조합).
제 1 반도체 다이(110)는 전면(113a)에 노출된 본드 패드(112)를 포함하고, 본드 패드(112)는 전도성 특징부(115)에 의해 재분배 구조(130)의 제 1 표면(133a)에서 트레이스 및/또는 패드에 전기적으로 결합된다. 제 2 반도체 다이(120)는 그 전면(123a)에 노출된 본드 패드(122)를 포함하고, 본드 패드(122)는 전도성 특징부(125)에 의해 재분배 구조(130)의 제 2 표면(133b)에서 트레이스 및/또는 패드에 전기적으로 결합된다. 제 1 및 제 2 전도성 특징부(115, 125)(통칭적으로 "전도성 특징부(115, 125)")는 기둥(pillars), 칼럼, 스터드, 범프 등과 같은 다양한 적합한 구조를 가질 수 있으며, 구리, 니켈, 땜납(예를 들어, SnAg-계 땜납), 도체 충전 에폭시 및/또는 다른 전기 전도성 재료로 제조될 수 있다. 특정 실시예에서, 제 1 전도성 특징부(115) 및/또는 제 2 전도성 특징부(125)는 솔더 조인트이다. 선택된 실시예에서, 전도성 특징부(115, 125)는 구리 기둥 일 수 있는 반면에, 다른 실시예에서, 전도성 특징부(115, 125)는 범프-온-질화물 구조와 같은 보다 복잡한 구조를 포함할 수 있다. 일부 실시예에서, 제 1 전도성 특징부(115)는 재분배 구조(130) 위에 소정의 높이를 가져서, 디바이스(100)가 제 1 반도체 다이(110)와 재분배 구조(130)의 제 1 표면(133a) 사이에 제 1 간극(118)을 포함하게 된다. 마찬가지로, 제 2 전도성 특징부(125)는 재분배 구조(130) 위에 소정의 높이를 가져서, 디바이스(100)가 제 2 반도체 다이(120)와 재분배 구조(130)의 제 2 표면(133b) 사이에 제 2 간극(128)을 포함할 수 있게 된다. 일부 실시예에서, 제 1 간극(118)의 부피 및/또는 다른 양 또는 치수(예를 들어, 높이)는 제 2 간극(128)의 부피 및/또는 다른 양 또는 치수(예를 들어, 높이)와 실질적으로 동일하다.
도 1a에 도시된 실시예에서, 반도체 다이(110, 120)는 재분배 구조(130)의 대향 표면에 대해 결합되어, 이들이 재분배 구조(130)의 양 측면 주위로 반사 대칭적이게 된다. 그러나 다른 실시예에서, 반도체 다이(110, 120)는 상이한 평면 형상을 가질 수 있고/있거나 재분배 구조(130) 및 서로에 대하여 상이하게 배열될 수 있다. 또한, 도 1a에 도시된 바와 같이, 디바이스(100)는 단지 2 개의 반도체 다이를 포함한다. 그러나, 다른 실시예에서, 디바이스(100)는 임의의 수의 반도체 다이를 포함할 수 있다. 예를 들어, 디바이스(100)는 제 1 반도체 다이(110) 및/또는 제 2 반도체 다이(120) 상에 적층된 하나 이상의 추가 반도체 다이를 포함할 수 있고, 또는 디바이스(100)는 제 1 반도체 다이(110) 및/또는 제 2 반도체 다이(120)에 인접한 재분배 구조(130)에 연결된 다른 반도체 다이를 가질 수 있다.
재분배 구조(130)는 절연 재료(131) 및 절연 재료(131)에 의해 서로 전기적으로 격리된 전도성 부분(135)을 포함한다. 재분배 구조(130)의 절연 재료(131)는 예를 들어 적합한 유전 재료(예를 들어, 부동태화 재료)의 하나 이상의 층을 포함할 수 있다. 재분배 구조(130)의 전도성 부분(135)은 절연 재료(131) 내에서 및/또는 상에서 제 1 표면(133a)에 노출된 제 1 접촉부(132) 및 제 2 접촉부(134)(집합적으로 "접촉부(132, 134)")를 포함할 수 있다. 도 1a에 도시된 바와 같이, 제 1 접촉부(132)는 다이-부착 영역에서 제 1 표면(133a)에 위치되어, 이들이 제 1 반도체 다이(110) 아래에 적어도 부분적으로 위치될 수 있다. 제 2 접촉부(134)는 제 1 접촉부(132)로부터 주변을 따라 멀리 이격되어(가령, 제 1 접촉부(132)로부터 측방 외향으로 멀어져가거나(fanned laterally outward) 제 1 접촉부(132)의 바깥쪽에 위치함), 이들이 제 1 반도체 다이(110) 아래에 놓이지 않게 된다. 재분배 구조(130)는 또한 절연 재료(131) 내에서 및/또는 상에서 제 2 표면(133b)에 노출되는 전도성 제 3 접촉부(136)를 포함한다. 제 3 접촉부(136)는 다이-부착 영역에서 제 2 표면(133b)에 위치되어, 제 2 반도체 다이(120)의 적어도 부분적으로 아래에 위치하여 제 2 접촉부(134)로부터 측 방향 내향으로 이격된다.
일부 실시예들에서, 제 1 접촉부(132) 및 제 3 접촉부(136)의 적어도 일부는 수직으로 정렬될 수 있다(예를 들어, 재분배 구조(130)를 따라 측방으로 동일하게 이격되고/되거나 재분배 구조(130)에 대해 반사적으로 대칭일 수 있음). 예를 들어, 제 1 접촉부(132)는 제 3 접촉부(136)에 대해 바로 위에/아래에 중첩될 수 있어서, 제 3 접촉부(136)가 제 1 접촉부(132)와 동일한 측방 범위를 가질 수 있다. 반도체 다이(110, 120)가 각각 본드 패드(112, 122)와 동일하거나 구성이 동일한 경우, 제 1 접촉부(132) 및 제 3 접촉부(136)의 분포, 크기, 및/또는 기타 특성을 매칭시키는 것이 바람직할 수 있다.
재분배 구조(130)의 전도성 부분(135)은 제 1 접촉부(132) 및 제 3 접촉부(136)의 개별 접촉부들을 제 2 접촉부(134)의 대응 접촉부에 전기적으로 결합하기 위해 절연 재료(131) 내에서 및/또는 상에서 연장되는 전도성 라인(138)(예를 들어, 비아 및/또는 트레이스)을 더 포함할 수 있다. 예를 들어, 개별 전도성 부분(135)은, 개별 제 1 접촉부(132)를 대응하는 제 2 접촉부(134)에 전기적으로 연결하고 및/또는 개별 제 3 접촉부(136)을 대응하는 제 2 접촉부(134)에 전기적으로 연결하는, 하나 이상의 전도성 라인(138)을 포함할 수 있다. 일부 실시예에서(도 1a에 도시되지 않음), 개별적인 제 2 접촉부(134)는 대응하는 전도성 라인(138)을 통해 하나보다 많은 제 1 접촉부(132) 및/또는 제 3 접촉부(136)에 전기적으로 결합될 수 있다. 이러한 방식으로, 디바이스(100)는 반도체 다이(110, 120)의 개별 핀이 개별적으로 격리되어 별도의 제 2 접촉부(134)를 통해 액세스 가능하도록 구성될 수 있고(예를 들어, 신호 핀), 및/또는 다수의 핀이 동일한 제 2 접촉부(134)(예를 들어, 전력 공급원 또는 접지 핀)을 통해 집합적으로 액세스 가능하도록 구성될 수 있다. 특정 실시예에서, 제 1 접촉부(132), 제 2 접촉부(134), 제 3 접촉부(136) 및 전도성 라인(138)은 구리, 니켈, 땜납(예를 들어, SnAg-계 땜납), 도체 충전 에폭시, 및/또는 다른 전기 전도성 재료와 같은 하나 이상의 전도성 재료로 형성될 수 있다.
재분배 구조(130)는 미리 형성된 기판(즉, 캐리어 웨이퍼와 이격되어 형성되고 이어서 캐리어 웨이퍼에 부착된 기판)을 포함하지 않는다. 결과적으로 재분배 구조(130)는 매우 얇을 수 있다. 예를 들어, 일부 실시예에서, 재분배 구조(130)의 제 1 및 제 2 표면(133a 및 133b) 사이의 거리(D)는 50 ㎛ 미만이다. 특정 실시예에서, 거리(D)는 대략 30 ㎛ 또는 30 ㎛ 미만이다. 따라서, 반도체 디바이스(100)의 전체 크기는 예를 들어 미리 형성된 기판 위에 형성된 종래의 재분배 층을 포함하는 디바이스에 비교하여 감소될 수 있다. 그러나, 재분배 구조(130)의 두께는 제한되지 않는다. 다른 실시예에서, 재분배 구조(130)가 상이한 특징부를 포함할 수 있고, 및/또는, 특징부가 상이한 배열을 가질 수 있다.
디바이스(100)는 또한 재분배 구조(130)의 제 2 접촉부(134)에 전기적으로 연결된 전도성 칼럼(140)을 포함한다. 전도성 칼럼(140)은 재분배 구조(130)의 제 1 표면(133a)으로부터 먼 방향으로 연장되어 구리, 니켈, 땜납(예를 들어, SnAg-계 땜납), 도체 충전 에폭시 및/또는 다른 전기 전도성 재료로 제조될 수 있다. 도시된 실시예에서, 전도성 칼럼(140)은 제 1 반도체 다이(110)의 후면(113b)의 높이보다 위쪽으로 연장된다. 즉, 전도성 칼럼(140)은 제 1 반도체 다이(110)의 높이보다 높은 재분배 구조(130)의 제 1 표면(133a)보다 높은 높이를 가질 수 있다. 다른 실시예에서, 전도성 칼럼(140)의 높이는 제 1 반도체 다이(110)의 후면(113b)의 높이와 같거나 그보다 작을 수 있다. 따라서, 전도성 칼럼(140)의 높이는 재분배 구조(130)의 제 1 표면(133a) 위의 제 1 전도성 특징부(115)의 높이보다 클 수 있다. 또한, 각각의 전도성 칼럼(140)은 전도성 제 4 접촉부(142)를 형성하는 노출된 말단(141)(예를 들어, 재분배 구조(130)의 제 2 접촉부(134)에 대향된 단부)를 포함할 수 있다. 제 4 접촉부(142)는 제 1 몰딩된 재료(150)의 상부 표면(151)에 대해 높거나, 동평면이거나, 또는 리세스될 수 있다.
제 1 몰딩된 재료(150)는 재분배 구조(130)의 제 1 표면(133a)의 적어도 일부 상에 형성될 수 있고, 제 1 반도체 다이(110) 및/또는 전도성 칼럼(140)을 적어도 부분적으로 둘러쌀 수 있다. 마찬가지로, 제 2 몰딩된 재료(160)는 재분배 구조(130)의 제 2 표면(133b)의 적어도 일부 상에 형성될 수 있고, 제 2 반도체 다이(120)를 적어도 부분적으로 둘러쌀 수 있다. 일부 실시예에서, 제 1 몰딩된 재료(150) 및 제 2 몰딩된 재료(160)(통칭하여 "몰딩된 재료들(150, 160)")은 반도체 다이들(110, 120)을 각각 캡슐화하여, 반도체 다이들(110, 120)을 오염물 및 물리적 손상으로부터 보호할 수 있다. 특정 실시예에서, 제 1 몰딩된 재료(150)는 제 1 반도체 다이(110)의 전면(113a)과 재분배 구조(130)의 제 1 표면(133a) 사이의 제 1 간극(118)을 적어도 부분적으로 채우고, 제 2 몰딩된 재료(160)는 제 2 반도체 다이(120)의 전면(123a)과 재분배 구조(130)의 제 2 표면(133b) 사이의 제 2 간극(128)을 적어도 부분적으로 채운다. 이러한 실시예에서, 몰딩된 재료(150, 160)는 반도체 다이(110, 120)와 재분배 구조(130) 사이의 결합을 강화시키는 기능을 할 수 있다.
도 1a에 도시된 실시예에서, 제 1 몰딩된 재료(150)의 상부 표면(151)은 재분배 구조(130) 위에 (예를 들어, 제 1 표면(133a)로부터 멀어지는 방향으로) 소정의 두께를 가지며, 이는 제 1 반도체 다이(110)의 후면(113b)의 높이보다 크다. 마찬가지로, 제 2 몰딩된 재료(160)의 하부 표면(161)은 재분배 구조(130) 아래에 (예를 들어, 제 2 표면(133b)로부터 멀어지는 방향으로) 소정의 두께를 가지며, 이는 제 2 반도체 다이(120)의 후면(123b)의 높이보다 크다. 이러한 방식으로 몰딩된 재료(150, 160)를 형성함으로써, 다이를 손상시킬 수 있는 외부 오염물 또는 힘으로부터 반도체 다이(110, 120)의 후면(113b 및 123b)을 각각 보호할 수 있다. 다른 실시예에서, 상부 및 하부 표면(151, 161)은 반도체 다이(110, 120)에 대해 상이하게 위치될 수 있다. 예를 들어, 상부 및 하부 표면(151, 161)은 반도체 다이(110, 120)의 후면(113b, 123b)과 각각 동평면에 있을 수 있다. 그러한 실시예들에서, 반도체 다이들(110, 120)은 후면들(113b, 123b)에 패드들, 접촉부들 또는 다른 전기-연결 특징부들을 포함할 수 있어서, 반도체 다이들(110, 120)이 후면(113b, 123b)에서 전기적으로 액세스 가능할 수 있게 된다. 일부 실시예에서, 반도체 다이(110, 120) 중 하나만이 이러한 방식으로 전기적으로 액세스 가능하다.
재분배 구조(130)가 미리 형성된 기판을 포함하지 않기 때문에, 몰딩된 재료(150, 160)는 재분배 구조(130)의 각 면에 원하는 구조적 강도를 제공하도록 구성될 수 있다. 예를 들어, 몰딩된 재료(150, 160)는 디바이스(100)에 외력이 가해짐에 따라 디바이스(100)를 휨, 뒤틀림, 등으로부터 보호하도록 선택될 수 있다. 결과적으로, 일부 실시예에서, 재분배 구조(130)는 매우 얇게(예를 들어, 50㎛ 미만 또는 30 ㎛ 미만) 만들어질 수 있고, 이는 재분배 구조(130)가 디바이스(100)의 1차 강도를 제공할 필요가 없기 때문이다. 따라서, 디바이스(100)의 전체 크기(예를 들어, 높이)가 감소될 수 있다.
추가로, 일부 실시 형태에서, 제 1 몰딩된 재료(150)는 제 2 몰딩된 재료(160)와 동일하거나 실질적으로 동일한 양(예를 들어, 부피), 치수(예를 들어, 높이) 또는 재료 특성(예를 들어, 열 팽창 계수)을 갖는다. 특정 실시예에서, 제 1 몰딩된 재료(150)는 제 2 몰딩된 재료(160)와 동일한 화합물이고, 및/또는 몰딩된 재료(150, 160)는 재분배 구조(130)에 대해 실질적으로 대칭적으로 형성된다. 따라서, 몰딩된 재료(150, 160)는 넓은 범위의 디바이스 온도에 걸쳐 디바이스(100)의 휨을 완화시키기 위해 디바이스(100)의 전체 열/기계적 특성에 강하게 영향을 줄 수 있다. 예를 들어, 몰딩된 재료(150, 160)의 체적은, 재분배 구조(130)의 각 면 상의 특징부(예를 들어, 몰딩된 재료, 반도체 다이, 전도성 칼럼, 추가 재분배 구조 또는 전도성 특징부, 등)에 대한 평균 열팽창 계수가 - 심지어 반도체 다이(110, 120)가 동일하지 않거나 반사성 대칭으로 배열되지 않는 경우에도 - 실질적으로 동일하도록 선택되어, 디바이스(100)의 휨을 방지할 수 있다.
예를 들어, 제 1 몰딩된 재료(150)의 체적에 대한 제 1 반도체 다이(110)의 체적의 비는 제 2 몰딩된 재료(160)의 체적 대비 제 2 반도체 다이(120)의 체적의 체적의 비와 동일하거나 실질적으로 동일할 수 있다. 유사하게, 재분배 구조(130)의 제 2 표면(133b)으로부터 연장되는 전도성 칼럼의 부재를 차지하기 위해, 몰딩된 재료(150, 160)의 부피가 조정될 수 있다. 따라서, 재분배 구조(130)와 제 1 표면(133a) 위의 특징부(가령, 제 1 몰딩된 재료(150), 전도성 칼럼(140), 및 제 1 반도체 다이(110)) 간의 CTE 불일치가 재분배 구조(130)와 제 2 표면(133b) 위의 특징부(가령, 제 2 몰딩된 재료(160) 및 제 2 반도체 다이(120)) 간의 CTE 불일치와 동일하거나 실질적으로 동일할 수 있다. 그 결과, 디바이스(100)의 각 측면에서 CTE 불일치에 의해 유도된 열 응력이 디바이스 내에서 서로 반작용(예를 들어, 상쇄)하게된다. 이는 재분배 구조(130) 및/또는 디바이스(100)의 다른 특징부의 구부러짐, 휨, 등을 억제한다. 따라서, 재분배 구조(130)의 전체 크기(예를 들어, 높이)는, 디바이스(100)가 온도 변화의 결과로서 재분배 구조(130)에서 실질적인(예를 들어, 취소되지 않은) 응력을 유도하지 않도록 구성되기 때문에, 감소될 수 있다.
이에 반해, 종래의 "단면" 반도체 패키지는 다이가 RDL의 일측에만 부착되고 그 단일면 위에 봉지재를 갖도록 구성된 재분배 층("RDL")을 포함한다. 이러한 반도체 패키지 내의 층들 사이(예를 들어, RDL과 봉지재 사이)의 CTE 불일치는 균형이 맞지 않으며, 열 팽창 또는 수축에 의해 유발된 응력은 반도체 패키지를 크게 휨시켜 반도체 패키지를 작동 불가능하게할 수 있다. 예를 들어, 반도체 패키지는 외부 회로에 통합될 때(예를 들어, 보드 장착 프로세스 동안) 고온에 종종 노출된다. 따라서 보드 장착 프로세스는 더 낮은 온도(예: 증가된 비용)를 사용하도록 수정되거나 더 높은 온도 프로세스로 인한 수율 손실이 허용되어야 한다. 종래의 "단면" 반도체 패키지와 비교하여, 본 기술은 반도체 디바이스(100)가 넓은 온도 범위에서 초저-휨을 위해 구성되기 때문에 반도체 디바이스(100)를 포함하는 다른 프로세스 동안 및 정상 작동 중에 수율 손실을 감소시킬 것으로 예상된다.
디바이스(100)는 전도성 칼럼(140)에 의해 형성된 제 4 접촉부(142) 상에 배치된 전기 커넥터(106)를 더 포함할 수 있다. 전기 커넥터(106)는 솔더 볼, 전도성 범프, 전도성 기둥, 전도성 에폭시 및/또는 다른 적절한 전기 전도성 요소일 수 있고, 외부 회로(도시되지 않음)에 전기적으로 연결될 수 있다. 일부 실시예에서, 전기 커넥터(106)는 일반적으로 행과 열로 정렬되어, 제 1 몰딩된 재료(150)의 상부 표면(151)에서 제 4 접촉부(142) 상에 어레이(예를 들어, 볼 그리드 어레이)를 형성할 수 있다. 더욱 구체적으로, 도 1b는 제 1 몰딩된 재료(150)의 상부 표면(151) 상에 전기 커넥터(106)의 배열의 실시예를 개략적으로 도시하는 디바이스(100)의 평면도이다. 도시된 실시예에서, 전기 커넥터(106)는 주변 어레이(예를 들어, 주변 볼 그리드 어레이)에 배열되며, 전기 커넥터(106)가 모두 제 1 반도체 다이(110)로부터 주변으로 이격된다(예를 들어, 외측에 위치한다). 즉, 전기 커넥터(106)는 제 1 반도체 다이(110)의 풋프린트(111) 내에 위치하지 않는다.
다른 실시예에서, 하나 이상의 전기 커넥터(106)는 제 1 반도체 다이(110)의 풋프린트(111) 내에 적어도 부분적으로 위치될 수 있고/있거나 전기 커넥터(106)는 임의의 다른 적절한 위치 및 정렬(예를 들어, 오프셋된 행 또는 열, 동심 패턴, 비 균일 간격, 등)을 가질 수 있다. 예를 들어, 일부 실시예에서, 제 2 재분배 구조는 제 1 몰딩된 재료(150)의 상부 표면(151) 상에 형성될 수 있고, 전기 커넥터(106)를 상이한 배열로 분산시키는데 사용될 수 있다(예를 들어, 도 1b에 도시되는 주변 볼 그리드 어레이 실시예에서보다 전기 커넥터(106) 중 인접한 전기 커넥터 사이에 더 큰 간격을 가진 "팬-인"(fanned-in) 또는 다른 배열). 다른 실시예에서, 전기 커넥터(106)는 생략될 수 있고 제 4 접촉부(142)는 외부 장치 또는 회로에 직접 연결될 수 있다.
도 2a 내지 도 2m은 본 기술의 실시예에 따른 반도체 디바이스(100)를 제조하는 방법에서 다양한 단계를 도시하는 단면도이다. 일반적으로, 반도체 디바이스(100)는 예를 들어 개별 디바이스로 또는 보다 큰 웨이퍼 또는 패널의 일부로 제조될 수 있다. 웨이퍼-레벨 또는 패널-레벨 제조에서, 보다 큰 반도체 디바이스가 복수의 개별 디바이스를 형성할 수 하기 위해 싱귤레이션 전에 형성된다. 설명 및 이해의 용이성을 위해, 도 2a 내지 2m은 2 개의 반도체 디바이스(100)의 제조를 도시한다. 그러나, 당업자는 반도체 디바이스(100)의 제조가 웨이퍼 및/또는 패널 레벨로 스케일링될 수 있음을 쉽게 이해할 것이며, 이는 여기서 설명되는 유사한 과정을 이용하고 유사한 특징을 포함하면서 둘보다 많은 반도체 디바이스(100)로 싱귤레이션될 수 있도록 더 많은 구성요소를 포함할 수 있다.
도 2a 내지 도 2d는 보다 구체적으로, 반도체 디바이스(100)(도 1a)를 위한 재분배 구조를 제조하는 것을 도시한다. 도 2a를 참조하면, 재분배 구조(130)(도 1a)는 전면(271a) 및 후면(271b)을 갖는 제 1 캐리어(270)와, 제 1 캐리어(270)의 전면(271a) 상에 제 1 이형 층(first release layer)(272) 상에 형성된다. 캐리어(270)는 후속 처리 단계에 대한 기계적 지지를 제공하며, 예를 들어 실리콘, 실리콘-온-인슐레이터, 화합물 반도체(예를 들어, 질화 갈륨), 유리 또는 다른 적절한 재료로 형성된 임시 캐리어일 수 있다. 일부 실시예들에서, 제 1 캐리어(270)는 후속적으로 제거된 후에 재사용될 수 있다. 제 1 캐리어(270)는 또한 후속 처리 단계 동안 제 1 이형 층(272)의 표면을 보호하여, 제 1 이형 층(272)이 나중에 재분배 구조(130)로부터 적절히 제거될 수 있도록 보장한다. 제 1 이형 층(272)은 제 1 캐리어(270)와 재분배 구조(130)와의 직접적인 접촉을 방지하고, 제 1 캐리어(270) 상의 오염물 가능성으로부터 재분배 구조(130)를 보호한다. 제 1 이형 층(272)은 일회용 필름(예를 들어, 에폭시-계 재료의 라미네이트 필름) 또는 다른 적절한 재료일 수 있다. 일부 실시예에서, 제 1 이형 층(272)은 후속 단계에서의 제거를 용이하게하기 위해 레이저 감응성 또는 감광성이다.
재분배 구조(130)(도 1a)는 첨가제 빌드-업 프로세스로부터 형성될 수 있는 전도성 및 유전 재료를 포함한다. 즉, 재분배 구조(130)는 다른 라미네이트 또는 유기 기판 위가 아닌 제 1 캐리어(270) 및 제 1 이형 층(272) 바로 위에 부가적으로 구축된다. 구체적으로, 재분배 구조(130)는 스퍼터링, 물리 기상 증착(PVD), 전기 도금, 리소그래피 등과 같은 반도체 웨이퍼 제조 공정에 의해 제조된다. 예를 들어, 도 2b를 참조하면, 제 3 접촉부(136) 및 전도성 라인(138)의 일부가 제 1 이형 층(272) 바로 위에 형성될 수 있고, 개별 제 3 접촉부(136) 및 대응하는 전도성 라인(138)을 전기적으로 격리시키기 위해 절연 재료 층(131)이 제 1 이형 층(272) 상에 형성될 수 있다. 절연 재료(131)는 예를 들어, 파릴렌, 폴리이미드, 저온 화학 기상 증착(CVD) 재료(가령, 테트라 에틸오르토실리케이트(TEOS), 실리콘 질화물(Si3Ni4), 실리콘 산화물(SiO2)), 및/또는 다른 적합한 유전체의 비전도성 재료로부터 형성될 수 있다. 도 2c를 참조하면, 하나 이상의 추가의 전도성 재료층이 절연 재료(131) 상에 및/또는 내에 전도성 부분(135)을 구축하도록 형성될 수 있고, 하나 이상의 절연 재료 층이 절연 재료(131)를 구축하도록 형성될 수 있다.
도 2d는 제 1 캐리어(270) 위에 완전히 형성된 후의 재분배 구조(130)를 도시한다. 전술한 바와 같이, 제 1 접촉부(132) 및 제 3 접촉부(136)은 하나 이상의 전도성 라인(138)을 통해 대응하는 제 2 접촉부(134)에 전기적으로 결합되도록 형성된다. 재분배 구조(130)의 전도성 부분(135)(즉, 제 1 접촉부(132), 제 2 접촉부(134), 제 3 접촉부(136) 및 전도성 라인(138))은 구리, 니켈, 땜납(예를 들어, SnAg-계 땜납), 도체 충전 에폭시 및/또는 다른 전기 전도성 재료로 제조될 수 있다. 일부 실시예에서, 전도성 부분(135)은 모두 동일한 전도성 재료로 만들어진다. 다른 실시예에서, 제 1 접촉부(132), 제 2 접촉부(134), 제 3 접촉부(136) 및/또는 전도성 라인(138)은 하나보다 많은 전도성 재료를 포함할 수 있다.
도 2e를 참조하면, 재분배 구조(130)의 제 1 접촉부(132) 상에 제 1 전도성 특징부(115)를 형성하고, 재분배 구조(130)의 제 2 접촉부(134) 상에 전도성 칼럼(140)을 형성함으로써, 반도체 디바이스(100)의 제조가 계속된다. 도시된 실시예에서, 전도성 칼럼(140)은 제 1 전도성 특징부(115)의 높이보다 큰 높이를 갖는다. 일부 실시예에서, 제 1 전도성 특징부(115) 및 전도성 칼럼(140)은 동일한 공정의 일부로서 형성될 수 있다. 예를 들어, 특정 실시예에서, 제 1 전도성 특징부(115) 및 전도성 칼럼(140)은 당 업계에 공지된 바와 같이 적합한 전기 도금 공정에 의해 제조될 수 있다. 다른 실시예들에서, 다른 증착 기술들(예를 들어, 스퍼터 증착)이 전기 도금 대신 사용될 수 있다. 또 다른 실시예에서, 제 1 전도성 특징부(115) 및/또는 전도성 칼럼(140)이 상이한 프로세스를 이용하여 및/또는 상이한 시간에 형성될 수 있다. 예를 들어, 제 1 전도성 특징부(115)는 제 1 접촉부(132) 상에 배치된 솔더 볼 또는 솔더 범프를 포함할 수 있는 반면, 전도성 칼럼(140)은 전기 도금 또는 무전해 도금 기술을 사용하여 제 2 접촉부(134) 상에 도금된다. 또한, 제 1 전도성 특징부(115) 및 전도성 칼럼(140)은 원형, 직사각형, 육각형, 다각형 또는 다른 단면 형상을 가질 수 있고, 이들은 단일 층 또는 다층 구조일 수 있다.
도 2f는 제 1 반도체 다이(110)가 제 1 전도성 특징부(115)에 전기적으로 결합된 후의 반도체 디바이스(100)를 도시한다. 보다 구체적으로, 제 1 반도체 다이(110)는 재분배 구조(130)에 플립-칩 본딩되어, 제 1 반도체 다이(110)의 패드(112)가 제 1 전도성 특징부(115)를 통해 재분배 구조(130)의 제 1 접촉부(132) 중 대응하는 하나에 전기적으로 결합된다. 일부 실시예에서, 본드 패드(112)는 땜납 또는 솔더 페이스트를 이용하여 제 1 전도성 특징부(115)에 결합된다. 다른 실시예에서, 열 압착 본딩(예를 들어, 구리-구리(Cu-Cu) 본딩)과 같은 다른 공정이 본드 패드(112)와 제 1 전도성 특징부(115) 사이에 전도성 Cu-Cu 조인트를 형성하는 데 사용될 수 있다. 도 2f에 도시된 바와 같이, 전도성 칼럼(140)은 제 1 반도체 다이(110)의 후면(113b)의 높이를 지나 연장되도록 형성될 수 있다. 다른 실시예에서, 전도성 칼럼(140)은 제 1 반도체 다이(110)의 높이와 동일한 높이를 갖도록 형성될 수 있다(예를 들어, 전도성 칼럼(140)의 상단 부분은 제 1 반도체 다이(110)의 후면(113b)와 대체로 동평면에 있을 수 있음).
도 2g를 참조하면, 반도체 디바이스(100)의 제조는 재분배 구조(130)의 제 1 표면(133a) 위에, 그리고 적어도 부분적으로 제 1 반도체 다이(110) 및 전도성 칼럼(140) 주위에, 제 1 몰딩된 재료(150)를 배치하는 것을 계속한다. 제 1 몰딩된 재료(150)는 수지, 에폭시 수지, 실리콘-계 재료, 폴리이미드 및/또는 당 업계에 사용되거나 공지된 다른 적절한 수지로 형성될 수 있다. 일단 증착되면, 제 1 몰딩된 재료(150)는 UV 광, 화학 경화제, 열, 또는 당 업계에 공지된 다른 적합한 경화 방법에 의해 경화될 수 있다. 제 1 몰딩된 재료(150)는 각각의 제 1 반도체 다이(110)와 재분배 구조(130)의 제 1 표면(133a) 사이의 제 1 간극(118)에 적어도 부분적으로 배치될 수 있다. 따라서, 제 1 몰딩된 재료(150)는 별도의 언더필 재료에 대한 필요성을 제거할 수 있고, 제 1 반도체 다이(110)와 재분배 구조(130) 사이의 결합을 강화시킬 수 있다. 대안적인 실시예에서, 간극(118)은 언더필 재료로 대신 채워질 수 있고, 이어서 제 1 몰딩된 재료(150)가 재분배 구조(130)의 제 1 표면(133a) 위에 배치될 수 있다. 본 기술의 일 양태에 따르면, 각각의 전도성 칼럼(140)의 적어도 말단(141)은 제 1 몰딩된 재료(150)의 상부 표면(151)에서 노출되어, 말단(141)이 제 4 접촉부(142)을 집합적으로 형성할 수 있다. 일부 실시예에서, 제 1 몰딩된 재료(150)는 일 단계로 형성되어, 제 4 접촉부(142)가 제 1 몰딩된 재료(150)의 상부 표면(151)에서 노출되게 된다. 다른 실시예에서, 제 1 몰딩된 재료(150)가 형성된 후 연마를 통해 상부 표면(151)을 평탄화하여, 전도성 칼럼(140)의 제 4 접촉부(142)을 노출시킨다. 도 2g에 더 도시된 바와 같이, 일부 실시예에서, 제 1 몰딩된 재료(150)는 제 1 반도체 다이(110)를 캡슐화하여, 제 1 반도체 다이(110)가 제 1 몰딩된 재료(150) 내에 밀봉되게 된다.
도 2h는 재분배 구조(130)가 제 1 캐리어(270)로부터 분리(도 2g)되고 반도체 디바이스 구조가 제 2 캐리어(280)에 부착된 후의 반도체 디바이스(100)를 도시한다. 보다 구체적으로, 제 1 몰딩된 재료(150)의 상부 표면(151)이 제 2 캐리어(280)의 제 2 이형 층(282)에 부착된다. 제 2 캐리어(280)는 예를 들어 실리콘, 실리콘-온-인슐레이터, 화합물 반도체(예를 들어, 질화 갈륨), 유리, 또는 다른 적절한 재료로 형성된 임시 캐리어일 수 있고, 부분적으로 제 2 캐리어(280)는 재분배 구조(130)의 제 2 표면(133b) 상의 후속 처리 단계에 대한 기계적 지지를 제공할 수 있다. 제 2 이형 층(282)은 일회용 필름(예를 들어, 에폭시-계 재료의 라미네이트 필름), 또는, 제 2 캐리어(280)를 몰딩된 재료(150) 및/또는 도시된 반도체 디바이스 구조의 다른 특징부들(예를 들어, 전도성 칼럼(140)의 제 4 접촉부(142))에 고정하는 다른 적절한 재료일 수 있다.
일부 실시예에서, 제 1 이형 층(272)(도 2g)은 제 1 캐리어(270)를 진공, 포커 핀(poker pin), 레이저 또는 다른 광원, 또는 다른 적절한 방법을 통해 재분배 구조(130)로부터 용이하게 제거할 수 있게 하여, 제 1 캐리어(270)가 다시 재사용될 수 있게 된다. 다른 실시예에서, 제 1 캐리어(270) 및 제 1 이형 층(272)은 연삭 기술(예를 들어, 백 그라인딩) 또는 다른 적절한 기술, 가령, 건식 에칭 공정, 화학 에칭 공정, 화학 기계적 연마(CMP) 등을 사용하여 제거될 수 있다. 제 1 캐리어(270) 및 제 1 이형 층(272) 제거는 제 3 접촉부(136)을 포함하는 재분배 구조(130)의 제 2 표면(133b)을 노출시킨다. 일부 실시예에서, 제 2 캐리어(280)는 제 1 캐리어(270)가 재분배 구조(130)로부터 분리되기 전에 부착된다. 다른 실시예에서, 제 1 캐리어(270)는 제 2 캐리어(280)가 부착되기 전에 제거될 수 있다. 또 다른 실시예에서, 제 1 몰딩된 재료(150)는 후속 처리 단계가 제 2 캐리어(280)없이 수행될 수 있고 제 2 캐리어(280)가 생략될 수 있도록 충분한 구조적 강도를 제공할 수 있다. 또한, 도시된 실시예에서, 반도체 디바이스 구조의 배향은 변하지 않는다(예를 들어, 재분배 구조(130)의 제 2 표면(133b)은 아래쪽을 향한 상태로 유지된다). 그러나, 일부 실시예들에서, 반도체 디바이스 구조는 제 2 캐리어(280)의 부착 이전 또는 이후에 방향이 변경될 수 있다. 예를 들어, 반도체 디바이스 구조는 제 2 캐리어(280)의 부착 이후에 (예를 들어, 재분배 구조(130)의 제 2 표면(133b)이 위를 향하도록) 플립(예를 들어, 180 ° 회전)되어, 제 2 표면(133b) 상에서의 후속 처리 단계를 용이하게 할 수 있다.
도 2i를 참조하면, 반도체 디바이스(100)의 제조는, 재분배 구조(130)의 제 3 접촉부(136) 상에 제 2 전도성 특징부(125)를 형성하고 제 2 반도체 다이(120)를 제 2 전도성 특징부(125)에 전기적으로 결합시키는 단계를 계속한다. 제 2 전도성 특징부(125)는 제 1 전도성 특징부(115)와 관련하여 앞서 기술된 바와 같이 형성될 수 있다. 마찬가지로, 제 2 반도체 다이(120)는 도 2f를 참조하여 전술한 바와 같이 제 1 반도체 다이(110)와 대체로 유사한 방식으로 제 2 전도성 특징부(125)에 전기적으로 결합될 수 있다. 예를 들어, 제 2 전도성 특징부(125)는 구리 기둥, 솔더 볼 등을 포함할 수 있고, 제 2 반도체 다이(120)는, 제 2 반도체 다이(120)의 본드 패드(122)가 제 2 전도성 특징부(125)를 통해 재분배 구조(130)의 제 3 접촉부(136) 중 대응하는 접촉부에 전기적으로 결합되도록, 재분배 구조(130)에 플립-칩 본딩될 수 있다. 일부 실시예에서, 반도체 다이(110, 120)는 재분배 구조(130)에 대해 대칭이 되도록 형성된다. 예를 들어, 제 1 및 제 2 반도체 다이(110, 120)는 서로 위에/아래에 중첩될 수 있다. 다른 실시예에서, 제 2 반도체 다이(120)는 제 1 반도체 다이(110)로부터 측 방향으로 오프셋되도록 재분배 구조에 전기적으로 결합될 수 있고/있거나 제 2 전도성 특징부(125)가 제 1 전도성 특징부(115)와는 상이한 높이를 갖도록 형성될 수 있다.
도 2j는 제 2 몰딩된 재료(160)가 재분배 구조(130)의 제 2 표면(133b) 위에, 그리고 적어도 부분적으로 제 2 반도체 다이(120) 주위에, 배치된 후의 반도체 디바이스(100)를 도시한다. 제 2 몰딩된 재료(160)는 제 1 몰딩된 재료(150)와 대체로 유사할 수 있고(예를 들어, 수지, 에폭시 수지, 실리콘-계 재료, 폴리이미드 및/또는 당 업계에 사용되거나 공지된 다른 적합한 수지로 형성될 수 있음), 도 2g를 참조하여 전술한 바와 같이, 제 1 몰딩된 재료(150)와 대체로 유사한 방식으로 제 2 표면(133b) 상에 증착 및 경화될 수 있다. 제 2 몰딩된 재료(160)는 각각의 제 2 반도체 다이(120)와 재분배 구조(130)의 제 2 표면(133b) 사이의 제 2 간극(128)에 적어도 부분적으로 배치되어, 별도의 언더필 재료의 필요성을 제거하고 제 2 반도체 다이(120)와 재분배 구조(130) 사이의 결합을 강화할 수 있다. 대안적인 실시예에서, 간극(128)은 먼저 언더필 재료로 채워질 수 있고, 이어서 제 2 몰딩된 재료(160)가 제 2 반도체 다이(120) 위에 배치될 수 있다.
도 2j에 추가로 도시된 바와 같이, 일부 실시예에서, 제 2 몰딩된 재료(160)는 제 2 반도체 다이(120)가 제 2 몰딩된 재료(160) 내에 밀봉되도록 제 2 반도체 다이(120)를 캡슐화한다. 일부 실시예에서, 제 2 몰딩된 재료(160)는 그 하부면(161)이 제 2 반도체 다이(120)의 후면(123b)보다 훨씬 큰 정도로 재분배 구조(130) 아래에 (예를 들어, 제 2면(133b)로부터 멀어지는 방향으로) 놓이도록 형성된다. 다른 실시예에서, 제 2 몰딩된 재료(160)는 그 하부 표면(161)이 예를 들어 제 2 반도체 다이(120)의 후면(123b)과 동평면에 있도록 형성되거나 연마(grinding back)될 수 있다.
도 2k를 참조하면, 반도체 디바이스(100)의 제조는 제 1 몰딩된 재료(150)의 상부 표면(151)으로부터 제 2 캐리어(280)(도 2j)를 분리하는 것을 계속한다. 제 2 캐리어(280) 및 제 2 이형 층(282)은 도 2h를 참조하여 전술한 바와 같이, 제 1 캐리어(270) 및 제 1 이형 층(272)과 대체로 유사한 방식으로 분리될 수 있다. 예를 들어, 제 2 이형 층(282)은 제 2 캐리어(280)를 진공, 포커 핀 또는 다른 적절한 방법을 통해 제 1 몰딩된 재료(150)로부터 용이하게 제거할 수 있다. 다른 실시예에서, 제 2 캐리어(280) 및 제 2 이형 층(282)은 예를 들어 백 그라인딩, 건식 에칭 프로세스, 화학적 에칭 프로세스, 화학-기계적 연마(CMP) 등과 같은 다른 적절한 기술을 사용하여 제거될 수 있다. 제 2 캐리어(280) 및 제 2 이형 층(282) 제거는 제 1 몰딩된 재료(150)의 상부 표면(151) 및 제 4 접촉부(142)를 노출시킨다.
도 2l은 전기 커넥터(106)가 전도성 칼럼(140)의 제 4 접촉부(142)에 결합된 후의 반도체 디바이스(100)를 도시한다. 전기 커넥터(106)는 제 4 접촉부(142)를 외부 회로(도시되지 않음)에 전기적으로 결합하도록 구성된다. 일부 실시예에서, 전기 커넥터(106)는 솔더 볼 또는 솔더 범프를 포함한다. 예를 들어, 스텐실링 머신(stenciling machine)은 제 4 접촉부(142) 상에 별개의 솔더 페이스트 블록을 증착할 수 있다. 솔더 페이스트는 그 후 리플로우되어 제 4 접촉부 상에 솔더 볼 또는 솔더 범프를 형성할 수 있다. 다른 실시예에서, 전기 커넥터(106)는 제 2 캐리어(280)를 부착하기 전에 형성될 수 있다. 예를 들어, 일부 실시예에서, 전기 커넥터(106)는 제 1 몰딩된 재료(150)가 재분배 구조(130)의 제 1 표면(133a) 상에 형성된 후에(도 2g), 그러나 제 2 캐리어(280)가 부착되기 전에(도 2h) 형성될 수 있다. 이러한 실시예에서, 제 2 이형 층(282)은 제 2 캐리어(280)를 제 1 몰딩된 재료(150)의 상부 표면(151) 및/또는 전기 커넥터(106)에 부착하도록 구성될 수 있다. 이 초기 단계에서 전기 커넥터(106)를 형성하는 것의 하나의 이점은, 제 1 캐리어(170)가 여전히 부착되어 있고 전기 커넥터(106)의 형성을 위한 기계적 지지를 제공할 수 있다는 것이다. 그러나, 도 2k에 도시된 실시예에서, 반도체 디바이스 구조 - 및 특히 몰딩된 재료(150, 160) - 는 전기 커넥터(106)를 형성하기 위해 캐리어없이 충분한 구조적 지지를 제공할 수 있다. 또한, 이러한 차후의 단계에서 전기 커넥터(106)를 형성함으로써, 제 2 캐리어(280)는 전기 커넥터(106)에 부착할 필요없이, 제 1 몰딩된 재료(150)의 평면 상부 표면(151)에 부착될 수 있다(도 2h-2j).
또한, 일부 실시예에서, 전기 커넥터(106)를 전기적으로 결합시키기 전에 제 1 몰딩된 재료(150)의 상부 표면(151) 및 전도성 칼럼(140)의 제 4 접촉부(142) 위에 제 2 재분배 구조가 형성될 수 있다(예를 들어, 전기 커넥터(106)가 제 2 캐리어(280)의 부착 전 또는 제거 후에 형성되는지 여부에 관계없이). 이러한 제 2 재분배 구조는 재분배 구조(130)와 대체로 유사한 프로세스에 의해 형성될 수 있다(예를 들어, 제 2 재분배 구조는 추가의 빌드-업 프로세스로부터 형성된 전도성 및 유전체 재료를 포함할 수 있다). 제 2 재분배 구조는 제 4 접촉부(142)와 상이한 접촉부 배열을 제공할 수 있고, 전기 커넥터(106)는 제 2 재분배 구조 상에 형성되어, 외부 회로와의 접속을 위한 상이한 배열(예를 들어, 팬-인(fanned-in) 또는 더욱 폭넓게 이격된 어레이)을 제공할 수 있다.
도 2l에 더 도시된 바와 같이, 싱귤레이션 레인(290)은 싱귤레이션을 용이하게하기 위해 인접한 반도체 디바이스(100) 사이에 제공될 수 있다. 도 2m은 서로로부터 싱귤레이션된 후의 반도체 디바이스(100)를 도시한다. 구체적으로, 제 1 몰딩된 재료(150), 재분배 구조(130) 및 제 2 몰딩된 재료(160)는 싱귤레이션 레인(290)(도 2l에 도시 됨)에서 함께 절단되어, 반도체 디바이스(100)들을 서로 분리할 수 있다. 싱귤레이션되면, 개별 반도체 디바이스(100)는 전기 커넥터(106)를 통해 외부 회로에 부착될 수 있고, 따라서 수많은 시스템 및/또는 디바이스에 통합될 수 있다.
도 1 내지 도 2m을 참조하여 전술한 반도체 디바이스들 중 임의의 하나는 무수한 더 크고 및/또는 더 복잡한 시스템들 중 임의의 것에 통합될 수 있으며, 그 대표적인 예는 도 3에 개략적으로 도시된 시스템(390)이다. 시스템(390)은 반도체 다이 조립체(300), 전력원(392), 드라이버(394), 프로세서(396) 및/또는 다른 서브 시스템 또는 구성요소(398)를 포함할 수 있다. 반도체 다이 조립체(300)는 앞서 기술한 반도체 디바이스와 대체로 유사한 특징을 갖는 반도체 디바이스를 포함할 수 있다. 결과 시스템(390)은 메모리 저장, 데이터 처리 및/또는 다른 적절한 기능과 같은, 광범위한 기능 중 임의의 기능을 수행할 수 있다. 따라서, 대표 시스템(390)은 핸드 헬드 장치(예를 들어, 휴대 전화, 태블릿, 디지털 리더 및 디지털 오디오 플레이어), 컴퓨터 및 기기를 제한없이 포함할 수 있다. 시스템(390)의 구성요소는 단일 유닛에 수용되거나 또는 (예를 들어, 통신 네트워크를 통해) 다수의 상호 연결된 유닛에 분산될 수 있다. 시스템(390)의 구성요소들은 또한 원격 장치 및 다양한 임의의 컴퓨터 판독 가능 매체를 포함할 수 있다.
전술한 내용으로부터, 본 기술의 특정 실시예가 예시의 목적으로 본 명세서에 기술되었지만, 본 개시로부터 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 따라서, 본 발명은 첨부된 청구 범위에 의한 것을 제외하고는 제한되지 않는다. 또한, 특정 실시예들과 관련하여 설명된 새로운 기술의 특정 양상들은 또한 다른 실시예들에서 결합되거나 제거될 수 있다. 더욱이, 새로운 기술의 특정 실시예와 관련된 이점이 이들 실시예와 관련하여 설명되었지만, 다른 실시예는 또한 이러한 이점을 나타낼 수 있고, 모든 실시예가 반드시 기술의 범위 내에 있도록 이러한 이점을 나타내야 하는 것은 아니다. 따라서, 본 개시 및 관련 기술은 본 명세서에서 명시적으로 도시되거나 설명되지 않은 다른 실시예들을 포함할 수 있다.

Claims (25)

  1. 반도체 디바이스로서,
    제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 갖는 재분배 구조 - 상기 제 1 표면은 제 1 전도성 접촉부 및 제 2 전도성 접촉부를 포함하고, 상기 제 2 표면은 제 3 전도성 접촉부를 포함하며, 상기 제 1 전도성 접촉부 및 상기 제 3 전도성 접촉부는 절연 재료를 통해서, 또는 절연 재료 상에서, 또는 절연 재료를 통하고 절연 재료 상에서, 연장되는 전도성 라인에 의해 상기 제 2 전도성 접촉부들 중 대응하는 접촉부에 전기적으로 결합됨 - ;
    상기 재분배 구조의 상기 제 1 표면에 있고 상기 제 1 전도성 접촉부에 전기적으로 결합된 제 1 반도체 다이;
    상기 재분배 구조의 상기 제 2 표면에 있고 상기 제 3 전도성 접촉부에 전기적으로 결합된 제 2 반도체 다이 - 상기 제 1 반도체 다이와 상기 제 2 반도체 다이는 같은 형태와 같은 크기를 가짐 - ;
    상기 제 1 반도체 다이를 적어도 부분적으로 캡슐화하는 상기 제 1 표면 상의 제 1 몰딩된 재료;
    상기 제 2 반도체 다이를 적어도 부분적으로 캡슐화하는 상기 제 2 표면 상의 제 2 몰딩된 재료 - 상기 제 1 몰딩된 재료의 부피는 상기 제 2 몰딩된 재료의 부피와 동일함 -; 및
    상기 제 1 몰딩된 재료를 통해 연장되고 상기 제 2 전도성 접촉부들 중 대응하는 접촉부에 전기적으로 결합된 전도성 칼럼을 포함하며,
    상기 제 1 반도체 다이, 상기 제 1 몰딩된 재료, 상기 전도성 칼럼은 함께 상기 재분배 구조의 상기 제 1 표면 상에서의 제 1 열팽창 계수(CTE)를 정의하고,
    상기 제 2 반도체 다이, 상기 제 2 몰딩된 재료는 함께 상기 재분배 구조의 상기 제 2 표면 상에서의 제 2 열팽창 계수(CTE)를 정의하며,
    상기 제 1 열팽창 계수(CTE)와 상기 제 2 열팽창 계수(CTE)는 상기 반도체 디바이스의 온도 변화에 응답하여 상기 재분배 구조의 휨을 억제하기에 충분할 정도로 동일한, 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 반도체 다이는 상기 재분배 구조에 대해 반사적 대칭인, 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 제 1 몰딩된 재료는 상기 제 2 몰딩된 재료와 동일한, 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 제 1 몰딩된 재료의 열 팽창 계수는 상기 제 2 몰딩된 재료의 열 팽창 계수와 동일한, 반도체 디바이스.
  5. 삭제
  6. 제 1 항에 있어서, 상기 제 1 몰딩된 재료는 상기 제 1 반도체 다이를 완전히 캡슐화하고, 상기 제 2 몰딩된 재료는 상기 제 2 반도체 다이를 완전히 캡슐화하는, 반도체 디바이스.
  7. 제 1 항에 있어서, 상기 전도성 칼럼은 적어도 상기 제 1 반도체 다이의 최상면과 상기 재분배 구조의 제 1 표면 사이의 거리만큼 큰 높이를 갖는, 반도체 디바이스.
  8. 제 1 항에 있어서, 상기 전도성 칼럼 각각은 상기 제 1 몰딩된 재료로부터 노출된 단부를 가지며, 상기 단부들은 집합적으로 제 4 전도성 접촉부를 형성하는, 반도체 디바이스.
  9. 제 8 항에 있어서, 상기 제 4 전도성 접촉부 상에 배치된 전도성 특징부를 더 포함하는, 반도체 디바이스.
  10. 제 9 항에 있어서, 상기 전도성 특징부는 솔더 볼 및 솔더 범프 중 적어도 하나인, 반도체 디바이스.
  11. 제 1 항에 있어서, 상기 제 1 표면은 상기 제 1 반도체 다이 아래에 제 1 다이 부착 영역을 포함하고, 상기 제 2 표면은 상기 제 2 반도체 다이 아래에 제 2 다이 부착 영역을 포함하고, 상기 제 1 전도성 접촉부는 상기 제 1 다이 부착 영역 내에 있고, 상기 제 3 전도성 접촉부는 상기 제 2 다이 부착 영역 내에 있으며, 상기 제 2 전도성 접촉부는 상기 제 1 다이 부착 영역의 외부에 있는, 반도체 디바이스.
  12. 제 1 항에 있어서, 상기 제 2 접촉부 중 적어도 첫번째 접촉부는 상기 제 2 접촉부 중 상기 첫번째 접촉부가 전기적으로 결합되는 대응하는 제 1 접촉부보다 상기 제 1 반도체 다이로부터 측 방향으로 멀리 이격되어 있고, 상기 제 2 접촉부 중 적어도 두번째 접촉부는 상기 제 2 접촉부 중 두번째 접촉부가 전기적으로 결합되는 대응하는 제 3 접촉부보다 제 2 반도체 다이로부터 측 방향으로 멀리 이격되는, 반도체 디바이스.
  13. 제 1 항에 있어서, 상기 제 1 표면과 상기 제 2 표면 사이의 상기 재분배 구조의 두께는 50 ㎛ 미만인, 반도체 디바이스.
  14. 제 1 항에 있어서, 상기 재분배 구조는 제 1 재분배 구조이고, 상기 제 1 몰딩된 재료의 적어도 일부 상에 제 2 재분배 구조를 더 포함하는, 반도체 디바이스.
  15. 제 1 항에 있어서, 상기 재분배 구조는 미리 형성된 기판을 포함하지 않는, 반도체 디바이스.
  16. 반도체 디바이스를 제조하는 방법으로서,
    제 1 캐리어 상에 재분배 구조를 형성하는 단계;
    상기 재분배 구조의 제 1 표면 상에 전도성 칼럼을 형성하는 단계 - 상기 제 1 표면은 제 1 전도성 접촉부 및 제 2 전도성 접촉부를 포함하고, 상기 전도성 칼럼은 상기 제 2 전도성 접촉부 중 대응하는 접촉부에 전기적으로 결합됨 - ;
    제 1 반도체 다이를 상기 제 1 전도성 접촉부에 전기적으로 결합하는 단계;
    상기 재분배 구조의 상기 제 1 표면 상에 제 1 몰딩된 재료를 형성하는 단계;
    상기 제 1 몰딩된 재료의 적어도 일부에 제 2 캐리어를 부착하는 단계;
    상기 재분배 구조의 제 2 표면을 노출시키기 위해 상기 제 1 캐리어를 제거하는 단계;
    상기 재분배 구조의 상기 제 2 표면의 제 3 전도성 접촉부에 제 2 반도체 다이를 전기적으로 결합하는 단계 - 상기 제 1 반도체 다이와 상기 제 2 반도체 다이는 같은 형태와 같은 크기를 가짐 - ;
    상기 재분배 구조의 상기 제 2 표면 상에 제 2 몰딩된 재료를 형성하는 단계 - 상기 제 1 몰딩된 재료의 부피는 상기 제 2 몰딩된 재료의 부피와 동일함 -; 및
    상기 제 2 캐리어를 제거하는 단계를 포함하며,
    상기 제 1 반도체 다이, 상기 제 1 몰딩된 재료, 및 상기 전도성 칼럼은 함께 상기 재분배 구조의 상기 제 1 표면 상에서의 제 1 열팽창 계수(CTE)를 정의하고,
    상기 제 2 반도체 다이, 상기 제 2 몰딩된 재료는 함께 상기 재분배 구조의 상기 제 2 표면 상에서의 제 2 열팽창 계수(CTE)를 정의하며,
    상기 제 1 열팽창 계수(CTE)와 상기 제 2 열팽창 계수(CTE)는 온도 변화에 걸친 상기 재분배 구조의 휨을 억제하기에 충분할 정도로 동일한, 방법.
  17. 제 16 항에 있어서, 상기 제 1 몰딩된 재료는 상기 제 1 반도체 다이 및 상기 전도성 칼럼을 적어도 부분적으로 둘러싸고, 상기 제 2 캐리어를 부착하는 단계는 상기 제 2 캐리어를 상기 제 1 몰딩된 재료의 상부 표면에 부착하는 단계를 포함하는, 방법.
  18. 제 16 항에 있어서,
    상기 제 1 전도성 접촉부들 중 대응하는 접촉부에 전기적으로 결합된 제 1 전도성 특징부를 형성하는 단계;
    상기 제 3 전도성 접촉부들 중 대응하는 접촉부에 전기적으로 결합된 제 2 전도성 특징부를 형성하는 단계를 더 포함하며, 그리고,
    상기 제 1 반도체 다이를 상기 제 1 전도성 접촉부에 전기적으로 결합하는 단계는 상기 제 1 반도체 다이를 상기 제 1 전도성 특징부에 전기적으로 결합하는 단계를 포함하고, 상기 제 2 반도체 다이를 상기 제 3 전도성 접촉부에 전기적으로 결합하는 단계는 상기 제 2 반도체 다이를 상기 제 2 전도성 특징부에 전기적으로 결합하는 단계를 포함하는, 방법.
  19. 제 16 항에 있어서, 상기 전도성 칼럼 각각은 상기 제 1 몰딩된 재료로부터 노출된 단부를 갖고, 상기 단부들은 집합적으로 전도성 패키지 접촉부를 형성하며, 상기 방법은:
    상기 제 2 캐리어를 부착하기 전에, 상기 패키지 접촉부 상에 전도성 특징부를 형성하는 단계를 더 포함하는, 방법.
  20. 제 16 항에 있어서, 상기 전도성 칼럼 각각은 상기 제 1 몰딩된 재료로부터 노출된 단부를 갖고, 상기 단부들은 집합적으로 전도성 패키지 접촉부를 형성하며, 상기 방법은:
    상기 제 2 캐리어를 제거한 후, 상기 패키지 접촉부 상에 전도성 특징부를 형성하는 단계를 더 포함하는, 방법.
  21. 반도체 디바이스 패키지로서,
    제 1 측면, 제 2 측면, 및 절연 재료를 통해서, 또는 절연 재료 상에서, 또는 절연 재료를 통하고 절연 재료 상에서, 연장되는 전도성 경로를 갖는 재분배 구조 - 상기 절연 재료는 상기 전도성 경로를 전기적으로 격리시킴 - ;
    상기 재분배 구조의 상기 제 1 측면으로부터 멀리 연장되어 상기 전도성 경로 중 대응하는 경로에 전기적으로 결합된 전도성 칼럼;
    상기 재분배 구조의 상기 제 1 측면에 부착되고, 상기 전도성 경로의 제 1 부분을 통해 상기 전도성 칼럼의 제 1 부분에 전기적으로 결합된 제 1 반도체 다이;
    상기 재분배 구조의 상기 제 2 측면에 부착되고, 상기 전도성 경로의 제 2 부분을 통해 상기 전도성 칼럼의 제 2 부분에 전기적으로 결합된 제 2 반도체 다이 - 상기 제 1 반도체 다이와 상기 제 2 반도체 다이는 같은 형태와 같은 크기를 가짐 - ; 및
    상기 재분배 구조의 상기 제 1 측면 및 상기 제 2 측면에 있는 몰딩된 재료 - 상기 제 1 측면에 있는 상기 몰딩된 재료의 부피는 상기 제 2 측면에 있는 몰딩된 재료의 부피와 동일하며, 상기 몰딩된 재료는 상기 제 1 반도체 다이, 상기 제 2 반도체 다이 및 상기 전도성 칼럼을 적어도 부분적으로 둘러싸고, 각 전도성 칼럼의 일부는 전도성 패키지 접촉부를 집합적으로 형성하기 위해 상기 몰딩된 재료로부터 노출됨 - 를 포함하고,
    상기 제 1 반도체 다이, 상기 제 1 측면에 있는 몰딩된 재료, 상기 전도성 칼럼은 함께 상기 재분배 구조의 상기 제 1 측면 상에서의 제 1 열팽창 계수(CTE)를 정의하고,
    상기 제 2 반도체 다이, 상기 제 2 측면에 있는 몰딩된 재료는 함께 상기 재분배 구조의 상기 제 2 측면 상에서의 제 2 열팽창 계수(CTE)를 정의하며,
    상기 제 1 열팽창 계수(CTE)와 상기 제 2 열팽창 계수(CTE)는 상기 반도체 디바이스 패키지의 온도 변화에 응답하여 상기 재분배 구조의 휨을 억제하기에 충분할 정도로 동일한, 반도체 디바이스 패키지.
  22. 제 21 항에 있어서, 상기 제 1 측면의 몰딩된 재료는 제 1 치수를 갖고, 상기 제 2 측면의 몰딩된 재료는 제 2 치수를 가지며, 상기 몰딩된 재료는, 상기 반도체 디바이스 패키지의 상기 온도 변화에 응답하여, 제 1 치수 및 제 2 치수가 동일하게, 또는 동일한 속도로 변화하도록 구성되는, 반도체 디바이스 패키지.
  23. 제 21 항에 있어서, 상기 패키지 접촉부 중 적어도 하나는 상기 제 1 반도체 다이 및 상기 제 2 반도체 다이 모두에 전기적으로 결합되는, 반도체 디바이스 패키지.
  24. 제 21 항에 있어서, 상기 제 1 반도체 다이는 상기 재분배 구조의 상기 제 1 측면을 향하는 제 1 본드 패드를 갖고, 상기 제 2 반도체 다이는 상기 재분배 구조의 상기 제 2 측면을 향하는 제 2 본드 패드를 가지며:
    상기 재분배 구조의 제 1 접촉부 상에 배치되고, 상기 제 1 본드 패드 중 대응하는 본드 패드에 전기적으로 결합된 제 1 전도성 특징부; 및
    상기 재분배 구조의 제 3 접촉부 상에 배치되고, 상기 제 2 본드 패드 중 대응하는 본드 패드에 전기적으로 결합된 제 2 전도성 특징부를 더 포함하는, 반도체 디바이스 패키지.
  25. 제 24 항에 있어서, 상기 제 1 및 제 2 전도성 특징부는 구리 기둥 또는 땜납 재료 중 적어도 하나인, 반도체 디바이스 패키지.
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