KR102178826B1 - 히트 스프레더를 갖는 반도체 패키지 및 그 형성 방법 - Google Patents

히트 스프레더를 갖는 반도체 패키지 및 그 형성 방법 Download PDF

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Abstract

제1 반도체 칩을 관통하는 다수의 관통 전극들이 형성된다. 상기 제1 반도체 칩의 하부에 상기 관통 전극들에 접속된 접속 단자들이 형성된다. 상기 제1 반도체 칩 상에 제2 반도체 칩이 형성된다. 상기 제1 반도체 칩 상에 상기 제2 반도체 칩의 측면에 접촉된 열 전달 물질 막(TIM layer)이 형성된다. 상기 제2 반도체 칩 및 상기 열 전달 물질 막 상에 히트 스프레더(heat spreader)가 형성된다. 상기 제1 반도체 칩, 상기 열 전달 물질 막(TIM layer), 및 상기 히트 스프레더의 측면들은 노출된다. 상기 제1 반도체 칩, 상기 열 전달 물질 막(TIM layer), 및 상기 히트 스프레더의 측면들은 일직선 상에 정렬된다.

Description

히트 스프레더를 갖는 반도체 패키지 및 그 형성 방법{Semiconductor package having heat spreader and method of forming the same}
본 발명은 히트 스프레더를 갖는 반도체 패키지 및 그 형성 방법에 관한 것이다.
전자시스템의 경박단소화 필요에 따라 다수의 반도체 칩들 및 히트 스프레더를 하나의 패키지 내에 탑재하는 기술이 널리 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 기계적 신뢰성을 확보하면서 열 방출 특성을 개선할 수 있는 반도체 패키지 및 그 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 패키지를 제공한다. 이 패키지는 다수의 관통 전극들을 갖는 제1 반도체 칩을 포함한다. 상기 제1 반도체 칩의 하부에 상기 관통 전극들에 접속된 접속 단자들이 형성된다. 상기 제1 반도체 칩 상에 제2 반도체 칩이 형성된다. 상기 제1 반도체 칩 상에 상기 제2 반도체 칩의 측면에 접촉된 열 전달 물질 막(TIM layer)이 형성된다. 상기 제2 반도체 칩 및 상기 열 전달 물질 막 상에 히트 스프레더(heat spreader)가 형성된다. 상기 제1 반도체 칩, 상기 열 전달 물질 막(TIM layer), 및 상기 히트 스프레더의 측면들은 노출된다. 상기 제1 반도체 칩, 상기 열 전달 물질 막(TIM layer), 및 상기 히트 스프레더의 측면들은 일직선 상에 정렬된다.
상기 제2 반도체 칩의 수평 폭은 상기 제1 반도체 칩보다 좁을 수 있다. 상기 열 전달 물질 막(TIM layer)은 상기 제2 반도체 칩의 측면들 및 상부 표면을 덮을 수 있다.
상기 히트 스프레더(heat spreader)는 상기 제2 반도체 칩에 직접적으로 접촉될 수 있다.
상기 제1 반도체 칩의 일면에 제1 스크라이브 레인(first scribe lane)이 형성될 수 있다. 상기 제1 반도체 칩, 상기 열 전달 물질 막, 및 상기 히트 스프레더의 측면들을 지나는 제1 직선은 상기 제1 스크라이브 레인에 정렬될 수 있다.
상기 제1 반도체 칩의 표면에 평행하고 상기 제1 스크라이브 레인을 지나는 수평선과 상기 제1 직선의 교각은 제1 각을 이룰 수 있다. 상기 제1 각은 둔각일 수 있다.
상기 히트 스프레더의 표면에 제2 스크라이브 레인(second scribe lane)이 형성될 수 있다. 상기 제1 반도체 칩, 상기 열 전달 물질 막, 및 상기 히트 스프레더의 측면들을 지나는 제2 직선은 상기 제2 스크라이브 레인에 정렬될 수 있다.
상기 히트 스프레더의 표면에 평행하고 상기 제2 스크라이브 레인을 지나는 수평선과 상기 제2 직선의 교각은 제2 각을 이룰 수 있다. 상기 제2 각은 둔각일 수 있다.
상기 제1 반도체 칩의 하부에 형성되고 상기 접속 단자들에 접속된 기판이 제공될 수 있다.
상기 제1 반도체 칩 및 상기 기판 사이에 언더필 막(underfill layer)이 형성될 수 있다. 상기 접속 단자들은 상기 언더필 막을 관통하여 상기 관통 전극들 및 상기 기판에 접속될 수 있다.
상기 기판 상에 형성되고 상기 제1 반도체 칩, 상기 열 전달 물질 막, 및 상기 히트 스프레더의 측면들을 덮는 봉지재가 제공될 수 있다.
상기 봉지재는 상기 제1 반도체 칩 및 상기 기판 사이에 신장될 수 있다. 상기 접속 단자들은 상기 봉지재를 관통하여 상기 관통 전극들 및 상기 기판에 접속될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 패키지를 제공한다. 상기 반도체 패키지는 패키지 기판 상에 형성되고 다수의 관통 전극들을 갖는 제1 반도체 칩을 포함한다. 상기 패키지 기판 및 상기 제1 반도체 칩 사이에 상기 관통 전극들에 접속된 제1 접속 단자들이 형성된다. 상기 제1 반도체 칩 상에 제2 반도체 칩이 형성된다. 상기 제2 반도체 칩 및 상기 제1 반도체 칩 사이에 상기 관통 전극들에 접속된 제2 접속 단자들이 형성된다. 상기 제1 반도체 칩 상에 상기 제2 반도체 칩의 측면에 접촉된 열 전달 물질 막(TIM layer)이 형성된다. 상기 열 전달 물질 막 상에 히트 스프레더(heat spreader)가 형성된다. 상기 패키지 기판 상에 상기 제1 반도체 칩, 상기 열 전달 물질 막, 및 상기 히트 스프레더의 측면들을 덮는 봉지재가 형성된다. 상기 제1 반도체 칩, 상기 열 전달 물질 막(TIM layer), 및 상기 히트 스프레더의 측면들은 일직선 상에 정렬된다.
상기 봉지재는 상기 패키지 기판 및 상기 제1 반도체 칩 사이에 신장될 수 있다. 상기 제1 접속 단자들은 상기 봉지재를 관통하여 상기 관통 전극들 및 상기 패키지 기판에 접속될 수 있다.
상기 제1 반도체 칩 또는 상기 히트 스프레더의 가장자리에 적어도 하나의 스크라이브 레인(scribe lane)이 형성될 수 있다. 상기 제1 반도체 칩, 상기 열 전달 물질 막, 및 상기 히트 스프레더의 측면들을 지나는 직선은 상기 스크라이브 레인에 정렬될 수 있다.
상기 제1 반도체 칩의 표면에 평행하고 상기 스크라이브 레인을 지나는 수평선과 상기 제1 반도체 칩, 상기 열 전달 물질 막, 및 상기 히트 스프레더의 측면들을 지나는 직선의 교각은 둔각일 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 패키지를 제공한다. 상기 반도체 패키지는 제1 반도체 칩 상의 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 접착 층이 형성된다. 상기 제1 반도체 칩 상에 형성되고 상기 제2 반도체 칩 및 상기 접착 층의 측면들에 접촉된 열 전달 물질 막(TIM layer)이 배치된다.
상기 접착 층은 언더필(underfill), DAF(die attach film), NCF(non-conductive film), 또는 이들의 조합을 포함할 수 있다.
상기 제2 반도체 칩 및 상기 열 전달 물질 막 상에 히트 스프레더(heat spreader)가 형성될 수 있다. 상기 히트 스프레더는 상기 열 전달 물질 막에 접촉될 수 있다. 상기 제1 반도체 칩, 상기 열 전달 물질 막(TIM layer), 및 상기 히트 스프레더의 측면들은 일직선 상에 정렬될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 제1 반도체 칩 상에 제2 반도체 칩의 측면에 접촉된 열 전달 물질 막(TIM layer)이 형성될 수 있다. 상기 제2 반도체 칩 및 상기 열 전달 물질 막 상에 히트 스프레더(heat spreader)가 형성될 수 있다. 상기 제1 반도체 칩, 상기 열 전달 물질 막(TIM layer), 및 상기 히트 스프레더의 측면들은 노출된다. 상기 제1 반도체 칩, 상기 열 전달 물질 막(TIM layer), 및 상기 히트 스프레더의 측면들은 일직선 상에 정렬된다. 기계적 신뢰성을 확보하면서 열 방출 특성을 개선할 수 있는 반도체 패키지를 구현할 수 있다.
도 1 내지 도 10은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 11, 도 12, 도 17, 도 18, 도 22, 도 23, 및 도 25는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들이다.
도 13 내지 도 16은 도 12의 부분 확대도들 이다.
도 19 내지 도 21은 도 18의 일부 구성요소를 상세히 보여주는 단면도 및 사시도들이다.
도 24는 도 23의 부분 확대도 이다.
도 26 및 도 27은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들이다.
도 28 및 도 29는 도 27의 부분 확대도들 이다.
도 30, 도 31, 및 도 33은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들이다.
도 32는 도 31의 부분 확대도 이다.
도 34 내지 도 39는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들이다.
도 40 내지 도 45는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 10은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(11) 상에 제1 반도체 칩(21)이 탑재될 수 있다. 상기 제1 반도체 칩(21) 상에 제2 반도체 칩(31)이 탑재될 수 있다. 상기 제1 반도체 칩(21) 상에 상기 제2 반도체 칩(31)을 덮는 열 전달 물질 막(thermal interface material layer; TIM layer; 92)이 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 상에 히트 스프레더(heat spreader; 94)가 형성될 수 있다. 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들은 노출될 수 있다. 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들은 실질적으로 일직선 상에 정렬될 수 있다.
상기 기판(11)은 다수의 외부 전극들(13), 다수의 기판 배선들(15), 및 다수의 내부 전극들(17)을 포함할 수 있다. 상기 외부 전극들(13) 상에 외부 단자들(12)이 형성될 수 있다. 상기 제1 반도체 칩(21)은 제1 활성 층(22), 제1 스크라이브 레인들(first scribe lanes; 21S), 제1 후면 층(23), 다수의 제1 관통 전극들(25), 다수의 제1 하부 전극들(26), 및 다수의 제1 상부 전극들(27)을 포함할 수 있다. 상기 기판(11)의 상기 내부 전극들(17) 및 상기 제1 반도체 칩(21)의 상기 제1 하부 전극들(26) 사이에 다수의 제1 접속 단자들(28)이 형성될 수 있다. 상기 기판(11) 및 상기 제1 반도체 칩(21) 사이에 언더필 막(underfill layer; 20)이 형성될 수 있다.
상기 제2 반도체 칩(31)은 제2 활성 층(32) 및 다수의 제2 하부 전극들(36)을 포함할 수 있다. 상기 제2 하부 전극들(36) 상에 제2 접속 단자들(38)이 형성될 수 있다. 상기 제2 활성 층(32) 및 상기 제1 후면 층(23) 사이에 제1 접착 층(39)이 형성될 수 있다. 상기 제1 접착 층(39)은 상기 제2 활성 층(32) 및 상기 제1 후면 층(23)에 접촉될 수 있다. 상기 제1 상부 전극들(27), 상기 제2 접속 단자들(38), 및 상기 제2 하부 전극들(36)은 상기 제1 접착 층(39)의 내부로 뚫고 들어갈 수 있다. 상기 제2 접속 단자들(38)은 상기 제2 하부 전극들(36) 및 상기 제1 상부 전극들(27) 사이에 형성될 수 있다. 상기 제2 접속 단자들(38)은 상기 제1 접착 층(39)을 관통하여 상기 제2 하부 전극들(36) 및 상기 제1 상부 전극들(27)에 접촉될 수 있다.
상기 제2 반도체 칩(31)의 수평 폭은 상기 제1 반도체 칩(21)보다 작을 수 있다. 상기 제2 반도체 칩(31)의 수직 두께는 상기 제1 반도체 칩(21)보다 두꺼울 수 있다. 상기 열 전달 물질 막(TIM layer; 92)은 상기 제2 반도체 칩(31)의 측면 및 상부 표면을 덮을 수 있다. 상기 열 전달 물질 막(TIM layer; 92)은 상기 제1 반도체 칩(21)의 상기 제1 후면 층(23)에 접촉될 수 있다.
상기 제1 스크라이브 레인들(21S)은 상기 제1 반도체 칩(21)의 가장자리에 형성될 수 있다. 상기 제1 스크라이브 레인들(21S)은 상기 제1 활성 층(22)과 동일한 면에 형성될 수 있다. 상기 제1 스크라이브 레인들(21S)은 상기 제1 활성 층(22)에 접촉될 수 있다. 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들을 지나는 직선은 상기 제1 스크라이브 레인들(21S)중 선택된 하나의 측면을 통과할 수 있다. 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들을 지나는 직선은 상기 제1 스크라이브 레인들(21S)중 선택된 하나의 측면에 정렬될 수 있다.
도 2를 참조하면, 기판(11)의 일면에 형성된 외부 전극들(13)이 노출될 수 있다. 상기 외부 단자들(도 1의 12)은 생략될 수 있다. 상기 외부 전극들(13)은 도전성 탭(conductive tab), 핑거 전극, 엘지에이(lead grid array; LGA), 피지에이(pin grid array; PGA), 또는 이들의 조합을 포함할 수 있다. 다른 실시 예에서, 상기 외부 전극들(13)은 생략될 수 있다.
도 3을 참조하면, 히트 스프레더(94)는 제2 반도체 칩(31) 및 열 전달 물질 막(TIM layer; 92)에 직접적으로 접촉될 수 있다. 상기 열 전달 물질 막(TIM layer; 92)은 상기 제2 반도체 칩(31)의 측면들에 접촉될 수 있다.
도 4를 참조하면, 제1 접속 단자들(28)이 노출될 수 있다. 상기 기판(도 1의 11)은 생략될 수 있다. 제1 반도체 칩(21)의 제1 활성 층(22), 제1 스크라이브 레인들(first scribe lanes; 21S) 또한 노출될 수 있다.
다른 실시 예에서, 상기 제1 활성 층(22)은 제2 반도체 칩(31)에 가깝게 형성될 수 있다. 이 경우에, 제1 후면 층(23)이 노출될 수 있다.
도 5를 참조하면, 기판(11) 상에 제1 반도체 칩(21)이 탑재될 수 있다. 상기 제1 반도체 칩(21)은 제1 활성 층(22), 제1 스크라이브 레인들(first scribe lanes; 21S), 제1 후면 층(23), 다수의 제1 관통 전극들(25), 다수의 제1 하부 전극들(26), 및 다수의 제1 상부 전극들(27)을 포함할 수 있다. 상기 기판(11)의 내부 전극들(17) 및 상기 제1 반도체 칩(21)의 상기 제1 상부 전극들(27) 사이에 제1 접속 단자들(28)이 형성될 수 있다. 상기 제1 스크라이브 레인들(21S) 및 상기 제1 활성 층(22)은 상기 제1 반도체 칩(21)의 상부 표면에 형성될 수 있다.
상기 제1 반도체 칩(21) 상에 제2 반도체 칩(31)이 탑재될 수 있다. 상기 제1 반도체 칩(21)의 상기 제1 활성 층(22) 및 상기 제2 반도체 칩(31)의 제2 활성 층(32) 사이에 제1 접착 층(39)이 형성될 수 있다. 상기 제1 반도체 칩(21)의 상기 제1 하부 전극들(26) 및 상기 제2 반도체 칩(31)의 제2 하부 전극들(36) 사이에 상기 제1 접착 층(39)을 관통하는 제2 접속 단자들(38)이 형성될 수 있다.
상기 제1 반도체 칩(21)상에 상기 제2 반도체 칩(31)을 덮는 열 전달 물질 막(thermal interface material layer; TIM layer; 92)이 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92)은 상기 제1 반도체 칩들(21)의 상기 제1 활성 층(22)에 접촉될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 상에 히트 스프레더(heat spreader; 94)가 형성될 수 있다. 상기 히트 스프레더(94)의 상부 표면에 제2 스크라이브 레인들(second scribe lanes; 94S)이 형성될 수 있다. 상기 제2 스크라이브 레인들(94S)은 상기 히트 스프레더(94)의 상부 표면의 가장자리에 형성될 수 있다.
상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들은 노출될 수 있다. 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들은 상기 제2 스크라이브 레인들(94S) 중 선택된 하나를 지나는 일직선 상에 정렬될 수 있다.
도 6을 참조하면, 제1 반도체 칩(21)은 제1 활성 층(22), 제1 스크라이브 레인들(first scribe lanes; 21S), 제1 후면 층(23), 제3 스크라이브 레인들(third scribe lanes; 23S), 다수의 제1 관통 전극들(25), 다수의 제1 하부 전극들(26), 및 다수의 제1 상부 전극들(27)을 포함할 수 있다. 상기 제3 스크라이브 레인들(23S) 및 상기 제1 후면 층(23)은 상기 제1 반도체 칩(21)의 하부 표면에 형성될 수 있다. 상기 제1 스크라이브 레인들(21S) 및 상기 제1 활성 층(22)은 상기 제1 반도체 칩(21)의 상부 표면에 형성될 수 있다. 기판(11)의 내부 전극들(17) 및 상기 제1 반도체 칩(21)의 상기 제1 상부 전극들(27) 사이에 제1 접속 단자들(28)이 형성될 수 있다.
상기 제1 반도체 칩(21)상에 제2 반도체 칩(31)을 덮는 열 전달 물질 막(thermal interface material layer; TIM layer; 92)이 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 상에 히트 스프레더(heat spreader; 94)가 형성될 수 있다. 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들은 노출될 수 있다. 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들은 제3 스크라이브 레인들(23S) 중 선택된 하나를 지나는 일직선 상에 정렬될 수 있다.
도 7을 참조하면, 기판(11) 상에 제1 반도체 칩(21)이 탑재될 수 있다. 상기 제1 반도체 칩(21) 상에 제2 반도체 칩(31)이 탑재될 수 있다. 상기 제1 반도체 칩(21) 상에 상기 제2 반도체 칩(31)을 덮는 열 전달 물질 막(TIM layer; 92)이 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 상에 히트 스프레더(94)가 형성될 수 있다. 상기 제1 반도체 칩(21)은 제1 활성 층(22), 제1 스크라이브 레인들(21S), 제1 후면 층(23), 다수의 제1 관통 전극들(25), 다수의 제1 하부 전극들(26), 및 다수의 제1 상부 전극들(27)을 포함할 수 있다. 상기 기판(11) 상에 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들을 덮는 봉지재(96)가 형성될 수 있다. 상기 봉지재(96)는 상기 기판(11) 및 상기 제1 반도체 칩(21) 사이를 채울 수 있다. 상기 히트 스프레더(94)의 상부 표면들은 노출될 수 있다. 제1 접속 단자들(28)은 상기 봉지재(96)를 관통하여 상기 기판(11)의 내부 전극들(17) 및 상기 제1 반도체 칩(21)의 상기 제1 하부 전극들(26)에 접촉될 수 있다.
도 8을 참조하면, 기판(11) 상에 제1 반도체 칩(21)이 탑재될 수 있다. 상기 제1 반도체 칩(21) 상에 제3 내지 제6 반도체 칩들(41, 51, 61, 71)이 차례로 탑재될 수 있다. 상기 제1 반도체 칩(21) 상에 상기 제3 내지 제6 반도체 칩들(41, 51, 61, 71)을 덮는 열 전달 물질 막(TIM layer; 92)이 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 상에 히트 스프레더(94)가 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92)은 상기 제3 내지 제6 반도체 칩들(41, 51, 61, 71)의 측면들에 접촉될 수 있다. 상기 히트 스프레더(94), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 제1 반도체 칩(21)의 측면들은 노출될 수 있다.
상기 기판(11)은 다수의 외부 전극들(13), 다수의 기판 배선들(15), 및 다수의 내부 전극들(17)을 포함할 수 있다. 상기 제1 반도체 칩(21)은 제1 활성 층(22), 제1 스크라이브 레인들(21S), 제1 후면 층(23), 다수의 제1 관통 전극들(25), 다수의 제1 하부 전극들(26), 및 다수의 제1 상부 전극들(27)을 포함할 수 있다. 상기 기판(11)의 상기 내부 전극들(17) 및 상기 제1 반도체 칩(21)의 상기 제1 하부 전극들(26) 사이에 다수의 제1 접속 단자들(28)이 형성될 수 있다. 상기 기판(11) 및 상기 제1 반도체 칩(21) 사이에 언더필 막(20)이 형성될 수 있다.
상기 제3 반도체 칩(41)은 제3 활성 층(42), 제3 후면 층(43), 다수의 제3 관통 전극들(45), 다수의 제3 하부 전극들(46), 및 다수의 제3 상부 전극들(47)을 포함할 수 있다. 상기 제3 하부 전극들(46) 상에 제3 접속 단자들(48)이 형성될 수 있다. 상기 제3 활성 층(42) 및 상기 제1 후면 층(23) 사이에 제3 접착 층(49)이 형성될 수 있다. 상기 제3 접착 층(49)은 상기 제3 활성 층(42) 및 상기 제1 후면 층(23)에 접촉될 수 있다. 상기 제1 상부 전극들(27), 상기 제3 접속 단자들(48), 및 상기 제3 하부 전극들(46)은 상기 제3 접착 층(49) 내부로 뚫고 들어갈 수 있다. 상기 제3 접속 단자들(48)은 상기 제3 접착 층(49)을 관통하여 상기 제3 하부 전극들(46) 및 상기 제1 상부 전극들(27)에 접촉될 수 있다.
상기 제4 반도체 칩(51)은 제4 활성 층(52), 제4 후면 층(53), 다수의 제4 관통 전극들(55), 다수의 제4 하부 전극들(56), 및 다수의 제4 상부 전극들(57)을 포함할 수 있다. 상기 제4 하부 전극들(56) 상에 제4 접속 단자들(58)이 형성될 수 있다. 상기 제4 활성 층(52) 및 상기 제3 후면 층(43) 사이에 제4 접착 층(59)이 형성될 수 있다. 상기 제4 접착 층(59)은 상기 제4 활성 층(52) 및 상기 제3 후면 층(43)에 접촉될 수 있다. 상기 제3 상부 전극들(47), 상기 제4 접속 단자들(58), 및 상기 제4 하부 전극들(56)은 상기 제4 접착 층(59) 내부로 뚫고 들어갈 수 있다. 상기 제4 접속 단자들(58)은 상기 제4 접착 층(59)을 관통하여 상기 제4 하부 전극들(56) 및 상기 제3 상부 전극들(47)에 접촉될 수 있다.
상기 제5 반도체 칩(61)은 제5 활성 층(62), 제5 후면 층(63), 다수의 제5 관통 전극들(65), 다수의 제5 하부 전극들(66), 및 다수의 제5 상부 전극들(67)을 포함할 수 있다. 상기 제5 하부 전극들(66) 상에 제5 접속 단자들(68)이 형성될 수 있다. 상기 제5 활성 층(62) 및 상기 제4 후면 층(53) 사이에 제5 접착 층(69)이 형성될 수 있다. 상기 제5 접착 층(69)은 상기 제5 활성 층(62) 및 상기 제4 후면 층(53)에 접촉될 수 있다. 상기 제4 상부 전극들(57), 상기 제5 접속 단자들(68), 및 상기 제5 하부 전극들(66)은 상기 제5 접착 층(69) 내부로 뚫고 들어갈 수 있다. 상기 제5 접속 단자들(68)은 상기 제5 접착 층(69)을 관통하여 상기 제5 하부 전극들(66) 및 상기 제4 상부 전극들(57)에 접촉될 수 있다.
상기 제6 반도체 칩(71)은 제6 활성 층(72) 및 다수의 제6 하부 전극들(76)을 포함할 수 있다. 상기 제6 하부 전극들(76) 상에 제6 접속 단자들(78)이 형성될 수 있다. 상기 제6 활성 층(72) 및 상기 제5 후면 층(63) 사이에 제6 접착 층(79)이 형성될 수 있다. 상기 제6 접착 층(79)은 상기 제6 활성 층(72) 및 상기 제5 후면 층(63)에 접촉될 수 있다. 상기 제5 상부 전극들(67), 상기 제6 접속 단자들(78), 및 상기 제6 하부 전극들(76)은 상기 제6 접착 층(79) 내부로 뚫고 들어갈 수 있다. 상기 제6 접속 단자들(78)은 상기 제6 접착 층(79)을 관통하여 상기 제6 하부 전극들(76) 및 상기 제5 상부 전극들(67)에 접촉될 수 있다. 상기 제3 반도체 칩(41)의 수평 폭은 상기 제1 반도체 칩(21)보다 작을 수 있다. 상기 제4 내지 제6 반도체 칩들(51, 61, 71)의 수평 폭은 상기 제3 반도체 칩(41)과 실질적으로 동일할 수 있다.
도 9를 참조하면, 기판(11) 상에 제1 반도체 칩(21)이 탑재될 수 있다. 상기 제1 반도체 칩(21) 상에 제3 내지 제6 반도체 칩들(41, 51, 61, 71)이 차례로 탑재될 수 있다. 상기 제1 반도체 칩(21) 상에 상기 제3 내지 제6 반도체 칩들(41, 51, 61, 71)을 덮는 열 전달 물질 막(TIM layer; 92)이 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 상에 히트 스프레더(94)가 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92)은 상기 제3 내지 제6 반도체 칩들(41, 51, 61, 71)의 측면들에 접촉될 수 있다. 상기 히트 스프레더(94), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 제1 반도체 칩(21)의 측면들은 실질적으로 일직선 상에 정렬될 수 있다. 상기 기판(11) 상에 상기 히트 스프레더(94), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 제1 반도체 칩(21)의 측면들을 덮는 봉지재(96)가 형성될 수 있다. 상기 봉지재(96)는 상기 기판(11) 및 상기 제1 반도체 칩(21) 사이에 신장될 수 있다. 상기 기판(11)의 내부 전극들(17) 및 상기 제1 반도체 칩(21)의 제1 하부 전극들(26) 사이에 상기 봉지재(96)를 관통하는 제1 접속 단자들(28)이 형성될 수 있다.
도 10을 참조하면, 기판(11) 상에 제1 반도체 칩(21)이 탑재될 수 있다. 상기 제1 반도체 칩(21) 상에 제2 반도체 칩(31)이 탑재될 수 있다. 상기 제2 반도체 칩(31)의 수평 폭은 상기 제1 반도체 칩(21)보다 넓을 수 있다. 상기 제1 반도체 칩(21)의 측면을 덮고 상기 제2 반도체 칩(31)의 측면 및 상부 표면을 덮는 열 전달 물질 막(TIM layer; 92)이 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 상에 히트 스프레더(heat spreader; 94)가 형성될 수 있다. 상기 기판(11) 및 상기 제1 반도체 칩(21) 사이에 언더필 막(underfill layer; 20)이 형성될 수 있다. 상기 언더필 막(20)은 상기 열 전달 물질 막(TIM layer; 92)의 측면을 부분적으로 덮을 수 있다. 상기 기판(11)의 내부 전극들(17) 및 상기 제1 반도체 칩(21)의 제1 상부 전극들(27) 사이에 상기 언더필 막(20)을 관통하는 제1 접속 단자들(28)이 형성될 수 있다.
상기 히트 스프레더(94)의 상부 표면에 제2 스크라이브 레인들(second scribe lanes; 94S)이 형성될 수 있다. 상기 제2 스크라이브 레인들(94S)은 상기 히트 스프레더(94)의 가장 자리에 부분적으로 보존될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 및 상기 히트 스프레더(94)의 측면들은 노출될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 및 상기 히트 스프레더(94)의 측면들은 상기 제2 스크라이브 레인들(94S)을 지나는 일직선 상에 정렬될 수 있다.
도 11, 도 12, 도 17, 도 18, 도 22, 도 23, 및 도 25는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들이다. 도 13 내지 도 16은 도 12의 부분 확대도들 이며, 도 19 내지 도 21은 도 18의 일부 구성요소를 상세히 보여주는 단면도 및 사시도들 이고, 도 24는 도 23의 부분 확대도 이다.
도 11을 참조하면, 캐리어(6) 상에 희생 접착 막(8)을 사용하여 반도체 웨이퍼(21W)가 장착될 수 있다. 상기 반도체 웨이퍼(21W)는 다수의 제1 반도체 칩들(21)을 포함할 수 있다. 상기 제1 반도체 칩들(21)의 각각은 제1 활성 층(22), 제1 스크라이브 레인들(first scribe lanes; 21S), 제1 후면 층(23), 다수의 제1 관통 전극들(25), 다수의 제1 하부 전극들(26), 및 다수의 제1 상부 전극들(27)을 포함할 수 있다. 상기 제1 하부 전극들(26) 상에 제1 접속 단자들(28)이 형성될 수 있다.
상기 캐리어(6)의 수평 폭은 상기 반도체 웨이퍼(21W)보다 클 수 있다. 상기 캐리어(6)는 금속, 글라스(glass), 실리콘(silicon), 에지니어링 플라스틱, 세라믹, 또는 이들의 조합을 포함할 수 있다. 상기 희생 접착 막(8)은 상기 캐리어(6) 및 상기 반도체 웨이퍼(21W) 사이에 형성될 수 있다. 상기 희생 접착 막(8)은 상기 제1 활성 층(22) 및 상기 제1 접속 단자들(28)에 접촉될 수 있다. 상기 제1 접속 단자들(28)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 페이스트, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 접속 단자들(28)의 각각은 마이크로 범프(micro bump)일 수 있다. 상기 제1 접속 단자들(28)은 상기 희생 접착 막(8) 내부를 뚫고 들어갈 수 있다. 상기 캐리어(6) 및 상기 희생 접착 막(8)은 상기 반도체 웨이퍼(21W) 및 상기 제1 접속 단자들(28)의 파손을 방지하는 역할을 할 수 있다.
상기 제1 반도체 칩들(21)의 각각은 마이크로프로세서(microprocessor), 컨트롤러(controller), 어플리케이션 프로세서(application processor; AP), 또는 이들의 조합과 같은 로직 칩(logic chip)일 수 있다. 상기 제1 반도체 칩(21)의 일면에 형성된 상기 제1 활성 층(22)은 다양한 종류의 능동 소자들, 수동 소자들, 재배선 층, 및 절연 층들을 포함할 수 있다. 상기 제1 반도체 칩(21)의 다른 일면에 형성된 상기 제1 후면 층(23)은 적어도 하나의 절연 층을 포함할 수 있다. 상기 제1 후면 층(23)은 재배선 층을 포함할 수 있다. 상기 제1 관통 전극들(25)의 각각은 상기 제1 반도체 칩(21)을 관통할 수 있다. 상기 제1 하부 전극들(26)은 상기 제1 활성 층(22) 상에 형성될 수 있다. 상기 제1 하부 전극들(26) 중 몇몇은 상기 제1 관통 전극들(25)에 접속될 수 있다. 상기 제1 하부 전극들(26) 중 다른 몇몇은 상기 제1 활성 층(22) 내의 능동 소자들 또는 수동 소자들에 접속될 수 있다. 상기 제1 상부 전극들(27)은 상기 제1 후면 층(23) 상에 형성되고 상기 제1 관통 전극들(25)에 접속될 수 있다. 상기 제1 상부 전극들(27)의 상단들은 상기 제1 후면 층(23)보다 높은 레벨에 돌출될 수 있다. 상기 제1 관통 전극들(25), 상기 제1 하부 전극들(26), 및 상기 제1 상부 전극들(27)의 각각은 Cu, Ti, TiN, Ta, TaN, W, WN, Ni, Au, Ag, Pt, Ru, 또는 이들의 조합을 포함할 수 있다. 상기 제1 관통 전극들(25)의 측면들은 절연 스페이서와 같은 절연 구조체로 둘러싸일 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 제1 스크라이브 레인들(21S)은 상기 제1 반도체 칩들(21) 각각의 가장자리에 형성될 수 있다. 상기 제1 스크라이브 레인들(21S)의 각각은 상기 다수의 제1 반도체 칩들(21) 사이에 배치될 수 있다. 상기 제1 스크라이브 레인들(21S) 및 상기 제1 활성 층(22)은 상기 반도체 웨이퍼(21W)의 동일한 면에 형성될 수 있다. 상기 제1 스크라이브 레인들(21S)의 각각은 상기 제1 활성 층(22)에 접촉될 수 있다.
다른 실시 예에서, 상기 제1 하부 전극들(26)은 상기 제1 활성 층(22) 내에 형성될 수 있다. 상기 제1 하부 전극들(26) 및 상기 제1 상부 전극들(27) 중 하나 또는 전부는 생략될 수 있다.
도 12를 참조하면, 상기 제1 반도체 칩들(21) 상에 제2 반도체 칩들(31)이 탑재될 수 있다. 상기 제2 반도체 칩들(31)의 각각은 제2 활성 층(32) 및 다수의 제2 하부 전극들(36)을 포함할 수 있다. 상기 제1 후면 층(23) 및 상기 제2 활성 층(32) 사이에 제1 접착 층(39)이 형성될 수 있다. 상기 제1 상부 전극들(27) 및 상기 제2 하부 전극들(36) 사이에 상기 제1 접착 층(39)을 관통하는 제2 접속 단자들(38)이 형성될 수 있다.
상기 제2 반도체 칩들(31)의 일면에 형성된 상기 제2 활성 층(32)은 다양한 종류의 능동 소자들, 수동 소자들, 재배선 층, 및 절연 층들을 포함할 수 있다. 상기 제2 하부 전극들(36)은 상기 제2 활성 층(32) 상에 형성될 수 있다. 상기 제2 하부 전극들(36)은 상기 제2 활성 층(32) 내의 능동 소자들 및 수동 소자들에 접속될 수 있다. 상기 제2 하부 전극들(36)의 각각은 Cu, Ti, TiN, Ta, TaN, W, WN, Ni, Au, Ag, Pt, Ru, 또는 이들의 조합을 포함할 수 있다. 상기 제2 접속 단자들(38)의 각각은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 페이스트, 또는 이들의 조합을 포함할 수 있다. 상기 제2 반도체 칩들(31)의 각각은 상기 제1 반도체 칩(21)과 다른 종류일 수 있다. 상기 제2 반도체 칩들(31)의 각각은 휘발성 메모리(volatile memory) 또는 비-휘발성 메모리(non-volatile memory)와 같은 메모리 칩(memory chip)일 수 있다. 예를 들면, 상기 제2 반도체 칩들(31)의 각각은 mobile DRAM(dynamic random access memory)을 포함할 수 있다. 상기 제2 반도체 칩들(31)의 각각은 수평 폭 및/또는 수직 두께에 있어서 상기 제1 반도체 칩(21)과 다른 크기를 보일 수 있다. 예를 들면, 상기 제2 반도체 칩들(31) 각각의 수평 폭은 상기 제1 반도체 칩(21)보다 좁을 수 있다.
상기 제1 접착 층(39)은 테이프 형태의 물질 막, 액상 코팅 경화 물질 막, 또는 이들의 조합을 포함할 수 있다. 상기 제1 접착 층(39)은 써멀 세팅 구조체(thermal setting structure), 써멀 플라스틱(thermal plastic), 유브이 큐어 물질(UV cure material), 또는 이들의 조합을 포함할 수 있다. 상기 제1 접착 층(39)은 Epoxy 계열, Silicone 계열과 Phenol type, Acid Anhydride type, Amine type의 경화제 및 Acrylic Polymer, 또는 이들의 조합을 포함할 수 있다. 상기 제1 접착 층(39)은 DAF(die attach film) 또는 NCF(non-conductive film)로 지칭될 수 있다. 다른 실시 예에서, 상기 제1 접착 층(39)은 언더필(underfill) 물질을 포함할 수 있다.
도 13을 참조하면, 상기 제1 접착 층(39)의 수평 폭은 상기 제2 반도체 칩(31)보다 클 수 있다. 상기 제1 접착 층(39)은 상기 제2 반도체 칩(31)의 외측에 돌출된 돌출부(39P)를 포함할 수 있다. 상기 제1 접착 층(39)의 상기 돌출부(39P)는 상기 제2 반도체 칩(31)의 측면에 접촉될 수 있다. 상기 제1 접착 층(39)의 상기 돌출부(39P)는 상기 제2 활성 층(32)의 측면을 덮을 수 있다.
도 14를 참조하면, 상기 제1 접착 층(39)의 돌출부(39P)는 상기 제2 반도체 칩(31)의 측면과 떨어질 수 있다. 상기 제1 접착 층(39)의 상기 돌출부(39P)는 상기 제2 활성 층(32)의 측면과 떨어질 수 있다. 상기 제1 접착 층(39)의 상기 돌출부(39P)는 상기 제2 활성 층(32)의 상단보다 높은 레벨에 신장될 수 있다.
도 15를 참조하면, 상기 제1 접착 층(39)의 돌출부(39P)는 상기 제2 반도체 칩(31)의 외측에 신장될 수 있다. 상기 제1 접착 층(39)의 상기 돌출부(39P)는 상기 제2 활성 층(32)의 하단보다 낮은 레벨에 형성될 수 있다.
도 16을 참조하면, 상기 제1 접착 층(39)은 언더필(underfill) 물질을 포함할 수 있다. 상기 제1 접착 층(39)은 상기 제2 반도체 칩(31)의 측면을 덮고 상기 제2 반도체 칩(31)의 외측에 신장된 돌출부(39P)를 포함할 수 있다.
도 17을 참조하면, 상기 반도체 웨이퍼(21W) 상에 상기 제2 반도체 칩들(31)을 덮는 열 전달 물질 막(thermal interface material layer; TIM layer; 92)이 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92)은 상기 제2 반도체 칩들(31)의 사이를 채우고 상기 제2 반도체 칩들(31)의 상부 표면들에 접촉될 수 있다. 상기 열 전달 물질 막(TIM layer; 92)은 상기 제1 반도체 칩들(21)의 상기 제1 후면 층(23)에 접촉될 수 있다. 상기 열 전달 물질 막(TIM layer; 92)은 산화 알루미늄(AlO), 산화 아연(ZnO), 경화성수지, 또는 이들의 조합을 포함할 수 있다.
다른 실시 예에서, 상기 열 전달 물질 막(TIM layer; 92)은 상기 제2 반도체 칩들(31)의 사이에 형성될 수 있다. 상기 제2 반도체 칩들(31)의 측면들은 상기 열 전달 물질 막(TIM layer; 92)에 접촉되고 상기 제2 반도체 칩들(31)의 상부 표면들은 노출될 수 있다.
도 18을 참조하면, 상기 열 전달 물질 막(TIM layer; 92) 상에 히트 스프레더(heat spreader; 94)가 형성될 수 있다. 상기 히트 스프레더(94)는 상기 열 전달 물질 막(TIM layer; 92)에 접촉될 수 있다. 상기 히트 스프레더(94)는 Cu, Al, W, TiN, TaN, Ni, 또는 이들의 조합과 같이 열 전달 특성이 우수하고 기계적 강도가 강한 물질을 포함할 수 있다. 예를 들면, 상기 히트 스프레더(94)는 금속판을 포함할 수 있다.
다른 실시 예에서, 상기 히트 스프레더(94)는 상기 열 전달 물질 막(TIM layer; 92) 및 상기 제2 반도체 칩들(31)에 접촉될 수 있다.
도 19를 참조하면, 히트 스프레더(94A)의 상부 표면은 표면적을 크게 하기 위하여 다양한 종류의 요철이 형성될 수 있다.
도 20을 참조하면, 히트 스프레더(94B)는 격자 모양 또는 그물 모양의 구조체를 포함할 수 있다.
도 21을 참조하면, 히트 스프레더(94C)는 다공성 물질 막을 포함할 수 있다.
도 22 내지 도 24를 참조하면, 상기 캐리어(6) 및 상기 희생 접착 막(8)이 제거될 수 있다. 트리밍 공정 또는 쏘잉(sawing) 공정을 이용하여 상기 제1 스크라이브 레인들(21S)을 따라 상기 반도체 웨이퍼(21W), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)가 절단될 수 있다. 상기 제1 반도체 칩(21)의 가장자리에 상기 제1 스크라이브 레인들(21S)이 부분적으로 보존될 수 있다. 상기 제1 활성 층(22) 및 상기 제1 접속 단자들(28)은 노출될 수 있다. 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들은 노출될 수 있다. 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들은 실질적으로 일직선 상에 정렬될 수 있다.
도 24를 참조하면, 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들을 지나는 제1 직선(92S1)은 쏘잉(sawing) 공정의 절단 기술에 기인한 경사를 보일 수 있다. 상기 제1 활성 층(22) 및 상기 제1 스크라이브 레인들(21S)을 지나는 수평선과 상기 제1 직선(92S1)의 교각은 제1 각(θ1)을 이룰 수 있다. 상기 제1 각(θ1)은 둔각일 수 있다.
도 25를 참조하면, 기판(11) 상에 상기 제1 반도체 칩(21)이 탑재될 수 있다. 상기 기판(11)은 다수의 외부 전극들(13), 다수의 기판 배선들(15), 및 다수의 내부 전극들(17)을 포함할 수 있다. 상기 제1 접속 단자들(28)은 상기 기판(11)의 상기 내부 전극들(17)에 접촉될 수 있다. 상기 기판(11) 및 상기 제1 반도체 칩(21) 사이에 언더필 막(underfill layer; 20)이 형성될 수 있다. 상기 외부 전극들(13) 상에 외부 단자들(12)이 형성될 수 있다.
상기 기판(11)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 이들의 조합을 포함할 수 있다. 상기 기판(11)은 패키지 기판으로 지칭될 수 있다. 상기 외부 전극들(13)은 상기 기판(11)의 바닥에 노출될 수 있다. 상기 내부 전극들(17)은 상기 기판(11)의 상부 표면에 형성될 수 있다. 상기 내부 전극들(17)은 상기 기판 배선들(15)을 경유하여 상기 외부 전극들(13)에 접속될 수 있다. 상기 내부 전극들(17)은 핑거 전극 또는 기판 패드로 지칭될 수 있다. 상기 외부 전극들(13), 상기 기판 배선들(15), 및 상기 내부 전극들(17)의 각각은 Cu, Ti, TiN, Ta, TaN, W, WN, Ni, Au, Ag, Pt, Ru, 또는 이들의 조합을 포함할 수 있다. 상기 언더필 막(20)은 상기 기판(11) 및 상기 제1 반도체 칩(21) 사이를 메우고 상기 제1 반도체 칩(21)의 측면을 부분적으로 덮을 수 있다. 상기 언더필 막(20)은 상기 제1 활성 층(22)에 접촉되고 상기 제1 반도체 칩(21)의 측면에 접촉될 수 있다. 상기 외부 단자들(12)의 각각은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 페이스트, 엘지에이(lead grid array; LGA), 피지에이(pin grid array; PGA), 또는 이들의 조합을 포함할 수 있다.
도 26 및 도 27은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들이고, 도 28 및 도 29는 도 27의 부분 확대도들 이다.
도 26을 참조하면, 기판(11) 상에 제1 반도체 칩(21)이 탑재될 수 있다. 상기 제1 반도체 칩(21) 상에 제2 반도체 칩(31)이 탑재될 수 있다. 상기 제1 반도체 칩(21) 상에 상기 제2 반도체 칩(31)을 덮는 열 전달 물질 막(TIM layer; 92)이 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 상에 히트 스프레더(94)가 형성될 수 있다. 상기 기판(11)은 다수의 외부 전극들(13), 다수의 기판 배선들(15), 및 다수의 내부 전극들(17)을 포함할 수 있다. 상기 제1 반도체 칩(21)은 제1 활성 층(22), 제1 후면 층(23), 다수의 제1 관통 전극들(25), 다수의 제1 하부 전극들(26), 및 다수의 제1 상부 전극들(27)을 포함할 수 있다. 상기 기판(11)의 상기 내부 전극들(17) 및 상기 제1 반도체 칩(21)의 상기 제1 하부 전극들(26) 사이에 다수의 제1 접속 단자들(28)이 형성될 수 있다.
상기 기판(11) 상에 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들을 덮는 봉지재(96)가 형성될 수 있다. 상기 봉지재(96)는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다. 상기 봉지재(96)는 상기 기판(11) 및 상기 제1 반도체 칩(21) 사이를 채울 수 있다. 상기 히트 스프레더(94)의 상부 표면들은 노출될 수 있다. 상기 제1 접속 단자들(28)은 상기 봉지재(96)를 관통하여 상기 기판(11)의 상기 내부 전극들(17) 및 상기 제1 반도체 칩(21)의 상기 제1 하부 전극들(26)에 접촉될 수 있다.
도 27을 참조하면, 트리밍 공정 또는 쏘잉(sawing) 공정을 이용하여 상기 봉지재(96) 및 상기 기판(11)은 적당한 크기로 절단될 수 있다. 상기 외부 전극들(13) 상에 외부 단자들(12)이 형성될 수 있다.
도 28을 참조하면, 상기 봉지재(96)의 상부 표면은 상기 히트 스프레더(94)의 상단보다 낮은 레벨에 형성될 수 있다.
도 29를 참조하면, 상기 봉지재(96)의 상부 표면은 상기 히트 스프레더(94)의 상단보다 높은 레벨에 형성될 수 있다.
도 30, 도 31, 및 도 33은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들이고, 도 32는 도 31의 부분 확대도 이다.
도 30 및 도 31을 참조하면, 반도체 웨이퍼(21W)가 제공될 수 있다. 상기 반도체 웨이퍼(21W)는 다수의 제1 반도체 칩들(21)을 포함할 수 있다. 상기 제1 반도체 칩들(21)의 각각은 제1 활성 층(22), 제1 스크라이브 레인들(first scribe lanes; 21S), 제1 후면 층(23), 다수의 제1 관통 전극들(25), 다수의 제1 하부 전극들(26), 및 다수의 제1 상부 전극들(27)을 포함할 수 있다. 상기 제1 상부 전극들(27) 상에 제1 접속 단자들(28)이 형성될 수 있다. 상기 제1 스크라이브 레인들(21S) 및 상기 제1 활성 층(22)은 상기 반도체 웨이퍼(21W)의 상부 표면에 형성될 수 있다.
상기 제1 반도체 칩들(21) 상에 제2 반도체 칩들(31)이 탑재될 수 있다. 상기 제2 반도체 칩들(31)의 각각은 제2 활성 층(32) 및 다수의 제2 하부 전극들(36)을 포함할 수 있다. 상기 제1 활성 층(22) 및 상기 제2 활성 층(32) 사이에 제1 접착 층(39)이 형성될 수 있다. 상기 제1 하부 전극들(26) 및 상기 제2 하부 전극들(36) 사이에 상기 제1 접착 층(39)을 관통하는 제2 접속 단자들(38)이 형성될 수 있다.
상기 반도체 웨이퍼(21W) 상에 상기 제2 반도체 칩들(31)을 덮는 열 전달 물질 막(thermal interface material layer; TIM layer; 92)이 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92)은 상기 제2 반도체 칩들(31)의 사이를 채우고 상기 제2 반도체 칩들(31)의 상부 표면들에 접촉될 수 있다. 상기 열 전달 물질 막(TIM layer; 92)은 상기 제1 반도체 칩들(21)의 상기 제1 활성 층(22)에 접촉될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 상에 히트 스프레더(heat spreader; 94)가 형성될 수 있다. 상기 히트 스프레더(94)의 상부 표면에 제2 스크라이브 레인들(second scribe lanes; 94S)이 형성될 수 있다.
트리밍 공정 또는 쏘잉(sawing) 공정을 이용하여 상기 제2 스크라이브 레인들(94S)을 따라 상기 반도체 웨이퍼(21W), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)가 절단될 수 있다. 상기 제1 후면 층(23) 및 상기 제1 접속 단자들(28)은 노출될 수 있다. 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들은 노출될 수 있다. 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들은 실질적으로 일직선 상에 정렬될 수 있다. 상기 제2 스크라이브 레인들(94S)은 상기 히트 스프레더(94)의 가장 자리에 부분적으로 보존될 수 있다.
도 32를 참조하면, 상기 제1 반도체 칩(21), 상기 열 전달 물질 막(TIM layer; 92), 및 상기 히트 스프레더(94)의 측면들을 지나는 제2 직선(92S2)은 쏘잉(sawing) 공정의 절단 기술에 기인한 경사를 보일 수 있다. 상기 히트 스프레더(94) 및 상기 제2 스크라이브 레인(94S)을 지나는 수평선과 상기 제2 직선(92S2)의 교각은 제2 각(θ2)을 이룰 수 있다. 상기 제2 각(θ2)은 둔각일 수 있다.
도 33을 참조하면, 기판(11) 상에 상기 제1 반도체 칩(21)이 탑재될 수 있다. 상기 기판(11)은 다수의 외부 전극들(13), 다수의 기판 배선들(15), 및 다수의 내부 전극들(17)을 포함할 수 있다. 상기 제1 접속 단자들(28)은 상기 기판(11)의 상기 내부 전극들(17)에 접촉될 수 있다. 상기 기판(11) 및 상기 제1 반도체 칩(21) 사이에 언더필 막(underfill layer; 20)이 형성될 수 있다. 상기 외부 전극들(13) 상에 외부 단자들(12)이 형성될 수 있다.
도 34 내지 도 39는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들이다.
도 34를 참조하면, 캐리어(6) 상에 희생 접착 막(8)을 사용하여 다수의 제1 반도체 칩들(21)이 장착될 수 있다. 상기 제1 반도체 칩들(21)의 각각은 제1 활성 층(22), 제1 후면 층(23), 다수의 제1 관통 전극들(25), 다수의 제1 하부 전극들(26), 및 다수의 제1 상부 전극들(27)을 포함할 수 있다. 상기 제1 상부 전극들(27) 상에 제1 접속 단자들(28)이 형성될 수 있다. 상기 희생 접착 막(8)은 상기 제1 후면 층(23) 및 상기 제1 접속 단자들(28)에 접촉될 수 있다.
도 35를 참조하면, 상기 제1 반도체 칩들(21) 상에 제2 반도체 칩들(31)이 탑재될 수 있다. 상기 제2 반도체 칩들(31)의 각각은 제2 활성 층(32) 및 다수의 제2 하부 전극들(36)을 포함할 수 있다. 상기 제1 후면 층(23) 및 상기 제2 활성 층(32) 사이에 제1 접착 층(39)이 형성될 수 있다. 상기 제1 하부 전극들(26) 및 상기 제2 하부 전극들(36) 사이에 상기 제1 접착 층(39)을 관통하는 제2 접속 단자들(38)이 형성될 수 있다. 상기 제2 반도체 칩들(31)의 각각은 상기 제1 반도체 칩(21)과 다른 종류일 수 있다. 상기 제2 반도체 칩들(31)의 각각은 수평 폭 및/또는 수직 두께에 있어서 상기 제1 반도체 칩(21)과 다른 크기를 보일 수 있다. 예를 들면, 상기 제2 반도체 칩들(31) 각각의 수평 폭은 상기 제1 반도체 칩(21)보다 클 수 있다.
도 36을 참조하면, 상기 희생 접착 막(8) 상에 상기 제1 반도체 칩들(21) 및 상기 제2 반도체 칩들(31)을 덮는 열 전달 물질 막(thermal interface material layer; TIM layer; 92)이 형성될 수 있다. 상기 열 전달 물질 막(TIM layer; 92)은 상기 제1 반도체 칩들(21) 및 상기 제2 반도체 칩들(31)의 측면들에 접촉될 수 있다.
도 37을 참조하면, 상기 열 전달 물질 막(TIM layer; 92) 상에 히트 스프레더(heat spreader; 94)가 형성될 수 있다. 상기 히트 스프레더(94)의 상부 표면에 제2 스크라이브 레인들(second scribe lanes; 94S)이 형성될 수 있다.
도 38을 참조하면, 상기 캐리어(6) 및 상기 희생 접착 막(8)이 제거될 수 있다. 트리밍 공정 또는 쏘잉(sawing) 공정을 이용하여 상기 제2 스크라이브 레인들(94S)을 따라 상기 열 전달 물질 막(TIM layer; 92) 및 상기 히트 스프레더(94)가 절단될 수 있다. 상기 제1 후면 층(23) 및 상기 제1 접속 단자들(28)은 노출될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 및 상기 히트 스프레더(94)의 측면들은 노출될 수 있다. 상기 열 전달 물질 막(TIM layer; 92) 및 상기 히트 스프레더(94)의 측면들은 실질적으로 일직선 상에 정렬될 수 있다. 상기 제2 스크라이브 레인들(94S)은 상기 히트 스프레더(94)의 가장 자리에 부분적으로 보존될 수 있다.
도 39를 참조하면, 기판(11) 상에 상기 제1 반도체 칩(21)이 탑재될 수 있다. 상기 기판(11)은 다수의 외부 전극들(13), 다수의 기판 배선들(15), 및 다수의 내부 전극들(17)을 포함할 수 있다. 상기 제1 접속 단자들(28)은 상기 기판(11)의 상기 내부 전극들(17)에 접촉될 수 있다. 상기 기판(11) 및 상기 제1 반도체 칩(21) 사이에 언더필 막(underfill layer; 20)이 형성될 수 있다. 상기 언더필 막(underfill layer; 20)은 상기 열 전달 물질 막(TIM layer; 92)의 측면을 부분적으로 덮을 수 있다. 상기 외부 전극들(13) 상에 외부 단자들(12)이 형성될 수 있다.
도 40 내지 도 45는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들이다.
도 40 및 도 41을 참조하면, 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치는 솔리드 스테이트 드라이브(Solid State Drive; SSD; 1100)와 같은 데이터 저장장치일 수 있다. 상기 솔리드 스테이트 드라이브(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브(1100)는 랩톱, 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 드라이브(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보일 수 있다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 드라이브(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 비-휘발성 메모리(non-volatile memory; 1118), 상기 버퍼 메모리(1119), 및 상기 제어기(1115)의 일부 또는 전부는 도 1 내지 도 39를 참조하여 설명한 것과 유사한 구성을 보일 수 있다.
도 42 내지 도 44를 참조하면, 도 1 내지 도 39를 참조하여 설명된 반도체 패키지는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 39를 참조하여 설명한 것과 유사한 반도체 패키지는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 39를 참조하여 설명한 것과 유사한 반도체 패키지는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 45를 참조하면, 도 1 내지 도 39를 참조하여 설명한 것과 유사한 반도체 패키지는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 39를 참조하여 설명한 것과 유사한 반도체 패키지는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
6: 캐리어 8: 희생 접착 막
11: 기판 12: 외부 단자
13: 외부 전극 15: 기판 배선
28, 38, 48, 58, 68, 78: 접속 단자
20: 언더필 막(underfill layer)
21, 31, 41, 51, 61, 71: 반도체 칩
21W: 반도체 웨이퍼
21S, 23S, 94S: 스크라이브 레인(scribe lane)
22, 32, 42, 52, 62, 72: 활성 층
23, 43, 53, 63: 후면 층
25, 45, 55, 65: 관통 전극
26, 36, 46, 56, 66, 76: 하부 전극
27, 47, 57, 67: 상부 전극
39, 49, 59, 69, 79: 접착 층
92: 열 전달 물질 막(thermal interface material layer; TIM layer)
94, 94A, 94B, 94C: 히트 스프레더(heat spreader)
96: 봉지재
1002: 호스트(Host) 1100: 솔리드 스테이트 디스크(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 다수의 관통 전극들을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩의 하부에 형성되고 상기 관통 전극들에 접속된 접속 단자들;
    상기 제1 반도체 칩 상의 제2 반도체 칩;
    상기 제1 반도체 칩 상에 형성되고 상기 제2 반도체 칩의 측면에 접촉된 열 전달 물질 막(TIM layer);
    상기 제2 반도체 칩 및 상기 열 전달 물질 막 상의 히트 스프레더(heat spreader);
    상기 제1 반도체 칩의 하부에 형성되고 상기 접속 단자들에 접속된 기판;
    상기 기판과 상기 제1 반도체 칩 사이의 언더필 막; 및
    상기 제1 반도체 칩의 일면에 형성된 제1 스크라이브 레인(first scribe lane)을 포함하되,
    상기 제1 반도체 칩, 상기 열 전달 물질 막(TIM layer), 및 상기 히트 스프레더의 측면들은 노출되고,
    상기 제1 반도체 칩, 상기 열 전달 물질 막(TIM layer), 및 상기 히트 스프레더의 측면들은 일직선 상에 정렬되고,
    상기 제1 반도체 칩, 상기 열 전달 물질 막, 및 상기 히트 스프레더의 측면들을 지나는 제1 직선은 상기 제1 스크라이브 레인에 정렬되고,
    상기 언더필 막은 상기 제1 반도체 칩의 측면을 오직 부분적으로만 덮는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제2 반도체 칩의 수평 폭은 상기 제1 반도체 칩보다 좁고 상기 열 전달 물질 막(TIM layer)은 상기 제2 반도체 칩의 측면들 및 상부 표면을 덮는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 히트 스프레더(heat spreader)는 상기 제2 반도체 칩에 직접적으로 접촉된 반도체 패키지.
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 반도체 칩의 표면에 평행하고 상기 제1 스크라이브 레인을 지나는 수평선과 상기 제1 직선의 교각은 제1 각을 이루되, 상기 제1 각은 둔각인 반도체 패키지.
  6. 제1 항에 있어서,
    상기 히트 스프레더의 표면에 형성된 제2 스크라이브 레인(second scribe lane)을 더 포함하되,
    상기 제1 반도체 칩, 상기 열 전달 물질 막, 및 상기 히트 스프레더의 측면들을 지나는 제2 직선은 상기 제2 스크라이브 레인에 정렬된 반도체 패키지.
  7. 제6 항에 있어서,
    상기 히트 스프레더의 표면에 평행하고 상기 제2 스크라이브 레인을 지나는 수평선과 상기 제2 직선의 교각은 제2 각을 이루되, 상기 제2 각은 둔각인 반도체 패키지.
  8. 삭제
  9. 패키지 기판;
    상기 패키지 기판 상에 형성되고 다수의 관통 전극들을 갖는 제1 반도체 칩;
    상기 패키지 기판 및 상기 제1 반도체 칩 사이에 형성되고 상기 관통 전극들에 접속된 제1 접속 단자들;
    상기 제1 반도체 칩 상의 제2 반도체 칩;
    상기 제2 반도체 칩 및 상기 제1 반도체 칩 사이에 형성되고 상기 관통 전극들에 접속된 제2 접속 단자들;
    상기 제1 반도체 칩 상에 형성되고 상기 제2 반도체 칩의 측면에 접촉된 열 전달 물질 막(TIM layer);
    상기 열 전달 물질 막 상의 히트 스프레더(heat spreader);
    상기 패키지 기판 상에 형성되고 상기 제1 반도체 칩, 상기 열 전달 물질 막, 및 상기 히트 스프레더의 측면들을 덮는 봉지재; 및
    상기 패키지 기판과 상기 제1 반도체 칩 사이의 언더필 막을 포함하되,
    상기 제1 반도체 칩, 상기 열 전달 물질 막(TIM layer), 및 상기 히트 스프레더의 측면들은 일직선 상에 정렬되고,
    상기 언더필 막은 상기 제1 반도체 칩의 측면을 오직 부분적으로만 덮는 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩 상의 제2 반도체 칩;
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 접착 층;
    상기 제1 반도체 칩 상에 형성되고 상기 제2 반도체 칩 및 상기 접착 층의 측면들에 접촉된 열 전달 물질 막(TIM layer);
    상기 열 전달 물질 막 상의 히트 스프레더(heat spreader);
    상기 패키지 기판과 상기 제1 반도체 칩 사이의 언더필 막; 및
    상기 제1 반도체 칩의 일면에 형성된 제1 스크라이브 레인을 포함하되,
    상기 제1 반도체 칩, 상기 열 전달 물질 막, 및 상기 히트 스프레더의 측면들을 지나는 제1 직선은 상기 제1 스크라이브 레인에 정렬되고,
    상기 언더필 막은 상기 제1 반도체 칩의 측면을 오직 부분적으로만 덮는 반도체 패키지.
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