KR20200076778A - 반도체 패키지의 제조방법 - Google Patents

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connection
redistribution
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이태영
곽동옥
김보성
송생섭
오준영
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
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    • H01L2224/73215—Layer and wire connectors
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Abstract

반도체 패키지 제조 방법이 제공된다. 본 발명에 따르면, 반도체 패키지 제조 방법은 재배선 기판 상에 배치된 하부 반도체칩들 및 연결 기판을 포함하는 패널 패키지를 준비하는 것; 상기 패널 패키지를 쏘잉하여, 서로 분리된 스트립 패키지들을 형성하는 것, 상기 스트립 패키지들 각각은 쏘잉된 상기 재배선 기판, 상기 하부 반도체칩들 중 적어도 2개 이상, 및 쏘잉된 상기 연결 기판을 포함하고, 상기 스트립 패키지들 중 어느 하나 상에 복수의 상부 반도체칩들을 제공하여, 상기 쏘잉된 연결 기판과 전기적으로 연결시키는 것을 포함할 수 있다.

Description

반도체 패키지의 제조방법{Method of fabricating semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지의 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 반도체 패키지의 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명은 반도체 패키지 제조 방법을 제공한다. 본 발명에 따르면, 반도체 패키지 제조 방법은 재배선 기판 상에 하부 반도체칩들 및 연결 기판을 포함하는 패널 패키지를 준비하는 것; 패널 패키지를 쏘잉하여, 스트립 패키지들을 형성하는 것, 스트립 패키지들 중 어느 하나 상에 상부 반도체칩들을 제공하여, 쏘잉된 연결 기판과 전기적으로 연결시키는 것을 포함할 수 있다.
본 발명에 따르면, 반도체 패키지 제조 방법은 스트립 패키지를 준비하는 것, 스트립 패키지는 재배선 기판, 재배선 기판 상의 연결 기판, 재배선 기판 상에 실장된 하부 반도체칩들, 및 하부 반도체칩들을 덮는 하부 몰딩막을 포함하고, 스트립 패키지 상에 복수의 상부 반도체칩들을 배치하는 것; 및 상부 반도체칩들 및 연결 기판들과 직접 연결되는 연결 단자들을 형성하는 것을 포함할 수 있다.
본 발명에 따르면, 반도체 패키지 제조 방법은 예비 패키지를 형성하는 것; 예비 패키지 상에 복수의 상부 반도체칩들을 실장하는 것; 및 예비 패키지 상에 쏘잉 공정을 수행하여, 패키지들을 서로 분리시키는 것을 포함할 수 있다.
본 발명에 따르면, 상부 몰딩막은 하부 몰딩막과 직접 물리적으로 접촉할 수 있다. 제1 연결 단자들은 제1 상부 반도체칩들 및 연결 기판과 직접 접촉할 수 있다. 이에 따라, 반도체 패키지가 소형화될 수 있다.
제1 상부 반도체칩들의 제공, 제1 연결 단자들의 형성, 및 상부 몰딩막의 형성이 스트립 레벨에서 수행된 후, 반도체 패키지들이 쏘잉 공정에 의해 분리될 수 있다. 이에 따라, 반도체 패키지들의 제조 공정이 간소화될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 구성을 나타내는 블록도이다.
도 2a는 실시예들에 따른 패널 패키지를 도시한 평면도이다.
도 2b, 도 2d, 및 도 2e는 실시예들에 따른 패널 패키지의 제조를 설명하기 위한 도면들이다.
도 2c는 도 2b의 A영역을 확대 도시한 도면이다.
도 2f는 실시예들에 따른 스트립 패키지들의 분리를 설명하기 위한 평면도이다.
도 2g는 도 2f의 Ⅰ'-Ⅱ'선을 따라 자른 단면이다.
도 3a 내지 도 3c는 재배선 기판의 제조를 설명하기 위한 도면들이다.
도 4a는 실시예들에 따른 스트립 패키지를 도시한 평면도이다.
도 4b 및 도 4c는 실시예들에 따른 반도체 패키지들의 제조 방법을 설명하기 위한 도면들이다.
도 4d는 반도체 패키지들의 분리를 설명하기 위한 평면도이다.
도 4e는 도 4d의 Ⅳ'-Ⅴ'선을 따라 자른 단면이다.
도 5a 내지 도 5c는 각각 실시예들에 따른 오프닝들을 도시한 평면도들이다.
도 5d는 제1 연결 단자들의 제조 방법을 설명하기 위한 도면이다.
도 6a 내지 도 6i는 각각 실시예들에 따른 반도체 패키지들을 도시한 단면도들이다.
도 7a 내지 7d는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 구성을 나타내는 블록도이다.
도 1을 참조하면, 반도체 패키지는 솔리드 스테이트 드라이브 패키지(1000)일 수 있다. 솔리드 스테이트 드라이브 패키지(1000)는 호스트(2000)로부터 읽기/쓰기 요청에 응답하여 데이터를 저장하거나 독출할 수 있다. 호스트(2000)는 외부 전자 장치일 수 있다. 솔리드 스테이트 드라이브 패키지(1000)는 컨트롤러(1), 입출력 인터페이스(2), 메모리 소자(3), 및 버퍼 메모리 소자(4)를 포함할 수 있다.
컨트롤러(1)는 SSD 컨트롤러일 수 있다. 컨트롤러(1)는 입출력 인터페이스(2)를 통해 호스트(2000)와 신호를 교환할 수 있다. 여기서, 컨트롤러(1)와 호스트(2000) 사이의 신호는 커맨드, 어드레스, 및/또는 데이터 등이 포함될 수 있다. 컨트롤러(1)는 호스트(2000)의 커맨드에 따라 후술할 해당 메모리 소자(3)에 데이터를 쓰기나 해당 메모리 소자(3)로부터 데이터를 읽어낼 수 있다.
입출력 인터페이스(2)는 호스트(2000)와 솔리드 스테이트 드라이브 패키지(1000)와의 물리적 연결을 제공한다. 즉, 입출력 인터페이스(2)는 호스트(2000)의 버스 포맷에 대응하여 솔리드 스테이트 드라이브 패키지(1000)와의 인터페이싱을 제공한다. 호스트(2000)의 버스 포맷은 USB(Universal Serial Bus), PCI express, SATA(Serial ATA), 및/또는 및/또는 PATA(Parallel ATA) 등으로 구성될 수 있다.
메모리 소자(3)는 비휘발성 메모리 소자일 수 있다. 메모리 소자(3)는 복수로 제공될 수 있다. 메모리 소자들(3)은 대용량 및 고속의 저장 능력을 가지는 낸드 플래시 메모리(이하, NAND)일 수 있다. 이와 달리, 메모리 소자들(3)은 상변화 메모리(PRAM), 자기 메모리(MRAM), 저항성 메모리(ReRAM), 강자성 메모리(FRAM), 또는 NOR 플래시 메모리 등일 수 있다.
버퍼 메모리 소자(4)는 컨트롤러(1)와 메모리 소자들(3) 사이에 송수신되는 데이터와, 컨트롤러(1)와 호스트(2000) 사이에 송수신되는 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리 소자(4)는 메모리 소자들(3)의 효율적 관리를 위해 사용되는 소프트웨어(S/W)를 구동하는데 사용될 수 있다. 버퍼 메모리 소자(4)는 DRAM 또는 SRAM과 같이 랜덤 액세스가 가능한 메모리로 구성될 수 있다. 이와 달리, 버퍼 메모리 소자(4)는 플래시 메모리(Flash Memory), PRAM, MRAM, ReRAM, 및/또는 FRAM 등의 비휘발성 메모리로 구현될 수도 있다.
도 2a는 실시예들에 따른 패널 패키지를 도시한 평면도이다. 도 2b, 도 2c, 및 도 2d는 실시예들에 따른 패널 패키지의 제조를 설명하기 위한 도면들로, 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 도 2c는 도 2b의 A영역을 확대 도시한 도면이다. 도 2f는 실시예들에 따른 스트립 패키지들의 분리를 설명하기 위한 평면도이다. 도 2g는 도 2f의 Ⅰ'-Ⅱ'선을 따라 자른 단면이다.
도 2a, 도 2b, 및 도 2c를 참조하면, 연결 기판(200) 및 제1 및 제2 하부 반도체칩들(310, 320)이 임시 기판(900) 상에 제공될 수 있다. 연결 기판(200)은 패널 레벨의 기판일 수 있다. 일 예로, 인쇄회로기판(PCB)이 연결 기판(200)으로 사용될 수 있다. 연결 기판(200)은 내부를 관통하는 홀들(290)을 가질 수 있다. 예를 들어, 홀들(290)은 연결 기판(200)의 상면 및 하면(200b)을 관통할 수 있다.
연결 기판(200)은 베이스층들(210) 및 도전 구조체(220)를 포함할 수 있다. 베이스층들(210)은 서로 적층될 수 있다. 베이스층들(210)은 절연 물질을 포함할 수 있다. 도전 구조체(220)는 베이스층들(210) 내에 제공될 수 있다. 도 2c와 같이, 도전 구조체(220)는 하부 패드(221), 배선 패턴(222), 비아들(223), 및 상부 패드(224)를 포함할 수 있다. 하부 패드들(221)은 연결 기판(200)의 하면(200b) 상에 노출될 수 있다. 연결 기판(200)의 하면(200b)은 베이스층들(210) 중 최하부층의 하면에 해당할 수 있다. 비아들(223)은 베이스층들(210) 중에서 적어도 하나를 관통할 수 있다. 배선 패턴(222)은 베이스층들(210) 사이에 개재되며, 비아들(223)과 접속할 수 있다. 상부 패드(224)는 연결 기판(200)의 상면 상에 노출되며, 비아들(223) 중에서 적어도 하나와 접속할 수 있다. 연결 기판(200)의 상면은 베이스층들(210) 중 최상부층의 상면에 해당할 수 있다. 상부 패드(224)는 배선 패턴(222) 및 비아들(223)을 통해 하부 패드(221)와 전기적으로 연결될 수 있다. 이에 따라, 상부 패드(224)의 배치 및 피치는 하부 패드(221)의 배치 및 피치에 제약되지 않고 보다 자유롭게 디자인될 수 있다. 예를 들어, 상부 패드(224)는 하부 패드들(221)과 제3 방향(D3)을 따라 정렬되지 않을 수 있다. 여기에서, 제3 방향(D3)은 연결 기판(200)의 하면(200b)에 수직한 방향으로, 제1 방향(D1) 및 제2 방향(D2)은 연결 기판(200)의 하면(200b)과 나란한 방향으로 정의될 수 있다. 제1 방향(D1)은 제2 방향(D2)과 교차할 수 있다. 본 명세서에서 수직적으로 정렬된다는 것은 제3 방향(D3)으로 정렬된다는 것을 의미할 수 있다. 상부 패드(224)는 복수로 제공될 수 있다. 하부 패드(221)의 개수는 하부 패드(221)와 전기적으로 연결되는 상부 패드들(224)의 개수와 다를 수 있다. 본 명세서에서 연결 기판(200)과 전기적으로 연결된다는 것은 도전 구조체(220)과 전기적으로 연결된다는 것을 의미할 수 있다.
하부 반도체칩들(310, 320)이 임시 기판(900) 상에 제공될 수 있다. 하부 반도체칩들(310, 320)은 제1 하부 반도체칩들(310) 및 제2 하부 반도체칩들(320)을 포함할 수 있다. 제1 하부 반도체칩들(310)은 연결 기판(200)의 홀들(290) 내에 각각 제공될 수 있다. 제1 하부 반도체칩들(310) 각각은 연결 기판(200)의 내측벽과 이격될 수 있다. 각 제1 하부 반도체칩(310)은 도 1에서 설명한 컨트롤러로 기능할 수 있다. 각 제1 하부 반도체칩(310)은 집적 회로들(미도시) 및 집적 회로들과 전기적으로 연결된 칩 패드들(315)을 포함할 수 있다. 상기 집적 회로는 트렌지스터들을 포함할 수 있으며, 로직 회로들, 메모리 회로들, 및 이들의 조합을 포함할 수 있다. 칩 패드들(315)은 각 제1 하부 반도체칩(310)은 하면 상에 노출될 수 있다. 칩 패드들(315)은 알루미늄과 같은 금속을 포함할 수 있다. 본 명세서에서 반도체칩과 접속한다는 것은 반도체칩의 칩 패드를 통해 반도체칩 내의 집적 회로들과 접속한다는 것을 의미할 수 있다. 제1 하부 반도체칩들(310)의 칩 패드들(315)은 임시 기판(900)을 향할 수 있다.
제2 하부 반도체칩들(320)은 제1 하부 반도체칩(310)과 옆으로 이격 배치될 수 있다. 제2 하부 반도체칩(320) 각각은 집적 회로들(미도시) 및 집적 회로들과 전기적으로 연결된 칩 패드들(325)을 포함할 수 있다. 상기 집적 회로는 트렌지스터들을 포함할 수 있으며, 메모리 회로들을 포함할 수 있다. 칩 패드들(325)은 하부 반도체칩들(310)의 하면들 상에 노출될 수 있다. 칩 패드들(325)은 알루미늄과 같은 금속을 포함할 수 있다. 제2 하부 반도체칩들(320)은 제1 하부 반도체칩들(310)과 다른 종류의 칩일 수 있다. 예를 들어, 제2 하부 반도체칩들(320)은 메모리칩들, 예를 들어, 휘발성 메모리칩들을 포함하고, 도 1에서 설명한 버퍼 메모리 소자(4)로 기능할 수 있다. 제2 하부 반도체칩들(320)의 크기 및 형상은 제1 하부 반도체칩들(310)의 크기 및 형상과 다를 수 있다.
제2 하부 반도체칩들(320)의 제공은 제1 하부 반도체칩들(310)의 제공과 동일한 방법으로 진행될 수 있다. 예를 들어, 제2 하부 반도체칩들(320)의 칩 패드들(325)이 임시 기판(900)을 향하도록, 제2 하부 반도체칩들(320)이 임시 기판(900) 상에 배치될 수 있다. 제1 하부 반도체칩들(310)의 제공 및 제2 하부 반도체칩들(320)의 제공은 연결 기판(200)의 배치 이전 또는 이후에 진행될 수 있다.
하부 몰딩막(410)이 임시 기판(900) 상에 형성되어, 복수의 제1 하부 반도체칩들(310), 복수의 제2 하부 반도체칩들(320), 및 연결 기판(200)을 덮을 수 있다. 일 예로, 하부 몰딩막(410)은 제1 하부 반도체칩들(310)의 상면들 및 측면들, 제2 하부 반도체칩들(320)의 상면들 및 측면들, 그리고 연결 기판(200)의 상면을 덮을 수 있다. 도시된 바와 달리, 하부 몰딩막(410)은 제1 하부 반도체칩들(310)의 상면들 및 제2 하부 반도체칩들(320)의 상면들을 노출시킬 수 있다. 하부 몰딩막(410)은 제1 하부 반도체칩들(310)과 연결 기판(200) 사이의 갭들, 제2 하부 반도체칩들(320)과 연결 기판(200) 사이의 갭들, 인접한 두 제1 및 제2 하부 반도체칩들(310, 320) 사이의 갭들을 채울 수 있다. 하부 몰딩막(410)은 절연성 폴리머를 포함할 수 있다. 하부 몰딩막(410)은 예를 들어, 에폭시계 몰딩 컴파운드(EMC) 또는 감광성 절연(photoimageable dielectric, PID) 폴리머를 포함할 수 있다.
도시되지 않았으나, 임시 기판(900)과 제1 하부 반도체칩(310) 사이, 임시 기판(900)과 제2 하부 반도체칩(320) 사이, 및 임시 기판(900)과 연결 기판(200) 사이에 캐리어 접착층이 더 개재될 수 있다. 이후. 임시 기판(900)이 제거되어, 제1 및 제2 하부 반도체칩들(310, 320)의 하면들 및 연결 기판(200)의 하면(200b)이 노출될 수 있다. 이 때, 캐리어 접착층이 함께 제거될 수 있다.
도 2a 및 도 2d를 참조하면, 재배선 기판(100)이 노출된 제1 및 제2 하부 반도체칩들(310, 320)의 하면 및 연결 기판(200)의 하면(200b) 상에 형성될 수 있다. 재배선 기판(100)의 형성은 제1 내지 제3 절연층들(111, 112, 113)의 형성, 제1 재배선 패턴(131)의 형성, 및 제2 재배선 패턴(132)의 형성을 포함할 수 있다. 이하, 재배선 기판(100)의 형성을 보다 상세하게 설명한다.
도 3a 내지 도 3c는 실시예들에 따른 재배선 기판의 제조를 설명하기 위한 도면들로, 도 2d의 B영역을 확대 도시한 도면들에 대응된다. 이하, 도 3a 내지 도 3c의 설명에서 간소화를 위해, 단수의 제1 하부 반도체칩(310) 및 단수의 제2 하부 반도체칩(320)에 관하여 기술하나, 재배선 기판(100)은 패널 레벨로 제조될 수 있다. 도 3a 내지 도 3c의 설명에 있어서, 도 2a를 함께 참조한다.
도 2d 및 도 3a를 참조하면, 제1 절연층(111)이 코팅 공정 및 패터닝 공정에 의해 형성되어, 노출된 제1 하부 반도체칩(310)의 하면, 제2 하부 반도체칩(320)의 하면, 및 연결 기판(200)의 하면(200b)을 덮을 수 있다. 제1 절연층(111)은 제1 하부 반도체칩(310)의 하면, 제2 하부 반도체칩(320)의 하면, 및 연결 기판(200)의 하면(200b)과 물리적으로 접촉할 수 있다. 제1 절연층(111)은 예를 들어, 감광성 절연(photoimageable dielectric, PID) 폴리머를 포함할 수 있다. 감광성 절연 폴리머는 예를 들어, 감광성 솔더 레지스트 물질, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(111)이 패터닝되어, 제1 비아홀들(119)은 제1 절연층(111) 내에 형성될 수 있다. 제1 절연층(111)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제1 비아홀들(119)이 제1 절연층(111)을 관통하고, 제1 하부 반도체칩(310)의 칩 패드들(315), 제2 하부 반도체칩(320)의 칩 패드들(325), 및 연결 기판(200)의 하부 패드들(221)을 노출시킬 수 있다.
도 2d 및 도 3b를 참조하면, 제1 재배선 패턴들(131)이 제1 절연층(111)의 하면 상에 및 제1 비아홀들(119) 내에 형성될 수 있다. 제1 재배선 패턴들(131)의 형성은 제1 비아홀들(119) 내에 및 제1 절연층(111)의 하면 상에 씨드 패턴(미도시)을 형성한 후, 상기 씨드 패턴을 사용한 전기 도금 공정에 의해 도전층(미도시)을 형성하는 것을 포함할 수 있다. 이후, 씨드 패턴(미도시) 및 도전층이 패터닝되어, 제1 재배선 패턴들(131)을 형성할 수 있다. 제1 재배선 패턴들(131)은 구리와 같은 금속을 포함할 수 있다. 제1 재배선 패턴들(131)은 제1 비아 부분들(131V) 및 제1 배선 부분(131W)을 포함할 수 있다. 제1 비아 부분들(131V)은 제1 비아홀들(119) 내에 각각 제공될 수 있다. 제1 비아 부분들(131V)은 제1 하부 반도체칩들(310)의 칩 패드들(315), 제2 하부 반도체칩들(320)의 칩 패드들(325), 및 연결 기판(200)의 하부 패드들(221)과 접속할 수 있다. 제1 배선 부분들(131W)은 제1 절연층(111)의 하면 상에 형성될 수 있다. 제1 배선 부분들(131W)은 제1 비아 부분들(131V)과 전기적으로 연결될 수 있다. 제1 배선 부분들(131W)은 제1 비아 부분들(131V)과 단일 공정에 의해 형성될 수 있다.
도 2d 및 도 3c를 참조하면, 제2 절연층(112), 제2 재배선 패턴들(132), 제3 절연층(113), 및 도전 패드들(135)이 제1 절연층(111)의 하면 상에 형성될 수 있다. 제2 절연층(112)이 코팅 공정에 의해 제1 절연층(111)의 하면 상에 형성되어, 제1 재배선 패턴들(131)을 덮을 수 있다. 제2 절연층(112)은 감광성 절연 폴리머를 포함할 수 있다. 제2 절연층(112)이 노광 및 현상 공정에 의해 패터닝되어, 제2 비아홀들(129)이 제2 절연층(112) 내에 형성될 수 있다. 제2 재배선 패턴들(132)이 제2 절연층(112)의 하면 상에 형성될 수 있다. 제2 재배선 패턴들(132)은 제2 절연층(112)의 제2 비아홀들(129) 내로 연장되어, 제1 재배선 패턴들(131)과 전기적으로 연결될 수 있다. 제2 재배선 패턴들(132)의 형성은 제2 비아홀들(129) 및 제2 절연층(112)의 하면 상에 씨드 패턴을 형성하는 것, 상기 씨드 패턴을 사용한 전기 도금 공정에 의해 도전층을 형성하는 것, 및 상기 씨드 패턴과 도전층을 패터닝하는 것을 포함할 수 있다. 제2 재배선 패턴들(132)은 제2 비아 부분들(132V) 및 제2 배선 부분들(132W)을 포함할 수 있다. 제2 비아 부분들(132V)은 제2 비아홀들(129) 내에 제공될 수 있다. 제2 배선 부분들(132W)은 제2 절연층(112)의 하면 상에 배치되고, 제2 비아 부분들(132V) 중 적어도 하나와 연결될 수 있다. 제2 재배선 패턴들(132)은 구리를 포함할 수 있으나, 이에 제한되지 않는다.
제3 절연층(113)이 코팅 공정에 의해 제2 절연층(112)의 하면 상에 형성되어, 제2 재배선 패턴들(132)을 덮을 수 있다. 제3 절연층(113)은 감광성 절연 폴리머를 포함할 수 있다. 제3 절연층(113)이 노광 및 현상 공정에 의해 패터닝되어, 패드 홀들(139)이 형성될 수 있다. 패드 홀들(139)은 제2 재배선 패턴들(132)의 하면의 적어도 일부를 노출시킬 수 있다. 제3 절연층(113)은 보호층으로 기능할 수 있다.
도전 패드들(135)이 패드 홀들(139) 내에 형성되어, 재배선 패턴들(132)의 노출된 하면을 덮을 수 있다. 도전 패드들(135)은 제2 재배선 패턴들(132)을 통해 제1 재배선 패턴들(131)과 전기적으로 연결될 수 있다. 도전 패드들(135) 중 적어도 하나는 그와 연결되는 제1 재배선 패턴들(131)의 제1 비아 부분(131V)과 제3 방향(D3)으로 정렬되지 않을 수 있다. 도전 패드들(135)은 구리 및/또는 알루미늄과 같은 금속을 포함할 수 있다. 이에 따라, 재배선 기판(100)이 제조될 수 있다. 재배선 기판(100)은 제1 내지 제3 절연층들(111, 112, 113) 및 제1 및 제2 재배선 패턴들(131, 132), 및 도전 패드들(135)을 포함할 수 있다.
하부 반도체칩들(310, 320) 및 연결 기판(200)은 재배선 기판(100)을 통해 서로 전기적으로 연결될 수 있다. 본 명세서에서, 재배선 기판(100)과 전기적으로 연결된다는 것은 재배선 패턴들(131, 132) 중 적어도 하나와 전기적으로 연결된다는 것을 의미할 수 있다. 예를 들어, 제1 하부 반도체칩(310)의 칩 패드들(315) 중 적어도 하나는 재배선 기판(100)을 통해 제2 하부 반도체칩(320)의 칩 패드들(325) 중 적어도 하나와 전기적으로 연결될 수 있다. 제1 하부 반도체칩(310)의 칩 패드들(315) 중 적어도 하나는 재배선 기판(100)을 통해 연결 기판(200)의 하부 패드들(221) 중 적어도 하나와 전기적으로 연결될 수 있다. 제2 하부 반도체칩(320)의 칩 패드들(325) 중 적어도 하나는 재배선 기판(100)을 통해 연결 기판(200)의 하부 패드들(221) 중 적어도 하나와 전기적으로 연결될 수 있다.
절연층들(111, 112, 113)의 개수 및 재배선 패턴들(131, 132)의 개수는 다양하게 변형될 수 있다. 예를 들어, 재배선 기판(100)은 제3 절연층(113) 및 도전 패드들(135) 사이에 제공된 제3 재배선 패턴들 및 제4 절연층을 더 포함할 수 있다. 다른 예로, 제2 재배선 패턴들(132) 및 제2 절연층(112)은 형성되지 않을 수 있다. 도 2d와 같이, 재배선 기판(100)은 패널 레벨로 형성될 수 있다.
도 2a 및 도 2c를 참조하면, 오프닝들(409)이 하부 몰딩막(410) 내에 형성되어, 연결 기판(200)의 상부 패드들(224)을 각각 노출시킬 수 있다. 상부 패드들(224)은 일 예로, 적층된 금속층 및 보호층을 포함하고, 보호층은 니켈 및/또는 금(Au)을 포함할 수 있다. 보호층은 다중층일 수 있다. 보호층에 의해 상부 패드들(224)의 부식이 방지될 수 있다. 지금까지 설명한 제조예에 의해 패널 패키지(P1)의 제조가 완성될 수 있다. 패널 패키지(P1)는 패널 레벨로 제조된 패키지일 수 있다. 패널 패키지(P1)는 서로 연결된 복수의 스트립 패키지들(P2)을 포함할 수 있다. 스트립 패키지들(P2)은 제1 쏘잉 라인들(SL1)에 의해 정의될 수 있다. 여기에서, 제1 쏘잉 라인들(SL1)은 가상적 선들일 수 있다. 패널 패키지(P1)는 후술할 반도체 패키지들(PKG1)의 제조를 위한 제1 예비 패키지에 해당할 수 있다.
도 2f 및 도 2g를 참조하면, 제1 쏘잉 공정이 패널 패키지(P1) 상에 수행될 수 있다. 제1 쏘잉 공정은 제1 쏘잉 라인들(SL1)을 따라 하부 몰딩막(410), 연결 기판(200), 및 재배선 기판(100)이 쏘잉하여, 서로 분리된 재배선 기판들(100), 서로 분리된 하부 몰딩막들(410), 및 서로 분리된 연결 기판들(200)을 형성하는 것을 포함할 수 있다. 이에 따라, 스트립 패키지들(P2)이 서로 분리될 수 있다. 스트립 패키지들(P2) 각각은 분리된 재배선 기판들(100) 중 대응되는 어느 하나, 제1 하부 반도체칩들(310) 중 대응되는 적어도 2개, 제2 하부 반도체칩들(320) 중 대응되는 적어도 2개, 분리된 연결 기판들(200) 중 대응되는 어느 하나, 및 분리된 하부 몰딩막들(410) 중 대응되는 어느 하나를 포함할 수 있다. 스트립 패키지들(P2) 각각은 후술할 반도체 패키지들(PKG1)의 제조를 위한 제2 예비 패키지에 해당할 수 있다. 이하, 간소화를 위해 단수의 스트립 패키지(P2)에 대하여 도시 및 설명한다.
도 4a는 실시예들에 따른 스트립 패키지를 도시한 평면도이다. 도 4b 및 도 4c는 실시예들에 따른 반도체 패키지들의 제조 방법을 설명하기 위한 도면들로, 도 4a의 Ⅳ-Ⅴ선을 따라 자른 단면들에 대응된다. 도 4d는 실시예들에 따른 반도체 패키지들의 분리를 설명하기 위한 평면도이다. 도 4e는 도 4d의 Ⅳ'-Ⅴ'선을 따라 자른 단면이다.
도 4a 및 도 4b를 참조하면, 제1 상부 반도체칩들(510)이 스트립 패키지(P2) 상에 제공될 수 있다. 예를 들어, 제1 상부 반도체칩들(510)은 하부 몰딩막(410) 상에 제공될 수 있다. 제1 상부 반도체칩들(510) 중 적어도 2개는 서로 옆으로 이격 배치될 수 있다. 상기 적어도 2개의 제1 상부 반도체칩들(510) 은 대응되는 제1 하부 반도체칩(310) 또는 제2 하부 반도체칩(320)과 수직적으로 중첩될 수 있다. 실시예들에 따르면, 제1 상부 반도체칩들(510)이 적층되어, 칩 스택들을 형성할 수 있다. 칩 스택들은 서로 옆으로 이격 배치될 수 있다. 상기 칩 스택들 각각은 복수의 제1 상부 반도체칩들(510)을 포함하고, 연결 기판(200)의 홀들(290)과 수직적으로 중첩될 수 있다. 제1 상부 반도체칩들(510)은 도 1에서 설명한 메모리 소자(3)로 기능할 수 있다. 예를 들어, 제1 상부 반도체칩들(510)은 낸드 플래시 메모리칩들과 같은 비휘발성 메모리칩들을 포함할 수 있다. 제1 상부 반도체칩들(510)은 동일한 기능을 하도록 구성된 동종의 반도체칩들일 수 있다. 제1 상부 반도체칩들(510)의 크기 및 저장 용량은 서로 동일할 수 있으나, 이에 제한되지 않는다.
접착 패턴들(518)이 제1 상부 반도체칩들(510)의 하면들 상에 더 제공될 수 있다. 예를 들어, 접착 패턴들(518)은 제1 상부 반도체칩들(510) 사이 및 하부 몰딩막(410)과 최하부 제1 상부 반도체칩(510) 사이에 제공될 수 있다. 접착 패턴들(518)은 절연성 폴리머를 포함할 수 있다.
제1 연결 단자들(610)이 형성되어, 제1 상부 반도체칩들(510) 및 연결 기판(200)과 각각 접속할 수 있다. 예를 들어, 제1 연결 단자들(610) 각각은 제1 상부 반도체칩들(510)의 칩 패드들(515) 중 어느 하나 및 대응되는 상부 패드(224)와 직접 접속할 수 있다. 이에 따라, 제1 상부 반도체칩들(510)이 도전 구조체(220) 및 재배선 기판(100)을 통해 제1 하부 반도체칩들(310) 또는 제2 하부 반도체칩들(320)과 접속할 수 있다. 제1 연결 단자들(610)은 본딩 와이어들을 포함할 수 있다. 제1 연결 단자들(610)은 금과 같은 금속을 포함할 수 있다.
수동 소자들(600)이 연결 기판(200) 상에 제공될 수 있다. 수동 소자들(600)은 제1 상부 반도체칩들(510)과 이격 배치될 수 있다. 수동 소자들(600)은 도전 연결부들(670)을 통해 도전 구조체(220)와 접속할 수 있다. 도전 연결부들(670)은 상부 패드들(224) 및 수동 소자들(600) 사이에 형성되고, 솔더, 범프, 및 필라를 포함할 수 있다. 도전 연결부들(670)은 상부 패드들(224)과 직접 접속할 수 있다. 도전 연결부들(670)과 연결되는 상부 패드들(224)은 제1 연결 단자들(610)과 연결되는 상부 패드들(224)과 평면적 관점에서 이격될 수 있다. 다른 예로, 도전 연결부들(670)은 본딩 와이어를 포함하며, 수동 소자들(600)의 상면 상에 제공될 수 있다. 수동 소자들(600)은 도전 연결부들(670)을 통해 도전 구조체(220) 및 재배선 기판(100)과 접속할 수 있다. 이에 따라, 수동 소자들(600)은 제1 하부 반도체칩들(310), 제2 하부 반도체칩들(320), 또는 제1 상부 반도체칩들(510)과 전기적으로 연결될 수 있다. 수동 소자들(600)은 인턱터, 캐패시터, 및 레지스터 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 수동 소자들(600)의 제공은 생략될 수 있다.
도 4a 및 도 4c를 참조하면, 상부 몰딩막(420)이 스트립 패키지(P2) 상에 형성되어, 제1 상부 반도체칩들(510)을 덮을 수 있다. 예를 들어, 상부 몰딩막(420)은 하부 몰딩막(410) 상에 제공되어, 제1 상부 반도체칩들(510) 및 제1 연결 단자들(610)을 밀봉할 수 있다. 상부 몰딩막(420)은 수동 소자들(600)을 덮을 수 있다. 상부 몰딩막(420)은 예폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
지금까지 설명한 제조예에 의해 스트립 패키지(P2)로부터 복수의 반도체 패키지들(PKG1)이 스트립 레벨로 제조될 수 있다. 반도체 패키지들(PKG1)은 서로 연결될 수 있다. 반도체 패키지들(PKG1)은 제2 쏘잉 라인들(SL2)에 의해 정의될 수 있다. 여기에서, 제2 쏘잉 라인들(SL2)은 가상적 선들일 수 있다.
실시예들에 따르면, 상부 몰딩막(420)은 하부 몰딩막(410)과 직접 물리적으로 접촉할 수 있다. 제1 연결 단자들(610)은 제1 상부 반도체칩들(510)의 칩 패드들(515) 및 상부 패드들(224)과 직접 접촉할 수 있다. 하부 몰딩막(410)과 제1 상부 반도체칩들(510) 사이에 패키지 기판, 재배선층, 및 갭이 제공되지 않을 수 있다. 상기 갭은 공기 등에 의해 점유된 빈 영역을 의미할 수 있다. 이에 따라, 반도체 패키지(PKG1)가 소형화될 수 있다. 예를 들어, 반도체 패키지(PKG1)의 높이가 감소할 수 있다.
외부 단자들(170)이 재배선 기판(100)의 하면 상에 형성될 수 있다. 외부 단자들(170)은 노출된 도전 패드들(135)의 하면들 상에 각각 형성될 수 있다. 외부 단자들(170) 중 일부는 재배선 패턴들(131, 132)을 통해 제1 및 제2 하부 반도체칩들(310, 320)과 전기적으로 연결될 수 있다. 외부 단자들(170) 중 다른 일부는 재배선 패턴들(131, 132) 및 도전 구조체(220)를 통해 제1 상부 반도체칩들(510)과 전기적으로 연결될 수 있다. 외부 단자들(170)은 금속과 같은 도전 물질을 포함할 수 있다. 외부 단자들(170)은 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 반도체 패키지들(PKG1)은 팬 아웃 반도체 패키지들일 수 있다. 예를 들어, 각 반도체 패키지(PKG1)의 외부 단자들(170) 중 적어도 하나는 제1 및 제2 하부 반도체칩들(310, 320)과 제3 방향(D3)으로 중첩되지 않을 수 있다. 상기 어느 하나의 외부 단자(170)는 연결 기판(200)과 평면적 관점에서 중첩될 수 있다.
도 4d 및 도 4e를 참조하면, 제2 쏘잉 공정이 스트립 패키지(P2) 및 상부 몰딩막(420) 상에 수행될 수 있다. 예를 들어, 제2 쏘잉 라인들(SL2)을 따라 상부 몰딩막(420), 하부 몰딩막(410), 연결 기판(200), 및 재배선 기판(100)이 쏘잉되어, 패키지들이 서로 분리될 수 있다. 상기 패키지들은 반도체 패키지들(PKG1)일 수 있다. 반도체 패키지들(PKG1) 각각은 쏘잉된 재배선 기판(100), 쏘잉된 하부 몰딩막(410), 쏘잉된 연결 기판(200), 쏘잉된 상부 몰딩막(420), 수동 소자(600), 제1 하부 반도체칩(310), 제2 하부 반도체칩(320), 및 제1 상부 반도체칩들(510)을 포함할 수 있다. 도시된 바와 달리, 반도체 패키지들(PKG1)은 수동 소자(600)를 포함하지 않을 수 있다.
실시예들에 따르면, 도 4a 내지 도 4c와 같이 제1 상부 반도체칩들(510)의 제공, 제1 연결 단자들(610)의 형성, 및 상부 몰딩막(420)의 형성이 스트립 레벨에서 수행된 후, 반도체 패키지들(PKG1)이 쏘잉 공정에 의해 분리되므로, 반도체 패키지들(PKG1)의 제조 공정이 간소화될 수 있다.
이하, 하부 몰딩막의 오프닝들의 형성을 보다 상세하게 설명한다.
도 5a는 실시예에 따른 오프닝들을 도시한 평면도로, 도 2a의 Ⅲ영역을 확대한 도면에 대응된다.
도 2a, 도 2e, 및 도 5a를 참조하면, 오프닝들(409)의 형성은 드릴링 공정, 예를 들어, 레이저를 사용한 드릴링 공정에 의해 수행될 수 있다. 레이저에 의해 하부 몰딩막(410)이 패터닝되어, 오프닝들(409)이 순차적으로 형성될 수 있다. 오프닝들(409)은 연결 기판(200)의 상부 패드들(224)을 각각 노출시킬 수 있다. 연결 기판(200)의 베이스층들(도 2e의 210)이 레이저에 노출되면, 베이스층들(210)이 손상될 수 있다.
실시예들에 따르면, 오프닝들(409)은 상부 패드들(224)보다 큰 평면적을 가져, 베이스층들(210)이 오프닝들(409)에 의해 노출되지 않을 수 있다. 예를 들어, 오프닝들(409)의 너비들(W2)는 상부 패드들(224)의 너비들(W1)과 동일하거나 더 작을 수 있다. 오프닝들(409)의 길이들(L2)은 상부 패드들(224)의 길이들(L1)과 동일하거나 더 작을 수 있다. 어떤 구성 요소의 너비들은 제1 방향(D1)에서 상기 구성 요소의 최대 거리를 의미하고, 길이들은 제2 방향(D2)에서 상기 구성 요소의 거리를 의미할 수 있다.
도 5b는 실시예들에 따른 오프닝들을 도시한 평면도로, 도 2a의 Ⅲ영역을 확대한 도면에 대응된다. 도 5c는 실시예들에 따른 오프닝들을 도시한 평면도로, 도 2a의 Ⅲ영역을 확대한 도면에 대응된다. 도 5d는 실시예들에 따른 제1 연결 단자들의 제조 방법을 설명하기 위한 도면으로, 도 2a의 Ⅳ-Ⅴ선을 따라 자른 단면에 대응된다.
도 2e, 도 5b, 및 도 5c를 참조하면, 오프닝들(409)의 형성은 포토리쏘그래피를 이용한 하부 몰딩막(410)의 패터닝에 의해 수행될 수 있다. 이 경우, 하부 몰딩막(410)은 감광성 절연 폴리머를 포함할 수 있다. 감광성 절연 폴리머는 예를 들어, 감광성 솔더 레지스트 물질, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 일 예로, 하부 몰딩막(410)은 재배선 기판(100)의 절연층들(111, 112, 113) 중 적어도 하나와 동일한 물질을 포함할 수 있으나, 이에 제한되지 않는다.
하부 몰딩막(410)의 패터닝은 노광 및 현상 공정에 의해 형성될 수 있다. 노광 공정은 포토 마스크를 하부 몰딩막(410) 상에 제공하는 것 및 상기 포토 마스크에 노출된 하부 몰딩막(410)의 부분들에 빛을 조사하는 것을 포함할 수 있다. 현상 공정은 현상액을 사용하여 노광된 하부 몰딩막(410)의 부분들 및 비노광된 하부 몰딩막(410)의 부분들 중 어느 하나를 제거하고, 다른 하나를 남기는 것을 포함할 수 있다. 이에 따라, 오프닝들(409)이 하부 몰딩막(410) 내에 형성될 수 있다. 실시예들에 따르면, 오프닝들(409)이 노광 및 현상 공정에 의해 형성되므로, 오프닝들(409)이 최상부 베이스층(도 2e의 210)을 노출시키더라도, 최상부 베이스층(210)이 손상되지 않을 수 있다. 이에 따라, 오프닝들(409)의 크기 및 평면 형상이 보다 자유롭게 디자인될 수 있다. 예를 들어, 오프닝들(409) 중 어느 하나는 최상부 베이스층(210)의 상면 및 복수의 상부 패드들(224)을 노출시킬 수 있다. 상기 하나의 오프닝(409)의 너비(W2')는 노출된 상부 패드(224)의 너비(W1)와 동일하거나 더 클 수 있다. 도 5b와 같이 상기 오프닝(409)의 길이(L2')는 상기 상부 패드(224)의 길이(L1)보다 더 작을 수 있다. 다른 예로, 도 5c와 같이 상기 오프닝(409)의 길이(L2'')는 상부 패드(224)의 길이(L1)와 동일하거나 더 클 수 있다. 복수의 오프닝들(409)의 형상은 서로 동일 또는 상이할 수 있다. 상부 패드들(224) 각각의 너비(W1), 길이(L1), 및 피치는 오프닝(409)의 크기 및 배치에 제약되지 않고 자유롭게 디자인될 수 있다. 이에 따라, 상부 패드들(224)의 배치에 필요한 면적이 감소하여, 반도체 패키지가 소형화될 수 있다. 실시예들에 따르면, 상부 패드들(224)은 보다 작은 크기 및 미세 피치로 형성될 수 있다.
노광 및 현상 공정에 의해 하부 몰딩막(410)이 패터닝되므로, 복수의 오프닝들(409)은 단일 공정에 의해 형성될 수 있다. 예를 들어, 오프닝들(409)은 실질적으로 동시에 제조될 수 있다. 이에 따라, 오프닝들(409)의 형성 시간이 단축되고, 반도체 패키지의 제조 공정이 간소화될 수 있다.
얼라인키(260)가 최상부 베이스층(210)의 상면 상에 더 제공될 수 있다. 얼라인키(260)는 도 4b 및 도 5d의 제1 상부 반도체칩들(510)의 배치 과정에서 제1 상부 반도체칩들(510)이 배치되는 위치에 관한 정보를 제공할 수 있다. 또는, 얼라인키(260)는 도 4b 및 도 5d의 제1 연결 단자들(610)의 형성 과정에서 상부 패드들(224)의 위치에 관한 정보를 제공할 수 있다. 다른 예로, 얼라인키(260)는 도 4b의 수동 소자들(600)의 배치 과정에서 수동 소자들(600)이 배치되는 위치에 관한 정보를 제공할 수 있다. 일 예로, 얼라인키(260)는 상부 패드들(224)과 단일 공정에 의해 형성되며, 상부 패드들(224)과 실질적으로 동일한 두께를 가질 수 있다. 예를 들어, 얼라인키(260)는 금속과 같은 도전 물질을 포함할 수 있다. 얼라인키(260)는 상부 패드들(224)과 다른 평면 형상을 가질 수 있다. 얼라인키(260)는 상부 패드들(224)과 다른 평면적을 가질 수 있다.
실시예들에 따르면, 도 5b와 같이, 하부 몰딩막(410)의 패터닝 과정에서 얼라인 오프닝(469)이 하부 몰딩막(410) 내에 더 형성되어, 얼라인키(260)를 노출시킬 수 있다. 얼라인 오프닝(469)은 오프닝들(409)과 다른 평면 형상을 가질 수 있다. 실시예들에 따르면, 하부 몰딩막(410)이 포토리쏘그래피 공정에 의해 패터닝되므로, 얼라인 오프닝(469) 및 오프닝들(409)의 형상이 다르더라도, 얼라인 오프닝(469) 및 오프닝들(409)이 단일 공정에 의해 형성될 수 있다.
얼라인 오프닝(469)이 포토리쏘그래피 공정에 의해 형성되므로, 최상부 베이스층(210)이 노출되더라도, 최상부 베이스층(210)이 손상되지 않을 수 있다. 얼라인 오프닝(469)은 얼라인키(260)를 노출시키며, 최상부 베이스층(210)을 더 노출시킬 수 있다. 이에 따라, 얼라인 오프닝(469)은 얼라인키(260)와 다른 평면 형상을 가질 수 있다. 실시예들에 따르면, 얼라인 오프닝(469)이 비교적 복잡한 형상을 가지더라도, 얼라인 오프닝(469)은 얼라인키(260)의 형상에 제약되지 않고 자유롭게 형성될 수 있다. 이에 따라, 얼라인 오프닝(469)의 제조 공정이 간소화될 수 있다.
도 5c와 같이, 오프닝들(409) 중 어느 하나는 상부 패드들(224) 및 얼라인키(260)을 노출시킬 수 있다. 이 경우, 별도의 얼라인 오프닝(469)의 형성이 생략될 수 있다. 얼라인키(260)의 평면적 배치는 다양하게 변형될 수 있으며, 얼라인키(260)의 배치 및 공정 편의에 따라 얼라인 오프닝(469)의 형성 여부 및 오프닝들(409)의 평면 형상이 조절될 수 있다.
도 5d는 실시예들에 따른 제1 연결 단자들의 형성 과정을 설명하기 위한 도면으로, 도 4a의 Ⅳ-Ⅴ선을 따라 자른 단면에 대응된다. 도 5d의 설명에 있어서 간소화를 위해 단수의 오프닝 및 단수의 제1 상부 반도체칩에 대해 기술한다.
도 5b, 도 5c, 및 도 5d를 참조하면, 제1 연결 단자들(610)은 본딩 와이어 장치(5000)를 사용하여 형성될 수 있다. 본딩 와이어 장치(5000)는 팁 부분(5100)을 포함할 수 있다. 상기 팁 부분(5100)은 캐필러리 부분을 포함하고, 도전 물질을 토출할 수 있다. 팁 부분(5100)이 제1 상부 반도체칩(510)의 칩 패드들(515) 및 상부 패드들(224)과 각각 접촉하여, 제1 연결 단자들(610)을 형성할 수 있다. 제1 연결 단자들(610)은 본딩 와이어들일 수 있다. 오프닝(409)의 너비(W2')가 팁 부분(5100)의 너비(W3)보다 작거나, 오프닝(409)의 길이가 팁 부분(5100)의 길이보다 작은 경우, 제1 연결 단자들(610)이 상부 패드들(224)과 양호하게 접속하기 어려울 수 있다. 또는, 팁 부분(5100)이 하부 몰딩막(410)과 물리적으로 접촉하여, 팁 부분(5100) 또는 하부 몰딩막(410)이 손상될 수 있다. 실시예들에 따르면, 오프닝(409)의 너비(W2')가 팁 부분(5100)의 너비(W3)보다 크거나, 오프닝(409)의 길이가 팁 부분(5100)의 길이보다 클 수 있다. 이에 따라, 제1 연결 단자들(610)이 양호하게 형성될 수 있다. 제1 연결 단자들(610)의 형성 과정에서 하부 몰딩막(410) 또는 팁 부분(5100)의 손상이 방지될 수 있다.
이하, 도 5b 내지 도 5d를 제외한 도면들에서 간소화를 위해, 오프닝들(409)이 상부 패드들(224)을 각각 노출시키는 것으로 도시하였으나, 이와 달리 오프닝들(409) 중 적어도 하나는 상부 패드들(224)을 노출시킬 수 있다.
도 6a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 도 6a 내지 도 6i의 설명들에 있어서, 단수의 홀에 대하여 기술한다.
도 6a를 참조하면, 반도체 패키지(PKG2)는 도 2a 내지 도 4e에서 설명한 방법과 실질적으로 동일한 방법에 의해 형성될 수 있다. 다만, 반도체 패키지(PKG2)는 제2 하부 반도체칩(320)을 포함하지 않을 수 있다.
도 6b는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6b를 참조하면, 반도체 패키지(PKG3)는 재배선 기판(100), 제1 하부 반도체칩(310), 연결 기판(200), 하부 몰딩막(410), 제1 연결 단자들(610), 상부 몰딩막(420), 및 상부 반도체칩들(510, 322)을 포함할 수 있다. 도 4e와 달리, 제2 하부 반도체칩(320)은 연결 기판(200)의 홀(290) 내에 제공되지 않을 수 있다.
상부 반도체칩들(510, 322)은 제1 상부 반도체칩(510) 및 제2 상부 반도체칩(322)을 포함할 수 있다. 제1 상부 반도체칩(510)은 도 1에서 설명한 휘발성 메모리 소자일 수 있다. 제1 상부 반도체칩(510)은 도 4a 내지 도 4e에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제1 상부 반도체칩(510)은 복수의 적층된 제1 상부 반도체칩들(510)을 포함할 수 있다. 제1 연결 단자들(610)이 제1 상부 반도체칩들(510)의 칩 패드들(515) 및 상부 패드들(224)과 직접 접촉할 수 있다. 제1 상부 반도체칩들(510) 각각은 대응되는 제1 연결 단자들(610)을 통해 연결 기판(200)의 상부 패드들(224)과 접속할 수 있다. 접착 패턴들(518)이 제1 상부 반도체칩들(510)의 하면들 상에 제공될 수 있다. 다만, 최하부 제1 상부 반도체칩(510)은 하부 몰딩막(410)과 제3 방향(D3)으로 이격될 수 있다.
제2 상부 반도체칩(322)이 하부 몰딩막(410)과 최하부 제1 상부 반도체칩(510) 사이에 개재될 수 있다. 제2 상부 반도체칩(322)은 복수로 제공될 수 있다. 복수의 제2 상부 반도체칩들(322)은 서로 옆으로 이격 배치될 수 있다. 제2 상부 반도체칩들(322)은 서로 동일한 크기 및 형상을 가질 수 있다. 제2 연결 단자들(620)이 제2 상부 반도체칩들(322)의 상면들 상에 제공되어, 제2 상부 반도체칩들(322)의 칩 패드들(326) 및 상부 패드들(224)과 각각 연결될 수 있다. 이에 따라, 제2 상부 반도체칩들(322)은 도전 구조체(220)를 통해 제1 상부 반도체칩들(510), 제1 하부 반도체칩(310), 또는 외부 단자들(170)과 전기적으로 연결될 수 있다. 제2 연결 단자들(620)은 본딩 와이어들일 수 있다. 제2 상부 반도체칩들(322)과 연결되는 상부 패드들(224)은 제1 상부 반도체칩들(510)과 연결되는 상부 패드들(224)과 이격될 수 있다.
다른 예로, 제2 상부 반도체칩(322)의 칩 패드들(326)은 제2 상부 반도체칩(322)의 하면 상에 제공되고, 제2 연결 단자들(620)은 제2 상부 반도체칩(322)의 하면 및 상부 패드들(224) 사이에 개재될 수 있다. 이 경우, 제2 연결 단자들(620)은 솔더볼들, 범프들, 또는 필라들을 포함할 수 있다.
제2 상부 반도체칩들(322)은 제1 상부 반도체칩들(510)과 다른 종류일 수 있다. 예를 들어, 제2 상부 반도체칩들(322) 각각은 DRAM과 같은 휘발성 메모리칩을 포함하고, 도 1에서 설명한 버퍼 메모리 소자(4)로 기능할 수 있다. 제2 상부 반도체칩들(322)의 크기 및 형상은 상부 반도체칩들(510)의 크기 및 형상과 다를 수 있다. 제2 상부 반도체칩들(322)의 제공은 제1 상부 반도체칩들(510)의 제공 이전에 수행될 수 있다. 접착층들(328)이 제2 상부 반도체칩들(322)과 하부 몰딩막(410) 사이에 더 개재될 수 있다. 접착층들(328)은 절연성 폴리머를 포함할 수 있다.
상부 몰딩막(420)이 하부 몰딩막(410) 상에 형성되어, 제1 상부 반도체칩들(510) 및 제2 상부 반도체칩들(322)을 덮을 수 있다. 상부 몰딩막(420)은 하부 몰딩막(410)과 직접 접촉할 수 있다. 제1 연결 단자들(610) 및 제2 연결 단자들(620)은 상부 몰딩막(420)에 의해 밀봉될 수 있다.
실시예들에 따르면, 제2 상부 반도체칩들(322)이 연결 기판(200)의 홀들(290) 내에 제공되기 어려운 경우, 제2 상부 반도체칩들(322)이 하부 몰딩막(410) 상에 제공될 수 있다. 이에 따라, 반도체 패키지(PKG3)의 제조 공정이 간소화될 수 있다.
도 6c는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6c를 참조하면, 반도체 패키지(PKG4)는 재배선 기판(100), 제1 하부 반도체칩(310), 연결 기판(200), 하부 몰딩막(410), 제1 상부 반도체칩들(510), 연결 단자들(610A, 610B), 및 상부 몰딩막(420)을 포함할 수 있다. 반도체 패키지(PKG4)는 도 2a 내지 도 4e에서 설명한 방법과 실질적으로 동일한 방법에 의해 형성될 수 있다. 제1 상부 반도체칩들(510)이 적층되어, 칩 스택을 형성할 수 있다.
제1 상부 반도체칩(510)의 칩 패드들(515)은 제1 상부 반도체칩(510)의 하면들 상에 제공될 수 있다. 제1 상부 반도체칩들(510)은 내부를 관통하는 관통 비아들(570)을 가질 수 있다. 각 관통 비아들(570)은 해당되는 제1 상부 반도체칩(510) 내부의 집적 회로들 및 칩 패드들(515)과 전기적으로 연결될 수 있다.
연결 단자들(610A, 610B)은 하부 연결 단자들(610A) 및 상부 연결 단자들(610B)을 포함할 수 있다. 하부 연결 단자들(610A)은 최하부 제1 상부 반도체칩(510) 및 연결 기판(200) 사이에 개재되어, 최하부 제1 상부 반도체칩(510)의 칩 패드들(515) 및 상부 패드들(224)과 직접 접속할 수 있다. 상부 연결 단자들(610B)은 이웃한 두 제1 상부 반도체칩들(510) 사이에 개재되어, 상기 제1 상부 반도체칩들(510)과 전기적으로 연결될 수 있다. 최하부 제1 상부 반도체칩(510) 상의 제1 상부 반도체칩들(510)은 상부 연결 단자들(610B), 관통 비아들(570), 하부 연결 단자들(610A)을 통해 상부 패드들(224)과 전기적으로 연결될 수 있다. 하부 및 상부 연결 단자들(610A, 610B) 각각은 솔더볼들, 범프들, 및 필라들을 포함할 수 있다. 하부 및 상부 연결 단자들(610A, 610B)은 금속과 같은 도전 물질을 포함할 수 있다. 제1 상부 반도체칩들(510) 중 최상부 것은 관통 비아를 가지지 않을 수 있으나, 이에 제한되지 않는다.
도 6c를 제외한 도면들에서, 제1 연결 단자들(610)은 도 6c의 상부 및 하부 연결 단자들(610A, 610B)과 같이 변형될 수 있다. 이 경우, 제1 상부 반도체칩들(510)은 관통 비아들(570)을 가질 수 있다.
도 6d은 실시예들에 따른 반도체 패키지의 전기적 연결을 개략적으로 도시한 도면이다. 도 6e는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6d 및 도 6e를 참조하면, 반도체 패키지(PKG5)는 제1 패키지(1001) 및 제2 패키지(1002)를 포함할 수 있다. 제1 패키지(1001)는 앞서 도 1에서 설명한 솔리드 스테이트 드라이브 패키지(1000)와 실질적으로 동일할 수 있다. 제1 패키지(1001)는 제1 호스트(2001)로부터 읽기/쓰기 요청에 응답하여 데이터를 저장하거나 독출할 수 있다. 제1 호스트(2001)는 외부 전자 장치일 수 있다. 제1 패키지(1001)는 제1 컨트롤러(1'), 제1 입출력 인터페이스(2'), 제1 메모리 소자(3'), 및 제1 버퍼 메모리 소자(미도시)를 포함할 수 있다. 제1 컨트롤러(1'), 제1 입출력 인터페이스(2'), 제1 메모리 소자(3'), 및 제1 버퍼 메모리 소자는 각각 도 1에서 설명한 컨트롤러(1), 입출력 인터페이스(2), 메모리 소자(3), 및 버퍼 메모리 소자(4)와 실질적으로 동일할 수 있다. 제1 패키지(1001)는 도 6e 및 도 6f에 도시된 제1 상부 반도체칩들(510A) 및 제3 상부 반도체칩(530)을 포함할 수 있다.
제2 패키지(1002)는 데이터 베이스 저장 패키지일 수 있다. 제2 패키지(1002)는 제2 호스트(2002)로부터 읽기/쓰기 요청에 응답하여 데이터를 저장하거나 독출할 수 있다. 제2 호스트(2002)는 외부 전자 장치일 수 있다. 제2 호스트(2002)는 제1 호스트(2001)와 다를 수 있다. 즉, 제2 패키지(1002)는 제1 패키지(1001)와 별도의 기능을 하도록 구성될 수 있다. 제2 패키지(1002)는 제2 입출력 인터페이스(2A), 제2 컨트롤러(1A) 및 제2 메모리 소자(3A)를 포함할 수 있다. 제2 컨트롤러(1A)는 제2 입출력 인터페이스(2A)를 통해 제2 호스트(2002)와 신호를 교환할 수 있다. 여기서, 제2 컨트롤러(1A)와 제2 호스트(2002) 사이의 신호는 커맨드, 어드레스, 및/또는 데이터 등이 포함될 수 있다. 제2 컨트롤러(1A)는 제2 호스트(2002)의 커맨드에 따라 해당 제2 메모리 소자(3A)에 데이터를 쓰기나 해당 제2 메모리 소자(3A)로부터 데이터를 읽어낼 수 있다.
제2 입출력 인터페이스(2A)는 제2 호스트(2002)와 제2 패키지(1002)와의 물리적 연결을 제공한다. 즉, 제2 입출력 인터페이스(2A)는 제2 호스트(2002)의 버스 포맷(Bus format)에 대응하여 제2 패키지(1002)와의 인터페이싱을 제공한다. 제2 호스트(2002)의 버스 포맷은 USB, PCI express, SATA, 및/또는 PATA 등으로 구성될 수 있다.
제2 메모리 소자(3A)는 비휘발성 메모리 소자일 수 있다. 제2 메모리 소자(3A)는 대용량 및 고속의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 이와 달리, 제2 메모리 소자(3A)는 상변화 메모리(PRAM), 자기 메모리(MRAM), 저항성 메모리(ReRAM), 강자성 메모리(FRAM), 또는 NOR 플래시 메모리 등일 수 있다. 제2 패키지(1002)는 도 6e 및 도 6f에 도시된 제1 하부 반도체칩(310A) 및 제3 하부 반도체칩(330)을 포함할 수 있다.
도 6e와 같이, 반도체 패키지(PKG5)는 재배선 기판(100), 하부 반도체칩들(310A, 330), 연결 기판(200), 하부 몰딩막(410), 상부 반도체칩들(510A, 530), 제1 및 제3 연결 단자들(610, 630), 및 상부 몰딩막(420)을 포함할 수 있다.
상부 반도체칩들(510A, 530)은 제1 상부 반도체칩들(510A) 및 제3 상부 반도체칩(530)을 포함할 수 있다. 상부 반도체칩들(510A, 530)은 도 6c의 제1 패키지(1001)의 소자들일 수 있다. 예를 들어, 제1 상부 반도체칩들(510A) 각각은 도 6c의 제1 메모리 소자(3')로 기능하고, NAND와 같은 비휘발성 메모리칩들을 포함할 수 있다. 제3 상부 반도체칩(530)은 도 1의 제1 컨트롤러(1')로 기능하고, 로직칩을 포함할 수 있다.
제1 상부 반도체칩(510A)의 배치, 제공 방법, 및 전기적 연결은 앞서 도 4b의 제1 상부 반도체칩들(510)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 제1 상부 반도체칩들(510A)은 제1 연결 단자들(610) 및 연결 기판(200)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다.
제3 상부 반도체칩(530)은 제1 상부 반도체칩들(510A)과 옆으로 이격 배치될 수 있다. 제3 상부 반도체칩(530)은 제1 상부 반도체칩들(510A)과 다른 종류의 칩일 수 있다. 제3 연결 단자들(630)은 제3 상부 반도체칩(530) 및 연결 기판(200) 사이에 제공될 수 있다. 제3 연결 단자들(630)은 솔더, 필라, 또는 범프를 포함할 수 있다. 제3 연결 단자들(630)이 제3 상부 반도체칩(530)의 칩 패드들(535) 및 상부 패드들(224)과 직접 접촉할 수 있다. 제3 연결 단자들(630)와 연결되는 상부 패드들(224)은 제1 연결 단자들(610)와 연결되는 상부 패드들(224)과 이격되며, 전기적으로 분리될 수 있다. 제3 상부 반도체칩(530)은 연결 기판(200) 및 재배선 기판(100)을 통해, 제1 상부 반도체칩(510A) 및 외부 단자들(170)과 전기적으로 연결될 수 있다. 제3 상부 반도체칩(530)은 재배선 기판(100)을 통해 제1 하부 반도체칩(310A) 또는 제3 하부 반도체칩(330)과 더 전기적으로 연결될 수 있다.
하부 반도체칩들(310A, 330)은 제1 하부 반도체칩(310A) 및 제3 하부 반도체칩(330)을 포함할 수 있다. 제1 하부 반도체칩(310A)은 도 2b 및 도 2c의 제1 하부 반도체칩들(310)의 예에서 설명한 바와 실질적으로 동일한 방법을 사용하여 실장될 수 있다.
제3 하부 반도체칩(330)은 연결 기판(200)의 홀(290) 내에 제공될 수 있다. 제3 하부 반도체칩(330)은 제1 하부 반도체칩(310A)과 옆으로 이격될 수 있다. 제3 하부 반도체칩(330)의 실장은 도 2b 및 도 2c의 제2 하부 반도체칩(320)의 실장에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제3 하부 반도체칩(330)의 칩 패드들(335)이 임시 기판(900)을 향하도록, 제3 하부 반도체칩(330)이 임시 기판(900) 상에 제공될 수 있다. 이후, 임시 기판(900)이 제거되어, 제3 하부 반도체칩(330)의 하면이 노출될 수 있다. 노출된 제3 하부 반도체칩(330)의 하면 상에 재배선 기판(100)이 형성될 수 있다. 다만, 제3 하부 반도체칩(330)의 기능 및 역할은 도 2b 및 도 2c의 제2 하부 반도체칩(320)의 기능 및 역할과 다를 수 있다.
제1 하부 반도체칩(310A) 및 제3 하부 반도체칩(330)은 상부 반도체칩들(510A, 530)과 별도의 기능을 하는 회로들을 포함하도록 구성될 수 있다. 예를 들어, 제1 하부 반도체칩(310A) 및 제3 하부 반도체칩(330)은 도 6c의 제2 패키지(1002)의 소자들일 수 있다. 예를 들어, 제1 하부 반도체칩(310)은 도 6c의 제2 패키지(1002)의 제2 컨트롤러(1A)로 기능하고, 로직칩을 포함할 수 있다. 제3 하부 반도체칩(330)은 도 6c의 제2 패키지(1002)의 제2 메모리 소자(3A)로 기능하고, NAND와 같은 비휘발성 메모리칩들을 포함할 수 있다.
제2 패키지(1002)가 데이터 베이스 저장 패키지로 기능하므로, 빠른 동작 속도를 요구할 수 있다. 실시예들에 따르면, 제1 하부 반도체칩(310A)은 재배선 기판(100)을 통해 제3 하부 반도체칩들(330)과 접속할 수 있다. 이에 따라, 제1 하부 반도체칩(310A) 및 제3 하부 반도체칩(330) 사이의 전기적 연결 통로의 길이가 감소할 수 있다. 즉, 도 6e의 제2 컨트롤러(1A) 및 제2 메모리 소자(3A) 사이의 전기적 연결 통로의 길이가 감소할 수 있다. 이에 따라, 제2 패키지(1002)의 동작 속도가 향상될 수 있다.
제2 패키지(1002)가 데이터 베이스 저장 패키지를 포함하므로, 제2 메모리 소자(3A)의 밴드 폭(band width)의 클 수 있다. 메모리 소자의 밴드 폭이 클수록, 해당 반도체칩의 입출력 단자수가 많을 수 있다. 제2 메모리 소자(3A)의 입출력 단자 수는 제1 메모리 소자(3')의 입출력 단자 수보다 많을 수 있다. 상기 입출력 단자는 칩 패드에 해당할 수 있다. 각 제3 하부 반도체칩(330)의 칩 패드들(335)의 개수는 각 제1 상부 반도체칩(510A)의 칩 패드들(515)의 개수보다 많을 수 있다.
제2 패키지(1002)는 재배선 패턴들(131, 132) 각각은 좁은 피치로 형성될 수 있다. 제3 하부 반도체칩(330)의 칩 패드들(335)이 개수가 많더라도, 재배선 기판(100)의 과도한 두께 증가 없이, 제3 하부 반도체칩(330)이 제1 하부 반도체칩(310A)과 양호하게 전기적으로 연결될 수 있다.
도 6f는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6d 및 도 6f를 참조하면, 반도체 패키지(PKG5')는 재배선 기판(100), 하부 반도체칩들(310A, 330), 연결 기판(200), 하부 몰딩막(410), 상부 반도체칩들(510A, 530), 연결 단자들(610, 630), 및 상부 몰딩막(420)을 포함할 수 있다. 하부 반도체칩들(310A, 330) 및 상부 반도체칩들(510A, 530)은 도 6d 및 도 6f의 설명들과 실질적으로 동일할 수 있다. 예를 들어, 제3 하부 반도체칩(330)은 도 6c의 제2 패키지(1002)의 제2 메모리 소자(3A)로 기능할 수 있다. 다만, 제3 하부 반도체칩(330)은 복수의 제3 하부 반도체칩들(330)을 포함할 수 있다.
제3 하부 반도체칩들(330)은 적층되어, 칩 스택을 형성할 수 있다. 최하부 제3 하부 반도체칩(330)의 칩 패드들(335)는 제1 재배선 패턴(131)과 직접 접속할 수 있다. 제3 하부 반도체칩들(330)은 관통 비아들(370)을 가질 수 있다. 관통 비아들(570)은 해당되는 하부 반도체칩들(330) 내부의 집적 회로들 및 칩 패드들(335)과 전기적으로 연결될 수 있다. 다만, 최상부 제3 하부 반도체칩(330)은 관통 비아를 가지지 않을 수 있다. 도전 단자들(375)이 제3 하부 반도체칩들(330) 사이에 개재되어, 제3 하부 반도체칩들(330)과 전기적으로 연결될 수 있다. 도전 단자들(375)은 솔더볼들, 범프들, 및 필라들을 포함할 수 있다.
도 6g는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6g를 참조하면, 반도체 패키지(PKG6)는 재배선 기판(100), 하부 반도체칩들(310, 320), 연결 기판(200), 하부 및 상부 몰딩막들(410, 420), 상부 반도체칩들(510), 제1 연결 단자들(610), 및 상부 재배선층(700)을 포함할 수 있다.
상부 재배선층(700)은 하부 몰딩막(410)의 상면 상에 제공될 수 있다. 상부 재배선층(700)은 제1 및 제2 상부 절연층들(710, 712), 및 제1 및 제2 상부 재배선 패턴들(731, 732을 포함할 수 있다.
도 2e에서 설명한 오프닝(409)의 형성 후, 도전부들(705)이 오프닝들(409) 내에 형성될 수 있다. 제1 상부 절연층(711)은 하부 몰딩막(410)의 상면 상에 형성될 수 있다. 이후, 제1 상부 재배선 패턴들(731), 제2 상부 절연층(712), 제2 상부 재배선 패턴들(732), 및 상부 도전 패드들(735)이 제1 상부 절연층(711) 상에 차례로 형성될 수 있다. 제1 및 제2 상부 절연층들(711, 712)의 형성은 제1 내지 제3 절연층들(111, 112, 113)의 형성 예에서 설명한 바와 실질적으로 동일하거나 유사한 방법에 의해 진행될 수 있다. 예를 들어, 상부 절연층들(711, 712) 각각은 감광성 절연 폴리머의 코팅 공정 및 패터닝 공정에 의해 형성될 수 있고, 상기 패터닝 공정은 노광 및 현상 공정을 포함할 수 있다.
제1 상부 재배선 패턴들(731)은 제1 상부 절연층(711)의 상면 상에 형성될 수 있다. 제1 상부 재배선 패턴들(731)은 제1 상부 절연층(711) 내로 연장되어, 도전부들(705)과 접속할 수 있다. 제2 상부 재배선 패턴들(723)은 제2 상부 절연층(712) 내에 제공될 수 있다. 도시된 바와 달리, 제2 상부 재배선 패턴들(723)은 제2 상부 절연층(712)의 상면 상으로 더 연장될 수 있다. 상부 도전 패드들(735)는 제2 상부 절연층(712)의 상면 상에 제공되어, 제2 상부 재배선 패턴들(732)과 접속할 수 있다. 제1 및 제2 상부 재배선 패턴들(731, 732)의 형성은 제1 및 제2 재배선 패턴들(131, 132) 의 형성 예에서 설명한 바와 유사한 방법에 의해 진행될 수 있다.
상부 도전 패드들(735)의 개수는 상부 패드들(224)의 개수와 다를 수 있다. 상부 도전 패드들(735)의 배치는 상부 패드들(224)의 배치와 다를 수 있다. 예를 들어, 상부 도전 패드들(735) 중 어느 하나는 그와 전기적으로 연결되는 상부 패드(224)와 제3 방향(D3)로 정렬되지 않을 수 있다. 제1 연결 단자들(610) 및 도전 연결부(670)는 상부 도전 패드들(735) 중 대응되는 것들과 각각 접속할 수 있다. 실시예들에 따르면, 상부 재배선층(700)이 제공되어, 제1 연결 단자들(610) 및 도전 연결부(670)의 배치 자유도가 향상될 수 있다. 따라서, 수동 소자(600) 및 제1 상부 반도체칩들(510)의 배치 자유도가 향상될 수 있다. 상부 절연층들(710, 712) 및 재배선 패턴들(731, 732)의 개수는 다양하게 변형될 수 있다.
도 6h는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6h를 참조하면, 반도체 패키지(PKG7)는 재배선 기판(100), 제1 및 제2 하부 반도체칩들(310, 320), 연결 기판(200), 하부 몰딩막(410), 제1 상부 반도체칩들(510), 제1 연결 단자들(610), 및 상부 몰딩막(420)을 포함할 수 있다.
하부 몰딩막(410)은 제1 하부 몰딩막(410A) 및 제2 하부 몰딩막(411)을 포함할 수 있다. 제1 하부 몰딩막(410A)은 앞서 도 2a 내지 도 4e의 하부 몰딩막(410)과 실질적으로 동일할 수 있다.
제2 하부 몰딩막(411)은 제1 하부 몰딩막(410A) 상에 형성되며, 제1 하부 몰딩막(410A)과 직접 물리적으로 접촉할 수 있다. 제2 하부 몰딩막(411)은 솔더 레지스트 물질을 포함할 수 있다. 오프닝들(409)은 제1 하부 몰딩막(410A) 및 제2 하부 몰딩막(411)을 관통할 수 있다. 오프닝들(409)의 형성은 도 2e 및 도 5a에서 설명한 바와 같은 드릴링 공정 또는 도 2e, 도 5b, 및 도 5c에서 설명한 포토리쏘그래피 공정에 의해 형성될 수 있다.
상부 몰딩막(420)은 제2 하부 몰딩막(411)과 물리적으로 접촉할 수 있다. 이에 따라, 제1 하부 몰딩막(410A)과 제2 하부 몰딩막(411) 사이 및 제2 하부 몰딩막(411)과 상부 몰딩막(420) 사이에 갭이 제공되지 않을 수 있다. 도 6h를 제외한 도면들에서, 간소화를 위해 제2 하부 몰딩막(411)은 도시하지 않았으나, 본 발명이 이에 제한되는 것은 아니다.
도 6i는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6i를 참조하면, 반도체 패키지(PKG8)는 재배선 기판(100), 하부 반도체칩들(310, 320), 연결 기판(200), 하부 몰딩막(410), 제1 상부 반도체칩들(510), 제1 연결 단자들(610), 상부 몰딩막(420), 및 차폐층(800)을 포함할 수 있다. 재배선 패턴들(131, 133) 중 일부, 예를 들어, 제1 재배선 패턴(131)이 재배선 기판(100)의 측면 상에 노출될 수 있다. 노출된 제1 재배선 패턴(131)은 외부 단자들(170)를 통해 접지 전압이 인가되도록 구성될 수 있다.
차폐층(800)이 재배선 기판(100)의 측면, 연결 기판(200)의 외측면, 하부 몰딩막(410)의 외측면 및 상부 몰딩막(420)의 외측면 및 상면을 덮을 수 있다. 차폐층(800)은 금속과 같은 도전성 물질을 포함할 수 있다. 차폐층(800)은 재배선 기판(100)의 측면 상에 노출된 제1 재배선 패턴(131)의 부분과 접촉할 수 있다. 이에 따라, 차폐층(800)이 접지될 수 있다. 차폐층(800)은 반도체 패키지(PKG8)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 전자기 간섭이란 전기적 요소로부터 방사 또는 전도되는 전자기파가 다른 전기적 요소의 수신/송신 기능에 장애를 유발시키는 것을 의미한다. 실시예들에 따르면, 반도체 패키지(PKG8)는 차폐층(800)을 포함하여, 하부 반도체칩들(310, 320) 및 제1 상부 반도체칩들(510)의 동작들이 다른 전자 소자의 동작을 방해하거나 다른 전자 소자에 의해 방해받지 않을 수 있다.
차폐층(800)은 제1 연결 단자들(610) 또는 도전 연결부(670)와 전기적으로 절연될 것이 요구될 수 있다. 상부 몰딩막(420)이 하부 몰딩막(410)과 이격된 경우, 제1 연결 단자들(610) 또는 도전 연결부(670)가 외부에 노출될 수 있다. 이 경우, 차폐층(800)의 제조 공정이 복잡해질 수 있다. 실시예들에 따르면, 상부 몰딩막(420)은 하부 몰딩막(410)의 상면과 직접 물리적으로 접촉하고, 상부 몰딩막(420)의 외측면이 하부 몰딩막(410)의 외측면 및 연결 기판(200)의 측면과 정렬될 수 있다. 제1 연결 단자들(610) 및 도전 연결부(670)가 상부 몰딩막(420) 및 하부 몰딩막(410)에 의해 외부로 노출되지 않을 수 있다. 이에 따라, 차폐층(800)의 제조 공정이 간소화될 수 있다. 예를 들어, 상부 몰딩막(420) 상의 차폐층(800)은 연결 기판(200)의 측면 상의 차폐층(800)과 단일 공정에 의해 형성되며, 서로 경계면 없이 연결될 수 있다.
도시된 바와 달리, 제2 재배선 패턴(132)이 재배선 기판(100)의 측면 상에 노출될 수 있다. 이 경우, 차폐층(800)은 상기 제2 재배선 패턴(132)과 접속하여, 접지 전압을 인가받을 수 있다.
실시예들에 따르면, 도 6a의 반도체 패키지(PKG2), 도 6b의 반도체 패키지(PKG3), 도 6c의 반도체 패키지(PKG4), 도 6d 및 6e의 반도체 패키지(PKG5), 도 6f의 반도체 패키지(PKG5'), 도 6g의 반도체 패키지(PKG6), 도 6h의 반도체 패키지(PKG7), 및 후술할 도 7d의 반도체 패키지(PKG9)는 도 6i에서 설명한 차폐층(800)을 더 포함할 수 있다.
도 7a 내지 7d는 실시예들에 따른 패널 패키지의 제조 방법을 설명하기 위한 도면들로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다.
도 1a 및 도 7a를 참조하면, 임시 기판(900) 상에 제1 절연층(111)이 코팅 공정에 의해 형성될 수 있다. 제1 절연층(111)이 노광 및 현상 공정에 의해 패터닝되어, 제1 비아홀들(119)이 제1 절연층(111) 내에 형성될 수 있다. 제1 절연층(111)의 코팅 공정 및 패터닝은 도 3a의 예들에서 설명한 바와 동일한 방법에 의해 형성될 수 있다. 다만, 제1 비아홀들(119)은 임시 기판(900)을 노출시킬 수 있다.
도 1a 및 도 7b를 참조하면, 제1 재배선 패턴(131), 제2 절연층(112), 제2 재배선 패턴(132), 제3 절연층(113), 및 도전 패드(135)가 제1 절연층(111) 상에 차례로 형성되어, 재배선 기판(100)을 제조할 수 있다. 제1 재배선 패턴(131), 제2 절연층(112), 제2 재배선 패턴(132), 제3 절연층(113), 및 도전 패드(135)의 형성은 도 3b 및 도 3c의 설명과 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제1 재배선 패턴(131)은 제1 절연층(111) 상에 배치되며, 제1 비아홀들(119) 내에 제공될 수 있다.
도 1a 및 도 7c를 참조하면, 제1 및 제2 하부 반도체칩들(310, 320)이 재배선 기판(100), 예를 들어, 예를 들어, 제3 절연층(113) 상에 제공될 수 있다. 제1 하부 반도체칩들(310)의 칩 패드들(315)이 제3 절연층(113)을 향하도록, 제1 하부 반도체칩들(310)이 재배선 기판(100) 상에 배치될 수 있다. 제1 연결부들(371)이 재배선 기판(100) 및 제1 하부 반도체칩(310) 사이에 형성되어, 제1 하부 반도체칩들(310)의 칩 패드들(315) 및 도전 패드들(135)과 접속할 수 있다. 제1 하부 반도체칩들(310)은 제1 연결부들(371)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다.
제2 하부 반도체칩들(320)의 칩 패드들(325)이 제3 절연층(113)을 향하도록, 제2 하부 반도체칩들(320)이 재배선 기판(100) 상에 배치될 수 있다. 제2 연결부들(372)이 재배선 기판(100) 및 제2 하부 반도체칩(320) 사이에 형성되어, 제2 하부 반도체칩들(320)의 칩 패드들(325) 및 도전 패드들(135)과 접속할 수 있다. 제2 하부 반도체칩들(320)은 제2 연결부들(372)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다.
연결 기판(200)이 재배선 기판(100), 예를 들어, 제3 절연층(113) 상에 제공될 수 있다. 각 홀(190) 내에 제1 및 제2 하부 반도체칩들(310, 320)이 배치될 수 있다. 제3 연결부들(270)이 재배선 기판(100) 및 연결 기판(200) 사이에 형성되어, 하부 패드들(221) 및 대응되는 도전 패드들(135)과 각각 전기적으로 연결될 수 있다. 연결 기판(200)은 제3 연결부들(270)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다.
하부 몰딩막(410)이 재배선 기판(100) 상에 형성되어, 제1 및 제2 하부 반도체칩들(310, 320) 및 연결 기판(200)의 상면을 덮을 수 있다. 하부 몰딩막(410)은 제1 하부 반도체칩(310)과 재배선 기판(100) 사이의 갭, 제2 하부 반도체칩(320)과 재배선 기판(100) 사이의 갭, 및 제1 및 제2 하부 반도체칩들(310, 320) 사이의 갭으로 더 연장되어, 제1 및 제2 연결부들(371, 372)을 밀봉할 수 있다. 도시된 바와 달리, 언더필막들이 재배선 기판(100)과 제1 및 제2 하부 반도체칩들(310, 320) 사이에 각각 더 형성될 수 있다.
하부 몰딩막(410)이 패터닝되어, 오프닝들(409)이 하부 몰딩막(410) 내에 형성될 수 있다. 오프닝들(409)의 형성은 도 5a의 방법 또는 도 5b 및 도 5c의 방법과 같이 진행될 수 있다. 이후, 임시 기판(900)이 제거되어, 재배선 기판(100)의 하면, 예를 들어, 제1 절연층(111) 및 제1 재배선 패턴(131)의 일부가 노출될 수 있다. 지금까지 설명한 예에 의해 패널 패키지(P1)가 제조될 수 있다.
이후, 도 2e 및 2f에서 설명한 바와 같이, 제1 쏘잉 라인들(SL1)을 따라 재배선 기판(100), 연결 기판(200), 및 하부 몰딩막(410)이 쏘잉되어, 스트립 패키지들(P2)이 서로 분리될 수 있다.
도 4a 내지 도 4e, 및 도 7d를 참조하면, 제1 상부 반도체칩들(510)이 하부 몰딩막(410)의 상면 상에 제공될 수 있다. 제1 연결 단자들(610)이 형성되어, 제1 상부 반도체칩들(510)의 칩 패드들(515) 및 상부 패드들(224)과 각각 직접 접촉할 수 있다. 상부 몰딩막(420)이 하부 몰딩막(410)의 상면 상에 형성되어, 제1 상부 반도체칩들(510) 및 제1 연결 단자들(610)을 밀봉할 수 있다. 외부 단자들(170)이 노출된 제1 재배선 패턴(131)의 하면들 상에 각각 형성될 수 있다. 외부 단자들(170) 및 제1 재배선 패턴(131)들 사이에 금속 패드들이 더 개재될 수 있다.
제1 상부 반도체칩들(510)의 형성, 제1 연결 단자들(610)의 형성, 상부 몰딩막(420)의 형성, 및 외부 단자들(170)의 형성은 도 4a 내지 도 4c에서 설명한 같이 스트립 레벨에서 수행될 수 있다. 이후, 도 4d 및 도 4e에서 설명한 바와 같이 같이 재배선 기판(100), 연결 기판(200), 하부 몰딩막(410), 및 상부 몰딩막(420)이 제2 쏘잉 라인들(SL2)을 따라 쏘잉될 수 있다. 이에 따라, 도 7d의 반도체 패키지(PKG9)가 제조될 수 있다. 반도체 패키지(PKG9)는 칩-라스트 공정에 의해 형성될 수 있다.
도 6a의 반도체 패키지(PKG2), 도 6b의 반도체 패키지(PKG3), 도 6c의 반도체 패키지(PKG4), 도 6d 및 6e의 반도체 패키지(PKG5), 도 6f의 반도체 패키지(PKG5'), 도 6g의 반도체 패키지(PKG6), 도 6h의 반도체 패키지(PKG7), 및 도 6i의 반도체 패키지(PKG8)는 도 7a 내지 도 7d의 예들에서 설명한 방법에 의해 형성될 수 있다. 이 경우, 연결 기판(200)과 재배선 기판(100) 사이에 제3 연결부들(270)이 형성될 수 있다. 제1 하부 반도체칩(310)과 재배선 기판(100) 사이에 제1 연결부들(371)이 형성될 수 있다. 제2 하부 반도체칩(320)과 재배선 기판(100) 사이 또는 제3 하부 반도체칩(330)과 재배선 기판(100) 사이에 제2 연결부들(372)이 형성될 수 있다.
이상의 발명의 상세한 설명은 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 재배선 기판 상에 배치된 하부 반도체칩들 및 연결 기판을 포함하는 패널 패키지를 준비하는 것; 및
    상기 패널 패키지를 쏘잉하여, 서로 분리된 스트립 패키지들을 형성하는 것, 상기 스트립 패키지들 각각은 쏘잉된 상기 재배선 기판, 상기 하부 반도체칩들 중 적어도 2개 이상, 및 쏘잉된 상기 연결 기판을 포함하고,
    상기 스트립 패키지들 중 어느 하나 상에 복수의 상부 반도체칩들을 제공하여, 상기 쏘잉된 연결 기판과 전기적으로 연결시키는 것을 포함하는 반도체 패키지 제조 방법.
  2. 제 1항에 있어서,
    상기 쏘잉된 연결 기판과 전기적으로 연결시키는 것은:
    상기 상부 반도체칩들의 칩 패드들 및 상기 연결 기판의 상부 패드들과 직접 접속하는 제1 연결 단자들을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  3. 제 1항에 있어서,
    상기 패널 패키지를 준비하는 것은:
    임시 기판 상에 홀들을 갖는 상기 연결 기판을 제공하는 것;
    상기 임시 기판 상에 상기 하부 반도체칩들을 제공하는 것, 상기 하부 반도체칩들은 상기 연결 기판의 상기 홀들 내에 배치되고;
    상기 임시 기판 상에 하부 몰딩막을 형성하여, 상기 하부 반도체칩들 및 연결 기판을 덮는 것; 및
    상기 임시 기판을 제거하여, 상기 하부 반도체칩들의 하면들 및 상기 연결 기판의 하면을 노출시키는 것을 포함하는 반도체 패키지 제조 방법.
  4. 제 3항에 있어서,
    상기 패널 패키지를 준비하는 것은:
    상기 노출된 하부 반도체칩들의 상기 하면들 및 상기 연결 기판의 상기 하면 상에 상기 재배선 기판을 형성하는 것을 더 포함하는 반도체 패키지 제조 방법.
  5. 제 3항에 있어서
    상기 어느 하나의 스트립 패키지 상에 상기 상부 반도체칩들을 덮는 상부 몰딩막을 형성하는 것을 더 포함하되,
    상기 상부 몰딩막은 상기 하부 몰딩막과 직접 접촉하는 반도체 패키지 제조 방법.
  6. 제 5항에 있어서,
    상기 상부 몰딩막을 형성한 후, 상기 어느 하나의 스트립 패키지 및 상기 상부 몰딩막을 쏘잉하여, 분리된 패키지들을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  7. 제 1항에 있어서,
    상기 연결 기판은
    베이스층들;
    상기 베이스층들 사이에 제공된 배선 패턴;
    상기 베이스층들을 관통하며, 상기 배선 패턴과 접속하는 비아들;
    상기 연결 기판의 하면 상에 노출되고, 상기 비아들 중 적어도 하나와 접속하는 하부 패드; 및
    상기 연결 기판의 상면 상에 노출되고, 상기 비아들 중 다른 하나와 접속하는 상부 패드를 포함하는 반도체 패키지 제조 방법.
  8. 제 7항에 있어서,
    상기 상부 패드는 상기 하부 패드와 수직적으로 정렬되지 않는 반도체 패키지 제조 방법.
  9. 제 1항에 있어서,
    상기 패널 패키지를 준비하는 것은:
    상기 재배선 기판 및 상기 하부 반도체칩들 사이에 제1 연결 단자들을 형성하는 것; 및
    상기 재배선 기판 및 상기 연결 기판 사이에 제2 연결 단자들을 형성하는 것을 포함하되,
    상기 제1 연결 단자들은 솔더볼들, 범프들, 또는 필라들을 포함하고,
    상기 제2 연결 단자들은 솔더볼들, 범프들, 또는 필라들을 포함하는 반도체 패키지 제조 방법.
  10. 스트립 패키지를 준비하는 것, 스트립 패키지는 재배선 기판, 상기 재배선 기판 상의 연결 기판, 상기 재배선 기판 상에 실장된 하부 반도체칩들, 및 상기 하부 반도체칩들을 덮는 하부 몰딩막을 포함하고,
    상기 스트립 패키지 상에 복수의 상부 반도체칩들을 배치하는 것, 상기 상부 반도체칩들 중 적어도 2개는 서로 옆으로 이격되고; 및
    상기 상부 반도체칩들 및 상기 연결 기판들과 직접 연결되는 연결 단자들을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  11. 제 10항에 있어서,
    상기 연결 기판은 상기 연결 단자들과 직접 접속하는 상부 패드들을 포함하고,
    상기 스트립 패키지를 준비하는 것은 상기 하부 몰딩막 내에 상기 상부 패드들을 노출시키는 오프닝들을 형성하는 것을 더 포함하는 반도체 패키지 제조 방법.
  12. 제 11항에 있어서,
    상기 오프닝들을 형성하는 것은 레이저 드릴링 공정에 의해 수행되고,
    상기 오프닝들의 너비들은 상기 상부 패드들의 너비들과 같거나 더 작은 반도체 패키지 제조 방법.
  13. 제 11항에 있어서,
    상기 오프닝들을 형성하는 것은 상기 하부 몰딩막 상에 포토리쏘그래피 공정을 수행하는 것을 포함하는 반도체 패키지 제조 방법.
  14. 제 11항에 있어서,
    상기 오프닝들 중 어느 하나는 상기 상부 패드들 중 2개 이상을 노출시키는 반도체 패키지 제조 방법.
  15. 제 11항에 있어서,
    상기 스트립 패키지 상에 상기 하부 몰딩막의 상면과 직접 물리적으로 접촉하는 상부 몰딩막을 형성하는 것을 더 포함하는 반도체 패키지 제조 방법.
  16. 제 10항에 있어서,
    상기 스트립 패키지를 쏘잉하여, 패키지들을 분리시키는 것을 더 포함하되,
    상기 패키지들 각각은 상기 하부 반도체칩들 중 적어도 하나 및 상기 상부 반도체칩들 중 적어도 하나를 포함하는 반도체 패키지 제조 방법.
  17. 제 16항에 있어서,
    상기 패키지들 중 적어도 하나 상에 상기 하부 몰딩막을 덮는 차폐층을 형성하는 것을 더 포함하는 반도체 패키지 제조 방법.
  18. 예비 패키지를 형성하는 것;
    상기 예비 패키지 상에 복수의 상부 반도체칩들을 실장하는 것, 상기 상부 반도체칩들 중 적어도 2개는 서로 옆으로 이격 배치되고; 및
    상기 예비 패키지 상에 쏘잉 공정을 수행하여, 패키지들을 서로 분리시키는 것을 포함하되,
    상기 예비 패키지를 형성하는 것은:
    임시 기판 상에 연결 기판을 제공하는 것;
    상기 임시 기판 상에 하부 반도체칩들을 제공하는 것;
    상기 연결 기판을 제거하여, 상기 하부 반도체칩들의 하면들 및 상기 연결 기판의 하면을 노출시키는 것; 및
    상기 노출된 상기 하부 반도체칩들의 상기 하면들 및 상기 연결 기판의 상기 하면 상에 재배선 기판을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  19. 제 18항에 있어서,
    상기 쏘잉 공정은 제2 쏘잉 공정을 포함하고,
    상기 예비 패키지를 형성하는 것은 상기 재배선 기판 및 상기 연결 기판 상에 제1 쏘잉 공정을 수행하는 것을 더 포함하는 반도체 패키지 제조 방법.
  20. 제 19항에 있어서,
    상기 제2 쏘잉 공정은 상기 제1 쏘잉 공정 후 진행되는 반도체 패키지 제조 방법.
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