CN111341757A - 制造半导体封装的方法和半导体封装 - Google Patents

制造半导体封装的方法和半导体封装 Download PDF

Info

Publication number
CN111341757A
CN111341757A CN201911233644.4A CN201911233644A CN111341757A CN 111341757 A CN111341757 A CN 111341757A CN 201911233644 A CN201911233644 A CN 201911233644A CN 111341757 A CN111341757 A CN 111341757A
Authority
CN
China
Prior art keywords
substrate
semiconductor chips
package
connection
redistribution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911233644.4A
Other languages
English (en)
Inventor
李太宁
郭栋沃
金辅成
宋生燮
吴晙荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111341757A publication Critical patent/CN111341757A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24101—Connecting bonding areas at the same height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48148—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the wire connector connecting to a bonding area disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

本公开提供了制造半导体封装的方法和半导体封装。一种制造半导体封装的方法包括：制备面板封装，该面板封装包括再分布基板、连接基板和多个下半导体芯片；切割面板封装以形成彼此分离的多个条带封装，每个条带封装包括被切割的再分布基板、所述多个下半导体芯片中的至少两个、以及被切割的连接基板；以及在所述多个条带封装中的一个上提供多个上半导体芯片以将所述多个上半导体芯片电连接到被切割的连接基板。

Description

制造半导体封装的方法和半导体封装
技术领域
本发明构思涉及一种半导体封装，更具体地，涉及制造包括再分布基板的半导体封装的方法。
背景技术
已经开发和提供了半导体封装以实现在电子产品中使用的集成电路芯片。半导体封装典型地配置为使得半导体芯片安装在印刷电路板上，并且接合引线或凸块用于将半导体芯片电连接到印刷电路板。由于存在对更小和更紧凑的电子产品的需求，所以需要减小半导体封装的尺寸。
发明内容
本发明构思的实施方式提供一种尺寸紧凑的半导体封装以及制造该半导体封装的方法。
本发明构思的实施方式提供一种制造半导体封装的方法，该方法包括：制备面板封装，该面板封装包括再分布基板、在再分布基板上的连接基板以及在再分布基板上的多个下半导体芯片；切割面板封装以形成彼此分离的多个条带封装(strip package)，每个条带封装包括再分布基板的被切割部分、所述多个下半导体芯片中的至少两个以及连接基板的被切割部分；以及在所述多个条带封装中的一个条带封装上提供多个上半导体芯片并将所述多个上半导体芯片电连接到所述多个条带封装中的所述一个条带封装的连接基板的被切割部分。
本发明构思的实施方式还提供一种制造半导体封装的方法，该方法包括：制备条带封装，该条带封装包括再分布基板、在再分布基板上的连接基板、安装在再分布基板上的多个下半导体芯片、以及覆盖所述多个下半导体芯片的下模制层；将多个上半导体芯片置于条带封装上，所述多个上半导体芯片中的至少两个彼此横向地间隔开；以及形成直接连接到所述多个上半导体芯片和连接基板的多个连接端子。
本发明构思的实施方式还提供一种制造半导体封装的方法，该方法包括：形成初始封装；在初始封装上安装多个上半导体芯片，所述多个上半导体芯片中的至少两个彼此横向地间隔开；以及对初始封装执行切割工艺以提供彼此分离的多个封装。形成初始封装包括：在临时基板上提供连接基板；在临时基板上提供多个下半导体芯片；去除临时基板以暴露所述多个下半导体芯片的底表面和连接基板的底表面；以及在所述多个下半导体芯片的通过去除临时基板而暴露的底表面和连接基板的通过去除临时基板而暴露的底表面上形成再分布基板。
本发明构思的实施方式还提供一种半导体封装，该半导体封装包括：再分布基板；连接基板，在再分布基板上，具有至少一个下半导体芯片；下模制层，覆盖连接基板、以及所述至少一个下半导体芯片的顶表面和侧表面，该连接基板包括穿过其设置的至少一个导电结构，所述至少一个导电结构具有在连接基板的顶表面处并通过下模制层暴露的上焊盘；在下模制层上的多个上半导体芯片；多个第一连接端子，分别直接联接到所述多个上半导体芯片的芯片焊盘和所述至少一个导电结构的上焊盘；以及上模制层，覆盖所述多个上半导体芯片并直接接触下模制层。
附图说明
将参照附图详细描述本发明构思的实施方式。
图1示出简化框图，其示出根据本发明构思的实施方式的半导体封装。
图2A示出平面图，其示出根据本发明构思的实施方式的包括多个条带封装的面板封装。
图2B示出沿着图2A的线I-II截取的剖视图，其示出根据本发明构思的实施方式的制造面板封装的方法。
图2C示出放大图，其示出图2B的部分A。
图2D和图2E示出沿着图2A的线I-II截取的另外的剖视图，其示出根据本发明构思的实施方式的制造面板封装的方法。
图2F示出平面图，其示出根据本发明构思的实施方式的面板封装的被分离的条带封装。
图2G示出沿着图2F的线I'-II'截取的剖视图。
图3A、图3B和图3C示出剖视图，其示出根据本发明构思的实施方式的制造再分布基板的方法。
图4A示出平面图，其示出根据本发明构思的实施方式的条带封装。
图4B和图4C示出沿着图4A的线IV-V截取的剖视图，其示出根据本发明构思的实施方式的制造半导体封装的方法。
图4D示出平面图，其示出根据本发明构思的实施方式的被分离的半导体封装。
图4E示出沿着图4D的线IV'-V'截取的剖视图。
图5A、图5B和图5C示出平面图，其示出根据本发明构思的实施方式的开口。
图5D示出剖视图，其示出根据本发明构思的实施方式的制造第一连接端子的方法。
图6A、图6B和图6C示出剖视图，其示出根据本发明构思的实施方式的半导体封装。
图6D示出简化框图，其示出根据本发明构思的实施方式的半导体封装。
图6E、图6F、图6G、图6H和图6I示出剖视图，其示出根据本发明构思的实施方式的半导体封装。
图7A、图7B、图7C和图7D示出剖视图，其示出根据本发明构思的一些示范性实施方式的制造半导体封装的方法。
具体实施方式
在下文，将描述根据本发明构思的实施方式的半导体封装和制造方法。在整个描述中，相同的附图标记可以表示相同的组件。
如在本发明构思的领域中是常规的，实施方式可以按照执行所描述的功能或多个功能的块来描述和示出。这些块(其在这里可以被称为单元或模块等)通过模拟和/或数字电路诸如逻辑门、集成电路、微处理器、微控制器、存储电路、无源电子部件、有源电子部件、光学部件、硬连线电路等而被物理地实现，并可以可选地通过固件和/或软件驱动。电路可以例如在一个或更多个半导体芯片中实现，或在基板支撑物诸如印刷电路板等上实现。构成块的电路可以通过专用硬件实现，或通过处理器(例如一个或更多个编程的微处理器和相关联的电路)实现，或通过用于执行所述块的一些功能的专用硬件和用于执行所述块的其它功能的处理器的组合实现。实施方式的每个块可以被物理地分成两个或更多个相互作用且分离的块，而没有脱离本发明构思的范围。同样地，实施方式的块可以物理地结合成更复杂的块，而没有脱离本发明构思的范围。
图1示出简化框图，其示出根据本发明构思的实施方式的半导体封装。
参照图1，半导体封装可以是固态驱动封装1000。固态驱动封装1000可以响应来自主机2000的读/写请求而存储或读取数据。主机2000可以是外部电子装置。所示出的固态驱动封装1000包括控制器1、输入/输出(I/O)接口2、存储器件(存储器)3和缓冲存储器件(缓冲器)4。在一些实施方式中，固态驱动封装1000可以包括另外的部件。
控制器1可以是固态驱动(SSD)控制器。控制器1可以通过输入/输出接口2而与主机2000通信信号。控制器1和主机2000之间的信号可以包括命令、地址、数据等。响应来自主机2000的命令，控制器1可以在存储器件3中写入数据或者从存储器件3读取数据，存储器件3将在下文描述。
输入/输出接口2可以提供主机2000和固态驱动封装1000之间的物理连接。例如，与主机2000的总线格式可兼容的，输入/输出接口2可以根据各种不同的通信协议中的任何通信协议来配置，诸如例如USB(通用串行总线)、PCI(外围部件互连)Express、SATA(串行AT附件)、PATA(并行AT附件)等。
存储器件3可以是非易失性存储器件。如所示的，可以包括多个存储器件3。存储器件3可以是具有大容量和快速存储能力的NAND快闪存储器。在一些实施方式中，存储器件3可以例如是相变随机存取存储器(PRAM)、磁性随机存取存储器(MRAM)、电阻随机存取存储器(ReRAM)、铁磁性随机存取存储器(FRAM)、NOR快闪存储器等。
缓冲存储器件4可以临时地存储在控制器1和存储器件3之间通信的数据以及在控制器1和主机2000之间通信的数据。此外，缓冲存储器件4还可以用来驱动用于存储器件3的有效管理的软件。缓冲存储器件4可以由随机存取存储器诸如DRAM或SRAM组成。在一些实施方式中，缓冲存储器件4可以是非易失性存储器，诸如例如快闪存储器、PRAM、MRAM、ReRAM、FRAM等。
图2A示出平面图，其示出根据本发明构思的实施方式的包括多个条带封装的面板封装。图2B、图2D和图2E示出沿着图2A的线I-II截取的剖视图，其示出根据本发明构思的实施方式的制造面板封装的方法。图2C示出放大图，其示出图2B的部分A的放大图。图2F示出平面图，其示出根据本发明构思的实施方式的面板封装的被分离的条带封装。图2G示出沿着图2F的线I'-II'截取的剖视图。
参照图2A、图2B和图2C，提供临时基板900，在其上设置有连接基板200以及下半导体芯片(310和320)。连接基板200可以是面板级别的基板。例如，印刷电路板(PCB)可以用作连接基板200。连接基板200具有穿透其的孔290。例如，孔290可以穿透连接基板200的顶表面和底表面200b。
连接基板200包括多个基底层210和多个导电结构220。所述多个基底层210可以彼此堆叠。基底层210可以包括电介质材料。导电结构220可以提供在基底层210中。如图2C所示，每个导电结构220可以包括下焊盘221、连接线图案222、多个通路223和上焊盘224。在一些实施方式中，多个下焊盘221可以在连接基板200的底表面200b处暴露。连接基板200的底表面200b可以对应于所述多个基底层210中的最下面一个的底表面。所述多个通路223可以穿透所述多个基底层210中的至少一个。连接线图案222插设在所述多个基底层210中的相邻的基底层之间并且联接到通路223。上焊盘224可以在连接基板200的顶表面处暴露并且联接到所述多个通路223中的至少一个。连接基板200的顶表面可以对应于所述多个基底层210中的最上面一个的顶表面。上焊盘224可以通过连接线图案222和通路223电连接到下焊盘221。在此配置中，上焊盘224的布置和节距可以被自由地设计，而不限于下焊盘221的布置和/或节距。例如，上焊盘224可以在第三方向D3上(或沿着第三方向D3)不与下焊盘221对准。在本说明书中，第三方向D3可以被定义为指的是与连接基板200的底表面200b沿着其设置的平面垂直的方向，第一方向D1和第二方向D2可以被定义为指的是平行于连接基板200的底表面200b延伸的方向。如所示的第一方向D1与第二方向D2交叉。在本说明书中，短语“与……垂直地对准”可以表示“在第三方向D3上对准”。可以提供多个上焊盘224。下焊盘221的数量可以不同于电连接到下焊盘221的上焊盘224的数量。在本发明书中，短语“电连接到连接基板200”可以表示“电连接到导电结构220”。
下半导体芯片(310和320)提供在临时基板900上。下半导体芯片(310和320)可以包括第一下半导体芯片310和第二下半导体芯片320。第一下半导体芯片310提供在连接基板200的对应孔290中。每个第一下半导体芯片310可以与连接基板200的内侧壁间隔开。每个第一下半导体芯片310可以用作关于图1描述的控制器1。每个第一下半导体芯片310可以包括集成电路(未示出)和电连接到集成电路的芯片焊盘315。集成电路可以例如包括晶体管、逻辑电路、存储电路或其组合。芯片焊盘315可以在每个第一下半导体芯片310的底表面处暴露。芯片焊盘315可以包括金属，诸如例如铝。在本说明书中，短语“联接到半导体芯片”可以表示“通过半导体芯片的芯片焊盘联接到半导体芯片中的集成电路”。第一下半导体芯片310的芯片焊盘315面对临时基板900。
如所示的第二下半导体芯片320设置在孔290内并可以与第一下半导体芯片310横向地间隔开设置。每个第二下半导体芯片320可以包括集成电路(未示出)和电连接到集成电路的芯片焊盘325。集成电路可以包括晶体管并可以是存储电路。芯片焊盘325可以在第二下半导体芯片320的底表面处暴露。芯片焊盘325可以包括金属，诸如例如铝。第二下半导体芯片320可以是与第一下半导体芯片310不同类型的半导体芯片。例如，每个第二下半导体芯片320可以包括存储芯片，诸如易失性存储芯片，并可以用作关于图1描述的缓冲存储器件4。第二下半导体芯片320可以具有与第一下半导体芯片310不同的尺寸和形状。
第二下半导体芯片320可以与第一下半导体芯片310相同地提供。例如，第二下半导体芯片320可以提供在临时基板900上，并且第二下半导体芯片320的芯片焊盘325面对临时基板900。第一下半导体芯片310和第二下半导体芯片320可以在连接基板200被置于临时基板900上之前或之后提供。
下模制层410形成在临时基板900上，覆盖所述多个第一下半导体芯片310、所述多个第二下半导体芯片320和连接基板200。例如，下模制层410可以覆盖第一下半导体芯片310的顶表面和侧表面、第二下半导体芯片320的顶表面和侧表面、以及连接基板200的顶表面。在一些实施方式中，例如，与如图2B所示的不同，下模制层410可以形成为暴露第一下半导体芯片310的顶表面和第二下半导体芯片320的顶表面。在这种情况下，下模制层410可以填充连接基板200与第一下半导体芯片310之间的间隙、连接基板200与第二下半导体芯片320之间的间隙、以及彼此相邻的第一下半导体芯片310与第二下半导体芯片320之间的间隙。下模制层410可以包括例如电介质聚合物。下模制层410可以例如包括环氧树脂模制化合物(EMC)或可光成像的电介质(PID)聚合物。
尽管没有示出，但是载体粘合层可以进一步插设在临时基板900与第一下半导体芯片310之间、在临时基板900与第二下半导体芯片320之间、以及在临时基板900与连接基板200之间。临时基板900被去除以暴露第一下半导体芯片310的底表面和第二下半导体芯片320的底表面以及连接基板200的底表面200b。当去除临时基板900时，载体粘合层也可以被去除。
在去除临时基板900之后，参照图2A和图2D，在第一下半导体芯片310的被暴露的底表面和第二下半导体芯片320的被暴露的底表面上以及在连接基板200的被暴露的底表面200b上形成再分布基板100。再分布基板100的形成可以包括形成第一电介质层111、第二电介质层112和第三电介质层113、形成第一再分布图案131以及形成第二再分布图案132。在下文将进一步详细描述再分布基板100的形成。
图3A、图3B和图3C示出在图2D中绘出的部分B的放大图，其示出根据本发明构思的实施方式的制造再分布基板的方法。为了说明的简便，参照图3A至图3C，以下将描述包括单个第一下半导体芯片310和单个第二下半导体芯片320的示例，尽管再分布基板100可以以面板级别(即沿着整个面板)制造。在描述参照图3A至图3C的实施方式时还将参照图2A。
参照图2D和图3A，执行涂覆工艺和图案化工艺以形成第一电介质层111从而覆盖第一下半导体芯片310的被暴露的底表面、第二下半导体芯片320的被暴露的底表面以及连接基板200的被暴露的底表面200b。第一电介质层111可以物理地接触第一下半导体芯片310的底表面、第二下半导体芯片320的底表面以及连接基板200的底表面200b。第一电介质层111可以包括例如可光成像的电介质(PID)聚合物。可光成像的电介质聚合物可以包括例如光敏阻焊剂、光敏聚酰亚胺、聚苯并恶唑、酚聚合物和苯并环丁烯聚合物中的一种或更多种。第一电介质层111被图案化以在其中形成第一通路孔119。第一电介质层111可以通过曝光工艺和显影工艺被图案化。第一通路孔119穿透第一电介质层111，并暴露第一下半导体芯片310的芯片焊盘315、第二下半导体芯片320的芯片焊盘325以及连接基板200的下焊盘221。
参照图2D和图3B，在第一电介质层111的底表面上以及在第一通路孔119中形成第一再分布图案131。第一再分布图案131的形成可以包括：在第一通路孔119中和在第一电介质层111的底表面上形成籽晶图案(未示出)以及然后利用该籽晶图案通过电镀工艺形成导电层(未示出)。籽晶图案和导电层可以被图案化以形成第一再分布图案131。第一再分布图案131可以包括金属，诸如铜。第一再分布图案131可以包括第一通路部分131V和第一线部分131W。第一通路部分131V提供在对应的第一通路孔119中。第一通路部分131V分别联接到第一下半导体芯片310的芯片焊盘315、第二下半导体芯片320的芯片焊盘325和连接基板200的下焊盘221。第一线部分131W形成在第一电介质层111的底表面上。第一线部分131W电连接到第一通路部分131V。第一线部分131W和第一通路部分131V可以通过单个工艺形成。
参照图2D和图3C，在第一电介质层111的底表面上形成第二电介质层112、第二再分布图案132、第三电介质层113和导电焊盘135。可以在第一电介质层111的底表面上执行涂覆工艺，以形成第二电介质层112。第二电介质层112可以覆盖第一再分布图案131。第二电介质层112可以包括可光成像的电介质聚合物。可以执行曝光工艺和显影工艺，使得第二电介质层112可以被图案化以在其中形成第二通路孔129。可以在第二电介质层112的底表面上形成第二再分布图案132。第二再分布图案132可以延伸到第二电介质层112的第二通路孔129中并具有与第一再分布图案131的电连接。第二再分布图案132的形成可以包括：在第二通路孔129中和在第二电介质层112的底表面上形成籽晶图案、利用该籽晶图案通过电镀工艺形成导电层、以及图案化该籽晶图案和导电层。第二再分布图案132可以包括第二通路部分132V和第二线部分132W。第二通路部分132V提供在第二通路孔129中。第二线部分132W设置在第二电介质层112的底表面上并且联接到第二通路部分132V中的至少一个。第二再分布图案132可以包括铜，但不限于铜。
可以执行涂覆工艺以在第二电介质层112的底表面上形成第三电介质层113，因此第三电介质层113可以覆盖第二再分布图案132。第三电介质层113可以包括可光成像的电介质聚合物。可以执行曝光工艺和显影工艺，使得第三电介质层113可以被图案化以在其中形成焊盘孔139。焊盘孔139可以暴露第二再分布图案132的底表面的至少部分。第三电介质层113可以用作钝化层。
导电焊盘135形成在焊盘孔139中，覆盖第二再分布图案132的被暴露的底表面。导电焊盘135可以通过第二再分布图案132电连接到第一再分布图案131。导电焊盘135中的至少一个可以在第三方向D3上不与连接到所述至少一个导电焊盘135的第一再分布图案131的第一通路部分131V对准。导电焊盘135可以包括金属，诸如铜和/或铝。因此，再分布基板100可以通过以上描述的工艺制造。再分布基板100可以包括第一电介质层111、第二电介质层112和第三电介质层113、第一再分布图案131和第二再分布图案132、以及导电焊盘135。
再分布基板100可以将第一下半导体芯片310和第二下半导体芯片320电连接到连接基板200。在本说明书中，短语“电连接到再分布基板100”可以表示“电连接到第一再分布图案131和第二再分布图案132中的至少一个”。例如，第一下半导体芯片310的芯片焊盘315中的至少一个可以通过再分布基板100电连接到第二下半导体芯片320的芯片焊盘325中的至少一个。第一下半导体芯片310的芯片焊盘315中的至少一个可以通过再分布基板100电连接到连接基板200的下焊盘221中的至少一个。第二下半导体芯片320的芯片焊盘325中的至少一个可以通过再分布基板100电连接到连接基板200的下焊盘221中的至少一个。
电介质层(111、112和113)的数量以及再分布图案(131和132)的数量可以各种各样地变化。例如，再分布基板100还可以包括在第三电介质层113和导电焊盘135之间的第三再分布图案和第四电介质层。作为另一示例，可以既不形成第二再分布图案132也不形成第二电介质层112。如图2D所示，再分布基板100可以以面板级别形成。
参照图2A和图2E，可以在下模制层410中形成开口409，相应地暴露连接基板200的上焊盘224。例如，上焊盘224可以包括堆叠的金属层和钝化层，钝化层可以包括镍(Ni)和/或金(Au)。钝化层可以是多层。钝化层可以防止上焊盘224的腐蚀。上述工艺可以最终制造面板封装P1。面板封装P1可以是以面板级别制造的封装。面板封装P1可以包括彼此连接的多个条带封装P2。条带封装P2可以由第一切割线SL1限定。在本说明书中，第一切割线SL1可以是假想线或虚拟线。面板封装P1可以对应于第一初始封装，该第一初始封装用于将在下文描述的半导体封装PKG1的制造。
参照图2F和图2G，可以对面板封装P1执行第一切割工艺。第一切割工艺可以包括切割下模制层410、连接基板200和再分布基板100以形成分离的再分布基板100、分离的下模制层410和分离的连接基板200。最后，条带封装P2可以彼此分离。每个条带封装P2可以包括分离的再分布基板100中的对应一个、第一下半导体芯片310中的至少两个对应的第一下半导体芯片、第二下半导体芯片320中的至少两个对应的第二下半导体芯片、分离的连接基板200中的对应一个、以及分离的下模制层410中的对应一个。例如，每个条带封装P2可以包括再分布基板100的被切割部分、第一下半导体芯片310中的至少两个和第二下半导体芯片320中的至少两个、以及连接基板200的被切割部分。每个条带封装P2可以对应于第二初始封装，该第二初始封装用于将在下文描述的半导体封装PKG1的制造。为了简便起见，在下文将示出和描述单个条带封装P2。
图4A示出平面图，其示出根据本发明构思的一些实施方式的条带封装。图4B和图4C示出沿着图4A的线IV-V截取的剖视图，其示出根据本发明构思的实施方式的制造半导体封装的方法。图4D示出平面图，其示出根据本发明构思的实施方式的分离的半导体封装。图4E示出沿着图4D的线IV'-V'截取的剖视图。
参照图4A和图4B，在图4A中示出的条带封装P2上提供第一上半导体芯片510。也就是，图4A示出在制造成半导体封装之前的条带封装P2。例如，可以在下模制层410上提供第一上半导体芯片510。第一上半导体芯片510中的至少两个可以彼此间隔开地设置。所述至少两个第一上半导体芯片510可以与对应的第一下半导体芯片310或对应的第二下半导体芯片320垂直地重叠。在某些实施方式中，第一上半导体芯片510可以堆叠以形成芯片叠层。芯片叠层可以彼此横向地间隔开设置。每个芯片叠层可以包括多个第一上半导体芯片510并与连接基板200的孔290垂直地重叠。每个第一上半导体芯片510可以用作关于图1描述的存储器件3。例如，第一上半导体芯片510可以包括非易失性存储芯片，诸如NAND快闪存储芯片。第一上半导体芯片510可以是配置为执行相同功能的相同类型的半导体芯片。第一上半导体芯片510可以具有相同的尺寸和存储容量，尽管本发明构思的实施方式不限于具有相同尺寸和存储容量的第一上半导体芯片510。
粘合图案518可以进一步提供在第一上半导体芯片510的底表面上。例如，粘合图案518可以提供在相邻的第一上半导体芯片510之间以及在下模制层410与最下面的第一上半导体芯片510之间。粘合图案518可以包括例如电介质聚合物。
第一连接端子610形成为具有与连接基板200和对应的第一上半导体芯片510的连接。例如，每个第一连接端子610可以直接接触对应的上焊盘224以及第一上半导体芯片510的芯片焊盘515之一。因此，第一上半导体芯片510可以通过导电结构220和再分布基板100联接到第一下半导体芯片310或第二下半导体芯片320。第一连接端子610可以包括接合引线。第一连接端子610可以包括金属，诸如金。
无源器件600可以提供在连接基板200上。无源器件600与第一上半导体芯片510间隔开地设置。无源器件600可以通过导电连接器670联接到导电结构220。导电连接器670形成在上焊盘224和无源器件600之间并可以包括焊球、凸块和/或柱。导电连接器670可以直接接触上焊盘224。当在平面图中看时，连接到导电连接器670的上焊盘224与连接到第一连接端子610的上焊盘224间隔开。作为另一示例，导电连接器670可以包括接合引线并可以提供在无源器件600的顶表面上。无源器件600可以通过导电连接器670联接到导电结构220和再分布基板100。因此，无源器件600可以电连接到第一下半导体芯片310、第二下半导体芯片320或第一上半导体芯片510。无源器件600可以例如包括电感器、电容器和电阻器中的一种或更多种。作为另一示例，在本发明构思的实施方式中，不提供无源器件600。
参照图4A和图4C，在条带封装P2上形成上模制层420以覆盖第一上半导体芯片510。例如，上模制层420可以提供在下模制层410上以密封第一上半导体芯片510和第一连接端子610。上模制层420可以覆盖无源器件600。上模制层420可以包括电介质聚合物，诸如基于环氧树脂的模制化合物。
通过以上工艺，条带封装P2可以以条带级别(或在条带级别)转变为多个半导体封装PKG1。半导体封装PKG1可以彼此连接。半导体封装PKG1可以由第二切割线SL2限定。在这个描述中，第二切割线SL2可以是假想线或虚拟线。
在某些实施方式中，上模制层420可以直接物理地接触下模制层410。第一连接端子610可以直接接触上焊盘224和第一上半导体芯片510的芯片焊盘515。在下模制层410和第一上半导体芯片510之间既不提供封装基板，也不提供再分布层，也不提供间隙。如这里提及的间隙可以表示或可以是由空气等占据的空的空间。因此，半导体封装PKG1可以是紧凑尺寸的。例如，半导体封装PKG1可以具有降低的高度。
外部端子170可以形成在再分布基板100的底表面上。外部端子170可以形成在导电焊盘135的对应的被暴露的底表面上。外部端子170中的某些外部端子可以通过第一再分布图案131和第二再分布图案132电连接到第一下半导体芯片310和第二下半导体芯片320。外部端子170中的其它外部端子可以通过第一再分布图案131和第二再分布图案132以及导电结构220电连接到第一上半导体芯片510。外部端子170可以包括导电材料，诸如金属。外部端子170可以包括焊球、柱和凸块中的一种或更多种。半导体封装PKG1可以是扇出半导体封装。例如，每个半导体封装PKG1的外部端子170中的至少一个可以在第三方向D3上不与第一下半导体芯片310和第二下半导体芯片320重叠。当在平面图中看时，所述至少一个外部端子170可以与连接基板200重叠。
参照图4D和图4E，可以对条带封装P2和上模制层420执行第二切割工艺。应当理解，图4D示出半导体封装PKG1的平面图，而没有绘出上模制层420、第一上半导体芯片510、无源器件600、第一连接端子610和导电连接器670从而简化附图。在第二切割工艺中，例如，可以沿着第二切割线SL2切割上模制层420、下模制层410、连接基板200和再分布基板100，因而封装可以彼此分离。封装可以是半导体封装PKG1。每个半导体封装PKG1可以包括被切割的部件，例如再分布基板100、下模制层410、连接基板200、上模制层420、无源器件600、第一下半导体芯片310、第二下半导体芯片320和第一上半导体芯片510。与图4E中示出的不同，在本发明构思的一些实施方式中，半导体封装PKG1不包括无源器件600。
在某些实施方式中，如图4A至图4C所示，由于第一上半导体芯片510、第一连接端子610和上模制层420以条带级别提供/形成、然后第二切割工艺分离半导体封装PKG1，所以半导体封装PKG1的制造被简化。
以下将详细描述在下模制层410中形成开口409。
图5A示出在图2A中绘出的部分III的放大平面图，其示出根据本发明构思的实施方式的开口。
参照图2A、图2E和图5A，可以通过钻孔工艺例如激光钻孔工艺形成开口409。激光束可以图案化下模制层410，使得开口409可以穿过下模制层410顺序地形成。开口409暴露连接基板200的对应的上焊盘224。然而，如果连接基板200的基底层(见图2E的210)暴露于激光束，则基底层210会被损坏。
因此，在本发明构思的实施方式中，每个开口409可以具有比上焊盘224中的对应一个的平面面积小的平面面积，使得基底层210不在开口409内暴露。也就是，在图5A中，上焊盘224通过(经由)开口409暴露，使得上焊盘224的外周边区域设置为被下模制层410覆盖。例如，在本发明构思的实施方式中，每个开口409具有等于或小于上焊盘224中的对应一个的宽度W1的宽度W2。每个开口409具有等于或小于上焊盘224中的对应一个的长度L1的长度L2。在这种情形下，某个部件的宽度表示该某个部件在第一方向D1上的最大距离，该某个部件的长度表示该某个部件在第二方向D2上的距离。
图5B示出在图2A中绘出的部分III的放大平面图，其示出根据本发明构思的另一些实施方式的开口。图5C示出在图2A中绘出的部分III的放大平面图，其示出根据本发明构思的另一些实施方式的开口。图5D示出沿着图4A的线IV-V截取的剖视图，其示出根据本发明构思的实施方式的制造第一连接端子(例如610)的方法。
参照图2E、图5B和图5C，开口409可以通过图案化下模制层410的光刻工艺形成。在这种情形下，下模制层410可以包括可光成像的电介质聚合物。可光成像的电介质聚合物可以包括例如光敏阻焊剂、光敏聚酰亚胺、聚苯并恶唑、酚聚合物和苯并环丁烯聚合物中的一种或更多种。例如，下模制层410可以包括与再分布基板100的第一至第三电介质层111、112和113中的至少一个的材料相同的材料，但是本发明构思不限于此。
可以执行曝光工艺和显影工艺以图案化下模制层410。曝光工艺可以包括在下模制层410上提供光掩模以及将光照射在下模制层410的被光掩模暴露的部分上。显影工艺可以包括使用显影液去除下模制层410的暴露部分和非暴露部分中的一个并留下下模制层410的暴露部分和非暴露部分中的另一个。因此，开口409可以形成在下模制层410中。在某些实施方式中，由于开口409通过曝光工艺和显影工艺(与例如激光钻孔工艺成对比)形成，所以即使开口409暴露最上面的基底层(见图2E的210)，也可以避免对基底层210的损坏。因此，开口409的尺寸和平面形状可以被自由地设计。例如，开口409中的一个可以暴露最上面的基底层210的顶表面和多个上焊盘224。如图5B所示的开口409中的所述一个具有等于或大于上焊盘224的宽度W1的宽度W2'。如也在图5B中示出的，开口409可以具有比上焊盘224的长度L1小的长度L2'。或者，在如图5C所示的本发明构思的另外的实施方式中，开口409可以具有等于或大于上焊盘224的长度L1的长度L2”。尽管没有被具体示出，但是多个开口409可以具有相同或不同的形状。因此，每个上焊盘224的宽度W1、长度L1和节距可以被自由地设计，而不受开口409的尺寸和布置限制。因此，上焊盘224的布置所需的面积可以减小以按比例缩小半导体封装。在某些实施方式中，上焊盘224可以形成为具有相对小的尺寸和精细的节距。
此外，由于下模制层410通过曝光工艺和显影工艺而图案化，所以多个开口409可以通过单个工艺形成。例如，开口409可以被基本上同时形成。结果，可以减少形成开口409所需的时间并可以简化半导体封装的制造。
对准标记260可以进一步提供在最上面的基底层210的顶表面上。对准标记260可以在如图4B和图5D所示地放置第一上半导体芯片510时提供关于将设置第一上半导体芯片510的位置的信息。或者，对准标记260可以在如图4B和图5D所示地形成第一连接端子610时提供关于设置上焊盘224的位置的信息。如在另一个备选中，对准标记260可以提供在无源器件600如图4B所示地放置时关于无源器件600的位置的信息。例如，对准标记260和上焊盘224可以通过单个工艺形成，并且对准标记260可以具有与上焊盘224的厚度基本上相同的厚度。对准标记260可以包括导电材料，诸如金属。对准标记260可以具有与上焊盘224的形状不同的形状。对准标记260可以具有与上焊盘224的平面面积不同的平面面积。
在某些实施方式中，如图5B所示，当图案化下模制层410时，对准开口469可以进一步形成在下模制层410中并可以暴露对准标记260。对准开口469可以具有与开口409的平面形状不同的平面形状。在某些实施方式中，由于下模制层410通过光刻工艺被图案化，所以即使对准开口469具有与开口409的形状不同的形状，对准开口469和开口409也可以通过单个工艺形成。
此外，由于对准开口469通过光刻工艺形成，所以即使当最上面的基底层210被暴露时，也可以避免最上面的基底层210的损坏。对准开口469可以暴露对准标记260并且也可以暴露最上面的基底层210。因此，对准开口469可以具有与对准标记260的平面形状不同的平面形状。在某些实施方式中，尽管对准标记260具有相对复杂的形状，但是对准开口469可以被自由地形成，而不受对准标记260的形状限制。因此，可以简化对准开口469的形成。
如图5C所示，开口409中的一个可以暴露上焊盘224和对准标记260。在这种情形下，可以省略对准开口469的形成。对准标记260的平面布置可以各种各样地变化，并且对准开口469的形成和开口409的平面形状可以基于对准标记260的布置和工艺便利性而调整。
图5D示出沿着图4A的线IV-V截取的剖视图，其示出根据本发明构思的实施方式的制造第一连接端子的方法。为了说明的简便，参照图5D，以下将描述包括单个开口和单个第一上半导体芯片的示例。
参照图5B、图5C和图5D，使用接合引线装置5000来形成第一连接端子610。接合引线装置5000包括末端5100。末端5100包括排出导电材料的毛细管(capillary)。接合引线装置5000可以被驱动或操纵使得末端5100可以例如顺序地接触第一上半导体芯片510的芯片焊盘515和上焊盘224，因此形成第一连接端子610。第一连接端子610可以是接合引线。然而，如果开口409的宽度W2'小于末端5100的宽度W3，或者如果开口409的长度L2'或L2”小于末端5100的长度，则第一连接端子610不会令人满意地接触上焊盘224。另一方面，如果末端5100物理地接触下模制层410，则末端5100和/或下模制层410会被损坏。在本发明构思的某些实施方式中，开口409的宽度W2'大于末端5100的宽度W3，和/或开口409的长度L2'或L2”大于末端5100的长度。因此，在本发明构思的实施方式中，第一连接端子610可以令人满意地形成，并且当形成第一连接端子610时可以防止对下模制层410和/或末端5100的损坏。
为了简化附图，在除了图5B至图5D以外的附图中，开口409被示出为暴露对应的上焊盘224。然而，在除了图5B至图5D以外的附图中的开口409中的至少一个可以暴露上焊盘224中的至少两个。
图6A示出剖视图，其示出根据本发明构思的实施方式的半导体封装。参照图6A至图6I，以下将描述包括单个孔的示例。
参照图6A，半导体封装PKG2可以通过与参照图2A至图4E描述的方法基本上相同的方法制造。也就是，在图6A中的半导体封装PKG2可以例如与图4E中示出的半导体封装PKG1基本上相同，除了图6A的半导体封装PKG2不包括第二下半导体芯片320之外。为了简洁起见，省略与半导体封装PKG1的制造和配置类似的半导体封装PKG2的制造和配置的方面。
图6B示出剖视图，其示出根据本发明构思的实施方式的半导体封装。
参照图6B，半导体封装PKG3包括再分布基板100、第一下半导体芯片310、连接基板200、下模制层410、第一连接端子610、上模制层420以及上半导体芯片(510和322)。与关于图4E描述的实施方式成对比，在图6B中，第二下半导体芯片320不提供在连接基板200的孔290中。
上半导体芯片(510和322)包括第一上半导体芯片510和第二上半导体芯片322。第一上半导体芯片510可以是关于图1描述的易失性存储器件3。第一上半导体芯片510可以与关于图4A至图4E描述的基本上相同。例如，第一上半导体芯片510可以包括堆叠的多个第一上半导体芯片510。第一连接端子610可以直接接触上焊盘224和第一上半导体芯片510的芯片焊盘515。第一上半导体芯片510可以通过第一连接端子610相应地联接到连接基板200的上焊盘224。粘合图案518可以提供在第一上半导体芯片510的底表面上。第一上半导体芯片510中的最下面的一个在第三方向D3上与下模制层410间隔开。
第二上半导体芯片322插设在下模制层410与最下面的第一上半导体芯片510之间。可以提供多个第二上半导体芯片322。所述多个第二上半导体芯片322可以彼此横向地间隔开设置。第二上半导体芯片322可以具有相同的尺寸和形状。第二连接端子620被提供为连接在第二上半导体芯片322的顶表面上的芯片焊盘326与对应的上焊盘224之间。因此，第二上半导体芯片322可以通过导电结构220电连接到第一上半导体芯片510、第一下半导体芯片310或外部端子170。第二连接端子620可以是接合引线。连接到第二上半导体芯片322的上焊盘224可以与连接到第一上半导体芯片510的上焊盘224间隔开。
在某些实施方式中，第二上半导体芯片322的芯片焊盘326可以提供在第二上半导体芯片322的底表面上，第二连接端子620可以插设在第二上半导体芯片322的底表面与上焊盘224之间。在这种情形下，代替接合引线，第二连接端子620可以包括焊球、凸块和/或柱。
第二上半导体芯片322可以为与第一上半导体芯片510不同的类型。例如，每个第二上半导体芯片322可以包括易失性存储芯片，诸如DRAM，并用作关于图1描述的缓冲存储器件4。第二上半导体芯片322可以具有与第一上半导体芯片510的尺寸和形状不同的尺寸和形状。第二上半导体芯片322在第一上半导体芯片510之前提供或设置。粘合层328可以进一步插设在第二上半导体芯片322与下模制层410之间。粘合层328可以包括电介质聚合物。
上模制层420形成在下模制层410上，覆盖第一上半导体芯片510和第二上半导体芯片322。上模制层420可以直接接触下模制层410。上模制层420可以密封第一连接端子610和第二连接端子620。
在某些实施方式中，如果难以在连接基板200的孔290中提供半导体芯片诸如第二上半导体芯片322，则半导体芯片诸如第二上半导体芯片322可以提供在下模制层410上。结果，半导体封装PKG3的制造被简化。
图6C示出剖视图，其示出根据本发明构思的实施方式的半导体封装。
参照图6C，半导体封装PKG4包括再分布基板100、第一下半导体芯片310、连接基板200、下模制层410、第一上半导体芯片510、连接端子610A和610B以及上模制层420。半导体封装PKG4可以通过与关于图2A至图4E描述的方法基本上相同的方法制造。第一上半导体芯片510可以堆叠以形成芯片叠层。为了简洁起见，省略与半导体封装PKG1的制造和配置类似的半导体封装PKG4的制造和配置的方面。
第一上半导体芯片510在其底表面上具有芯片焊盘515。第一上半导体芯片510具有穿过其的贯穿通路570。贯穿通路570电连接到对应的第一上半导体芯片510的内部集成电路和芯片焊盘515。
连接端子(610A和610B)包括下连接端子610A和上连接端子610B。下连接端子610A提供在最下面的第一上半导体芯片510与连接基板200之间，并直接联接到上焊盘224和最下面的第一上半导体芯片510的芯片焊盘515。上连接端子610B提供在两个相邻的第一上半导体芯片510之间并电连接到第一上半导体芯片510。在最下面的第一上半导体芯片510上的第一上半导体芯片510通过上连接端子610B、贯穿通路570和下连接端子610A电连接到上焊盘224。下连接端子610A和上连接端子610B中的每个可以包括焊球、凸块和/或柱。下连接端子610A和上连接端子610B可以包括导电材料，诸如金属。如图6C所示的第一上半导体芯片510中的最上面的一个不包括贯穿通路，但是本发明构思不限于此，并且在另一些实施方式中，第一上半导体芯片510中的最上面的一个可以包括贯穿通路。
在除了图6C以外的附图中，第一连接端子610可以变成如图6C所示的下连接端子610A和上连接端子610B。在这样的情况下，第一上半导体芯片510可以具有贯穿通路570。
图6D示出根据本发明构思的实施方式的半导体封装的简化电连接。图6E示出剖视图，其示出根据本发明构思的实施方式的半导体封装。
参照图6D，半导体封装(例如图6E的PKG5)包括第一封装1001和第二封装1002。第一封装1001可以与之前关于图1描述的固态驱动封装1000基本上相同。第一封装1001可以响应来自第一主机(主机1)2001的读/写请求而存储或读取数据。第一主机2001可以是外部电子装置。第一封装1001包括第一控制器(控制器1)1'、第一输入/输出接口(I/O接口1)2'、第一存储器件(存储器1)3'以及第一缓冲存储器件(未示出)。第一控制器1'、第一输入/输出接口2'、第一存储器件3'和第一缓冲存储器件可以分别与关于图1描述的控制器1、输入/输出接口2、存储器件3和缓冲存储器件4基本上相同。第一封装1001可以包括将在下文描述的图6E或图6F中示出的第一上半导体芯片510A和第三上半导体芯片530。
第二封装1002可以是数据库存储封装。第二封装1002可以响应来自第二主机(主机2)2002的读/写请求而存储或读取数据。第二主机2002可以是外部电子装置。第二主机2002可以不同于第一主机2001。例如，第二封装1002可以配置为与第一封装1001分开地执行。第二封装1002包括第二输入/输出接口(I/O接口2)2A、第二控制器(控制器2)1A和第二存储器件(存储器2)3A。第二控制器1A可以通过第二输入/输出接口2A而与第二主机2002通信信号。第二控制器1A和第二主机2002之间的信号可以包括命令、地址、数据等。响应来自第二主机2002的命令，第二控制器1A可以在第二存储器件3A中写入数据或从第二存储器件3A读取数据。
第二输入/输出接口2A可以提供第二主机2002与第二封装1002之间的物理连接。例如，响应第二主机2002的总线形式，第二输入/输出接口2A可以作为与第二封装1002的接口。第二主机2002的总线形式可以包括例如USB、PCI Express、SATA、PATA等。
第二存储器件3A可以是非易失性存储器件。第二存储器件3A可以是具有大容量和快速存储能力的NAND快闪存储器。在某些实施方式中，第二存储器件3A可以是例如相变随机存取存储器(PRAM)、磁性随机存取存储器(MRAM)、电阻随机存取存储器(ReRAM)、铁磁性随机存取存储器(FRAM)、NOR快闪存储器等。第二封装1002可以包括将在下文描述的图6E或图6F中示出的第一下半导体芯片310A和第三下半导体芯片330。
参照图6E，半导体封装PKG5包括再分布基板100、下半导体芯片(310A和330)、连接基板200、下模制层410、上半导体芯片(510A和530)、第一连接端子610和第三连接端子630、以及上模制层420。
上半导体芯片(510A和530)可以包括第一上半导体芯片510A和第三上半导体芯片530。上半导体芯片(510A和530)可以是图6D中示出的第一封装1001的器件。例如，每个第一上半导体芯片510A可以用作图6D的第一存储器件3'，并包括非易失性存储芯片诸如NAND快闪存储芯片。第三上半导体芯片530可以用作图6D的第一控制器1'并包括逻辑芯片。
第一上半导体芯片510A的布置、提供方式和电连接可以与关于图4B描述的第一上半导体芯片510的那些基本上相同。第一上半导体芯片510A可以通过第一连接端子610和连接基板200电连接到再分布基板100。
第三上半导体芯片530可以与第一上半导体芯片510A横向地间隔开设置。第三上半导体芯片530可以为与第一上半导体芯片510A不同的类型。第三连接端子630提供在第三上半导体芯片530和连接基板200之间。第三连接端子630可以包括焊球、柱和/或凸块。第三连接端子630可以直接接触上焊盘224和第三上半导体芯片530的芯片焊盘535。连接到第三连接端子630的上焊盘224与连接到第一连接端子610的上焊盘224间隔开并电分离。第三上半导体芯片530可以通过连接基板200和再分布基板100电连接到第一上半导体芯片510A和外部端子170。第三上半导体芯片530还可以通过再分布基板100电连接到下半导体芯片(310A和330)中的一个。
下半导体芯片(310A和330)可以包括第一下半导体芯片310A和第三下半导体芯片330。第一下半导体芯片310A可以通过与用于安装关于图2B和图2C描述的第一下半导体芯片310的方法基本上相同的方法安装。
第三下半导体芯片330提供在连接基板200的孔290中。第三下半导体芯片330可以与第一下半导体芯片310A横向地间隔开设置。第三下半导体芯片330的安装可以与关于图2B和图2C描述的第二下半导体芯片320的安装基本上相同。例如，第三下半导体芯片330可以提供在诸如在图2B和图2C中示出的临时基板900上，并且第三下半导体芯片330的芯片焊盘335可以面对临时基板900。之后，临时基板900可以被去除以暴露第三下半导体芯片330的底表面。再分布基板100可以形成在第三下半导体芯片330的被暴露的底表面上。然而，第三下半导体芯片330的功能和作用可以不同于关于图2B和图2C描述的第二下半导体芯片320的功能和作用。
第一下半导体芯片310A和第三下半导体芯片330可以配置为包括与上半导体芯片(510A和530)分开地执行的电路。在某些实施方式中，第一下半导体芯片310A和第三下半导体芯片330可以是图6D中示出的第二封装1002的器件。例如，第一下半导体芯片310A可以用作图6D中示出的第二封装1002的第二控制器1A并包括逻辑芯片。第三下半导体芯片330可以用作图6D中示出的第二封装1002的第二存储器件3A，并可以包括非易失性存储芯片，诸如NAND快闪存储芯片。
一起参照图6D和图6E，由于图6D的第二封装1002用作数据库存储封装，所以会要求第二封装1002以高速操作。在某些实施方式中，第一下半导体芯片310A可以通过再分布基板100联接到第三下半导体芯片330。因此，减短的电路径可以提供在第一下半导体芯片310A和第三下半导体芯片330之间。例如，减短的电路径可以在第二控制器1A和第二存储器件3A之间产生。结果，第二封装1002具有提高的操作速度。
由于第二封装1002包括数据库存储封装，所以第二存储器件3A可以具有宽的带宽。存储器件的带宽越宽，在相关的半导体芯片中输入/输出端子的数量越大。第二存储器件3A中的输入/输出端子的数量可以大于第一存储器件3'中的输入/输出端子的数量。输入/输出端子可以对应于芯片焊盘。第三下半导体芯片330中的芯片焊盘335的数量可以大于第一上半导体芯片510A中的芯片焊盘515的数量。
再分布基板100包括以窄的节距形成的再分布图案(131和132)。即使第三下半导体芯片330具有大量的芯片焊盘335，第三下半导体芯片330也可以令人满意地电连接到第一下半导体芯片310A，而没有再分布基板100的厚度的过度增大。
图6F示出剖视图，其示出根据本发明构思的实施方式的半导体封装。
参照图6F，半导体封装PKG5'包括再分布基板100、下半导体芯片(310A和330)、连接基板200、下模制层410、上半导体芯片(510A和530)、连接端子(610和630)、以及上模制层420。下半导体芯片(310A和330)以及上半导体芯片(510A和530)可以与关于图6D和图6E描述的那些基本上相同。例如，第三下半导体芯片330可以用作图6D中示出的第二封装1002的第二存储器件3A。与关于图6E描述的实施方式成对比，图6F包括多个第三下半导体芯片330。
第三下半导体芯片330可以堆叠以形成芯片叠层。最下面的第三下半导体芯片330包括直接联接到第一再分布图案131的芯片焊盘335。第三下半导体芯片330可以具有贯穿通路370。贯穿通路370可以电连接到对应的第三下半导体芯片330的内部集成电路和芯片焊盘335。最上面的第三下半导体芯片330可以不具有贯穿通路。导电端子375插设在相邻的第三下半导体芯片330之间并电连接到该相邻的第三下半导体芯片330。导电端子375可以包括焊球、凸块和/或柱。
图6G示出剖视图，其示出根据本发明构思的实施方式的半导体封装。
参照图6G，半导体封装PKG6包括再分布基板100、下半导体芯片(310和320)、连接基板200、下模制层410和上模制层420、上半导体芯片510、第一连接端子610以及上再分布层700。
上再分布层700提供在下模制层410的顶表面上。上再分布层700包括第一上电介质层711和第二上电介质层712以及第一上再分布图案731和第二上再分布图案732。
在开口409如关于图2E所述地形成之后，导电构件705形成在开口409中。第一上电介质层711形成在下模制层410的顶表面上。之后，第一上再分布图案731、第二上电介质层712、第二上再分布图案732以及上导电焊盘735顺序地形成在第一上电介质层711上。第一上电介质层711和第二上电介质层712可以通过与之前描述的用于第一电介质层111、第二电介质层112和第三电介质层113的形成的方法基本上相同或类似的方法形成。例如，第一上电介质层711和第二上电介质层712的每个可以通过执行涂覆可光成像的电介质聚合物的涂覆工艺以及然后对所涂覆的可光成像的电介质聚合物执行包括曝光工艺和显影工艺的图案化工艺而形成。
第一上再分布图案731可以形成在第一上电介质层711的顶表面上。第一上再分布图案731可以延伸到第一上电介质层711中并具有与导电构件705的连接。第二上再分布图案732提供在第二上电介质层712中。与图6G中示出的不同，在一些实施方式中，第二上再分布图案732可以进一步延伸到第二上电介质层712的顶表面上。上导电焊盘735可以提供在第二上电介质层712上并可以联接到第二上再分布图案732。第一上再分布图案731和第二上再分布图案732可以通过与之前描述的用于第一再分布图案131和第二再分布图案132的形成的方法类似的方法形成。
上导电焊盘735的数量可以不同于上焊盘224的数量。上导电焊盘735可以与上焊盘224不同地布置。例如，上导电焊盘735中的一个可以在第三方向D3上不与电连接到上导电焊盘735中的所述一个的上焊盘224对准。第一连接端子610和导电连接器670可以相应地联接到上导电焊盘735。在某些实施方式中，由于提供了上再分布层700，所以第一连接端子610和导电连接器670的布置的自由度可以提高。因此，可以实现无源器件600和第一上半导体芯片510的布局(place)的提高的自由度。上电介质层(711和712)的数量以及上再分布图案(731和732)的数量可以都各种各样地变化。
图6H示出剖视图，其示出根据本发明构思的实施方式的半导体封装。
参照图6H，半导体封装PKG7包括再分布基板100、第一下半导体芯片310和第二下半导体芯片320、连接基板200、下模制层410、第一上半导体芯片510、第一连接端子610以及上模制层420。
下模制层410包括第一下模制层410A和第二下模制层411。第一下模制层410A可以与图2A至图4E的下模制层410基本上相同。
第二下模制层411可以形成在第一下模制层410A上并可以直接物理地接触第一下模制层410A。第二下模制层411可以包括阻焊剂材料。开口409可以穿过第一下模制层410A和第二下模制层411。开口409可以通过关于图2E和图5A描述的钻孔工艺或关于图2E、图5B和图5C描述的光刻工艺形成。
上模制层420可以物理地接触第二下模制层411。因此，没有间隙被提供在第一下模制层410A和第二下模制层411之间以及在上模制层420和第二下模制层411之间。尽管在除了图6H以外的附图中没有示出第二下模制层411，但是第二下模制层诸如第二下模制层411可以被包括在关于除了图6H以外的附图描述的实施方式中。
图6I示出剖视图，其示出根据本发明构思的实施方式的半导体封装。
参照图6I，半导体封装PKG8包括再分布基板100、下半导体芯片(310和320)、连接基板200、下模制层410、第一上半导体芯片510、第一连接端子610、上模制层420和屏蔽层800。再分布图案(131和132)中的一个(例如第一再分布图案131)被暴露在再分布基板100的侧表面处。被暴露的第一再分布图案131可以配置为通过外部端子170接收接地电压。
屏蔽层800可以覆盖再分布基板100的侧表面、连接基板200的外侧表面、下模制层410的外侧表面、以及上模制层420的顶表面和外侧表面。屏蔽层800可以包括导电材料，诸如金属。屏蔽层800接触被暴露在再分布基板100的侧表面处的第一再分布图案131。因此，屏蔽层800可以电接地。屏蔽层800可以屏蔽半导体封装PKG8免受电磁干扰(EMI)。电装置的通信操作会由于从其它电装置发射或传送的电磁波导致的干扰而退化。在本发明构思的实施方式中，由于半导体封装PKG8包括屏蔽层800，所以可以防止下半导体芯片(310和320)以及第一上半导体芯片510干扰其它电子装置的操作或被其它电子装置的操作干扰。
会需要屏蔽层800与第一连接端子610或导电连接器670电绝缘。然而，如果上模制层420与下模制层410间隔开，则第一连接端子610或导电连接器670会暴露于外部。在这种情形下，屏蔽层800的形成会变得复杂。在本发明构思的实施方式中，上模制层420直接物理地接触下模制层410的顶表面，上模制层420的外侧表面与下模制层410的外侧表面和连接基板200的外侧表面对准。因此，第一连接端子610和导电连接器670都不被上模制层420和下模制层410暴露。因此，屏蔽层800的形成变得简化。例如，在上模制层420上的屏蔽层800和在连接基板200的外侧表面上的屏蔽层800可以通过单个工艺形成并彼此连接而在其间没有边界。
与图6I中示出的不同，在本发明构思的另一些实施方式中，再分布图案诸如第二再分布图案132可以暴露在再分布基板100的侧表面处。在这种情形下，屏蔽层800可以接触第二再分布图案132并接收接地电压。
在某些实施方式中，关于图6I描述的屏蔽层800可以被进一步包括在图6A的半导体封装PKG2、图6B的半导体封装PKG3、图6C的半导体封装PKG4、图6D和图6E的半导体封装PKG5、图6F的半导体封装PKG5'、图6G的半导体封装PKG6、图6H的半导体封装PKG7以及将在下文参照图7D描述的半导体封装PKG9中。
图7A至图7D示出沿着图2A的线I-II截取的剖视图，其示出根据本发明构思的实施方式的制造半导体封装的方法。
参照图2A和图7A，执行涂覆工艺以在临时基板900上形成第一电介质层111。可以执行曝光工艺和显影工艺，使得第一电介质层111被图案化以在其中形成第一通路孔119。可以采用参照图3A描述的相同方法以涂覆和图案化第一电介质层111。与图3A成对比，第一通路孔119可以暴露临时基板900。
参照图2A和图7B，在第一电介质层111上顺序地形成第一再分布图案131、第二电介质层112、第二再分布图案132、第三电介质层113和导电焊盘135，因此可以制造再分布基板100。第一再分布图案131、第二电介质层112、第二再分布图案132、第三电介质层113和导电焊盘135可以通过关于图3B和图3C描述的相同方法形成。例如，第一再分布图案131可以设置在第一电介质层111上并提供在第一通路孔119中。
参照图2A和图7C，在再分布基板100上(例如在第三电介质层113上)提供第一下半导体芯片310和第二下半导体芯片320。第一下半导体芯片310提供在再分布基板100上，使芯片焊盘315面对第三电介质层113。第一连接器371形成在再分布基板100与第一下半导体芯片310之间，因此联接到第一下半导体芯片310的芯片焊盘315并且还联接到导电焊盘135。第一下半导体芯片310可以通过第一连接器371电连接到再分布基板100。
第二下半导体芯片320提供在再分布基板100上，使芯片焊盘325面对第三电介质层113。第二连接器372形成在再分布基板100与第二下半导体芯片320之间，因此联接到第二下半导体芯片320的芯片焊盘325并且还联接到导电焊盘135。第二下半导体芯片320可以通过第二连接器372电连接到再分布基板100。
连接基板200提供在再分布基板100上，例如在第三电介质层113上。第一下半导体芯片310和第二下半导体芯片320可以设置在每个孔290中。第三连接器270形成在再分布基板100与连接基板200之间，因此电连接到对应的下焊盘221和对应的导电焊盘135。连接基板200可以通过第三连接器270电连接到再分布基板100。第一连接器371、第二连接器372和第三连接器270可以包括焊球、凸块和/或柱。
下模制层410形成在再分布基板100上，覆盖第一下半导体芯片310和第二下半导体芯片320以及连接基板200的顶表面。下模制层410可以进一步延伸到第一下半导体芯片310与再分布基板100之间的间隙中、第二下半导体芯片320与再分布基板100之间的间隙中、以及第一下半导体芯片310与第二下半导体芯片320之间的间隙中，因此可以密封第一连接器371和第二连接器372。与图7C中示出的不同，在另一些实施方式中，底填充层可以进一步形成在第一下半导体芯片310和第二下半导体芯片320中的每个与再分布基板100之间。
下模制层410被图案化以在其中形成开口409。开口409可以通过关于图5A描述的方法或关于图5B和图5C描述的方法形成。临时基板900可以被去除以暴露再分布基板100的底表面，例如暴露第一电介质层111以及第一再分布图案131的一部分。上述工艺可以制造面板封装P1。
之后，如关于图2E和图2F描述的，可以沿着第一切割线SL1切割再分布基板100、连接基板200和下模制层410以使条带封装P2彼此分离。
参照图4A至图4E和图7D，在下模制层410的顶表面上提供第一上半导体芯片510。第一连接端子610形成为直接接触第一上半导体芯片510的对应的芯片焊盘515和对应的上焊盘224。上模制层420形成在下模制层410的顶表面上，密封第一上半导体芯片510和第一连接端子610。可以在第一再分布图案131的对应的被暴露的底表面上形成外部端子170。金属焊盘可以进一步插设在外部端子170与第一再分布图案131之间。
第一上半导体芯片510、第一连接端子610、上模制层420和外部端子170可以以条带级别形成，如关于图4A至图4C描述的。之后，如关于图4D和图4E描述的，可以沿着第二切割线SL2切割再分布基板100、连接基板200、下模制层410和上模制层420。因此，如图7D所示可以制造半导体封装PKG9。可以使用后芯片工艺形成半导体封装PKG9。
关于图7A至图7D描述的方法可以用于形成图6A的半导体封装PKG2、图6B的半导体封装PKG3、图6C的半导体封装PKG4、图6D和图6E的半导体封装PKG5、图6F的半导体封装PKG5'、图6G的半导体封装PKG6、图6H的半导体封装PKG7和图6I的半导体封装PKG8。在这样的情况下，第三连接器270可以形成在连接基板200与再分布基板100之间。第一连接器371可以形成在第一下半导体芯片310与再分布基板100之间。第二连接器372可以形成在第二下半导体芯片320与再分布基板100之间或在第三下半导体芯片330与再分布基板100之间。
根据本发明构思，上模制层直接物理地接触下模制层。第一连接端子直接接触第一上半导体芯片和连接基板。因此，可以实现紧凑尺寸的半导体封装。
可以以条带级别执行第一上半导体芯片的提供、第一连接端子的形成和上模制层的形成，然后半导体封装可以通过切割工艺分离。结果，可以简化半导体封装的制造。
本发明构思的详细描述可以用于各种其它的组合、变型和环境中，而没有脱离本发明构思的主题。
本申请要求于2018年12月19日在韩国知识产权局提交的韩国专利申请第10-2018-0164907号的优先权，其全部内容通过引用结合于此。

Claims (25)

1.一种制造半导体封装的方法，所述方法包括：
制备面板封装，所述面板封装包括再分布基板、在所述再分布基板上的连接基板以及在所述再分布基板上的多个下半导体芯片；
切割所述面板封装以形成彼此分离的多个条带封装，所述多个条带封装中的每个包括所述再分布基板的被切割部分、所述多个下半导体芯片中的至少两个、以及所述连接基板的被切割部分；以及
在所述多个条带封装中的一个条带封装上提供多个上半导体芯片并将所述多个上半导体芯片电连接到所述多个条带封装中的所述一个条带封装的所述连接基板的所述被切割部分。
2.根据权利要求1所述的方法，其中将所述多个上半导体芯片电连接到所述连接基板的所述被切割部分包括形成多个第一连接端子，所述多个第一连接端子直接联接到所述多个上半导体芯片的芯片焊盘并直接联接到所述多个条带封装中的所述一个条带封装的所述连接基板的上焊盘。
3.根据权利要求1所述的方法，其中制备所述面板封装包括：
在临时基板上提供所述连接基板，所述连接基板具有多个孔；
在所述临时基板上提供所述多个下半导体芯片，所述多个下半导体芯片设置在所述连接基板的所述多个孔中；
在所述临时基板上形成下模制层以覆盖所述多个下半导体芯片和所述连接基板；以及
去除所述临时基板以暴露所述多个下半导体芯片的底表面和所述连接基板的底表面。
4.根据权利要求3所述的方法，其中制备所述面板封装还包括：在所述多个下半导体芯片的通过去除所述临时基板而暴露的所述底表面和所述连接基板的通过去除所述临时基板而暴露的所述底表面上形成所述再分布基板。
5.根据权利要求3所述的方法，还包括在所述多个条带封装中的所述一个条带封装上形成上模制层以覆盖所述多个上半导体芯片，
其中所述上模制层直接接触所述下模制层。
6.根据权利要求5所述的方法，还包括，在形成所述上模制层之后，切割所述多个条带封装中的所述一个条带封装和所述上模制层以形成彼此分离的多个封装。
7.根据权利要求1所述的方法，其中所述连接基板包括：
多个基底层；
连接线图案，在所述多个基底层中的相邻的基底层之间；
多个通路，分别穿过所述多个基底层中的对应的基底层并且联接到所述连接线图案；
上焊盘，被暴露在所述连接基板的顶表面处并且联接到所述多个通路中的至少一个；以及
下焊盘，被暴露在所述连接基板的底表面处并且联接到所述多个通路中的另一个。
8.根据权利要求7所述的方法，其中所述上焊盘不与所述下焊盘垂直地对准。
9.根据权利要求1所述的方法，其中制备所述面板封装包括：
在所述再分布基板与所述多个下半导体芯片之间形成多个第一连接器；以及
在所述再分布基板与所述连接基板之间形成多个第二连接器，
其中所述多个第一连接器包括焊球、凸块和/或柱，并且
其中所述多个第二连接器包括焊球、凸块和/或柱。
10.一种制造半导体封装的方法，所述方法包括：
制备条带封装，所述条带封装包括再分布基板、在所述再分布基板上的连接基板、安装在所述再分布基板上的多个下半导体芯片、以及覆盖所述多个下半导体芯片的下模制层；
将多个上半导体芯片置于所述条带封装上，所述多个上半导体芯片中的至少两个彼此横向地间隔开；以及
形成直接连接到所述多个上半导体芯片和所述连接基板的多个连接端子。
11.根据权利要求10所述的方法，其中所述连接基板包括直接联接到所述多个连接端子的多个上焊盘，
其中制备所述条带封装包括在所述下模制层中形成多个开口以暴露所述多个上焊盘。
12.根据权利要求11所述的方法，其中形成所述多个开口通过激光钻孔工艺执行，
其中所述多个开口中的每个的宽度等于或小于所述多个上焊盘中的对应一个的宽度。
13.根据权利要求11所述的方法，其中形成所述多个开口包括对所述下模制层执行光刻工艺。
14.根据权利要求11所述的方法，其中所述多个开口中的一个暴露所述多个上焊盘中的两个或更多个。
15.根据权利要求11所述的方法，还包括，在形成所述多个连接端子之后，在所述条带封装上形成上模制层，所述上模制层直接物理地接触所述下模制层的顶表面。
16.根据权利要求10所述的方法，还包括切割所述条带封装以提供彼此分离的多个封装，
其中所述彼此分离的多个封装中的每个包括所述多个下半导体芯片中的至少一个和所述多个上半导体芯片中的至少一个。
17.根据权利要求16所述的方法，还包括在所述彼此分离的多个封装中的至少一个上形成屏蔽层以覆盖所述下模制层。
18.一种制造半导体封装的方法，所述方法包括：
形成初始封装；
在所述初始封装上安装多个上半导体芯片，所述多个上半导体芯片中的至少两个彼此横向地间隔开；以及
对所述初始封装执行切割工艺以提供彼此分离的多个封装，
其中形成所述初始封装包括
在临时基板上提供连接基板，
在所述临时基板上提供多个下半导体芯片，
去除所述临时基板以暴露所述多个下半导体芯片的底表面和所述连接基板的底表面，以及
在所述多个下半导体芯片的通过去除所述临时基板而暴露的所述底表面和所述连接基板的通过去除所述临时基板而暴露的所述底表面上形成再分布基板。
19.根据权利要求18所述的方法，其中所述切割工艺包括第二切割工艺，
其中形成所述初始封装还包括对所述再分布基板和所述连接基板执行第一切割工艺。
20.根据权利要求19所述的方法，其中所述第二切割工艺在所述第一切割工艺之后执行。
21.根据权利要求18所述的方法，其中所述彼此分离的多个封装的每个包括所述多个下半导体芯片中的至少一个和所述多个上半导体芯片中的至少一个。
22.一种半导体封装，包括：
再分布基板；
连接基板，在所述再分布基板上，具有至少一个下半导体芯片；
下模制层，覆盖所述连接基板、以及所述至少一个下半导体芯片的顶表面和侧表面，其中所述连接基板包括穿过其设置的至少一个导电结构，所述至少一个导电结构具有在所述连接基板的顶表面处并通过所述下模制层暴露的上焊盘；
多个上半导体芯片，在所述下模制层上；
多个第一连接端子，分别直接联接到所述多个上半导体芯片的芯片焊盘和所述至少一个导电结构的所述上焊盘；以及
上模制层，覆盖所述多个上半导体芯片并直接接触所述下模制层。
23.根据权利要求22所述的半导体封装，其中所述再分布基板包括再分布图案，该再分布图案联接到在所述至少一个下半导体芯片的底表面处的芯片焊盘以及所述至少一个导电结构的在所述连接基板的底表面处的下焊盘。
24.根据权利要求22所述的半导体封装，其中所述多个第一连接端子包括接合引线。
25.根据权利要求22所述的半导体封装，其中所述多个上半导体芯片堆叠以形成芯片叠层。
CN201911233644.4A 2018-12-19 2019-12-05 制造半导体封装的方法和半导体封装 Pending CN111341757A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180164907A KR20200076778A (ko) 2018-12-19 2018-12-19 반도체 패키지의 제조방법
KR10-2018-0164907 2018-12-19

Publications (1)

Publication Number Publication Date
CN111341757A true CN111341757A (zh) 2020-06-26

Family

ID=70969327

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911233644.4A Pending CN111341757A (zh) 2018-12-19 2019-12-05 制造半导体封装的方法和半导体封装

Country Status (5)

Country Link
US (2) US11251169B2 (zh)
KR (1) KR20200076778A (zh)
CN (1) CN111341757A (zh)
DE (1) DE102019123780A1 (zh)
SG (1) SG10201909074TA (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220066036A1 (en) * 2020-08-25 2022-03-03 Lumentum Operations Llc Package for a time of flight device
CN112435966B (zh) * 2020-11-27 2021-09-14 上海易卜半导体有限公司 封装件及其形成方法
US20220173074A1 (en) 2020-11-27 2022-06-02 Yibu Semiconductor Co., Ltd. Chip Package and Method of Forming Chip Packages
CN112802764B (zh) * 2020-12-31 2024-03-26 上海易卜半导体有限公司 封装件及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175695A1 (en) * 2005-02-10 2006-08-10 Stats Chippac Ltd. Integrated circuit package system using interposer
CN107644871A (zh) * 2016-07-21 2018-01-30 三星电子株式会社 固态驱动器封装
CN108321128A (zh) * 2017-01-16 2018-07-24 力成科技股份有限公司 封装结构及其制造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6268642B1 (en) 1999-04-26 2001-07-31 United Microelectronics Corp. Wafer level package
US6927471B2 (en) 2001-09-07 2005-08-09 Peter C. Salmon Electronic system modules and method of fabrication
US6936929B1 (en) 2003-03-17 2005-08-30 National Semiconductor Corporation Multichip packages with exposed dice
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US20080136004A1 (en) 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same
US20100053407A1 (en) 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
US8539408B1 (en) 2008-07-29 2013-09-17 Clarkson University Method for thermal simulation
KR101799602B1 (ko) 2009-05-07 2017-11-20 바스프 에스이 레지스트 스트리핑 조성물 및 전기 소자의 제조 방법
US9005367B2 (en) 2009-05-07 2015-04-14 Basf Se Resist stripping compositions and methods for manufacturing electrical devices
US20130187284A1 (en) 2012-01-24 2013-07-25 Broadcom Corporation Low Cost and High Performance Flip Chip Package
US8933473B1 (en) 2012-06-01 2015-01-13 Valery Dubin Method, apparatus and system for providing light source structures on a flexible substrate
US20150279775A1 (en) 2012-12-14 2015-10-01 Elan Microelectronics Corporation Screen control module of a mobile electronic device and controller thereof
TWI489176B (zh) 2012-12-14 2015-06-21 Elan Microelectronics Corp 行動電子裝置的螢幕控制模組及其控制器
KR101982905B1 (ko) 2015-08-11 2019-05-27 앰코 테크놀로지 인코포레이티드 반도체 패키지 및 그 제조 방법
US9472533B2 (en) 2013-11-20 2016-10-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wire bondable fan-out EWLB package
KR20160088233A (ko) 2014-12-19 2016-07-25 인텔 아이피 코포레이션 개선된 인터커넥트 대역폭을 갖는 적층된 반도체 디바이스 패키지
WO2016112379A1 (en) 2015-01-11 2016-07-14 Molex, Llc Circuit board bypass assemblies and components therefor
US10566289B2 (en) 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
US10043761B2 (en) 2015-10-19 2018-08-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR102619466B1 (ko) 2016-06-13 2024-01-02 삼성전자주식회사 팬 아웃 패널 레벨 패키지의 제조 방법 및 그에 사용되는 캐리어 테이프 필름
US10276542B2 (en) 2016-07-21 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
KR102566996B1 (ko) 2016-09-09 2023-08-14 삼성전자주식회사 FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지
KR101994748B1 (ko) 2016-09-12 2019-07-01 삼성전기주식회사 팬-아웃 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175695A1 (en) * 2005-02-10 2006-08-10 Stats Chippac Ltd. Integrated circuit package system using interposer
CN107644871A (zh) * 2016-07-21 2018-01-30 三星电子株式会社 固态驱动器封装
CN108321128A (zh) * 2017-01-16 2018-07-24 力成科技股份有限公司 封装结构及其制造方法

Also Published As

Publication number Publication date
US11791321B2 (en) 2023-10-17
US20220157795A1 (en) 2022-05-19
US20200203325A1 (en) 2020-06-25
KR20200076778A (ko) 2020-06-30
SG10201909074TA (en) 2020-07-29
DE102019123780A1 (de) 2020-06-25
US11251169B2 (en) 2022-02-15

Similar Documents

Publication Publication Date Title
US11637070B2 (en) Method of fabricating a semiconductor package
CN107644871B (zh) 固态驱动器封装
CN111341757A (zh) 制造半导体封装的方法和半导体封装
US10930625B2 (en) Semiconductor package and method of fabricating the same
KR102475818B1 (ko) 멀티 칩 스택을 포함하는 반도체 패키지 및 제조 방법
KR100818088B1 (ko) 반도체 패키지 및 그 제조 방법
KR102616664B1 (ko) 솔리드 스테이트 드라이브 패키지
JP5228029B2 (ja) 積層チップパッケージの製造方法
TW201705429A (zh) 堆疊封裝以及製造該堆疊封裝的方法
KR102620867B1 (ko) 브리지 다이를 포함한 반도체 패키지
JP2012089847A (ja) 半導体パッケージ及びその製造方法
CN109427658A (zh) 掩模组件和用于制造芯片封装件的方法
KR20090022659A (ko) 집적회로 패키지 및 그 제조방법
KR101614856B1 (ko) 반도체 칩의 실장 기판, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
CN115910977A (zh) 半导体封装
JP2014096547A (ja) 半導体装置及びその製造方法
KR101142339B1 (ko) 반도체 칩
US7638365B2 (en) Stacked chip package and method for forming the same
KR20130073714A (ko) 반도체 패키지
CN115700911A (zh) 半导体封装件
KR20200071920A (ko) 반도체 패키지 및 그 제조방법
TWI818719B (zh) 承載結構
KR102647476B1 (ko) 패키지 구조물들 내의 전원 접지의 배열
US20230307339A1 (en) Electronic package and manufacturing method thereof
TWI833721B (zh) 半導體封裝及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination