DE102011000836A1 - Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren - Google Patents

Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren Download PDF

Info

Publication number
DE102011000836A1
DE102011000836A1 DE102011000836A DE102011000836A DE102011000836A1 DE 102011000836 A1 DE102011000836 A1 DE 102011000836A1 DE 102011000836 A DE102011000836 A DE 102011000836A DE 102011000836 A DE102011000836 A DE 102011000836A DE 102011000836 A1 DE102011000836 A1 DE 102011000836A1
Authority
DE
Germany
Prior art keywords
semiconductor chip
main page
component
contact points
elongation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102011000836A
Other languages
English (en)
Other versions
DE102011000836B4 (de
Inventor
Thorsten 93053 Meyer
Ludwig 94350 Heitzer
Dominic 92714 Maier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102011000836A1 publication Critical patent/DE102011000836A1/de
Application granted granted Critical
Publication of DE102011000836B4 publication Critical patent/DE102011000836B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

Ein Bauelement (100) umfasst einen Halbleiterchip (10), der auf einer ersten Hauptseite (12) angeordnete Kontaktstellen (11) aufweist. Ein Material (13) mit einer Bruchdehnung von mehr als 35% bedeckt die erste Hauptseite (12) des Halbleiterchips (10). Ein Einkapselungskörper (14) bedeckt den Halbleiterchip (10). Eine Metallschicht (15) ist elektrisch mit den Kontaktstellen (11) des Halbleiterchips (10) gekoppelt und erstreckt sich über den Einkapselungskörper (14).

Description

  • Die Erfindung bezieht sich auf ein Bauelement mit einem Halbleiterchip, der von einem Einkapselungsmaterial bedeckt ist. Des Weiteren bezieht sich die Erfindung auf ein Verfahren zur Herstellung eines solchen Bauelements.
  • Hersteller von Halbleiterbauelementen sind dauernd bestrebt, die Leistungsfähigkeit ihrer Produkte zu vergrößern, während ihre Herstellungskosten verringert werden. Ein kostenintensiver Bereich bei der Herstellung von Halbleiterbauelementen ist die Kapselung der Halbleiterchips. Wie für Fachleute erkennbar ist, werden integrierte Schaltungen in Wafern hergestellt, die dann vereinzelt werden, um Halbleiterchips zu produzieren. Ein oder mehrere Halbleiterchips werden in einer Kapselung angeordnet, um sie vor Umwelt- und physischen Belastungen zu schützen. Das Kapseln von Halbleiterchips vergrößert die Kosten und Komplexität der Herstellung von Halbleiterbauelementen, weil die Kapselungsdesigns nicht nur Schutz gewährleisten, sondern auch die Übertragung von elektrischen Signalen zu und von den Halbleiterchips gestatten sollen.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Bauelement mit einem Halbleiterchip zu schaffen, das verbesserte Eigenschaften bei der Montage auf eine Leiterplatte aufweist. Ferner soll ein Verfahren zur Herstellung eines derartigen Bauelements angegeben werden.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu gewährleisten und sind in die vorliegende Beschreibung integriert und bilden einen Teil dieser. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt schematisch eine Querschnittsansicht einer Ausführungsform eines Bauelements;
  • 2A–2F zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung eines Bauelements;
  • 3A–3L zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens;
  • 4A–4L zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens;
  • 5A–5N zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens;
  • 6 zeigt schematisch eine Querschnittsansicht einer Ausführungsform eines Systems mit einer Leiterplatte und einem auf der Leiterplatte angebrachten Bauelement; und
  • 7 zeigt einen Bruch in einem herkömmlichen Bauelement aufgrund der Fehlanpassung des Wärmeausdehnungskoeffizienten zwischen Halbleiterchip und Lotkugel.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • In der vorliegenden Beschreibung sollen die Ausdrücke ”gekoppelt” und/oder ”elektrisch gekoppelt” nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen; es können dazwischentretende Elemente zwischen den ”gekoppelten” oder ”elektrisch gekoppelten” Elementen vorgesehen sein.
  • Im Folgenden werden Bauelemente beschrieben, die Halbleiterchips enthalten. Die Halbleiterchips können von verschiedener Art sein, durch verschiedene Technologien hergestellt werden und können zum Beispiel integrierte elektrische, elektrooptische oder elektromechanische Schaltungen oder Passiva umfassen. Die integrierten Schaltungen können zum Beispiel als logische integrierte Schaltungen, analoge integrierte Schaltungen, integrierte Mischsignalschaltungen, integrierte Leistungsschaltungen, Speicherschaltungen oder integrierte Passiva entworfen sein. Ferner können die Halbleiterchips als sogenannte MEMS (mikroelektromechanische Systeme) konfiguriert sein und können mikromechanische Strukturen wie Brücken, Membranen oder Zungenstrukturen umfassen. Die Halbleiterchips können als Sensoren oder Aktoren, zum Beispiel Drucksensoren, Beschleunigungssensoren, Drehsensoren, Mikrofone usw., konfiguriert sein. Die Halbleiterchips können als Antennen und/oder diskrete Passiva und/oder Chipstapel konfiguriert sein. Halbleiterchips, in die solche funktionalen Elemente eingebettet sind, enthalten im Allgemeinen elektronische Schaltungen, die zum Ansteuern der funktionalen Elemente oder zum weiteren Verarbeiten von durch die funktionalen Elemente erzeugten Signalen dienen. Die Halbleiterchips müssen nicht aus spezifischem Halbleitermaterial, zum Beispiel Si, SiC, SiGe, GaAs, hergestellt sein und können ferner anorganische und/oder organische Materialien enthalten, die nicht Halbleiter sind, wie zum Beispiel diskrete Passiva, Antennen, Isolatoren, Kunststoffe oder Metalle.
  • Die Halbleiterchips können Kontaktstellen (oder Elektroden) aufweisen, die das Herstellen von elektrischem Kontakt mit den in den Halbleiterchips enthaltenen integrierten Schaltungen erlauben. Es können eine oder mehrere Metallschichten auf die Elektroden der Halbleiterchips aufgebracht werden. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel in Form einer einen Bereich bedeckenden Schicht vorliegen. Es kann jedes beliebige gewünschte Metall oder jede beliebige gewünschte Metalllegierung, zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium, als das Material verwendet werden. Die Metallschichten müssen nicht homogen oder nur aus einem Material hergestellt sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien möglich. Die Kontaktstellen können sich auf den aktiven Hauptseiten der Halbleiterchips oder auf anderen Seiten der Halbleiterchips befinden.
  • Es kann ein Material auf die Halbleiterchips aufgebracht werden, das eine Bruchdehnung von mehr als 35% aufweist. Die Bruchdehnung ist eine Materialeigenschaft und ist die Dehnung, die im Moment des Zerbrechens einer aus dem Material, dessen Bruchdehnung zu messen ist, bestehenden Probe aufgezeichnet wird. Die Bruchdehnung kann in einer Zugprüfung gemessen werden, wobei eine aus dem zu messenden Material bestehende Probe gestreckt wird. Die Bruchdehnung A wird dann durch die folgende Gleichung gegeben, wobei L0 die ursprüngliche Länge der Probe ohne Zug und LBruch die im Moment des Aufbrechens der Probe aufgezeichnete Länge der Probe ist und ΔL = LBruch – L0 die Dehnung im Moment des Aufbrechens ist:
    Figure 00060001
  • Gemäß Gleichung (1) kann die Bruchdehnung als Prozentsatz der ursprünglichen Länge der Probe ausgedrückt werden. Das Material, das eine Bruchdehnung von mehr als 35% aufweist, kann direkt auf die Seite des Halbleiterchips aufgebracht werden, an der sich die Kontaktstellen befinden. Bei einer Ausführungsform bedeckt das Material die gesamte Hauptoberfläche des Halbleiterchips und lässt nur die Kontaktelemente und Bereiche, die die Kontaktelemente umgeben, freigelegt. Bei einer Ausführungsform werden Pads (oder Flächen oder Flächenstücke oder Stücke oder Pfosten), die aus dem Material bestehen, das eine Bruchdehnung von mehr als 35% aufweist, auf der Oberfläche des Halbleiterchips angeordnet. Die Pads können in einem Array (oder in einer anderen Anordnung) angeordnet werden. Die Bruchdehnung kann auch größer als 40% oder 50% oder 60% oder 70% oder 80% oder 90% sein. Das Material kann elektrisch isolierend sein und kann zum Beispiel mindestens eines von Polyimid, Silicon, Epoxidharz, Polyurethan, Acrylonitrilbutadienstyrol (ABS) und Polyphenylenbenzobisoxazol (PBO) enthalten und kann mit einem geeigneten Füllmaterial gefüllt sein oder nicht. Man beachte, dass nicht jedes eine der erwähnten Substanzen enthaltende Material unbedingt eine Bruchdehnung von mehr als 35% aufweist. In Tabelle 1 sind Beispiele für Materialien angegeben, die hier als das Material, das eine Bruchdehnung von mehr als 35% aufweist, verwendet werden können:
    Hersteller Produktname Bruchdehnung Materialklasse
    Asahi Pimel I-8606 M > 50% Polyimid
    Fujifilm Durimid 7520 85% Polyimid
    Fujifilm Durimid 7320 > 70% Polyimid
    Hitachi-Du-Pont HD8910 127% PBO
    Dow Corning WL-5150 37,6% Silicon
    Tabelle 1
  • Die nachfolgend beschriebenen Bauelemente umfassen externe Kontaktstellen (oder externe Kontaktelemente), die von beliebiger Form und Größe sein können. Die externen Kontaktstellen können von außerhalb der Bauelemente aus zugänglich sein und können somit das Herstellen von elektrischem Kontakt mit den Halbleiterchips von außerhalb der Bauelemente aus erlauben. Ferner können die externen Kontaktstellen thermisch leitend sein und können als Kühlkörper zum Abführen der durch die Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktstellen können aus einem beliebigen gewünschten elektrisch leitfähigen Material zusammengesetzt sein, zum Beispiel aus einem Metall, wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitfähigen organischen Material. Es kann Lotmaterial, wie zum Beispiel Lotkugeln oder Lothügel, auf die externen Kontaktstellen abgeschieden werden.
  • Eine oder mehrere Metallschichten mit der Form von Leiterbahnen (oder Leiter-Tracks) können über dem Halbleiterchip platziert werden. Die Metallschichten können zum Beispiel verwendet werden, um eine Umverdrahtungsschicht zu produzieren. Die Leiterbahnen können als Verdrahtungsschichten verwendet werden, um elektrischen Kontakt mit Halbleiterchips von außerhalb des Bauelements aus herzustellen und/oder um elektrischen Kontakt mit anderen Halbleiterchips und/oder Komponenten, die in dem Bauelement enthalten sind, herzustellen. Die Leiterbahnen können die Kontaktstellen der Halbleiterchips mit den externen Kontaktstellen koppeln. Die Leiterbahnen können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Es können jedes beliebige gewünschte Metal, zum Beispiel Aluminium, Nickel, Palladium, Silber, Zinn, Gold oder Kupfer, oder Metalllegierungen als das Material verwendet werden. Die Leiterbahnen müssen nicht homogen oder aus nur einem Material hergestellt sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Leiterbahnen enthaltenen Materialien möglich. Ferner können die Leiterbahnen über oder unter oder zwischen elektrisch isolierenden Schichten angeordnet sein.
  • Die Halbleiterchips oder zumindest Teile der Halbleiterchips können mit einem Einkapselungsmaterial bedeckt werden, das elektrisch isolierend sein kann. Das Einkapselungsmaterial kann ein beliebiges geeignetes duroplastisches, thermoplastisches oder thermisch härtendes Material oder Laminat (Prepreg) sein und kann Füllmaterialien enthalten. Es können verschiedene Techniken verwendet werden, um die Halbleiterchips mit dem Einkapselungsmaterial einzukapseln, zum Beispiel Formpressen, Spritzguss, Pulverschmelzverfahren, Flüssigguss oder Lamination. Es können Wärme und/oder Druck angewandt werden, um das Einkapselungsmaterial aufzubringen.
  • Das Einkapselungsmaterial kann verwendet werden, um Kapselungen des Fan-Out-Typs zu produzieren. Bei einer Kapselung des Fan-Out-Typs befindet sich mindestens ein Teil der externen Kontaktstellen und/oder Leiterbahnen, die den Halbleiterchip mit den externen Kontaktstellen verbinden, lateral außerhalb des Umrisses des Halbleiterchips oder schneiden zumindest den Umriss des Halbleiterchips. Bei Kapselungen des Fan-Out-Typs wird somit typischerweise (zusätzlich) ein peripher äußerer Teil der Kapselung des Halbleiterchips zum elektrischen Bonden der Kapselung an externe Anwendungen, wie etwa Anwendungsplatinen usw., verwendet. Dieser äußere Teil der Kapselung, der den Halbleiterchip umschließt, vergrößert effektiv die Kontaktfläche der Kapselung in Bezug auf die Grundfläche des Halbleiterchips und führt somit zu gelockerten Beschränkungen im Hinblick auf Kapselungs-Pad-Größe und -Rasterabstand mit Bezug auf die spätere Verarbeitung, z. B. Verarbeitung der zweiten Ebene.
  • 1 zeigt schematisch ein Bauelement 100 im Querschnitt. Das Bauelement 100 umfasst einen Halbleiterchip 10, der Kontaktstellen 11 aufweist, die auf einer ersten Hauptseite 12 des Halbleiterchips 10 angeordnet sind. Ein Material 13 mit einer Bruchdehnung von mehr als 35% bedeckt die erste Hauptseite 12 des Halbleiterchips 10. Ferner bedeckt ein Einkapselungskörper 14 den Halbleiterchip 10. Eine Metallschicht 15 erstreckt sich über den Einkapselungskörper 14 und ist elektrisch mit den Kontaktstellen 11 des Halbleiterchips 10 gekoppelt.
  • 2A–2F zeigen schematisch ein Verfahren zur Herstellung eines Bauelements 200. Ein Querschnitt des durch das Verfahren erhaltenen Bauelements 200 ist in 2F gezeigt. Ein Halbleiterchip 10 mit auf einer ersten Hauptseite 12 des Halbleiterchips 10 angeordneten Kontaktstellen 11 wird bereitgestellt (siehe 2A). Ein Material 13 mit einer Bruchdehnung von mehr als 35% wird auf die erste Hauptseite 12 des Halbleiterchips 10 aufgebracht (siehe 2B). Der Halbleiterchip 10 wird so über einem Träger 16 platziert, dass die erste Hauptseite 12 des Halbleiterchips 10 dem Träger 16 zugewandt ist (siehe 2C). Der Halbleiterchip 10 wird dann mit einem Einkapselungsmaterial 14 bedeckt (siehe 2D). Der Träger 16 wird entfernt, nachdem der Halbleiterchip 10 mit dem Einkapselungsmaterial 14 bedeckt wurde (siehe Fig. E). Gegebenenfalls kann ein dieelektrisches Material auf den Halbleiterchip 10 aufgebracht werden. Eine Metallschicht 15 wird auf den Halbleiterchip 10 und das Einkapselungsmaterial 14 aufgebracht, wobei die Metallschicht 15 elektrisch mit den Kontaktstellen 11 des Halbleiterchips 10 gekoppelt ist (siehe 2F).
  • 3A–3L zeigen schematisch ein Verfahren zur Herstellung eines Bauelements 300, von dem in 3L ein Querschnitt gezeigt ist. Das in 3A–3L gezeigte Verfahren ist eine Implementierung des in 2A–2F gezeigten Verfahrens. Die Einzelheiten des Herstellungsverfahrens, die nachfolgend beschrieben werden, können deshalb gleichermaßen auf das Verfahren von 2A–2F angewandt werden. Ferner ist das Bauelement 300 eine Implementierung des Bauelements 100. Die Einzelheiten des Bauelements 300, die nachfolgend beschrieben werden, können deshalb gleichermaßen auf das Bauelement 100 angewandt werden.
  • Die Halbleiterchips 10 sowie alle anderen hier beschriebenen Halbleiterchips werden auf einem Wafer hergestellt, der aus einem Halbleitermaterial besteht. Ein solcher Halbleiter-Wafer 20 ist in 3A dargestellt. Der Halbleiter-Wafer 20 kann ein Bulk-Silizium 21 umfassen, in dem integrierte Schaltungen eingebettet werden. Die Kontaktstellen 11 befinden sich auf einer ersten Hauptseite 12 des Halbleiter-Wafers 20. Die integrierten Schaltungen sind über die Kontaktstellen 11 elektrisch zugänglich. Die Kontaktstellen 11 können aus einem Metall bestehen, zum Beispiel Aluminium oder Kupfer, und können eine beliebige gewünschte Form und Größe aufweisen.
  • Es kann ein Material 13 mit einer Bruchdehnung von mehr als 35% auf die erste Seite 12 des Halbleiter-Wafers 20 abgeschieden werden, wie in 3B dargestellt. Das Material 13 kann elektrisch isolierend sein und kann zum Beispiel Polyimid, Silikon, Epoxidharz, Polyurethan, Acrylonitrilbutadienstyrol (ABS), Polyphenylenbenzobisoxazol (PBS) oder andere geeignete Materialien enthalten. Beispiele für das Material 13 sind in Tabelle 1 angegeben. Das Material 13 kann ganz aus einem oder mehreren der erwähnten Materialien bestehen oder kann aus einer Kombination eines oder mehrerer dieser Materialien und anderer Materialien bestehen. In jedem Fall sollte das Material 13 eine Bruchdehnung von mehr als 35% aufweisen. Gemäß einer Ausführungsform ist die Bruchdehnung des Materials 13 größer als 40% oder 50% oder 60% oder 70% oder 80% oder 90%. Die Bruchdehnung des Materials 13 kann durch Verwendung der oben angegebenen Gleichung (1) bestimmt werden.
  • Das Material 13 kann durch Aufschleudern, Drucken, Lamination oder eine beliebige andere geeignete Technik abgeschieden werden. Die Dicke d1 der Schicht aus dem Material 13 kann im Bereich von 4 bis 20 μm und insbesondere von 5 bis 7 μm liegen. Wenn das Material 13 auf die erste Seite 12 des Halbleiter-Wafers 20 aufgedruckt wird, werden die Kontaktstellen 11 möglicherweise nicht mit dem Material 13 bedeckt. Wenn Aufschleudern als das Abscheidungsverfahren verwendet wird, kann eine Fotoresistschicht über der Schicht aus dem Material 13 (nicht dargestellt) abgeschieden (zum Beispiel aufgeschleudert) werden. Durch Belichten mit Licht einer geeigneten Wellenlänge durch eine Maske und nachfolgende Entwicklung werden Durchgangslöcher (Aussparungen) in der Fotoresistschicht gebildet. Danach können die Teile des Materials 13, die durch die Durchgangslöcher freigelegt wurden, durch Entfernen durch Verwendung eines geeigneten Lösungsmittels entfernt werden, wenn das Fotoresistmaterial positiv tont. Wenn das Fotoresistmaterial negativ tont, werden nicht alle freigelegten Bereiche durch das Lösungsmittel entfernt. Die verbleibende Schicht aus dem Material 13 weist Aussparungen auf, die die Kontaktstellen 11 des Halbleiter-Wafers 20 freilegen.
  • Nach dem Strukturieren des Materials 13 kann das Material 13 während einer Wärmebehandlung ausgehärtet und dadurch gehärtet werden. Zu diesem Zweck können das Material 13 und der Halbleiter-Wafer 20 einer geeigneten Temperatur ausgesetzt werden. Wenn das Material 13 zum Beispiel aus Polyimid besteht, kann die Temperatur im Bereich von 360 bis 380°C liegen. Die zum Aushärten des Materials 13 erforderlichen Temperaturen können höher als die Temperaturen sein, denen eine Formmasse widerstehen kann. Deshalb kann das Material 13 vor der Einkapselung der Halbleiterchips 10 mit dem Gussmaterial wie nachfolgend beschrieben abgeschieden und ausgehärtet werden.
  • Wie in 3C dargestellt, kann der Halbleiter-Wafer 20 dann zum Beispiel durch Sägen, Schneiden, Ätzen oder Laserablation zu den Halbleiterchips 10 vereinzelt werden (in 3C sind nur zwei der Halbleiterchips 10 dargestellt).
  • Um die Halbleiterchips 10 zu kapseln, wird ein Träger 16 bereitgestellt, wie in 3D dargestellt. Der Träger 16 kann eine Platte sein, die aus einem starren Material besteht, zum Beispiel einem Metall wie Nickel, Stahl oder rostfreiem Stahl, Laminat, einem Film oder Materialstapel. Der Träger 16 kann mindestens eine flache Oberfläche aufweisen, auf der Komponenten des Bauelements 300 platziert werden können. Die Form des Trägers 16 ist auf keinerlei geometrische Form beschränkt, zum Beispiel kann der Träger 16 rund oder rechteckig sein. Träger 16 kann eine beliebige geeignete Größe aufweisen. Ein Klebeband 22, zum Beispiel ein doppelseitiges Klebeband, kann auf den Träger 16 laminiert werden.
  • Wie in 3E dargestellt, werden die Halbleiterchips 10 auf dem Träger 16 angebracht. Die Halbleiterchips 10 können auf dem Klebeband 22 fixiert werden. Zur Anbringung der Halbleiterchips 10 an dem Träger 16 können als Alternative andere Arten von Anbringungsmaterialien verwendet werden. Die Halbleiterchips 10 können in einem Array angeordnet werden. Ferner kann ein beliebiges geeignetes Array der Halbleiterchips 10 auf dem Träger 16 platziert werden (in 3E sind nur zwei der Halbleiterchips 10 gezeigt).
  • Die Halbleiterchips 10 werden auf dem Träger 16 in einem größeren Abstand umgeordnet, als sie im Wafer-Verbund aufwiesen. Die Halbleiterchips 10 können auf demselben Halbleiter-Wafer 20 hergestellt worden sein, können als Alternative aber auch auf verschiedenen Halbleiter-Wafern hergestellt worden sein. Ferner können die Halbleiterchips 10 physisch identisch sein, können aber auch verschiedene integrierte Schaltungen enthalten und/oder andere Komponenten repräsentieren. Die Halbleiterchips 10 können so über dem Träger 16 angeordnet werden, dass ihre ersten Hauptseiten 12 die dem Träger 16 zugewandten Kontaktstellen 11 enthalten. In diesem Fall befindet sich das Material 13 in direktem Kontakt mit dem Klebeband 22.
  • Nachdem die Halbleiterchips 10 auf dem Träger 16 angebracht wurden, werden sie mit einem Einkapselungsmaterial eingekapselt, wodurch ein Einkapselungskörper 14 gebildet wird, wie in 3F dargestellt. Das Einkapselungsmaterial kann die zweiten Hauptseiten 23 der Halbleiterchips 10, die den ersten Hauptseiten 12 gegenüberliegen, und auch die Seitenflächen 24 der Halbleiterchips 10 bedecken. Die Lücken zwischen den Halbleiterchips 10 werden auch mit dem Einkapselungsmaterial gefüllt. Zum Beispiel kann das Einkapselungsmaterial ein duroplastisches oder thermisch härtendes Gussmaterial sein. Das Einkapselungsmaterial kann auf einem Epoxidharzmaterial basieren und kann ein Füllmaterial enthalten, das aus kleinen Partikeln aus Glas (SiO2) oder anderen elektrisch isolierenden Mineralfüllmaterialien wie Al2O3 oder organischen Füllmaterialien besteht. Das Gussmaterial kann zum Beispiel durch Formpressen, Spritzguss, Granulatguss, Pulverschmelzverfahren oder Flüssiggießen aufgebracht werden.
  • Gemäß einer Ausführungsform wird ein Polymermaterial verwendet, um die Halbleiterchips 10 einzukapseln und den Einkapselungskörper 14 zu bilden. Das Polymermaterial kann die Form einer elektrisch isolierenden Folie oder eines elektrisch isolierenden Blatts aufweisen, die bzw. das über den Halbleiterchips 10 sowie den Träger 16 laminiert wird. Wärme und Druck können für eine Zeit angewendet werden, die geeignet ist, um die Polymerfolie bzw. das Polymerblatt an der darunterliegenden Struktur anzubringen. Die Lücken zwischen den Halbleiterchips 10 werden auch mit dem Polymermaterial gefüllt. Das Polymermaterial kann zum Beispiel ein Prepreg (Abkürzung für präimpregnierte Fasern) sein, bei dem es sich um eine Kombination aus einer Fasermatte, zum Beispiel Glas- oder Kohlefasern, und einem Harz, zum Beispiel einem duroplastischen Material, handelt. Prepreg-Materialien werden üblicherweise zur Herstellung von PCBs (Leiterplatten – Printed Circuit Boards) verwendet. Bekannte Materialien, die in der PCB-Industrie verwendet und hier als Polymermaterial verwendet werden können, sind: FR-2, FR-3, FR-4, FR-5, FR-6, G-10, CEM-1, CEM-2, CEM-3, CEM-4 and CEM-5. Prepreg-Materialien sind zweistufige Materialien, die beim Aufbringen über den Halbleiterchips 10 flexibel sind und während einer Wärmebehandlung gehärtet werden. Zur Lamination des Prepreg können dieselben oder ähnliche Prozessschritte wie bei der PCB-Herstellung verwendet werden.
  • Die in dem Einkapselungskörper 14 eingekapselten Halbleiterchips 10 werden von dem Träger 16 abgelöst und das Klebeband 22 wird von dem Material 13 sowie von dem Einkapselungsmaterial 14 abgezogen, wie in 3G gezeigt. Das Klebeband 22 kann Wärmeablöseigenschaften aufweisen, die die Entfernung des Klebebands 22 während einer Wärmebehandlung erlauben. Die Entfernung des Klebebands 22 von dem Träger 16 wird bei einer geeigneten Temperatur ausgeführt, die von den Wärmeablöseigenschaften des Klebebands 22 abhängt und gewöhnlich höher als 150°C ist.
  • Nach dem Ablösen des Trägers 16 und des Klebebands 22 bilden die dem Halbleiterchip 10 abgewandte Seite des Materials 13 sowie die untere Oberfläche des Einkapselungskörpers 14 eine im Wesentlichen gemeinsame Ebene 17. Die Ebene 17 kann Stufen umfassen, die eine Höhe von bis zu 10 μm aufweisen können. Insbesondere kann an der Grenzfläche zwischen dem Halbleiterchip 10 und dem Einkapselungskörper 14 eine Stufe auftreten. Die Ebene 17 ist mit der ersten Hauptseite 12 der Halbleiterchips 10 im Wesentlichen koplanar. Wie nachfolgend beschrieben und in 3H–3K dargestellt, kann eine Umverteilungsschicht auf die Ebene 17 aufgebracht werden.
  • Auf der Ebene 17 kann eine dielektrische Schicht 18 abgeschieden werden, wie in 3H dargestellt. Die dielektrische Schicht 18 kann auf verschiedene Weisen hergestellt werden. Zum Beispiel kann die dielektrische Schicht 18 aus einer Gasphase oder aus einer Lösung abgeschieden oder auf die Oberfläche 17 auflaminiert werden. Ferner können Dünnfilmtechnologieverfahren oder ein Standard-PCB-Industrieprozessablauf zur Aufbringung der dielektrischen Schicht 18 verwendet werden. Die dielektrische Schicht 18 kann aus einem Polymer hergestellt werden, wie zum Beispiel Parylen, Fotoresistmaterial, Imid, Epoxidharz, Duroplast, Silikon, Siliziumnitrid oder einem anorganischen keramikartigen Material wie Silikon-Kohlenstoff-Verbindungen. Die Dicke der dielektrischen Schicht 18 kann bis zu 10 μm oder sogar mehr betragen. Die dielektrische Schicht 18 kann auch weggelassen werden.
  • Um elektrische Kontakte zu den in den Halbleiterchips 10 eingebetteten integrierten Schaltungen herzustellen, kann die dielektrische Schicht 18 in Bereichen, in denen die Kontaktstellen 11 angeordnet sind, geöffnet werden, wie in 3H dargestellt. Die Öffnungen 25 in der dielektrischen Schicht 18 können zum Beispiel durch Verwendung von fotolithografischen Verfahren und/oder Ätzverfahren produziert werden.
  • Während des Gießprozesses zum Bilden des Einkapselungskörpers 14 können die Halbleiterchips 10 um bis zu eine bestimmte Distanz l seitlich verschoben werden, die im Bereich von ±15 μm liegen kann. Bei einer Ausführungsform weisen die Öffnungen in dem Material 13, die die Kontaktstellen 11 der Halbleiterchips 10 freilegen, Abmessungen auf, die um mindestens die Distanz l größer als die Öffnungen 25 in der dielektrischen Schicht 18 sind. Dadurch wird sichergestellt, dass die gesamte Oberfläche jeder Öffnung 25 Flächeninhalt der jeweiligen Kontaktstelle 11 freilegt.
  • Eine Metallschicht 15 wird auf die dielektrische Schicht 18 aufgebracht und strukturiert, wie in 3I dargestellt. Gemäß einer Ausführungsform wird eine Keimschicht aufgebracht, die möglicherweise aus zwei verschiedenen Schichten besteht. Der erste Teil der Keimschicht ist eine Barrierenschicht, die zum Beispiel aus Titan, Titan-Wolfram oder Palladium besteht und zuerst auf der oberen Oberfläche der dielektrischen Schicht 18 und der freigelegten Kontaktstellen 11 abgeschieden wird. Die Abscheidung der Barrierenschicht kann durch stromlose Abscheidung aus einer Lösung oder durch Sputtern ausgeführt werden. Die Barrierenschicht kann eine Dicke im Bereich von 10 bis 80 nm, insbesondere etwa 50 nm, aufweisen.
  • Die Dicke der Keimschicht kann durch Abscheiden einer weiteren Metallschicht auf die Barrierenschicht vergrößert werden. Die Barrierenschicht kann als Elektrode für galvanische Abscheidung der weiteren Metallschicht verwendet werden. Der obere Teil der Keimschicht kann zum Beispiel aus Kupfer bestehen und eine Dicke im Bereich von 100 bis 200 nm aufweisen.
  • Über der Keimschicht kann eine Fotoresistschicht gedruckt, elektrisch abgeschieden oder aufgeschleudert werden (nicht dargestellt). Durch Belichten mit Licht einer geeigneten Wellenlänge durch eine Maske und nachfolgende Entwicklung oder Laseranwendung werden Aussparungen in der Fotoresistschicht gebildet. Danach kann der durch die Aussparungen freigelegte Teil der Keimschicht durch galvanische Abscheidung eines Metallmaterials verstärkt werden. Während der galvanischen Abscheidung des Metallmaterials wird die Keimschicht als Elektrode verwendet. Es können Kupfer oder andere Metalle oder Metalllegierungen in den unmaskierten Bereichen und bis auf die gewünschte Höhe, die gewöhnlich mehr als 3 μm beträgt, auf die Keimschicht plattiert werden.
  • Nach dem Plattieren der Metallschicht 15 wird die Fotoresistschicht durch Verwendung eines geeigneten Lösungsmittels entfernt. Die nun freigelegten Teile der ursprünglichen Keimschicht, die nicht mit der Metallschicht 15 bedeckt wurden, können durch einen kurzen Ätzschritt entfernt werden, wodurch getrennte Leiterbahnen erzeugt werden, wie in 3I dargestellt.
  • Über der Metallschicht 15 kann eine dielektrische Schicht 26 abgeschieden und in bestimmten Bereichen geöffnet werden, um Teile der Metallschicht 15 freizulegen, wie in 3J dargestellt. Die freigelegten Teile der Metallschicht dienen als externe Kontaktstellen 27. Die dielektrische Schicht 26 kann durch Verwendung derselben oder ähnlicher Materialien und Verarbeitungsschritte wie oben in Verbindung mit der dielektrischen Schicht 18 beschrieben produziert werden. Die dielektrische Schicht 26 kann die Funktion einer Lötstoppschicht aufweisen.
  • Es können Lotabscheidungen 28 auf die externen Kontaktstellen 27 platziert werden, wie in 3K dargestellt. Die Lotabscheidungen 28 können durch sogenannte ”Kugelplatzierung” (Ball Placement) auf die externen Kontaktstellen 27 aufgebracht werden, wobei vorgeformte aus Lotmaterial bestehende Kugeln auf die externen Kontaktstellen 27 aufgebracht werden. Als Alternative zur ”Kugelplatzierung” können die Lotabscheidungen 28 zum Beispiel mittels Schablonendruck oder mit einer Lötpaste, gefolgt von einem Wärmebehandlungsprozess, aufgebracht werden. Das Lotmaterial kann aus Metalllegierungen gebildet sein, die zum Beispiel aus den folgenden Materialien zusammengesetzt sind: SnPb, SnAg, SnAgCu, SnAgCuNi, SnAu, SnCu und SnBi. Die Lotabscheidungen 28 können verwendet werden, um die Bauelemente 300 elektrisch mit anderen Komponenten, zum Beispiel einer PCB, zu koppeln. Die Lotabscheidungen 28 werden über die Metallschicht 15 elektrisch mit den Kontaktstellen 11 der Halbleiterchips 10 gekoppelt.
  • Wie in 3L dargestellt, werden die Bauelemente 300 durch Trennung des Einkapselungskörpers 14 und möglicherweise der Umverdrahtungsschicht zum Beispiel durch Sägen, Schneiden, Ätzen oder einem Laserstrahl voneinander getrennt.
  • Die durch das oben beschriebene Verfahren hergestellten Bauelemente 300 können Kapselungen des Fan-Out-Typs sein. Der Einkapselungskörper 14 erlaubt, dass sich die Umverdrahtungsschicht über den Umriss der Halbleiterchips 10 hinaus erstreckt. Die externen Kontaktstellen 27 müssen deshalb nicht innerhalb des Umrisses der Halbleiterchips 10 angeordnet werden, sondern können über einen größeren Bereich verteilt sein. Die als Ergebnis des Einkapselungskörpers 14 für die Anordnung der externen Kontaktstellen 27 verfügbare vergrößerte Fläche bedeutet, dass die externen Kontaktstellen 27 nicht nur in einer größeren Distanz voneinander angeordnet werden, sondern dass die maximale Anzahl der externen Kontaktstellen 27, die dort angeordnet werden können, gleichermaßen im Vergleich zu der Situation, wenn alle externen Kontaktstellen 27 innerhalb des Umrisses der Halbleiterchips 10 angeordnet sind, vergrößert wird.
  • Für Fachleute ist offensichtlich, dass das in 3L gezeigte Bauelement 300 und seine Herstellung wie oben beschrieben lediglich eine beispielhafte Ausführungsform sein soll und viele Varianten möglich sind. Jedes der oben beschriebenen Bauelemente 300 enthält einen einzigen Halbleiterchip. Als Alternative können zwei oder mehr Halbleiterchips oder Passiva verschiedener Arten in demselben Bauelement 300 enthalten sein. Die Halbleiterchips und Passiva können sich in Bezug auf Funktion, Größe, Herstellungstechnologie usw. unterscheiden.
  • Ferner kann die Umverdrahtungsschicht mehr als eine Metallschicht enthalten. Die Metallschichten können übereinander gestapelt werden und die dielektrischen Schichten können zwischen angrenzenden Metallschichten angeordnet werden.
  • 4A–4L zeigen schematisch ein Verfahren zur Herstellung eines Bauelements 400, von dem in 4L ein Querschnitt gezeigt ist. Das in 4A–4L gezeigte Verfahren ist eine Variante des in 3A–3L gezeigten Verfahrens. Viele der Herstellungsschritte des nachfolgend vorgestellten Verfahrens sind mit den obenbeschriebenen Herstellungsschritten ähnlich oder identisch. Deshalb wird im Folgenden gegebenenfalls auf die Beschreibung des Verfahrens von 3A–3L verwiesen.
  • Wie in 4A dargestellt, wird ein Träger 16 zusammen mit einem Klebeband 22 bereitgestellt, die mit dem oben in Verbindung mit 3D beschriebenen Träger 16 und Klebeband 22 identisch sind.
  • Die Halbleiterchips 10 werden so auf dem Träger 16 montiert, dass ihre ersten Hauptseiten 12 dem Träger 16 zugewandt sind, wie in 4B dargestellt. Im Gegensatz zu der Ausführungsform von 3E werden die ersten Hauptseiten 12 der Halbleiterchips 10 nicht mit dem Material 13 bedeckt. Somit befinden sich die blanken Seiten 12 in Kontakt mit dem Klebeband 22.
  • Die zweiten Hauptseiten 23 gegenüber den ersten Hauptseiten 12 und die Seitenflächen 24 der Halbleiterchips 10 werden dann durch den Einkapselungskörper 14 bedeckt, wie in 4C dargestellt und oben in Verbindung mit 3F beschrieben. Danach werden der Träger 16 und das Klebeband 22 wie oben in Verbindung mit 3G beschrieben entfernt. Nach der Entfernung des Trägers 16 bilden die Unterseite des Einkapselungskörpers 14 wie in 4D dargestellt und die ersten Hauptseiten 12 der Halbleiterchips 10 eine im Wesentlichen gemeinsame Ebene 30. Die Ebene 30 kann Stufen umfassen, die eine Höhe von bis zu 10 μm aufweisen können. Insbesondere kann an der Grenzfläche zwischen dem Halbleiterchip 10 und dem Einkapselungskörper 14 eine Stufe auftreten.
  • Bei der vorliegenden Ausführungsform werden Pads (oder Flächen oder Flächenstücke oder Flächenabschnitte oder Pfosten) 31, die aus dem Material 13 bestehen, auf die Ebene 30 aufgebracht. Die Pads 31 können über den ersten Hauptseiten 12 der Halbleiterchips 10 sowie dem Einkapselungskörper 14 abgeschieden werden. Das Material 13 der Pads 31 kann dieselben Eigenschaften wie oben in Verbindung mit 3B beschrieben aufweisen. Insbesondere kann das Material 13 eine Bruchdehnung von mehr als 35% oder 40% oder 50% oder 60% oder 70% oder 80% oder 90% aufweisen. Das Material 13 kann elektrisch isolierend sein oder kann zum Beispiel Polyimid, Silikon, Epoxidharz, Polyurethan, Acrylnitrilbutadienstyrol (ABS), Polyphenylenbenzobisoxazol (PBS) oder andere geeignete Materialien enthalten. Beispiele für das Material 13 sind in Tabelle 1 angegeben.
  • Die Pads 31 können durch Drucken, insbesondere Siebdruck, oder aufschleudern und nachfolgendes Strukturieren oder andere geeignete Techniken abgeschieden werden. Die Dicke d2 der Pads 31 kann im Bereich von 4 bis 20 μm liegen. Die Pads 31 können in einem Array (oder in einer beliebigen anderen Anordnung) angeordnet werden, wie schematisch in 4F dargestellt, wobei eine obere Draufsicht des Einkapselungskörpers 14 von 4E gezeigt ist. Zum leichteren Verständnis zeigt 4E nur die Positionen der Pads 31. Die Umrisse der Halbleiterchips 10 sind durch gestrichelte Linien angegeben. Die Pads 31 werden an den Positionen platziert, an denen später die externen Kontaktstellen 27 und die Lotabscheidungen 28 platziert werden. Die Pads 31 können eine rechteckige Form oder quadratische Form aufweisen, wie in 4F, es sind aber auch andere Formen, zum Beispiel eine runde Form, möglich. Wenn sich die Position eines Pads 31 mit der Position einer Kontaktstelle 11 überlappt, weist das Pad 31 eine Aussparung auf, um die Kontaktstelle 11 freizulegen, wie beispielhaft in 4E dargestellt. Die Aussparung des Pad 31 kann größer als die Fläche der Kontaktstelle 11 sein.
  • Gemäß einer Ausführungsform werden die aus dem Material 13 bestehenden Pads 31 abgeschieden, wenn sich die Halbleiterchips 10 immer noch im Wafer-Verbund befinden (ähnlich wie bei 3B). In diesem Fall werden keine Pads 31 auf dem Einkapselungskörper 14 abgeschieden.
  • Danach kann eine Umverdrahtungsschicht abgeschieden werden, die eine dielektrische Schicht 18, eine Metallschicht 15 und eine Lötstoppschicht 19 umfasst, wie in 4G–4I dargestellt. Die Merkmale und Abscheidungsverfahren dieser Schichten können mit den oben in Verbindung mit 3H–3J beschriebenen entsprechenden Schichten identisch sein.
  • Die externen Kontaktstellen 27, die durch Aussparungen in der Lötstoppschicht 19 und der darunterliegenden strukturierten Metallschicht 15 gebildet werden, können eine runde Form aufweisen und können einen Durchmesser d4 aufweisen, der im Bereich von 200 bis 350 μm liegt. Der Durchmesser d4 der externen Kontaktstellen 27 kann kleiner als die Seitenlänge d3 der aus dem Material 13 bestehenden Pads 31 sein. Es kann vorgesehen werden, dass unter jeder externen Kontaktstelle 27 ein jeweiliges Pad 31 angeordnet wird. Ferner kann jede externe Kontaktstelle 27 so positioniert werden, dass sie sich nicht über den Umriss des jeweiligen Pad 31 hinaus erstreckt, wie beispielhaft in 4I für ein Paar aus externer Kontaktstelle 27 und entsprechendem Pad 31 durch gestrichelte Linien angegeben wird. Der quadratisch geformte Umriss jedes Pad 31 kann mit dem runden Umriss der jeweiligen externen Kontaktstelle 27 konzentrisch sein.
  • Bei einer Ausführungsform weisen angrenzende externe Kontaktstellen 27 eine Distanz von Mittelpunkt zu Mittelpunkt von 0,4 mm auf, der Durchmesser d4 der externen Kontaktstellen 27 beträgt 240 μm und die Pads 31 besitzen eine Seitenlänge d3 im Bereich von 240 bis 280 μm. Bei einer anderen Ausführungsform besitzen angrenzende externe Kontaktstellen 27 eine Distanz von Mittelpunkt zu Mittelpunkt von 0,5 mm, der Durchmesser d4 der externen Kontaktstellen 27 beträgt 280 μm und die Pads 31 besitzen eine Seitenlänge d3 im Bereich von 280 bis 340 μm.
  • Auf die externen Kontaktstellen 27 können Lotabscheidungen 28 platziert werden, wie in 4J dargestellt. Die Lotabscheidungen 28 können wie oben in Verbindung mit 3K beschrieben Lotkugeln sein.
  • 4K zeigt eine obere Draufsicht des Einkapselungskörpers 14 von 4J. Die externen Kontaktstellen 27 und die auf den externen Kontaktstellen 27 platzierten Lotkugeln sind in demselben Array (oder im Allgemeinen in derselben Anordnung) wie die Pads 31 von 4F angeordnet. Die Umrisse der Halbleiterchips 10 sind in 4K durch gestrichelte Linien angegeben.
  • Wie in 4L dargestellt, werden die Bauelemente 400 durch Trennung des Einkapselungskörpers 14 und der Umverdrahtungsschicht zum Beispiel durch Sägen, Schneiden, Ätzen oder einen Laserstrahl voneinander getrennt.
  • 5A–5N zeigen schematisch ein Verfahren zur Herstellung eines Bauelements 500, von dem in 5N ein Querschnitt gezeigt ist. Das in 5A–5N gezeigte Verfahren ist eine Variante des in 3A–3L gezeigten Verfahrens. Viele der Herstellungsschritte des nachfolgend angegebenen Verfahrens sind den oben beschriebenen Herstellungsschritten ähnlich oder mit diesen identisch. Deshalb wird im Folgenden gegebenenfalls auf die Beschreibung des Verfahrens von 3A–3L verwiesen.
  • 5A zeigt schematisch einen Halbleiter-Wafer 20, der Kontaktstellen 11 auf seiner ersten Hauptseite 12 aufweist. Ähnlich oder identisch wie bei 3B kann ein Material 13, das eine Bruchdehnung von mehr als 35% aufweist, auf die erste Hauptseite 12 des Halbleiter-Wafers 20 abgeschieden werden, wie in 5B dargestellt. Es können Aussparungen in der Schicht aus dem Material 13 gebildet werden, die die Kontaktstellen 11 des Halbleiter-Wafers 20 freilegen.
  • Wie schematisch in 5C dargestellt, kann eine Keimschicht 50 auf der oberen Oberfläche des Materials 13 und den freigelegten Oberflächen der Kontaktstellen 11 abgeschieden werden.
  • Die Abscheidung der Keimschicht 50 kann der oben in Verbindung mit 3I beschriebenen Abscheidung der Keimschicht ähnlich oder mit dieser identisch sein.
  • 5D zeigt, dass ein Abscheidungsresist 51 auf die Keimschicht 50 abgeschieden werden kann. Der Abscheidungsresist 51 kann in den Bereichen der Kontaktstellen 11 des Halbleiter-Wafers 20 Öffnungen aufweisen. Die durch die Öffnungen in dem Abscheidungsresist 51 freigelegten Teile der Keimschicht 50 können durch galvanische Abscheidung eines Metallmaterials verstärkt werden, wie in 5E dargestellt. Während der galvanischen Abscheidung des Metallmaterials wird die Keimschicht als Elektrode verwendet. Es können Kupfer oder andere Metalle oder Metalllegierungen auf die Keimschicht in den unmaskierten Bereichen und bis auf die gewünschte Höhe, die gewöhnlich größer als 3 μm ist, abgeschieden werden. Der Abscheidungsprozess produziert Metallständer (oder Pfosten oder Vorsprünge) 52, die von den Kontaktstellen 11 des Halbleiter-Wafers 20 vorstehen.
  • Der Abscheidungsresist 51 kann dann entfernt werden und die Teile der Keimschicht 50, die durch Entfernen des Abscheidungsresist 51 freigelegt werden, können geätzt werden. Wie in 5F dargestellt, können die Ständer 52 eine Höhe d5 im Bereich von 1 bis 40 μm und insbesondere von 20 bis 40 μm aufweisen.
  • Bei einer Ausführungsform werden die Ständer 52 durch Stud-Bumping produziert. Die Stud-Bumps 52 werden durch eine Modifikation des bei dem herkömmlichen Drahtbonden verwendeten Prozesses des ”Kugelbondens” (Ball Bonding) auf den Kontaktstellen 11 platziert. Beim Kugelbonden wird die Spitze des Bonddrahts geschmolzen, um eine Kugel zu bilden. Das Drahbondwerkzeug drückt diese Kugel gegen die Kontaktstelle des Halbleiterchips, die verbunden werden soll, und wendet dabei mechanische Kraft, Wärme und/oder Ultraschallenergie an, um eine metallische Verbindung zu erzeugen. Das Drahtbondwerkzeug verlängert dann den Draht zu der Kontaktstelle auf der Leiterplatte, dem Substrat oder Systemträger und nimmt eine ”Stitch”-Bondung an dieser Kontaktstelle vor und endet, indem es den Bonddraht abbricht, um einen weiteren Zyklus zu beginnen. Zum Stud-Bumping wird die erste Kugelbondung auf einer Kontaktstelle 11 des Halbleiter-Wafers 20 wie beschrieben vorgenommen, aber der Draht wird dann dicht über der Kugel abgebrochen. Die resultierende Kugel bzw. ”Stud-Bump” 52, die auf der Kontaktstelle 11 verbleibt, gewährleistet eine permanente und zuverlässige Verbindung zu dem darunter liegenden elektrisch leitfähigen Material der Kontaktstelle 11.
  • Wie in 5G dargestellt, kann der Halbleiter-Wafer 20 zerteilt werden, um dadurch die einzelnen Halbleiterchips 10 zu trennen. Ähnlich wie bei 3D und 3E wird ein Träger 16 bereitgestellt, und die Halbleiterchips 10 werden mittels eines Klebebands 22, zum Beispiel eines doppelseitigen Klebebands, das wie in 5H und 5I dargestellt auf den Träger auflaminiert werden kann, auf dem Träger 16 montiert. Im Gegensatz zu 3E werden die Halbleiterchips 10 jedoch so auf dem Träger 16 montiert, dass ihre ersten Hauptseiten 12 und die Ständer 52 dem Träger 16 abgewandt sind.
  • Nachdem die Halbleiterchips 10 auf dem Träger 16 montiert wurden, werden sie mit einem Einkapselungsmaterial eingekapselt, wodurch ein Einkapselungskörper 14 gebildet wird, wie oben in Verbindung mit 3F beschrieben und in 5J dargestellt. Das Einkapselungsmaterial bedeckt die ersten Hauptoberflächen 12 einschließlich des Materials 13, der Seitenflächen 24, der Halbleiterchips 10 sowie der Ständer 52. Der die Halbleiterchips 10 enthaltende Einkapselungskörper 14 wird dann von dem Träger 16 abgelöst, wie in 5K dargestellt.
  • Der Einkapselungskörper 14 kann durch mechanisches Entfernen von Einkapselungsmaterial von der oberen Oberfläche 53 des Einkapselungskörpers 14 gedünnt werden, wie in 5L dargestellt. Schleifmaschinen, die verwendet werden können, sind den zum Halbleiter-Waferschleifen verwendeten Maschinen ähnlich oder mit diesen identisch. Als Alternative kann Fräsen oder Polieren, wie zum Beispiel chemisch-mechanisches Polieren, verwendet werden, um die Dicke des Einkapselungskörpers 14 zu verringern.
  • Das Dünnen wird ausgeführt, bis die oberen Oberflächen der Ständer 52 freigelegt sind. Es ist auch möglich, dass die Höhen der Ständer 52 beim Dünnen des Einkapselungskörpers 14 verringert werden. Am Ende können die Ständer 52 eine Höhe d6 von weniger als 20 μm, insbesondere weniger als 10 oder 5 μm, aufweisen. Als Ergebnis des Dünnens ist die obere Oberfläche 53 des Einkapselungskörpers 14 im Wesentlichen bündig mit den oberen Oberflächen der Ständer 52. Der Ausdruck ”bündig” ist hier nicht mathematisch gemeint und kann Mikrostufen im Bereich von bis zu mehreren Mikrometern umfassen. Die oberen Oberflächen des Einkapselungskörpers 14 und der Ständer 52 bilden somit eine im Wesentlichen gemeinsame Ebene, worauf eine Umverdrahtungssschicht aufgebracht werden kann.
  • Die Umverdrahtungsschicht ist in 5N dargestellt und kann wie oben in Verbindung mit 3I–3K beschrieben aufgebracht werden. Danach werden die einzelnen Bauelemente 500 durch Zerteilen des Einkapselungskörpers 14 wie in 5N dargestellt voneinander getrennt.
  • Die Bauelemente 100, 200, 300, 400 und 500 können auf Leiterplatten montiert werden. In 6 ist ein System 600 beispielhaft dargestellt, das das Bauelement auf einer Leiterplatte 40, zum Beispiel einer PCB, montiert enthält. Die Leiterplatte 40 kann Kontaktstellen 41 aufweisen und das Bauelement 300 kann mittels der Lotkugeln 28 an die Kontaktstellen 41 gelötet werden.
  • Die Fehlanpassung des Wärmeausdehnungskoeffizienten zwischen den Halbleiterchips und den Lotkugeln kann örtlich insbesondere bei thermischen Wechselbelastungstests Anspannungen verursachen. Die höchste Anspannung tritt an der Grenzfläche zwischen der externen Kontaktstelle und den Lotkugeln auf. Bei herkömmlichen Bauelementen kann diese Anspannung Brüche im Kupfer verursachen. Ein solcher Bruch in einem herkömmlichen Bauelement ist in 7 beispielhaft gezeigt. Der Bruch beginnt in der Kupferschicht, verläuft dann durch die dielektrische Schicht und erstreckt sich in die Chippassivierung. Bei den oben beschriebenen Bauelementen 100 bis 500 wirkt das Material 13 als Puffer zwischen den Halbleiterchips und den Lotkugeln aufgrund der hohen Bruchdehnung des Materials 13 und verhindert somit die Bildung von Brüchen.
  • Obwohl ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke ”enthalten”, ”haben”, ”mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck ”umfassen” einschließend sein. Ferner versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder voll integrierten Schaltungen oder Programmiermitteln implementiert werden können. Außerdem ist der Ausdruck ”beispielhaft” lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Außerdem versteht sich, dass hier abgebildete Merkmale und/oder Elemente der Einfachheit und des leichteren Verständnisses halber mit bestimmten Dimensionen relativ zueinander dargestellt sind und dass die tatsächlichen Dimensionen wesentlich von den hier dargestellten abweichen können.
  • Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Varianten der hier besprochenen spezifischen Ausführungsformen abdecken. Deshalb ist es beabsichtigt, dass die vorliegende Erfindung nur durch die Ansprüche und ihre Äquivalente beschränkt wird.

Claims (25)

  1. Bauelement (100), umfassend: einen Halbleiterchip (10), der auf einer ersten Hauptseite (12) des Halbleiterchips (10) angeordnete Kontaktstellen (11) umfasst, ein Material (13) mit einer Bruchdehnung von mehr als 35%, wobei das Material (13) die erste Hauptseite (12) des Halbleiterchips (10) bedeckt, einen Einkapselungskörper (14), der den Halbleiterchip (10) bedeckt, und eine Metallschicht (15), die elektrisch mit den Kontaktstellen (11) des Halbleiterchips (10) gekoppelt ist und sich über den Einkapselungskörper (14) erstreckt.
  2. Bauelement (100) nach Anspruch 1, das ferner eine Vielzahl von Lotabscheidungen (28) umfasst, wobei mindestens eine der Lotabscheidungen (28) außerhalb eines Umrisses des Halbleiterchips (10) angeordnet ist.
  3. Bauelement (100) nach Anspruch 2, wobei die Lotabscheidungen Lotkugeln (28) sind.
  4. Bauelement (100) nach Anspruch 3, wobei die Metallschicht (15) die Kontaktstellen (11) des Halbleiterchips (10) elektrisch mit den Lotkugeln (28) koppelt.
  5. Bauelement (100) nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (10) eine zweite Hauptseite (23) gegenüber der ersten Hauptseite (12) und sich von der ersten Hauptseite (12) zu der zweiten Hauptseite (23) erstreckende Seitenflächen (24) umfasst, und wobei der Einkapselungskörper (14) die Seitenflächen (24) des Halbleiterchips (10) vollständig bedeckt.
  6. Bauelement (100) nach Anspruch 5, wobei sich der Einkapselungskörper (14) in direktem Kontakt mit der zweiten Hauptseite (23) und den Seitenflächen (24) des Halbleiterchips (10) befindet.
  7. Bauelement (100) nach einem der vorhergehenden Ansprüche, wobei das Material (13) mit einer Bruchdehnung von mehr als 35% aus mindestens einem der folgenden Materialien besteht: Polyimid, Silikon, Epoxidharz, Polyurethan, Acrylonitrilbutadienstyrol und Polyphenylenbenzobisoxazol.
  8. Bauelement (100) nach einem der vorhergehenden Ansprüche, wobei eine Seite des Materials (13) mit einer Bruchdehnung von mehr als 35% und eine Seite des Einkapselungsmaterials (14) eine im Wesentlichen gemeinsame Ebene (17) definieren und die Metallschicht (15) parallel zu der im Wesentlichen gemeinsamen Ebene (17) angeordnet ist.
  9. Bauelement (100) nach einem der vorhergehenden Ansprüche, wobei das Material (13) mit einer Bruchdehnung von mehr als 35% in einem Array oder einer anderen Anordnung von Pads (31) auf dem Halbleiterchip (10) angeordnet ist.
  10. Bauelement (100) nach Anspruch 9, wobei die erste Hauptseite (12) des Halbleiterchips (10) und eine Seite des Einkapselungsmaterials (14) eine im Wesentlichen gemeinsame Ebene (30) definieren und die Pads (31) direkt auf der im Wesentlichen gemeinsamen Ebene (30) angeordnet sind.
  11. Bauelement (100) nach Anspruch 10, wobei die Metallschicht (15) parallel zu der im Wesentlichen gemeinsamen Ebene (30) angeordnet ist.
  12. Bauelement (100) nach einem der Ansprüche 9 bis 11, wobei über jedem der aus dem Material (13) mit einer Bruchdehnung von mehr als 35% bestehenden Pads (31) eine jeweilige externe Kontaktstelle (27) angeordnet ist.
  13. Bauelement (100) nach Anspruch 12, wobei über mindestens einer der externen Kontaktstellen (27) eine jeweilige Lotkugel (28) angeordnet ist.
  14. Bauelement (100) nach einem der vorhergehenden Ansprüche, das ferner von der ersten Hauptseite (12) des Halbleiterchips (10) vorstehende Vorsprünge (52) umfasst, wobei die Vorsprünge (52) an den Kontaktstellen (11) des Halbleiterchips (10) angebracht sind.
  15. Bauelement (100), umfassend: einen Halbleiterchip (10), der auf einer ersten Hauptseite (12) des Halbleiterchips (10) angeordnete Kontaktstellen (11) umfasst, Pads (31), die auf der ersten Hauptseite (12) des Halbleiterchips (10) in einem Array angeordnet sind und aus einem Material mit einer Bruchdehnung von mehr als 35% bestehen; einen Einkapselungskörper (14), der den Halbleiterchip (10) bedeckt, eine Metallschicht (15), die elektrisch mit den Kontaktstellen (11) des Halbleiterchips (10) gekoppelt ist und sich über den Einkapselungskörper (14) erstreckt, und Lotkugeln (28), die in einem Array über den Pads (31) angeordnet sind.
  16. Bauelement (100), umfassend: einen Halbleiterchip (10), der eine erste Hauptseite (12), eine zweite Hauptseite (23) gegenüber der ersten Hauptseite (12) und sich von der ersten Hauptseite (12) zu der zweiten Hauptseite (23) erstreckende Seitenflächen (24) umfasst, mit auf der ersten Hauptseite (12) des Halbleiterchips (10) angeordneten Kontaktstellen (11), ein Material (13) mit einer Bruchdehnung von mehr als 35%, das die erste Hauptseite (12) des Halbleiterchips (10) bedeckt, einen Einkapselungskörper (14), der die Seitenflächen (24) des Halbleiterchips (10) bedeckt, eine Umverdrahtungsschicht (15), die elektrisch mit den Kontaktstellen (11) des Halbleiterchips (10) gekoppelt ist und sich über den Einkapselungskörper (14) erstreckt, und über der Umverdrahtungsschicht (15) abgeschiedene Lotkugeln (28).
  17. Bauelement (100) nach Anspruch 16, das ferner von der ersten Hauptseite (12) des Halbleiterchips (10) vorstehende Vorsprünge (52) umfasst, wobei die Vorsprünge (52) die Kontaktstellen (11) des Halbleiterchips (10) elektrisch mit der Umverdrahtungsschicht (15) koppeln.
  18. Verfahren, umfassend: Bereitstellen eines Halbleiterchips (10), der auf einer ersten Hauptseite (12) des Halbleiterchips (10) angeordnete Kontaktstellen (11) umfasst; Aufbringen eines Materials (13) mit einer Bruchdehnung von mehr als 35% auf die erste Hauptseite (12) des Halbleiterchips (10); Platzieren des Halbleiterchips (10) über einem Träger (16), wobei die erste Hauptseite (12) des Halbleiterchips (10) dem Träger (16) zugewandt ist; Bedecken des Halbleiterchips (10) mit einem Einkapselungsmaterial (14); Entfernen des Trägers (16) nach dem Bedecken des Halbleiterchips (10) mit dem Einkapselungsmaterial (14); und Aufbringen einer Metallschicht (15) auf den Halbleiterchip (10) und das Einkapselungsmaterial (14), wobei die Metallschicht (15) elektrisch mit den Kontaktstellen (11) des Halbleiterchips (10) gekoppelt ist.
  19. Verfahren nach Anspruch 18, wobei das Material (13) mit einer Bruchdehnung von mehr als 35% auf die erste Hauptseite (12) des Halbleiterchips (10) aufgebracht wird, bevor der Halbleiterchip (10) über dem Träger (16) platziert wird.
  20. Verfahren nach Anspruch 18, wobei das Material (13) mit einer Bruchdehnung von mehr als 35% auf die erste Hauptseite (12) des Halbleiterchips (10) aufgebracht wird, nachdem der Träger (16) entfernt wurde.
  21. Verfahren nach Anspruch 19 oder 20, wobei das Material (13) mit einer Bruchdehnung von mehr als 35% in Form von Pads (31) auf die erste Hauptseite (12) des Halbleiterchips (10) aufgebracht wird.
  22. Verfahren nach einem der Ansprüche 18 bis 21, wobei ein weiterer Halbleiterchip (10) über dem Träger (16) platziert und mit dem Einkapselungsmaterial (14) bedeckt wird.
  23. Verfahren nach Anspruch 22, wobei der Halbleiterchip (10) und der weitere Halbleiterchip (10) voneinander durch teilweises Entfernen des Einkapselungsmaterials (14) getrennt werden.
  24. Verfahren nach einem der Ansprüche 18 bis 23, wobei Lötkugeln (28) auf die Metallschicht (15) aufgebracht werden.
  25. Verfahren nach einem der Ansprüche 18 bis 24, wobei Vorsprünge (52), die von der ersten Hauptseite (12) des Halbleiterchips (10) vorstehen, an den Kontaktstellen (11) des Halbleiterchips (10) angebracht werden und das Einkapselungsmaterial (14) entfernt wird, bis Oberflächen der Vorsprünge (52) freigelegt sind.
DE201110000836 2010-02-25 2011-02-21 Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren Expired - Fee Related DE102011000836B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/712,889 US8421226B2 (en) 2010-02-25 2010-02-25 Device including an encapsulated semiconductor chip and manufacturing method thereof
US12/712,889 2010-02-25

Publications (2)

Publication Number Publication Date
DE102011000836A1 true DE102011000836A1 (de) 2011-08-25
DE102011000836B4 DE102011000836B4 (de) 2015-05-13

Family

ID=44356947

Family Applications (1)

Application Number Title Priority Date Filing Date
DE201110000836 Expired - Fee Related DE102011000836B4 (de) 2010-02-25 2011-02-21 Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren

Country Status (2)

Country Link
US (1) US8421226B2 (de)
DE (1) DE102011000836B4 (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082438B2 (en) 2008-12-02 2015-07-14 Panasonic Corporation Three-dimensional structure for wiring formation
US9070393B2 (en) 2009-01-27 2015-06-30 Panasonic Corporation Three-dimensional structure in which wiring is provided on its surface
CN102282661A (zh) * 2009-01-27 2011-12-14 松下电工株式会社 半导体芯片的安装方法、使用该方法获得的半导体装置以及半导体芯片的连接方法与表面设有布线的立体结构物及其制法
US8258633B2 (en) * 2010-03-31 2012-09-04 Infineon Technologies Ag Semiconductor package and multichip arrangement having a polymer layer and an encapsulant
US8183696B2 (en) * 2010-03-31 2012-05-22 Infineon Technologies Ag Packaged semiconductor device with encapsulant embedding semiconductor chip that includes contact pads
US20130075894A1 (en) * 2011-09-23 2013-03-28 Texas Instruments Incorporated Integrated circuit and method of making
US9691706B2 (en) * 2012-01-23 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip fan out package and methods of forming the same
DE102012112758B4 (de) * 2012-05-18 2021-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer-Level Packaging Mechanismus
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US20140048946A1 (en) * 2012-08-17 2014-02-20 Freescale Semiconductor, Inc. Sensor packages and method of packaging dies of various sizes
US9485870B2 (en) * 2013-01-04 2016-11-01 Apple Inc. Methods for transparent encapsulation and selective encapsulation
US9875913B2 (en) * 2013-10-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for singulating packaged integrated circuits and resulting structures
US9888577B2 (en) * 2014-03-28 2018-02-06 Intel Corporation Passive electrical devices with a polymer carrier
KR101647559B1 (ko) 2014-11-07 2016-08-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 제조 방법 및 반도체 패키지
US10284172B2 (en) * 2015-04-28 2019-05-07 Texas Instruments Incorporated Acoustic device package and method of making
US10115648B2 (en) * 2015-11-23 2018-10-30 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and electronic device including the same
US10186467B2 (en) * 2016-07-15 2019-01-22 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
DE112019006263T5 (de) * 2018-12-18 2021-09-09 Rohm Co., Ltd. Halbleiterbauteil und herstellungsverfahren für halbleiterbauteil
CN112582283B (zh) * 2019-09-29 2023-11-21 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US6555908B1 (en) * 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
US6426545B1 (en) * 2000-02-10 2002-07-30 Epic Technologies, Inc. Integrated circuit structures and methods employing a low modulus high elongation photodielectric
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP2002076196A (ja) * 2000-08-25 2002-03-15 Nec Kansai Ltd チップ型半導体装置及びその製造方法
US6737295B2 (en) * 2001-02-27 2004-05-18 Chippac, Inc. Chip scale package with flip chip interconnect
DE10137184B4 (de) * 2001-07-31 2007-09-06 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil
DE10157280B4 (de) 2001-11-22 2009-10-22 Qimonda Ag Verfahren zum Anschließen von Schaltungseinheiten
US6940177B2 (en) * 2002-05-16 2005-09-06 Dow Corning Corporation Semiconductor package and method of preparing same
DE10240460A1 (de) * 2002-08-29 2004-03-11 Infineon Technologies Ag Universelles Halbleitergehäuse mit vorvernetzten Kunststoffeinbettmassen und Verfahren zur Herstellung desselben
US6905914B1 (en) * 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
DE10315957A1 (de) * 2003-04-08 2004-10-28 Ejot Gmbh & Co. Kg Schraube mit einer partiell gehärteten Funktionsspitze und Verfahren zu ihrer Herstellung
TWI241007B (en) * 2004-09-09 2005-10-01 Phoenix Prec Technology Corp Semiconductor device embedded structure and method for fabricating the same
DE102004058413B4 (de) * 2004-10-26 2006-10-19 Advanced Chip Engineering Technology Inc. Verfahren zur Herstellung einer Chipgroßen Packungsstruktur
DE102004052921A1 (de) * 2004-10-29 2006-05-11 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen
US7208345B2 (en) * 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
US7952188B2 (en) * 2007-01-08 2011-05-31 Infineon Technologies Ag Semiconductor module with a dielectric layer including a fluorocarbon compound on a chip
US20090160053A1 (en) * 2007-12-19 2009-06-25 Infineon Technologies Ag Method of manufacturing a semiconducotor device
US9164404B2 (en) * 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
US8482136B2 (en) * 2009-12-29 2013-07-09 Nxp B.V. Fan-out chip scale package

Also Published As

Publication number Publication date
DE102011000836B4 (de) 2015-05-13
US20110204513A1 (en) 2011-08-25
US8421226B2 (en) 2013-04-16

Similar Documents

Publication Publication Date Title
DE102011000836B4 (de) Bauelement mit einem eingekapselten Halbleiterchip und Herstellungsverfahren
DE102018132701B4 (de) Halbleiter-Package und Herstellungsverfahren dafür
DE102018108051B4 (de) Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung
DE102012107696B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung einschließlich Schleifschritte
DE102011001402B4 (de) Verfahren zum Herstellen eines Halbleiter-Bauelements
DE102009044639B4 (de) Bauelement mit einem Halbleiterchip und Verfahren zur Herstellung eines Moduls mit gestapelten Bauelementen
DE102010015957A1 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
DE102011001556B4 (de) Herstellungsverfahren für einen gekapselten Halbleiterchip mit externen Kontaktpads
DE102011001405B4 (de) Halbleiter-Kapselung und Stapel von Halbleiterkapselungen sowie Verfahren zur Herstellung einer Halbleiter-Kapselung
DE102008039388B4 (de) Gestapelte Halbleiterchips und Herstellungsverfahren
DE102008028072B4 (de) Verfahren zum Herstellen von Halbleitervorrichtungen
DE102008025223B4 (de) Elektronikbaugruppe mit eingebettetem Chipbaustein und Verfahren zu ihrer Herstellung
DE102010037292B4 (de) Herstellungsverfahren für Halbleiteranordnungen
DE102008038175B4 (de) Halbleiteranordnung und Verfahren zur Herstellung von Halbleiteranordnungen
DE102008032395B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102008063633A1 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE102011000530B4 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE102012108305A1 (de) Sensorbauelement und Verfahren
DE102018119133B4 (de) Packaging-Schicht-Induktor und Verfahren zur Herstellung
DE102008019336A1 (de) Halbleiterbausteinpackung zur Verbesserung der Funktion von Wärmeableitung und Erdungsabschirmung
DE102008008906A1 (de) Halbleiterpackage mit mehreren Dies und ein Verfahren zu dessen Herstellung
DE102019121201A1 (de) Integrierte fan-out-packages und verfahren zum bilden derselben
DE102007055403A1 (de) Wafer-Level-Package mit Chipaufnahmehohlraum und Verfahren desselben
DE102010036978A1 (de) Bauelement mit einer ringförmigen Metallstruktur und Verfahren
DE102013103140A1 (de) Integrierte 3-D-Schaltungen und Verfahren zu deren Bildung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee