TWI789881B - 封裝結構及其製造方法 - Google Patents

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TWI789881B
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conductive
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dielectric
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葉書伸
林柏堯
汪金華
許佳桂
鄭心圃
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台灣積體電路製造股份有限公司
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    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
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Abstract

一種封裝結構包括電路基底、半導體元件及環狀結構。所述電路基底具有第一區及連接到所述第一區的第二區。所述電路基底包括至少一個佈線層，所述至少一個佈線層包括介電部分及設置在所述介電部分上的導電部分。所述第一區內的所述佈線層的所述導電部分的總體積對所述第一區內的所述佈線層的所述介電部分及所述導電部分的總體積的第一比率小於所述第二區內的所述佈線層的所述導電部分的總體積對所述第二區內的所述佈線層的所述介電部分及所述導電部分的總體積的第二比率。所述半導體元件設置在所述第一區內的所述電路基底上方，且電耦合到所述電路基底。所述環狀結構設置在所述第二區內的所述電路基底上方。

Description

封裝結構及其製造方法
本發明實施例提供一種封裝結構及其製造方法。
縮小半導體元件及電子元件的尺寸的發展使得將更多的元件及元件積體到給定的體積中成為可能，並導致各種半導體元件和/或電子元件的高積體密度。
本發明實施例提供一種封裝結構包括電路基底、半導體器件及環狀結構。所述電路基底具有第一區及連接到所述第一區的第二區，其中所述電路基底包括至少一個佈線層。所述至少一個佈線層包括介電部分及設置在所述介電部分上方的導電部分，其中所述第一區內的所述至少一個佈線層的所述導電部分的總體積對所述第一區內的所述至少一個佈線層的所述介電部分及所述導電部分的總體積的第一比率小於所述第二區內的所述至少一個佈線層的所述導電部分的總體積對所述第二區內的所述至少一個佈線層的所述介電部分及所述導電部分的總體積的第二比率。半導體器件設置在所述第一區內的所述電路基底上方，其中所述半導 體器件電耦合到所述電路基底。所述環狀結構設置在所述第二區內的所述電路基底上方。
本發明實施例提供一種封裝結構包括基底、半導體器件、金屬支撐結構及環狀結構。所述基底具有第一區及圍繞所述第一區的第二區。所述半導體器件設置在所述第一區內的所述基底上方，並電耦合到所述基底。所述金屬支撐結構位於所述第二區內的所述基底中，並與所述半導體器件電隔離。所述環狀結構設置在所述第二區內的所述基底上方，其中所述環狀結構在沿著所述環狀結構與所述基底的堆疊方向在所述基底上的垂直投影中與所述金屬支撐結構重疊。
本發明實施例提供一種製造封裝結構的方法包括以下步驟：提供具有第一區及連接到所述第一區的第二區的電路基底，所述電路基底包括至少一個佈線層，所述至少一個佈線層包括介電部分及設置在所述介電部分上方的導電部分，且包括在所述第一區內的所述至少一個佈線層中的所述導電部分的總體積對包括在所述第一區內的所述至少一個佈線層中的所述介電部分及所述導電部分的總體積的第一比率小於包括在所述第二區內的所述至少一個佈線層中的所述導電部分的總體積對包括在所述第二區內的所述至少一個佈線層中的所述介電部分及所述導電部分的總體積的第二比率；在所述電路基底上方提供半導體器件；將所述半導體器件安裝到所述第一區內的所述電路基底上，所述半導體器件電耦合到所述電路基底；以及在所述第二區內的所述電路基底上方設置環狀結構。
10、10a、10b、10c、20、20a、20b、20c、30、30a、30b、30c、40、50:支撐結構
11:第一部分
12:第二部分
13:第三部分
102、106:載體
104、108:剝離層
110:重佈線路結構
112、112a、112b、112c、118、322A、322a、322B、322b、322c:介電層
114、114a、114b、114c:晶種層
114m:晶種層材料
116、116a、116b、116c:經圖案化的導電層
122、124、126:凸塊下金屬圖案
140A、140B、230c、240c:鈍化層
150A、150B、190:導電端子
160、400:底部填充材料
170、170m、860:絕緣包封體
180:導電柱
160t、170t、180t、S7、S8、S110b、S112a、S114a、S116a、S116b、S116c:表面
230、240、820a、820b:半導體晶粒
230a、240a:主動表面
230b、240b:接墊
230d、240d、234:導通孔
240e、230e:保護層
230f、240f:背側表面
230s:晶粒堆疊
230sw、240sw:側壁
240s:半導體基底
231:載體晶粒
232:介電膜
233:晶粒
235:包封體
300A、300B、300C、300D、300E、810:基底
302:第一區
304:第二區
310:芯體部分
312:芯體介電層
314:貫穿孔洞/穿孔
316A、316B:芯體導電層
318A、318B:導電蓋
320A、320A’、320B、320B’:佈線部分
324A、324a、324B、324b、324c:導電層
330A、330B:阻焊層
510、530:粘合劑
520、520A、520B:環狀結構
520b、540b:底表面
520t:頂表面
540:蓋
550:熱介面材料
600:導電端子
800:封裝體
830a、830b:接合線
840、850:導電接墊
1000A、1000B、2000A、2000B、3000A、3000B、4000A、4000B、5000A、5000B、6000、7000、8000A、8000B、9000A、9000B、10000A、10000B、11000A、11000B:封裝結構
A-A:線
D1:距離
DA1、DA2:連接膜
ML1、ML2、ML3:金屬化層
O1、O2、O3、O4、O5、O6、O7、O8:開口
P1、P2、P3:半導體元件
S10、S20、S30、S40:步驟
S110t:最外表面
T1、T2、T2’、T2”、T3、T3’、T3”:厚度
U、V、W:虛線區
W1、W1’、W1”、W2:寬度
X、Y、Z:方向
當結合隨附圖式閱讀時，將自以下實施方式最佳地理解本揭露的態樣。應指出，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述的清楚起見，可任意增加或減小各種特徵的尺寸。
圖1、圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12A、圖13A及圖14A是示出根據本公開一些實施例的製造封裝結構的方法的示意性剖視圖。
圖12B、圖13B及圖14B是分別示出在圖12A、圖13A及圖14A中繪示的封裝結構的示意性平面圖。
圖15是示出根據本公開一些實施例的製造封裝結構的方法的流程圖。
圖16A到圖16D是根據本公開一些實施例的放大的示意性剖視圖，其示出圖12A中繪出的虛線區U中的支撐結構的各種實施例。
圖17是示出根據本公開替代實施例的封裝結構的示意性剖視圖。
圖18是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
圖19A到圖19D是根據本公開一些實施例的放大的示意性剖視圖，其示出在圖18中繪出的虛線區V中的支撐結構的各種實施例。
圖20是示出根據本公開替代實施例的封裝結構的示意性剖視圖。
圖21是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
圖22A到圖22D是根據本公開一些實施例的放大的示意性剖視圖，其示出在圖21中繪出的虛線區W中的支撐結構的各種實施例。
圖23是示出根據本公開替代實施例的封裝結構的示意性剖視圖。
圖24A是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
圖24B是示出圖24A所示封裝結構的示意性平面圖。
圖25是示出根據本公開替代實施例的封裝結構的示意性剖視圖。
圖26A是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
圖26B是示出圖26A所示封裝結構的示意性平面圖。
圖27是示出根據本公開替代實施例的封裝結構的示意性剖視圖。
圖28是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
圖29是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
圖30是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
圖31是示出根據本公開一些實施例的封裝結構的示意性剖 視圖。
圖32是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
圖33是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
圖34是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
圖35是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
圖36是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
圖37是示出根據本公開一些實施例的封裝結構的示意性剖視圖。
以下揭露提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例用以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複出於簡單及明晰的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於說明，本文中可能使用例如“在……下(beneath)”、“在……下方(below)”、“下部(lower)”、“在……上方(above)”、“上部(upper)”及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除圖中所繪示的取向以外，所述空間相對性用語旨在涵蓋元件在使用或操作中的不同取向。設備可被另外取向(旋轉90度或其他取向)，且本文所使用的空間相對性描述語可同樣相應地作出解釋。
另外，為易於說明，本文中可使用例如“第一(first)”、“第二(second)”、“第三(third)”、“第四(fourth)”、“第五(fifth)”、“第六(sixth)”及類似用語等用語來闡述圖中所示的相似或不同的元件或特徵，且可依據存在的次序或說明的上下文而互換地使用。
還可包括其他特徵及製程。例如，可包括測試結構，以說明對三維(three-dimensional，3D)封裝體或三維積體電路(three-dimensional integrated circuit，3DIC)元件進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試接墊，所述測試接墊使得能夠對3D封裝體或3DIC進行測試、對探針和/或探針卡(probe card)進行使用及類似操作。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒(known good die)進行中間驗證的測試方法來使用，以提高良率(yield)並降低成本。
應理解，本公開的以下實施例提供可在各種各樣的具體環境中實施的可應用的概念。在本文中論述的具體實施例僅為說明性的，並不旨在限制本公開的範圍。根據各種示例性實施例，提 供(半導體)封裝結構及其製造方法。在具體說明所示實施例之前，將概括說明本公開實施例的某些有利特徵及方面。可採用封裝結構來改善製造和/或操作過程中的應力集中和/或翹曲問題。以下描述的是一種封裝結構，所述封裝結構具有設置在嵌置有支撐結構(supporting structure)的基底(substrate)上方的半導體元件(semiconductor device)及環狀結構(ring structure)，其中在半導體元件及基底的堆疊方向上，環狀結構的定位位置與支撐結構的定位位置重疊。由於支撐結構是由嵌置在基底中的金屬材料(例如銅或類似物)製成的結構，因此其定位位置被認為是具有高密度金屬材料的區(例如，高Cu密度區)，使得環狀結構與基底之間的熱膨脹係數(coefficient of thermal expansion，CET)受到抑制，從而避免或減少(例如，環狀結構與基底之間的)應力集中和/或翹曲問題。此外，在封裝結構中採用蓋(lid)以將其設置在半導體元件及環狀結構上方，其中蓋熱耦合到半導體元件及環狀結構，從而增強散熱。此外，蓋、環狀結構及用於將蓋及環狀結構固定到基底上的粘合劑可一起構成半導體元件的電磁干擾遮罩結構(electromagnetic interference shielding structure)。根據一些實施例示出形成封裝結構的中間階段。論述了一些實施例的一些變化。在各種視圖及說明性實施例通篇中，相同的參考編號用於指示相同的元件。
所述實施例旨在提供進一步的解釋，但不用於限制本公開的範圍。舉例來說，一些動作可以不同的順序發生和/或與除了在本文中示出和/或描述的動作之外的其他動作或事件同時發生。此外，可能並非所有示出的動作都是實施本文中所作說明的一個 或多個方面或實施例所必需的，並且本文中繪示的一個或多個動作可在一個或多個單獨的動作和/或階段中實行。
圖1到圖14B是示出根據本公開一些實施例的製造封裝結構1000A的方法的示意性剖視圖或平面圖，其中剖視圖是沿著平面圖中繪示的線A-A截取的。圖15是示出根據本公開一些實施例的製造封裝結構的方法的流程圖。圖16A到圖16D是根據本公開一些實施例的放大的示意性剖視圖，其示出圖12A中繪出的虛線區U中的支撐結構的各種實施例。在實施例中，製造方法是晶圓級封裝製程的一部分。應注意，在本文中描述的製程步驟覆蓋用於製作(半導體)封裝結構的製造製程的一部分，所述(半導體)封裝結構包括例如半導體元件(或晶粒/晶片)等半導體元件。所述實施例旨在提供進一步的解釋，但不用於限制本公開的範圍。
參照圖1，在一些實施例中，提供載體102。在一些實施例中，載體102是用於承載半導體晶圓或重構晶圓的玻璃載體或任何合適的載體，其用於半導體元件(或元件/晶粒/晶片等)P1的製造方法。在一些實施例中，載體102塗布有剝離層104(如圖1所示)。剝離層104的材料可為適於將載體102與位於上方的層或設置在其上的任何晶圓進行接合和剝離的任何材料。
在一些實施例中，剝離層104包含由介電材料製成的介電材料層，所述介電材料包括任何合適的聚合物系介電材料(例如，苯並環丁烯(benzocyclobutene，BCB)、聚苯並噁唑(polybenzoxazole，PBO))。在替代實施例中，剝離層104包括在被加熱時失去其粘合性質的由環氧系熱釋放材料製成的介電材料層，例如光-熱轉換(light-to-heat-conversion，LTHC)釋放塗膜。 在又一替代實施例中，剝離層104包括由紫外線(ultra-violet，UV)膠製成的介電材料層，所述介電材料層在暴露于UV光時失去其粘合性質。剝離層104可作為液體進行分配(dispense)並固化，可作為疊層在載體102上的疊層膜，或者可為類似物。舉例來說，如圖1所示，與接觸載體102的剝離層104的所示底表面相對的所示頂表面是齊平的，並且具有高共面度(high degree of coplanarity)。在某些實施例中，剝離層104是具有良好耐化學性的LTHC層，並且此種層能夠實現透過應用雷射照射在室溫下從載體102剝離，然而本公開不限於此。
在替代實施例中，將緩衝層(未示出)塗布在剝離層104上，其中剝離層104夾置在緩衝層與載體102之間，並且緩衝層的頂表面可進一步提供高共面度。在一些實施例中，緩衝層可為介電材料層。在一些實施例中，緩衝層可為由聚醯亞胺(polyimide，PI)、PBO、BCB或任何其他合適的聚合物系介電材料製成的聚合物層。在一些實施例中，緩衝層可為味之素構成膜(Ajinomoto Buildup Film，ABF)、阻焊劑膜(Solder Resist film，SR)或類似物。換句話說，緩衝層是可選的介電層，並且可基於需求和設計佈局而省略；本公開不限於此。
繼續圖1，在一些實施例中，在剝離層104上和載體102上方形成介電層112a。在一些實施例中，介電層112a是透過(但不限於)以下方式形成：在剝離層104的所示頂表面上方形成介電材料的毯覆層以完全覆蓋剝離層104，並圖案化所述介電材料毯覆層以形成具有多個開口O1的介電層112a，所述多個開口O1暴露出剝離層104的位於其下方的一些部分。
介電層112a的材料可為PI、PBO、BCB、例如氮化矽等氮化物、例如氧化矽等氧化物、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻硼磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、其組合或類似物，所述材料可使用微影和/或蝕刻製程來圖案化。在一些實施例中，介電材料毯覆層透過例如旋塗、化學氣相沉積(chemical vapor deposition，CVD)(例如，電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD))或類似製程等合適的製作技術形成。
此後，在一些實施例中，在介電層112a上方形成晶種層材料114m，如圖1所示。在一些實施例中，晶種層材料114m形成在介電層112a上，並延伸到形成在介電層112a中的開口O1中。換句話說，晶種層材料114m貫穿介電層112a，並且開口O1的側壁被晶種層材料114m完全覆蓋。
在一些實施例中，晶種層材料114m以由金屬或金屬合金材料製成的毯覆層的方式形成在剝離層104上和載體102上方，本公開不限於此。在一些實施例中，晶種層材料114m被稱為金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層材料114m包含鈦、銅、鉬、鎢、氮化鈦、鈦鎢、其組合或類似物。舉例來說，晶種層材料114m可包括鈦層和位於鈦層上方的銅層。晶種層材料114m可使用例如濺鍍、物理氣相沉積(physical vapor deposition，PVD)或類似製程來形成。在一些實施例中，晶種層材料114m透過濺射共形地形成在介電層112a上，並且與介電層112a和由開口O1暴露出的剝離層104接 觸。在本說明通篇中，用語“銅”旨在包括實質上純的元素銅、含有不可避免的雜質的銅及含有少量例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或鋯等元素的銅合金。
如圖1所示，在一些實施例中，在形成晶種層材料114m之後，在晶種層材料114m上和介電層112a上方形成經圖案化的導電層116a。在一些實施例中，經圖案化的導電層116a可透過(但不限於)以下方式形式：在介電層112a上方形成導電材料的毯覆層以完全覆蓋晶種層材料114m，並且圖案化導電材料毯覆層以形成經圖案化的導電層116a。經圖案化的導電層116a可由透過電鍍或沉積形成的導電材料(例如，銅、銅合金、鋁、鋁合金或其組合)製成，所述導電材料可使用微影和蝕刻製程被圖案化以形成多個導電圖案/片段。在一些實施例中，所述導電圖案/片段各自包括沿著水平方向(例如，方向X或方向Y)在晶種層材料114m上方延伸的線部分和/或除了沿著水平方向(例如，方向X或方向Y)在晶種層材料114m上方延伸的線部分外還包括通孔部分，所述通孔部分連接到所述線部分並沿著垂直方向(例如，方向Z)延伸到相應的一個開口O1中。方向X、方向Y和方向Z可能彼此不同。舉例來說，如圖1所示，方向X、方向Y和方向Z彼此垂直。在一些實施例中，經圖案化的導電層116a是經圖案化的銅層或其他合適的經圖案化的金屬層。舉例來說，經圖案化的導電層116a的一些部分進一步延伸到開口O1中。
參照圖2，在一些實施例中，將晶種層材料114m圖案化以形成晶種層114a。在一些實施例中，使用經圖案化的導電層116a作為蝕刻罩幕來圖案化晶種層材料114m，以形成晶種層114a。舉 例來說，蝕刻製程可為乾法蝕刻製程、濕法蝕刻製程或其組合；本公開不限於此。換句話說，例如，沿著方向Z在介電層112a上的垂直投影中，經圖案化的導電層116a與晶種層114a完全重疊。也就是說，經圖案化的導電層116a的側壁實質上與晶種層114a的側壁對齊。在一些實施例中，如圖2所示，經圖案化的導電層116a電連接到分別位於其下方的晶種層114a。在一些實施例中，經圖案化的導電層116a和晶種層114a一起被稱為金屬化層ML1(或重佈線層)。
繼續圖2，在一些實施例中，在經圖案化的導電層116a上方形成介電層112b。在一些實施例中，介電層112b具有多個開口O2，所述多個開口O2各自暴露出經圖案化的導電層116a的一部分。如圖2所示，舉例來說，透過開口O2，經圖案化的導電層116a的表面S116a被部分暴露出，用於電連接到稍後形成的連接件。介電層112b的形成和材料可與圖1中所述的形成介電層112a的製程和材料相同或類似，且因此為簡潔起見，在本文中不再予以贅述。在一個實施例中，介電層112b的材料與介電層112a的材料相同。在替代實施例中，介電層112b的材料不同於介電層112a的材料；本公開不限於此。
參照圖3，在一些實施例中，在圖2所繪示的結構上依序形成晶種層114b、經圖案化的導電層116b、介電層112c、晶種層114c、經圖案化的導電層116c和介電層118，以在剝離層104上和載體102上方形成重佈線路結構110。在一些實施例中，晶種層114b形成在介電層112b上，並延伸到形成在介電層112b中的開口O2中，以實體接觸(physically contact)由開口O2暴露出的經 圖案化的導電層116a。換句話說，晶種層114b貫穿介電層112b，並且開口O2的側壁被晶種層114b完全覆蓋。在一些實施例中，經圖案化的導電層116b形成在晶種層114b上(例如，與晶種層114b實體接觸)，其中沿著方向Z在介電層112a上的垂直投影中，經圖案化的導電層116b與晶種層114b重疊。也就是說，晶種層114b的側壁實質上與經圖案化的導電層116b的側壁對齊。舉例來說，如圖3所示，經圖案化的導電層116b透過晶種層114b電耦合到經圖案化的導電層116a。在一些實施例中，經圖案化的導電層116b和晶種層114b一起被稱為金屬化層ML2(或重佈線層)。
在一些實施例中，具有多個開口O3的介電層112c形成在經圖案化的導電層116b上，所述多個開口O3各自暴露出經圖案化的導電層116b的一部分。如圖3所示，透過開口O3，經圖案化的導電層116b的表面S116b被部分暴露出，用於電連接到稍後形成的連接件。
在一些實施例中，晶種層114c形成在介電層112c上，並延伸到形成在介電層112c中的開口O3中，以實體接觸由開口O3暴露出的經圖案化的導電層116b。換句話說，晶種層114c貫穿介電層112c，並且開口O3的側壁被晶種層114c完全覆蓋。在一些實施例中，經圖案化的導電層116c形成在晶種層114c上(例如，與晶種層114c實體接觸)，其中沿著方向Z在介電層112a上的垂直投影中，經圖案化的導電層116c與晶種層114c重疊。也就是說，晶種層114c的側壁實質上與經圖案化的導電層116c的側壁對齊。舉例來說，如圖3所示，經圖案化的導電層116c透過晶種層114c電耦合到經圖案化的導電層116b。在一些實施例中，經圖 案化的導電層116c和晶種層114c一起被稱為金屬化層ML3(或重佈線層)。
在一些實施例中，具有多個開口O4的介電層118形成在經圖案化的導電層116c上，所述多個開口O4各自暴露出經圖案化的導電層116c的一部分。如圖3所示，透過開口O4，經圖案化的導電層116c的表面S116c被部分暴露出，用於電連接到稍後形成的連接件。在此基礎上，製造成重佈線路結構110。
晶種層114b和晶種層114c的形成和材料可獨立地與圖1到圖2中所述的形成晶種層114a的製程和材料相同或類似，經圖案化的導電層116b和經圖案化的導電層116c的形成和材料可獨立地與圖1中所述的形成經圖案化的導電層116a的製程和材料相同或類似，並且介電層112b、介電層112c和介電層118的形成和材料可獨立地與圖1中所述的形成介電層112a的製程和材料相同或類似，且因此在本文中不再對其予以贅述。在一個實施例中，晶種層114a、晶種層114b和晶種層114c的材料彼此相同。作為另外一種選擇，晶種層114a、晶種層114b和晶種層114c的材料可部分或全部彼此不同。在一個實施例中，經圖案化的導電層116a、經圖案化的導電層116b和經圖案化的導電層116c的材料彼此相同。作為另外一種選擇，經圖案化的導電層116a、經圖案化的導電層116b和經圖案化的導電層116c的材料可部分或全部獨立地彼此不同。在一個實施例中，介電層112a、介電層112b、介電層112c和介電層118的材料彼此相同。作為另外一種選擇，介電層112a、介電層112b、介電層112c和介電層118的材料可部分或全部彼此不同。
在一些實施例中，如圖3所示，重佈線路結構110形成在剝離層104上，並包括介電層112(例如，介電層112a到112c)、晶種層114(例如，晶種層114a到114c)、經圖案化的導電層116(例如，經圖案化的導電層116a到116c)和介電層118。然而，在本公開中，介電層112、晶種層114和經圖案化的導電層116的層數不限於圖3的附圖，其中介電層112、晶種層114和經圖案化的導電層116中的每一者的層數可為一層或多於一層。在一些實施例中，介電層112、晶種層114和經圖案化的導電層116夾置在剝離層104與介電層118之間，並且依序堆疊。
在本公開中，一組多層(例如，介電層112a、晶種層114a和經圖案化的導電層116a)、一組多層(例如，介電層112b、晶種層114b和經圖案化的導電層116b)、以及一組多層(例如，介電層112c、晶種層114c和經圖案化的導電層116c)可個別地被稱為重佈線路結構110的積層(build-up layer)，而介電層118可被稱為重佈線路結構110的鈍化層(passivation layer)，用於為下方的積層提供保護。出於說明目的，在圖3的重佈線路結構110中包括三個積層；然而，本公開不限於此。在重佈線路結構110中所包括的積層的數量在本公開中不受限制，並且可基於需求和設計佈局來選擇。也就是說，在重佈線路結構110中所包括的積層的數量可為一或多於一，只要重佈線路結構110能夠向半導體晶粒(例如，稍後將在圖5中呈現230和/或240)提供足夠的佈線功能即可。
繼續圖3，在一些實施例中，在形成重佈線路結構110之後，在介電層118上形成多個凸塊下金屬(under-bump metallurgy， UBM)圖案122，且所述多個凸塊下金屬圖案122延伸到形成在介電層118中的開口O4中，以實體接觸由開口O4暴露出的經圖案化的導電層116c，用於電連接重佈線路結構110。在本公開中，凸塊下金屬圖案122有助於重佈線路結構110與稍後形成的導電元件(例如：連接件，例如導電球或導電凸塊；半導體元件，例如半導體被動元件；或類似物)之間的電連接。然而，本公開不限於此；作為另外一種選擇，可基於設計佈局和需求而省略凸塊下金屬圖案122。
凸塊下金屬圖案122的材料可包括銅、鎳、鈦、鎢或其合金或類似物，並且可透過電鍍製程及蝕刻製程以單層或多層方式(例如，在一個凸塊下金屬圖案122中的任意兩個或更多個堆疊層中具有不同的材料)形成。凸塊下金屬圖案122的數量在本公開中不受限制，並且對應于稍後形成的導電元件的數量。
參照圖4，在一些實施例中，在重佈線路結構110上方形成鈍化層140A。在一些實施例中，鈍化層140A形成在凸塊下金屬圖案122上，其中凸塊下金屬圖案122被重佈線路結構110(例如，介電層118)和鈍化層140A限制。在一些實施例中，鈍化層140A透過形成在鈍化層140A中的多個開口O5以可接近的方式露出凸塊下金屬圖案122中的每一者，用於電連接到稍後形成的連接件。舉例來說，凸塊下金屬圖案122各自被形成在鈍化層140A中的開口O5完全暴露出，如圖4所示。然而，本公開不限於此；作為另外一種選擇，鈍化層140A可透過形成在鈍化層140A中的開口O5以可接近的方式露出凸塊下金屬圖案122中的每一者的一部分。
在一些實施例中，鈍化層140A透過(但不限於)以下方式形成：在重佈線路結構110的最外表面S110t上方形成介電材料的毯覆層以完全覆蓋凸塊下金屬圖案122，並且圖案化介電材料毯覆層以形成具有開口O5的鈍化層140A，開口O5暴露出凸塊下金屬圖案122的位於其下方的部分。鈍化層140A的材料可為PI、PBO、BCB、例如氮化矽等氮化物、例如氧化矽等氧化物、PSG、BSG、BPSG、其組合或類似物，所述材料可使用微影和/或蝕刻製程來圖案化。在一些實施例中，介電材料毯覆層透過例如旋塗、CVD(例如，PECVD)或類似製程等合適的製作技術形成。
在一些實施例中，鈍化層140A被稱為重佈線路結構110及凸塊下金屬圖案122的保護層，用於向重佈線路結構110及凸塊下金屬圖案122提供保護。在一個實施例中，鈍化層140A的材料與介電層112(例如，介電層112a、介電層112b或介電層112c)或介電層118的材料相同。在替代實施例中，鈍化層140A的材料不同於介電層112(例如，介電層112a、介電層112b或介電層112c)或介電層118的材料。然而，本公開不限於此；作為另外一種選擇，可省略鈍化層140A。
參照圖4，在一些實施例中，在凸塊下金屬圖案122上和重佈線路結構110上方形成多個導電端子150A。在一些實施例中，導電端子150A透過凸塊下金屬圖案122電耦合到重佈線路結構110。由於存在凸塊下金屬圖案122，導電端子150A與重佈線路結構110之間的粘合強度增強。
在一些實施例中，導電端子150A透過焊劑貼合到凸塊下金屬圖案122。在一些實施例中，導電端子150A透過植球製程或 回焊製程設置在凸塊下金屬圖案122上。導電端子150A例如為微凸塊、晶片連接件(例如，受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、球柵陣列(ball grid array，BGA)球、焊料球或其他連接件。導電端子150A的數量不限於本公開，並且可基於開口O5的數量(或者說由開口O5暴露出的凸塊下金屬圖案122的數量)來指定和選擇。當使用焊料時，焊料可包括共晶焊料或非共晶焊料。焊料可包含鉛或無包含鉛，並且可包含Sn-Ag、Sn-Cu、Sn-Ag-Cu或類似物。
在一個實施例中，導電端子150A被稱為用於與另一封裝體或電路基底(例如，有機基底，例如印刷電路板(printed circuit board，PCB))連接的導電連接件。在替代實施例中，導電端子150A被稱為用於輸入/輸出電訊號和/或功率訊號的導電端子。在又一替代實施例中，導電端子150A被稱為用於與一個或多於一個半導體晶粒連接的導電端子，所述一個或多於一個半導體晶粒獨立地包括主動元件(例如，電晶體、二極體等)和/或被動元件(例如，電容器、電阻器、電感器等)、其他元件(例如，一個或多於一個積體被動元件(integrated passive device，IPD))或其組合的。本公開不限於此。
參照圖5，在一些實施例中，提供了至少一個半導體晶粒。舉例來說，半導體晶粒230和半導體晶粒240在X-Y平面上彼此並排排列(也參見圖13B)。在一些實施例中，如圖5所示，半導體晶粒230和半導體晶粒240被拾取並放置在重佈線路結構110(例如，重佈線路結構110的最外表面S110t)上。在一些實施例中，半導體晶粒230和半導體晶粒240透過導電端子150A和凸塊 下金屬圖案122接合到重佈線路結構110。在本公開中，應理解，在所有附圖中對半導體晶粒230、半導體晶粒240和其他元件的例示是示意性的，並且不是按比例的。
如圖5所示，在一些實施例中，半導體晶粒230包括具有主動表面230a和與主動表面230a相對的背側表面230f的晶粒堆疊(die stack)230s、分佈在主動表面230a上的多個接墊(pad)230b、覆蓋主動表面230a和接墊230b的一部分的鈍化層230c、連接到被鈍化層230c暴露出的接墊230b的多個導通孔(conductive via)230d、以及設置在導通孔240d上的保護層(protection layer)230e。接墊230b、鈍化層230c、導通孔230d及保護層230e形成在晶粒堆疊230s上。接墊230b被鈍化層230c部分暴露出，導通孔230d分別設置在接墊230b上並電連接到接墊230b，且保護層230e覆蓋被導通孔230d暴露出的鈍化層230c及導通孔230d。
然而，本公開不限於此。舉例來說，可省略導通孔230d及保護層230e。在替代實施例中，半導體晶粒230可包括具有主動表面230a及與主動表面230a相對的背側表面230f的晶粒堆疊230s、分佈在主動表面230a上的所述多個接墊230b、以及覆蓋主動表面230a及接墊230b的一部分的鈍化層230c。
舉例來說，接墊230b是鋁接墊或其他合適的金屬接墊。在一些實施例中，鈍化層230c及保護層230e可為PBO層、PI層或其他合適的聚合物。在一些替代實施例中，鈍化層230c及保護層230e可由例如氧化矽、氮化矽、氮氧化矽或任何合適的介電材料等無機材料製成。舉例來說，鈍化層230c的材料可與保護層230e 的材料相同或不同。舉例來說，導通孔230d是銅柱、銅合金柱或含有銅金屬的其他合適的金屬柱。
晶粒堆疊230s可包括基礎層級(base tier)和堆疊在其上的至少一個內部層級(inner tier)。如圖5所示，舉例來說，晶粒堆疊230s包括載體晶粒(carrier die)231、多個介電膜(dielectric film)232、多個晶粒233、多個導通孔234和包封體235，其中晶粒233沿著方向Z依序地設置在載體晶粒231上，並且導通孔234被分組成多個不同的組以電連接載體晶粒231和晶粒233中的兩個相鄰且重疊的晶粒。在一些實施例中，不同組的導通孔234獨立地被介電膜232中的相應一者覆蓋，並且由介電膜232和晶粒233暴露出的載體晶粒231的表面、介電膜232的側壁和晶粒233的側壁被包封體235覆蓋。如圖5所示，在一些實施例中，導通孔234透過介電膜232與包封體235分離。舉例來說，載體晶粒231被稱為晶粒堆疊230s的基礎層級，而晶粒233中的每一者被稱為晶粒堆疊230s的堆疊層級(stacking tier)或內部層級。如圖5所示，舉例來說，晶粒堆疊230s的載體晶粒231(例如，基礎層級)透過接墊230b電連接到導通孔230d，其中導通孔230d被稱為半導體晶粒230的導電端子，用於電連接到外部元件。在基礎層級中所包括的載體晶粒231的數量和在每個內部層級中所包括的晶粒233的數量獨立地不限於本公開，並且可基於需求和設計佈局而為一個或多於一個。
應注意，載體晶粒231和晶粒233中的每一個還可包括內連結構(未示出)、多個導電接墊(未示出)、鈍化層(未示出)和後鈍化層(post-passivation layer)(未示出)。在本文中所述的載 體晶粒231可被稱為半導體晶片或積體電路(IC)。在一些實施例中，載體晶粒231包括一個或多個數位晶片、類比晶片或混合訊號晶片，例如應用專用積體電路(application-specific integrated circuit，“ASIC”)晶片、感測器晶片、無線和射頻(wireless and radio frequency，RF)晶片、邏輯晶片或電壓調節器晶片。邏輯晶片可為中央處理器(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、系統晶片(system-on-a-chip，SoC)、微控制器或類似物。在一些實施例中，晶粒233中的每一者包括記憶體晶粒(例如，動態隨機存取記憶體(dynamic random-access memory，DRAM)晶粒、靜態隨機存取記憶體(static random-access memory，SRAM)晶粒、同步動態隨機存取記憶體(synchronous dynamic random-access memory，SDRAM)、反及(NAND)快閃記憶體等)。也就是說，在一些實施例中，半導體晶粒230包括混合記憶體立方體(hybrid memory cube，HMC)模組、高頻寬記憶體(high bandwidth memory，HBM)模組或類似物。舉例來說，包括在半導體晶粒230的晶粒堆疊230s中的晶粒233是高頻寬記憶體(HBM)晶粒，並且載體晶粒231是為該些記憶體晶粒提供控制功能的邏輯晶粒，如圖5所示。
在一些實施例中，介電膜232獨立地包括PBO層、PI層或其他合適的聚合物。在一些替代實施例中，介電膜232的材料包括例如氧化矽、氮化矽、氮氧化矽或任何合適的介電材料等無機材料。介電膜232可透過例如旋塗、CVD(例如，PECVD)或類似製程等合適的製作技術形成。作為另外一種選擇，介電膜232各自例如為可透過疊層形成的非導電膜(non-conductive film，NCF)。 舉例來說，導通孔234是銅柱、銅合金柱或含有銅金屬的其他合適的金屬柱。
在一些實施例中，包封體235的材料包括模制化合物、模制底部填料、樹脂(例如，環氧樹脂)或類似物。在一些替代實施例中，包封體235的材料包括例如氮化矽等氮化物、例如氧化矽等氧化物、PSG、BSG、BPSG、其組合或類似物。在又一替代實施例中，每個包封體235的材料包括有機材料(例如，環氧樹脂、PI、PBO或類似物)、或者無機材料與有機材料的混合物(例如，氧化矽和環氧樹脂的混合物或類似物)。在一些實施例中，包封體235可透過例如壓縮模制製程等模制製程形成。在一些替代實施例中，包封體235可透過例如CVD(例如，高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDPCVD)或PECVD)等合適的製作技術形成。如圖5所示，舉例來說，半導體晶粒230的背側表面230f包括包封體235的表面和在晶粒堆疊230s中的內部層級的最外層級中所包括的晶粒233的表面，其中在最外層級中所包括的晶粒233的表面與包封體235的表面實質上彼此齊平並且共面。
如圖5所示，在一些實施例中，半導體晶粒240包括具有主動表面240a和與主動表面240a相對的背側表面240f的半導體基底240s、分佈在主動表面240a上的多個接墊240b、覆蓋主動表面240a和接墊240b的一部分的鈍化層240c、連接到被鈍化層240c暴露出的接墊240b的多個導通孔240d、以及設置在導通孔240d上的保護層240e。接墊240b、鈍化層240c、導通孔240d和保護層240e形成在半導體基底240s上。接墊240b被鈍化層240c 部分暴露出，導通孔240d分別設置在接墊240b上並電連接到接墊240b，並且保護層240e覆蓋由導通孔240d暴露出的鈍化層240c和導通孔240d。
半導體基底240s的材料可包括矽基底，所述矽基底包括形成於其中的主動元件(例如，電晶體和/或記憶體，例如N型金屬氧化物半導體(N-type metal-oxide semiconductor，NMOS)和/或P型金屬氧化物半導體(P-type metal-oxide semiconductor，PMOS)元件或類似物)和/或被動元件(例如，電阻器、電容器、電感器或類似物)。在一些實施例中，可在製程前端(front-end-of-line，FEOL)製程中形成此種主動元件和被動元件。在替代實施例中，半導體基底240s可為塊狀矽基底(例如，塊狀單晶矽基底)、經摻雜矽基底、未經摻雜矽基底或絕緣體上矽(silicon-on-insulator，SOI)基底，其中經摻雜矽基底的摻雜劑可為N型摻雜劑、P型摻雜劑或其組合。本公開不限於此。
另外，半導體基底240s還可包括設置在主動表面240a上的內連結構(未示出)。在某些實施例中，內連結構可包括為嵌置在半導體基底240s中的主動元件和被動元件提供佈線功能的交替堆疊的一個或多個層間介電層及一個或多個經圖案化的導電層，其中接墊240b可被稱為經圖案化的導電層的最外層。在一個實施例中，可在製程後端(back-end-of-line，BEOL)製程中形成內連結構。舉例來說，層間介電層可為氧化矽層、氮化矽層、氮氧化矽層或由其他合適的介電材料形成的介電層，且可透過沉積或類似製程形成層間介電層。舉例來說，經圖案化的導電層可為經圖案化的銅層或其他合適的經圖案化的金屬層，且可透過電鍍或沉積形 成經圖案化的導電層。然而，本公開不限於此。
接墊240b、鈍化層240c、導通孔240d及保護層240e的材料可分別與上述接墊230b、鈍化層230c、導通孔230d及保護層230e的材料類似或實質上相同；因此，為簡潔起見，在本文中不再重複。舉例來說，鈍化層240c的材料實質上與保護層240e的材料相同或不同。
然而，本公開可能不限於此；作為另外一種選擇，可省略導通孔240d和保護層240e。在替代實施例中，半導體晶粒240可包括具有主動表面240a和與主動表面240a相對的背側表面240f的半導體基底240s、分佈在主動表面240a上的多個接墊240b、以及覆蓋主動表面240a和接墊240b的一部分的鈍化層240c。
半導體晶粒240可被稱為獨立地包括數位晶片、類比晶片或混合訊號晶片的半導體晶粒或晶片。在一些實施例中，半導體晶粒240為：邏輯晶粒，例如CPU、GPU、神經網路處理單元(neural network processing unit，NPU)、深度學習處理單元(deep learning processing unit，DPU)、張量處理單元(tensor processing unit，TPU)、SoC、應用處理器(application processor，AP)和微控制器；電源管理晶粒，例如電源管理積體電路(power management integrated circuit，PMIC)晶粒；無線和射頻(RF)晶粒；基帶(baseband，BB)晶粒；感測器晶粒，例如光/影像感測器晶片；微機電系統(micro-electro-mechanical-system，MEMS)晶粒；訊號處理晶粒，例如數位訊號處理(digital signal processing，DSP)晶粒；前端晶粒，例如類比前端(analog front-end，AFE)晶粒；應用專用晶粒，例如應用專用積體電路(ASIC)、現場可程式化閘陣 列(field-programmable gate array，FPGA)等)；其組合；或類似物。在替代實施例中，半導體晶粒240獨立地為：人工智慧(artificial intelligence，AI)引擎，例如AI加速器；計算系統，例如AI伺服器、高性能計算(high-performance computing，HPC)系統、高功率計算元件、雲端計算系統、邊緣計算系統等；其組合；或類似物。半導體晶粒240的類型可基於需求和設計要求來選擇和指定，且因此在本公開中不受具體限制。
如圖5所示，出於說明目的，僅示出一個半導體晶粒230和一個半導體晶粒240，然而，應注意，半導體晶粒230的數量和半導體晶粒240的數量可基於需求及設計佈局獨立地選擇及指定；本公開不限於此。在一些實施例中，半導體晶粒230的數量是一個或多於一個，且半導體晶粒240的數量是零、一個或多於一個。在半導體晶粒230的數量多於一個的實施例中，半導體晶粒230可為相同的類型。作為另外一種選擇，半導體晶粒230可部分或全部為不同的類型。在半導體晶粒240的數量多於一個的實施例中，半導體晶粒240可為相同的類型。作為另外一種選擇，半導體晶粒240可部分或全部為不同的類型。
如圖5所示，舉例來說，半導體晶粒230及半導體晶粒240透過倒裝晶片接合而安裝到重佈線路結構110上。然而，本公開不限於此；作為另外一種選擇，半導體晶粒230及240透過混合接合(hybrid bonding)安裝到重佈線路結構110上(參見圖28中繪示的封裝結構6000的半導體元件P2)。在某些實施例中，還提供除了半導體晶粒230和半導體晶粒240之外的一個或多於一個附加半導體晶粒，其中與半導體晶粒230和/或半導體晶粒240 的類型相比，所述附加半導體晶粒可獨立地為相同的類型或不同的類型。本公開不限於此。在本公開中，方向Z可被稱為重佈線路結構110與半導體晶粒230、240的堆疊方向。
參照圖6，在一些實施例中，在半導體晶粒230、240與重佈線路結構110之間形成底部填充材料160，並且將底部填充材料160分配在導電端子150A周圍。在一些實施例中，底部填充材料160至少填充導電端子150A之間以及重佈線路結構110、導電端子150A、半導體晶粒230和半導體晶粒240之間的間隙。如圖6所示，舉例來說，底部填充材料160設置在重佈線路結構110上，並包裹導電端子150A的側壁，以嚮導電端子150A提供結構支撐和保護。在一些實施例中，底部填充材料160完全覆蓋半導體晶粒230、240的側壁(例如，側壁230sw、側壁240sw)，並且以可接近的方式暴露出半導體晶粒230、240的背側表面(例如，背側表面230f、背側表面240f)，如圖6所示。
然而，本公開不限於此。在替代實施例中(未示出)，底部填充材料160覆蓋半導體晶粒230的側壁230sw的一部分及半導體晶粒240的側壁240sw的一部分，並進一步完全暴露出半導體晶粒230的背側表面230f及半導體晶粒240的背側表面240f。在又一替代實施例中(未示出)，底部填充材料160完全覆蓋半導體晶粒230及240的側壁(例如，側壁230sw、側壁240sw)及背側表面(例如，背側表面230f、背側表面240f)。在又一替代實施例中(未示出)，底部填充材料160完全且以可接近的方式暴露出半導體晶粒230、240的側壁(例如，側壁230sw、側壁240sw)和背側表面(例如，背側表面230f、背側表面240f)。由於存在底 部填充材料160，導通孔230d、240d與導電端子150A之間的接合強度增強，從而確保半導體晶粒230、240及重佈線路結構110的電耦合。
在一個實施例中，底部填充材料160可透過底部填充分配(underfill dispensing)或任何其他合適的方法形成。在一些實施例中，底部填充材料160可為包括具有或不具有硬化劑的聚合物材料(例如，環氧樹脂、樹脂及類似物)、填料(例如，二氧化矽填料、玻璃填料、氧化鋁、氧化矽及類似物)、粘合促進劑、其組合及類似物的模制化合物。作為另外一種選擇，可省略底部填充材料160。
參照圖7，在一些實施例中，將半導體晶粒230、240包封在絕緣包封體170m中。在一些實施例中，絕緣包封體170m形成在底部填充材料160上和重佈線路結構110上方。絕緣包封體170m可至少填滿半導體晶粒230與半導體晶粒240之間以及底部填充材料160與半導體晶粒230、240之間的間隙。在一些實施例中，絕緣包封體170m覆蓋半導體晶粒230、240、底部填充材料160以及由半導體晶粒230、240和底部填充材料160暴露出的重佈線路結構110。換句話說，例如，半導體晶粒230、240不以可接近的方式被絕緣包封體170m露出並埋入于絕緣包封體170m中。
在一些實施例中，絕緣包封體170m是透過模制製程形成的模制化合物。模制製程可包括壓縮模制製程或傳遞模制製程。絕緣包封體170m可包括聚合物(例如，環氧樹脂、酚醛樹脂、含矽樹脂或其他合適的樹脂)、介電材料或其他合適的材料。作為另外 一種選擇，絕緣包封體170m可包含可接受的絕緣包封體材料。在一些實施例中，絕緣包封體170m還包含可被添加到絕緣包封體170m中以最佳化絕緣包封體170m的熱膨脹係數(coefficient of thermal expansion，CTE)的無機填料或無機化合物(例如，二氧化矽、粘土等)。本公開不限於此。
在一個實施例中，絕緣包封體170m的材料可不同於底部填充材料160的材料，其中在絕緣包封體170m與底部填充材料160之間存在清晰的介面(未標示)，如圖7所示。然而，本公開不限於此；絕緣包封體170m的材料可與底部填充材料160的材料相同，其中在絕緣包封體170m與底部填充材料160之間沒有清晰的介面。
參照圖8，在一些實施例中，將絕緣包封體170m平坦化以形成暴露出半導體晶粒230和半導體晶粒240的絕緣包封體170。在某些實施例中，如圖8所示，在平坦化之後，半導體晶粒230的背側表面230f、半導體晶粒240的背側表面240f及底部填充材料160的表面160t被絕緣包封體170的表面170t暴露出。也就是說，例如，半導體晶粒230的背側表面230f、半導體晶粒240的背側表面240f及底部填充材料160的表面160t變得與絕緣包封體170的表面170t實質上齊平。換句話說，半導體晶粒230的背側表面230f、半導體晶粒240的背側表面240f、底部填充材料160的表面160t及絕緣包封體170的表面170t實質上彼此共面。
舉例來說，絕緣包封體170m可透過機械研磨或化學機械拋光(chemical mechanical polishing，CMP)來平坦化。在平坦化步驟之後，可視情況執行清潔步驟，例如以清潔和移除由平坦化步 驟產生的殘留物。然而，本公開不限於此，且平坦化步驟可透過任何其他合適的方法來執行。在一些實施例中，在平坦化絕緣包封體170m期間，半導體晶粒230、半導體晶粒240和/或底部填充材料160也可被平坦化。在某些實施例中，可例如對過模制(over-molded)的絕緣包封體170m執行平坦化步驟，以使絕緣包封體170的表面170t、半導體晶粒230的背側表面230f、半導體晶粒240的背側表面240f和/或底部填充材料160的表面160t齊平。
舉例來說，半導體晶粒230和半導體晶粒240在側向上被絕緣包封體170暴露出。在一些實施例中，如圖8所示，半導體晶粒230和半導體晶粒240被絕緣包封體170以可接近的方式露出。由於存在此種構造，確保了半導體晶粒230及240的更好的散熱。
在替代實施例中，底部填充材料160的表面160t低於絕緣包封體170的表面170t。在此類替代實施例中，底部填充材料160內埋在絕緣包封體170中，且不被絕緣包封體170的表面170t以可接近的方式露出。
參照圖9，在一些實施例中，將圖8中所繪示的整個結構翻轉(上下顛倒)並放置在塗布有剝離層108的載體106上，並且從重佈線路結構110剝離載體102。在一些實施例中，重佈線路結構110(例如，介電層112a和晶種層114a)由於存在剝離層104而容易地與載體102分離，其中重佈線路結構110(例如，介電層112a的表面S112a和晶種層114a的表面S114a)被暴露出。在一些實施例中，透過剝離製程將載體102從重佈線路結構110分離，並且移除載體102和剝離層104。在一個實施例中，剝離製程為雷 射剝離製程。
在一些實施例中，載體106的材料與載體102的材料可相同，然而本公開不限於此。在替代實施例中，載體106的材料可不同於載體102的材料。在一些實施例中，剝離層108的材料和形成可與剝離層104的材料和形成相同或不同，本公開不限於此。
參照圖10，在重佈線路結構110上形成鈍化層140B(例如，在方向Z上，表面S110b與最外表面S110t相對)。舉例來說，鈍化層140B透過形成在鈍化層140B中的多個開口O6以可接近的方式露出晶種層114a的被暴露出的部分的至少一部分，用於電連接到稍後形成的連接件。在一個實施例中，晶種層114a的被暴露出的部分被形成在鈍化層140B中的開口O6部分地且以可接近的方式暴露出。然而，本公開不限於此；作為另外一種選擇，晶種層114a的被暴露出的部分各自可被形成在鈍化層140B中的開口O6完全地且以可接近的方式暴露出，如圖10所示。
鈍化層140B的形成、材料和構造與先前在圖4中所述的形成鈍化層140A的製程、材料和構造類似或相同，且因此為簡潔起見，在本文中不再予以贅述。在一些實施例中，鈍化層140B被稱為重佈線路結構110的保護層，用於向重佈線路結構110提供保護。類似於鈍化層140A，作為替代選擇，可省略鈍化層140B。
繼續圖10，在一些實施例中，在鈍化層140B上形成多個凸塊下金屬圖案124，並使所述多個凸塊下金屬圖案124延伸到形成在鈍化層140B中的開口O6中，以實體接觸由開口O6暴露出的晶種層114a，用於電連接重佈線路結構110。在本公開中，凸塊下金屬圖案124有助於重佈線路結構110與稍後形成的導電元件 (例如：連接件，例如導電球或導電凸塊；半導體元件，例如半導體被動元件；或類似物)之間的電連接。
然而，本公開不限於此；作為另外一種選擇，可基於設計佈局和需求而省略凸塊下金屬圖案124。凸塊下金屬圖案124的形成、材料和構造與先前在圖3中所述的形成凸塊下金屬圖案122的製程、材料和構造類似或相同，且因此為簡潔起見，在本文中不再予以贅述。
此後，繼續圖10，在一些實施例中，在凸塊下金屬圖案124上和重佈線路結構110上方形成多個導電端子150B。在一些實施例中，導電端子150B透過凸塊下金屬圖案124電耦合到重佈線路結構110。由於存在凸塊下金屬圖案124，導電端子150B與重佈線路結構110之間的粘合強度增強。在一些實施例中，導電端子150B被稱為用於與另一封裝體或電路基底(例如，有機基底，例如PCB)連接的導電連接件。
本公開不限於此。在替代實施例中，導電端子150B被稱為用於輸入/輸出電訊號和/或功率訊號的導電端子。在又一替代實施例中，導電端子150B被稱為用於與一個或多於一個半導體晶粒連接的導電端子，所述一個或多於一個半導體晶粒獨立地包括主動元件(例如，電晶體、二極體等)和/或被動元件(例如，電容器、電阻器、電感器等)、其他元件(例如，一個或多於一個積體被動元件(IPD))或其組合。導電端子150B的形成、材料和構造與先前在圖5中所述的形成導電端子150A的製程、材料和構造類似或相同，且因此為簡潔起見，在本文中不再予以贅述。
另外，半導體晶粒230、240排列成陣列，導電端子150B 可被分成對應於半導體晶粒230、240的數量的多個組。在一些實施例中，導電端子150B中的一些導電端子150B透過凸塊下金屬圖案124中的一些凸塊下金屬圖案124、重佈線路結構110、凸塊下金屬圖案122中的一些凸塊下金屬圖案122和導電端子150A中的一些導電端子150A電連接到半導體晶粒230。在一些實施例中，導電端子150B中的一些導電端子150B透過凸塊下金屬圖案124中的一些凸塊下金屬圖案124、重佈線路結構110、凸塊下金屬圖案122中的一些凸塊下金屬圖案122和導電端子150A中的一些導電端子150A電連接到半導體晶粒240。在某些實施例中，導電端子150B中的一些導電端子150B可電浮動或接地，本公開不限於此。然而，本公開不限於此；作為替代，可省略導電端子150B，其中被暴露出的金屬化層ML1可發揮如上所述的導電端子150B的作用。
參照圖11，在一些實施例中，將圖10中所繪示的整個結構翻轉(上下顛倒)，且然後從所述結構剝離載體106以形成半導體元件P1。在一些實施例中，透過剝離製程從半導體晶粒230、240、底部填充材料160和絕緣包封體170分離載體106，其中載體106和剝離層108被移除，並且半導體晶粒230、240、底部填充材料160和絕緣包封體170被暴露出。在一個實施例中，剝離製程是雷射剝離製程。在剝離步驟期間，採用保持裝置(未示出)來保持導電端子150B，用於在剝離載體106之前固定半導體元件P1。保持裝置可為膠帶、粘合劑載體或吸盤。
在一些實施例中，從保持元件釋放導電端子150B，以形成半導體元件P1。在一些實施例中，在從保持元件釋放導電端子 150B之前，執行分割製程以將彼此連接的半導體元件P1(例如，呈晶圓形式)切割成單獨且分離的半導體元件P1(例如，呈單體化形式)。在一個實施例中，分割製程是包括機械鋸片鋸切或雷射切割的晶圓分割製程。至此，半導體元件P1的製造完成。在一些實施例中，半導體元件P1被稱為積體扇出型(integrated fan-out，InFO)封裝體。半導體元件P1可進一步安裝有中介層、附加封裝體、晶片/晶粒和/或其他電子元件，以形成堆疊的半導體元件(stacked semiconductor device)，例如InFO疊層封裝(package-on-package，PoP)結構，參見圖29中繪示的封裝結構7000的半導體元件P3(稍後將更詳細地對其進行論述)。
參照圖12A及圖12B，在一些實施例中，根據圖15的步驟S10，提供其中嵌置有支撐結構10的基底300A。在一些實施例中，基底300A包括芯體部分(core portion)310、多個佈線部分(routing portion)320A、320B及多個阻焊層(solder resist layer)330A、330B，其中佈線部分320A及佈線部分320B分別沿著方向Z位於芯體部分310的相對側處，阻焊層330A設置在佈線部分320A上，且阻焊層330B設置在佈線部分320B上。在一些實施例中，佈線部分320A夾置在阻焊層330A與芯體部分310之間，且佈線部分320B夾置在阻焊層330B與芯體部分310之間。
在一些實施例中，芯體部分310包括芯體介電層(core dielectric layer)312、多個貫穿孔洞(through holes)314、多個芯體導電層(core conductive layer)316A、316B及多個導電蓋318A、318B。在一些實施例中，芯體介電層312包含預浸體(其含有環氧樹脂、樹脂、二氧化矽填料和/或玻璃纖維)、ABF、樹脂塗布銅 箔(resin coated copper foil，RCC)、聚醯亞胺、照片影像介電質(photo image dielectric，PID)、陶瓷芯體、玻璃芯體、模制化合物、其組合或類似物。然而，本公開不限於此，且也可使用其他介電材料。芯體介電層312可透過層疊製程、塗布製程或類似製程形成。在一些實施例中，芯體導電層316A及芯體導電層316B形成在芯體介電層312的相對側上。在一些實施例中，芯體導電層316A及芯體導電層316B包含銅、鎢、鋁、銀、金、其組合或類似物。導電蓋318A及導電蓋318B分別位於芯體導電層316A及芯體導電層316B上方。在一些實施例中，舉例來說，導電蓋318A及導電蓋318B包含銅或其他合適的導電材料。在一些實施例中，芯體介電層312被稱為基礎基底(base substrate)或芯體基底(core substrate)。
在一些實施例中，貫穿孔洞314設置在芯體介電層312中並穿透芯體介電層312，此在芯體導電層316A與芯體導電層316B之間提供電連接。換句話說，貫穿孔洞314提供位於芯體介電層312的兩個相對側上的電路之間的多個電路徑。在一些實施例中，貫穿孔洞314襯有絕緣材料，其中襯墊(未示出)將貫穿孔洞314與芯體介電層312分開。襯墊可被稱為阻擋層。在一些實施例中，形成貫穿孔洞314的方法包括以下操作。首先，透過例如機械或雷射鑽孔、蝕刻或其他合適的移除技術在(貫穿孔洞314的)預定位置處形成多個開口孔(未示出)。可執行去汙處理(desmear treatment)以移除殘留在形成於芯體介電層312中的開口孔中的殘留物。隨後，開口孔可用一種或多種導電材料填充到預定厚度，從而提供貫穿孔洞314。舉例來說，可透過電鍍或無電鍍 覆、沉積製程或類似製程用銅填充開口孔。在一些實施例中，貫穿孔洞314被稱為導通孔(conductive via)或穿孔(through via)。
本公開不限於此；作為另外一種選擇，貫穿孔洞可包括鍍覆穿孔(plated through via)(未示出)，其中開口孔可襯有導電材料並填充有絕緣材料。在一些替代實施例中，形成貫穿孔洞的方法包括以下操作。首先，透過例如機械或雷射鑽孔、蝕刻或其他合適的移除技術在預定位置處形成多個開口孔(未示出)。可執行去汙處理以移除殘留在開口孔中的殘留物。隨後，可用一種或多種導電材料將開口孔鍍覆到預定厚度，從而提供多個鍍覆貫穿孔洞。舉例來說，可透過電鍍或無電鍍覆用銅對開口孔進行鍍覆。
在一些實施例中，芯體導電層316A、芯體導電層316B、導電蓋318A、導電蓋318B以及貫穿孔洞314可透過以下步驟形成。首先，在芯體介電層312的兩個相對表面上分別形成第一導電材料(未示出)。然後，如上所述，形成貫穿孔洞314以穿過芯體介電層312，並在分別形成在芯體介電層312的兩個表面上的第一導電材料之間提供電連接。此後，在芯體介電層312的相對表面上的第一導電材料上方分別形成第二導電材料，其中第二導電材料可不同於第一導電材料。在一些實施例中，第一導電材料及第二導電材料可透過任何合適的方法(例如，化學氣相沉積(CVD)、濺射、印刷、鍍覆或類似製程)形成。然後，可一起將第一導電材料及第二導電材料圖案化，以分別形成芯體導電層316A、316B及導電蓋318A、318B。在一些實施例中，可使用微影及蝕刻製程或其他合適的移除技術來部分移除第一導電材料及第二導電材料。也就是說，例如，貫穿孔洞314進一步穿透芯體導電層316A及 316B，如圖12A及圖16A所示。
然而，本公開不限於此；作為另外一種選擇，芯體導電層316A、芯體導電層316B、導電蓋318A、導電蓋318B以及貫穿孔洞314可透過以下步驟形成：如上所述形成貫穿孔洞314以穿過芯體介電層312，在芯體介電層312的相對表面上方依序形成第一導電材料及第二導電材料，並且圖案化第一導電材料及第二導電材料以形成芯體導電層316A、316B及導電蓋318A、318B；由此，貫穿孔洞314提供分別形成在芯體介電層312的兩個表面上的第一導電材料與第二導電材料之間的電連接。對於此類替代實施例，貫穿孔洞314不穿透芯體導電層316A及芯體導電層316B(參見圖16B)。
如圖12A所示，在一些實施例中，佈線部分320A及佈線部分320B分別在方向Z上設置在芯體部分310的相對側上。舉例來說，佈線部分320A形成在芯體部分310的導電蓋318A上方，而佈線部分320B形成在芯體部分310的導電蓋318B上方。在一些實施例中，佈線部分320A的形成可包括依序形成多個介電層322A(包括介電層322a、介電層322b及介電層322c)及多個導電層324A(包括導電層324a、導電層324b及導電層324c)。舉例來說，介電層322A及導電層324A交替堆疊在芯體部分310的所示頂表面(未標記)上方。類似地，佈線部分320B的形成可包括依序形成多個介電層322B(包括介電層322a、介電層322b及介電層322c)及多個導電層324B(包括導電層324a、導電層324b及導電層324c)。舉例來說，介電層322B及導電層324B交替堆疊在芯體部分310的所示底表面(未標記)上方。
在一些實施例中，佈線部分320A及佈線部分320B個別地被稱為重佈線路結構或重佈線結構，其中介電層322a及導電層324a一起被視為一個佈線層，介電層322b及導電層324b一起被視為一個佈線層，並且介電層322c及導電層324c一起被視為一個佈線層。在一些實施例中，介電層322A及322B(例如介電層322a、介電層322b及介電層322c等每一層的)的材料可為ABF、預浸體、RCC、聚醯亞胺、PID、模制化合物、其組合或類似物。在一些替代實施例中，芯體介電層312及介電層322A、322B可由相同的材料製成。舉例來說，芯體介電層312及介電層322A、322B的材料可為例如環氧模制化合物(epoxy molding compound，EMC)等模制化合物。介電層322A及介電層322B可透過層疊製程、塗布製程或類似製程形成。
在一些實施例中，導電層324A及導電層324B(例如導電層324a、導電層324b及導電層324c等每一層的)的材料包括鋁、鈦、銅、鎳、鎢和/或其合金。導電層324A及導電層324B可透過經由層疊製程、沉積製程或類似製程形成導電材料層、且然後進行圖案化製程來形成。圖案化製程可包括乾法蝕刻、濕法蝕刻或其組合。在某些實施例中，導電層324A及導電層324B中的每一層的形成及材料與圖1到圖3中描述的形成金屬化層ML1到ML3的製程及材料相同或類似。
儘管在圖12A中為佈線部分320A及佈線部分320B中的每一者示出三層導電層及三層介電層，但本公開不限於此。在一些替代實施例中，介電層322A、322B的數量及導電層324A、324B的數量可根據設計要求進行調整。在一些實施例中，佈線部分320A 及佈線部分320B中的每一者包括在其中的導電層及介電層中的每一者的總層數可合計為總共一層到八層。在一些實施例中，佈線部分320A中的導電層及介電層中的每一者的層數等於佈線部分320B中的導電層及介電層中的每一者的層數。作為另外一種選擇，佈線部分320A中的導電層及介電層中的每一者的總層數可不同於佈線部分320B中的導電層及介電層中的每一者的總層數。
在一些實施例中，芯體部分310的厚度大約在30μm到2000μm的範圍內。在一些實施例中，在方向Z上，介電層322A、322B中的每一層的厚度大約在5μm到50μm的範圍內，且導電層324A、324B中的每一層的厚度大約在2μm到50μm的範圍內。在一些實施例中，最外部的導電層(例如，導電層324c)的厚度可比內部導電層(例如，導電層324a及導電層324b)的厚度大。
繼續圖12A，在一些實施例中，在佈線部分320A的背離芯體部分310的最外表面上形成阻焊層330A，並且在佈線部分320B的背離芯體部分310的最外表面上形成阻焊層330B。舉例來說，佈線部分320A及佈線部分320B的最外部導電層(例如，導電層324c)分別透過阻焊層330A的最外表面及阻焊層330B的最外表面以可接近的方式露出。舉例來說，佈線部分320A的最外部導電層324c實質上與阻焊層330A的最外表面共面並且實質上與其齊平，並且佈線部分320B的最外部導電層324c實質上與阻焊層330B的最外表面共面並且實質上與其齊平。
在一些實施例中，基底300A具有第一區302及圍繞第一區302的第二區304，參見圖12A及圖12B。舉例來說，第一區 302連接到(例如，接觸)第二區304。在一些實施例中，第一區被稱為元件區，所述元件區設置有稍後形成或稍後設置的半導體元件，例如半導體元件P1。在一些實施例中，第二區被稱為包圍元件區的周邊區，所述周邊區設置有稍後形成或稍後設置的非半導體元件，例如連接結構(例如，插座或類似物)、支撐結構(例如，加強件或類似物)、散熱器、其組合或類似物。在一些實施例中，基底300A被視為電路結構(例如，其中嵌置有電路系統結構的有機基底，例如PCB)。
如圖12A及圖12B所示，在一些實施例中，支撐結構10位於基底300A內部。舉例來說，位於基底300的第二區304內的佈線部分320A的導電層324A的每一層(例如，導電層324a到導電層324c)的一部分、芯體部分310的貫穿孔洞314的一部分及佈線部分320B的導電層324B的每一層(例如，導電層324a到導電層324c)的一部分一起構成支撐結構10。在一些實施例中，支撐結構10穿透佈線部分320A、芯體部分310及佈線部分320B。換句話說，支撐結構10可穿透基底300A。如圖12A所示，舉例來說，支撐結構10的厚度T2實質上等於基底300A的厚度T1。本公開不限於此；作為另外一種選擇，本公開中的支撐結構可不穿透基底。在本公開中，支撐部分10可被稱為金屬或導電支撐結構。
在一些實施例中，支撐結構10與包括在基底300A中的佈線部分320A、320B的一些部分及芯體部分310的一些部分電隔離，所述部分用於向設置在第一區302內的稍後形成或稍後設置的半導體元件提供佈線功能。也就是說，不會有由支撐結構10引起對稍後形成或稍後設置的半導體元件的電性影響(electrical impact)(例如，例如雜訊或類似物等負面影響)。另一方面，支撐結構10可電耦合到包括在基底300A中的佈線部分320A、320B的其他部分及芯體部分310的其他部分，所述部分不用於向設置在第一區302內的稍後形成或稍後設置的半導體元件提供佈線功能。也就是說，支撐結構10可透過基底300A電浮動或電接地。然而，本公開不限於此；作為另外一種選擇，支撐結構10可與基底300A電隔離。也就是說，支撐結構10可透過其自身電浮動或電接地。
舉例來說，如圖12A及圖16A所示，支撐結構10包括第一部分11、第二部分12及位於第一部分11與第二部分12之間並電連接第一部分11與第二部分12的第三部分13。在一些實施例中，第一部分11包括位於基底300A的第二區內的佈線部分320A的一些部分，例如佈線部分320A中包括的導電層324a的一部分、導電層324b的一部分及導電層324c的一部分。在一些實施例中，第二部分12包括位於基底300A的第二區內的佈線部分320B的一些部分，例如佈線部分320B中包括的導電層324a的一部分、導電層324b的一部分及導電層324c的一部分。在一些實施例中，第三部分13包括位於基底300A的第二區內的芯體部分310的一些部分，例如芯體部分310中包括的貫穿孔洞324。舉例來說，如圖12B所示，支撐結構10呈完整(連續)框架環的形式。在一些實施例中，包括在第一部分11中的導電層324a到導電層324c的一些部分中的至少一個部分或所有部分呈完整(連續)框架環的形式。在一些實施例中，包括在第二部分12中的導電層324a到324c的一些部分中的至少一個部分或所有部分呈完整(連 續)框架環的形式。在一些實施例中，第三部分13包括一個或多於一個貫穿孔洞314，其中此類貫穿孔洞314呈完整(連續)框架環的形式。
舉例來說，如圖12A及圖16A所示，支撐結構10的側壁呈波浪狀形式。在一些實施例中，支撐結構10中包括的導電層324a到導電層324c的橫截面形狀包括T形。
然而，本公開不具體受限於此。在一些替代實施例中，支撐結構的側壁呈非波浪狀形式。舉例來說，支撐結構10a包括連續且垂直的側壁，參見圖16B。在一些實施例中，圖16B的支撐結構10a中包括的導電層324a到導電層324c的橫截面形狀包括矩形形狀。
在替代實施例中，支撐結構10b包括不連續且平坦的側壁。舉例來說，支撐結構10b及支撐結構10c各自包括側壁，所述側壁包括第一部分11的連續且傾斜的側壁、第二部分12的連續且傾斜的側壁及第三部分13的連續且垂直的側壁，參見圖16C及圖16D。在一些實施例中，圖16C的支撐結構10b中包括的第一部分11中的導電層324a到導電層324c的橫截面形狀包括梯形形狀，所述梯形形狀具有從芯體部分310朝向阻焊層330A逐漸減小的尺寸，並且圖16C的支撐結構10b中包括的第二部分12中的導電層324a到導電層324c的橫截面形狀包括梯形形狀，所述梯形形狀具有從芯體部分310朝向阻焊層330B逐漸減小的尺寸。在一些實施例中，圖16D的支撐結構10c中包括的第一部分11中的導電層324a到導電層324c的橫截面形狀包括梯形形狀，所述梯形形狀具有從芯體部分310朝向阻焊層330A逐漸增大的尺寸，並 且圖16D的支撐結構10c中包括的第二部分12中的導電層324a到導電層324c的橫截面形狀包括梯形形狀，所述梯形形狀具有從芯體部分310朝向阻焊層330B逐漸增大的尺寸。
返回參照圖12A及圖16A，在一些實施例中，對於基底300A的佈線部分320A中的每個佈線層，第一區302內的導電部分(例如，導電層324a到導電層324c中的一者)的總體積對第一區302內的佈線層的所述導電部分(例如，導電層324a到導電層324c中的所述一者)及相應的一個介電部分(例如，介電層322a到介電層322c中的相應一者)的總體積的第一比率是A，且第二區304內的導電部分(例如，導電層324a到導電層324c中的一者)的總體積對第二區304內的佈線層的所述導電部分(例如，導電層324a到導電層324c中的所述一者)及相應的一個介電部分(例如，介電層322a到介電層322c中的相應一者)的總體積的第二比率是B，其中第一比率A小於第二比率B。在一些實施例中，第一比率A小於80%。舉例來說，第一比率A大約大於或實質上等於60%，並且大約小於80%。在一些實施例中，第二比率B大於或實質上等於80%。舉例來說，第二比率B大約大於或實質上等於80%，並且大約小於或實質上等於100%。
在一些實施例中，對於基底300A的佈線部分320B中的每個佈線層，第一區302內的導電部分(例如，導電層324a到導電層324c中的一者)的總體積對第一區302內的佈線層的所述導電部分(例如，導電層324a到導電層324c中的所述一者)及相應的一個介電部分(例如，介電層322a到介電層322c中的相應一者)的總體積的第三比率是C，且第二區304內的導電部分(例 如，導電層324a到導電層324c中的一者)的總體積對第二區304內的佈線層的所述導電部分(例如，導電層324a到導電層324c中的所述一者)及相應的一個介電部分(例如，介電層322a到介電層322c中的相應一者)的總體積的第四比率是D，其中第三比率C小於第四比率D。在一些實施例中，第三比率C小於80%。舉例來說，第三比率C大約大於或實質上等於60%，並且大約小於80%。在一些實施例中，第四比率D大於或實質上等於80%。舉例來說，第四比率D大約大於或實質上等於80%，並且大約小於或實質上等於100%。
在一些實施例中，對於基底300A的芯體部分310，第一區302內的導電部分(例如，穿孔314)的總體積對第一區302內的所述導電部分(例如，穿孔314)及相應的一個介電部分(例如，芯體介電層312)的總體積的第五比率是E，且第二區304內的導電部分(例如，穿孔314)的總體積對第二區304內的所述導電部分(例如，穿孔314)及相應的一個介電部分(例如，芯體介電層312)的總體積的第六比率是F，其中第五比率E小於第六比率F。在一些實施例中，第五比率E小於80%。舉例來說，第五比率E大約大於或實質上等於60%，並且大約小於80%。在一些實施例中，第六比率F大於或實質上等於80%。舉例來說，第六比率F大約大於或實質上等於80%，並且大約小於或實質上等於100%。在第六比率F實質上等於100%的實施例中，在第二區304中無介電質。
在一個實施例中，第一比率A、第三比率C及第五比率E實質上彼此相等。在替代實施例中，第一比率A、第三比率C及 第五比率E部分或全部彼此不同。在一個實施例中，包括在佈線部分310A中的佈線層具有相同的第一比率A。作為另外一種選擇，包括在佈線部分310A中的佈線層部分或全部具有不同的第一比率A。在一個實施例中，包括在佈線部分310B中的佈線層具有相同的第三比率C。作為另外一種選擇，包括在佈線部分310B中的佈線層部分或全部具有不同的第三比率C。
類似地，在一個實施例中，第二比率B、第四比率D及第六比率F實質上彼此相等。在替代實施例中，第二比率B、第四比率D及第六比率F部分或全部彼此不同。在一個實施例中，包括在佈線部分310A中的佈線層具有相同的第二比率B。作為另外一種選擇，包括在佈線部分310A中的佈線層部分或全部具有不同的第二比率B。在一個實施例中，包括在佈線部分310B中的佈線層具有相同的第四比率D。作為另外一種選擇，包括在佈線部分310B中的佈線層部分或全部具有不同的第四比率D。
在一個實施例中，基底300A包括可用于產生封裝結構1000A的功能設計的主動和/或被動元件(未示出)，例如電晶體、電容器、電阻器、其組合或類似物。主動和/或被動元件可使用任何合適的方法形成。然而，本公開不限於此；在替代實施例中，基底300A實質上不具有主動和/或被動元件。
參照圖13A及圖13B，在一些實施例中，根據圖15的步驟S20，將半導體元件P1放置在第一區302內的基底300A上方並安裝在第一區302內的基底300A上。舉例來說，將半導體元件P1拾取並放置在基底300A上，且然後透過倒裝晶片接合將其接合到基底300A。在一些實施例中，半導體元件P1透過將導電端 子150B連接到佈線部分320A(例如，由阻焊層330A暴露出的最外部導電層(例如，導電層324c))而電耦合到基底300A。舉例來說，透過導電端子150B，半導體元件P1機械連接及電連接到基底300A。在一些實施例中，半導體元件P1與支撐結構10電隔離。儘管出於說明目的，在圖13A及圖13B中僅示出一個半導體元件P1，但基於需求及設計佈局，半導體元件P1的數量可為一個或多於一個。
在替代實施例中，在將半導體元件P1安裝在基底300A上之前，可在由阻焊層330A暴露出的佈線部分320A的最外部導電層(例如，導電層324c)上形成多個焊料區(未示出)。焊料區可為透過印刷或類似技術形成的預焊膏。在一些實施例中，焊料區的材料可包括具有或不具有附加雜質(例如，Ni、Bi、Sb、Au或類似物)的無鉛焊料材料(例如Sn-Ag系材料或Sn-Ag-Cu系材料)。
在一些實施例中，如圖13A所示，在基底300A上形成底部填充材料400，以填充半導體元件P1與基底300A之間的間隙，並包裹導電端子150B的側壁。由於存在底部填充材料400，半導體元件P1與基底300A之間的接合強度增強，從而確保半導體元件P1與基底300A的電耦合。底部填充材料400的形成及材料可與如圖6中描述的形成底部填充材料160的製程及材料相同或類似，且因此為簡潔起見，在本文中不再予以贅述。在替代實施例中，可省略底部填充材料400。
在省略鈍化層140B、凸塊下金屬圖案124及導電端子150B的實施例中，半導體元件P1可透過混合接合(包括金屬對 金屬接合及介電質對介電質接合)安裝到基底300A。本公開不限於此。
在其他替代實施例中，在將半導體元件P1安裝在基底300A上之前，可將半導體元件P1安裝到中介層(未示出)，其中透過多個附加的導電連接件將中介層進一步安裝到基底300A上。舉例來說，此種中介層被夾置在半導體元件P1與基底300A之間。中介層可向半導體元件P1提供進一步的佈線功能，半導體元件P1可為或者可包括具有附帶有/不附帶有附加佈線層的基底穿孔的基底類型，或者可為或者可包括重佈線路結構的類型，但本公開不限於此。在包括中介層的實施例中，所製造的封裝結構被稱為基底上晶圓上晶片(chip-on-wafer-on-substrate，CoWoS)封裝體。附加導電連接件可為微凸塊、金屬柱、無電鍍鎳鈀浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)形成的凸塊、受控塌陷晶片連接(C4)凸塊(例如，其可具有但不限於約80μm的尺寸)、球柵陣列(BGA)凸塊或球(例如，其可具有但不限於約400μm的尺寸)、焊料球或類似物。本公開不限於此。
參照圖14A及圖14B，在一些實施例中，根據圖15的步驟S30，提供環狀結構520，且然後將其接合到第二區304內的基底300A。舉例來說，環狀結構520的底表面520b透過粘合劑510粘附到基底300A的所示頂表面，其中環狀結構520圍繞半導體元件P1。在一些實施例中，在平面視圖(例如，X-Y平面)中，環狀結構520呈完整(連續)框架環的形式，所述完整(連續)框架環具有面向半導體元件P1的側壁的內側壁(未標記)及與內側壁相對的外側壁(未標記)。舉例來說，在平面圖中，環狀結構520 靠近半導體元件P1，並與半導體元件P1分隔開一定間隙。到此，封裝結構1000A已製造完成。封裝結構1000A可被稱為倒裝晶片封裝體(具有InFO封裝體)。由於存在環狀結構520，抑制了基底300A的負載效應(loading effect)(例如，在第一區302與第二區304之間)，實現了封裝結構1000A的翹曲控制。
在一些實施例中，環狀結構520的材料包括導電材料、導熱材料或導電導熱材料。在一些實施例中，環狀結構520的材料包括金屬或金屬合金，例如銅、鋁、其合金、其組合或類似物。在一些實施例中，粘合劑510包括導電粘合劑、導熱粘合劑或導電導熱粘合劑。粘合劑510還可包含填料。舉例來說，填料包括金屬填料或金屬合金填料。透過粘合劑510，環狀結構520電連接及熱連接到基底300A。如圖14A所示，在一些實施例中，在環狀結構520安裝到基底300A上之後，半導體元件P1的所示頂表面(例如，170t/160t)以距離D1低於環狀結構520的頂表面520t，其中頂表面520t在方向Z上與底表面520b相對。如此一來，環狀結構520進一步為半導體元件P1提供保護，使其在運輸、轉移和/或操作期間免受物理損壞。在一些實施例中，環狀結構520與半導體元件P1電隔離。也就是說，不會由環狀結構520引起對半導體元件P1的電性影響(例如，例如雜訊或類似物等負面影響)。
在如圖14A及圖14B所示的封裝結構1000A的一些實施例中，在沿著方向Z在基底300A上的垂直投影中，環狀結構520的定位位置與支撐結構10的定位位置重疊。在一些實施例中，環狀結構520的寬度(例如，側向尺寸或水平尺寸)W1實質上等於支撐結構10的寬度(例如，側向尺寸或水平尺寸)W2。基於環狀 結構520及支撐結構10的配置，環狀結構520與基底300A之間的CTE失配(CTE mismatch)被進一步抑制，因此確保了對封裝結構1000A的更好的翹曲控制。本公開不限於此；支撐結構10可採用其他可能的輪廓或側向尺寸(在剖視圖中)，只要環狀結構520的定位位置與支撐結構10的定位位置重疊即可。舉例來說，作為其他替代選擇，支撐結構的寬度可大於或小於環狀結構的寬度。
圖17是示出根據本公開替代實施例的封裝結構1000B的示意性剖視圖。與上述元件類似或實質上相同的元件將使用相同的參考編號，並且相同元件的某些細節或描述(例如，形成及材料)及其關係(例如，相對定位配置及電連接)在此不再予以贅述。參照圖17，在一些實施例中，封裝結構1000B是透過根據圖15的步驟S40遵循如圖14A中描述的製程提供蓋540並將蓋540安裝到環狀結構520上來製造的。
舉例來說，蓋540的底表面540b透過粘合劑530粘附到環狀結構520的頂表面520t，其中蓋540、粘合劑530、環狀結構520、粘合劑510及基底300A一起限定包圍半導體元件P1的容納空間(未標記)。在一些實施例中，在平面圖(未示出)中，蓋540呈實心塊的形式，所述實心塊具有在方向Z上與基底300A的外側壁實質上對齊的側壁。蓋540可被稱為封裝結構1000B的散熱元件。作為另外一種選擇，蓋540、環狀結構520及其之間的粘合劑530可一起被稱為封裝結構1000B的散熱元件。由於存在此種散熱元件，封裝結構1000B中的半導體元件P1的散熱得以改善。
此外，熱介面材料(thermal interface material)可塗布在半導體元件P1上，以便於封裝結構1000B的散熱。如圖17的封 裝結構1000B中所示，熱介面材料550位於半導體元件P1的所示頂表面(例如，表面170t/表面160t)與蓋540的底表面540b之間，以將半導體元件P1熱耦合到蓋540，此進一步有助於將熱量從半導體元件P1散發到蓋540。
熱介面材料550可包括任何合適的導熱材料，例如具有良好的導熱係數(其可在約3W/(m．K)到約10W/(m．K)之間或更高)的聚合物，並且可透過液體分配形成在半導體元件P1的所示頂表面(例如，表面170t/表面160t)上。在一些實施例中，熱介面材料550是薄膜型熱介面材料，例如石墨烯片、碳納米管片或類似物，並且透過層疊或類似方式形成在半導體元件P1的所示頂表面(例如，表面170t/表面160t)上。本公開未具體限制熱介面材料550的厚度，只要熱介面材料550足夠厚以將熱量從半導體元件P1充分散發到蓋540即可。
然而，本公開不限於此；作為另外一種選擇，可省略熱介面材料550，其中蓋540與半導體元件P1(例如其的所示頂表面(例如，表面170t/表面160t))分隔開一定間隙(例如，空氣間隙)。在一些實施例中，蓋540的材料包括導電材料、導熱材料或導電導熱材料。在一些實施例中，蓋540的材料包括金屬或金屬合金，例如銅、鋁、其合金、其組合或類似物。在一些實施例中，粘合劑530包括導電粘合劑、導熱粘合劑或導電導熱粘合劑。粘合劑530還可包含填料。舉例來說，所述填料包括金屬填料或金屬合金填料。粘合劑510的材料可與粘合劑530的材料相同。作為另外一種選擇，粘合劑510的材料可不同於粘合劑530的材料。此外，環狀結構520的材料可與蓋540的材料相同。作為另外一種選擇， 環狀結構520的材料可不同于蓋540的材料。
透過粘合劑530，蓋540電連接及熱連接到環狀結構520，並且進一步透過環狀結構520及粘合劑510電連接及熱連接到基底300A。在一些實施例中，蓋540、粘合劑530、環狀結構520及粘合劑510一起構成用於半導體元件P1的電磁干擾(electromagnetic interference，EMI)遮罩結構(其電連接到基底300A)。基於此種EMI遮罩結構，可抑制由位於封裝結構1000B外部的其他電子元件產生的電磁波引起的影響，從而增強封裝結構1000B的可靠性及性能。
在一些實施例中，當沿著方向Z測量時，環狀結構520的厚度大於蓋540的厚度。然而，本公開不限於此；作為另外一種選擇，當沿著方向Z測量時，環狀結構520的厚度可小於或實質上等於蓋540的厚度。
在一些實施例中，封裝結構1000B還包括設置在基底300A的所示底表面上的多個導電端子600，如圖17所示。在一些實施例中，導電端子600中的一些導電端子600透過基底300A電連接到半導體元件P1。在一些實施例中，導電端子600中的一些導電端子600電連接到支撐結構10。導電端子600可用於將基底300A和/或支撐結構10物理及電連接到其他元件、封裝體、連接元件及類似物。在一些實施例中，導電端子600被稱為封裝結構1000B的導電連接件(充當半導體元件P1的導電輸入/輸出端子)，用於向外部元件提供物理和/或電連接。在替代實施例中，在封裝結構1000A中也可採用多個導電端子600。
導電端子600的數量不限於所述實施例，並且可基於需 求及設計佈局來選擇。導電端子600可為微凸塊、金屬柱、無電鍍鎳鈀浸金(ENEPIG)形成的凸塊、受控塌陷晶片連接(C4)凸塊(例如，其可具有但不限於約80μm的尺寸)、球柵陣列(BGA)凸塊或球(例如，其可具有但不限於約400μm的尺寸)、焊料球或類似物。本公開不限於此。當使用焊料時，所述焊料可包含共晶焊料或非共晶焊料。焊料可包含鉛或無包含鉛，並且可包含Sn-Ag、Sn-Cu、Sn-Ag-Cu或類似物。在替代實施例中，可從封裝結構1000B省略導電端子600。
在其他實施例中，採用多個附加半導體元件(未示出)，以將其形成在封裝結構1000A及封裝結構1000B中的基底300A的所示頂表面或底表面中的至少一者上。附加半導體元件可用于向半導體元件P1提供附加功能或程式化的表面元件。舉例來說，附加半導體元件包括表面安裝元件(surface mount device，SMD)或積體被動元件(integrated passive device，IPD)，所述附加半導體元件包括期望連接到半導體元件P1並與半導體元件P1接合使用的被動元件，例如電阻器、電感器、電容器、跳線、其組合或類似物。舉例來說，附加半導體元件透過基底300A電連接到半導體元件P1。附加半導體元件的數量不受限制，並且可基於需求及設計佈局來選擇。
圖18是示出根據本公開一些實施例的封裝結構2000A的示意性剖視圖。圖19A到圖19D是根據本公開一些實施例的放大的示意性剖視圖，其示出在圖18中繪出的虛線區V中的支撐結構的各種實施例。圖20是示出根據本公開替代實施例的封裝結構2000B的示意性剖視圖。與上述元件類似或實質上相同的元件將 使用相同的參考編號，並且相同元件的某些細節或描述(例如，形成及材料)及其關係(例如，相對定位配置及電連接)在此不再予以贅述。
在一些實施例中，圖18的封裝結構2000A類似於圖14A及圖14B的封裝結構1000A；不同之處在于，在封裝結構2000A中，支撐結構10被支撐結構20替代，其中支撐結構20包括第一部分11及連接到第一部分11的第三部分13。換句話說，支撐結構20不包括支撐結構10的第二部分12。舉例來說，支撐結構20不穿透基底300A。舉例來說，如圖18所示，支撐結構20的厚度T2’小於基底300A的厚度T1。在一些實施例中，支撐結構20穿透佈線部分320A及芯體部分310，其中佈線部分320B不具有支撐結構20。支撐結構20的第一部分11及第三部分13的細節與先前在圖12A、圖12B及圖16A中描述的支撐結構10的第一部分11及第三部分13相同，並且支撐結構20及環狀結構520的配置與先前在圖14A及圖14B中描述的支撐結構10及環狀結構520的配置相同或類似；因此為簡潔起見，在本文中不再予以贅述。在一些實施例中，支撐結構20的寬度實質上等於環狀結構520的寬度。作為另外一種選擇，作為其他替代選擇，支撐結構20的寬度可大於或小於環狀結構520的寬度。
類似於支撐結構10，支撐結構20的側壁呈如圖18及圖19A所示的波浪狀形式，其中支撐結構20中包括的導電層324a到導電層324c的橫截面形狀包括T形。應理解，支撐結構20也可採用對支撐結構10的修改，參見圖19B的支撐結構20a、圖19C的支撐結構20b及圖19D的支撐結構20c。舉例來說，圖19B的 支撐結構20a包括連續且垂直的側壁，其中支撐結構20a中包括的導電層324a到導電層324c的橫截面形狀包括矩形形狀。對於其他實例，圖19C的支撐結構20b及圖19D的支撐結構20c各自包括不連續且平坦的側壁，其中包括在圖19C的支撐結構20b中的第一部分11中的導電層324a到導電層324c的橫截面形狀包括梯形形狀，所述梯形形狀具有從芯體部分310朝向阻焊層330A逐漸減小的尺寸，並且包括在圖19D的支撐結構20c中的第一部分11中的導電層324a到導電層324c的橫截面形狀包括梯形形狀，所述梯形形狀具有從芯體部分310朝向阻焊層330A逐漸增加的尺寸。
本公開不限於此；支撐結構20可採用其他可能的輪廓或側向寬度(在剖視圖中)，只要環狀結構520的定位位置與支撐結構20的定位位置重疊即可。
此外，為更好地散熱，可採用蓋。舉例來說，圖20的封裝結構2000B與圖18的封裝結構2000A類似；不同之處在于，封裝結構2000B還包括粘合劑530、蓋540、熱介面材料550及多個導電端子600。如圖20的封裝結構2000B所示，在一些實施例中，蓋540透過粘合劑530粘附到環狀結構520，並透過熱介面材料550粘附到半導體元件P1，並且導電端子600與半導體元件P1相對地連接到的基底300A。
舉例來說，蓋540、粘合劑530、環狀結構520、粘合劑510及基底300A一起限定包圍半導體元件P1的容納空間(未標記)。蓋540(或者與環狀結構520及其間的粘合劑530接合在一起)可被稱為封裝結構2000B的散熱元件。基於此種散熱元件， 封裝結構2000B中的半導體元件P1的散熱得以改善。在一些實施例中，蓋540、粘合劑530、環狀結構520及粘合劑510一起構成半導體元件P1的EMI遮罩結構(其電連接到基底300A)。基於此種EMI遮罩結構，可抑制由位於封裝結構2000B外部的其他電子元件產生的電磁波引起的影響，從而增強封裝結構2000B的可靠性及性能。
由於熱介面材料550將蓋540與半導體元件P1熱耦合，因此散熱得到進一步改善。然而，可省略熱介面材料550。在一些實施例中，導電端子600物理及電連接基底300A和/或支撐結構20，以用於進一步電連接到其他元件、封裝體、連接元件及類似物。然而，可省略熱介面材料550和/或導電端子600。粘合劑530、蓋540、熱介面材料550及導電端子600的細節、形成及材料已在圖17中進行了描述，且因此為簡單起見，在本文中不再予以贅述。在替代實施例中，在封裝結構2000A中也可採用多個導電端子600，用於進一步電連接到外部元件。
圖21是示出根據本公開一些實施例的封裝結構3000A的示意性剖視圖。圖22A到圖22D是根據本公開一些實施例的放大的示意性剖視圖，其示出在圖21中繪出的虛線區W中的支撐結構的各種實施例。圖23是示出根據本公開替代實施例的封裝結構3000B的示意性剖視圖。與上述元件類似或實質上相同的元件將使用相同的參考編號，並且相同元件的某些細節或描述(例如，形成及材料)及其關係(例如，相對定位配置及電連接)在此不再予以贅述。
在一些實施例中，圖21的封裝結構3000A類似於圖14A 及圖14B的封裝結構1000A；不同之處在于，在封裝結構3000A中，支撐結構10被支撐結構30替代，其中支撐結構30包括第二部分12及連接到第二部分12的第三部分13。換句話說，支撐結構30不包括支撐結構10的第一部分11。舉例來說，支撐結構30不穿透基底300A。舉例來說，如圖21所示，支撐結構30的厚度T2”小於基底300A的厚度T1。在一些實施例中，支撐結構30穿透佈線部分320B及芯體部分310，其中佈線部分320A不具有支撐結構30。支撐結構30的第二部分12及第三部分13的細節與先前在圖12A、圖12B及圖16A中描述的支撐結構10的第二部分12及第三部分13相同，並且支撐結構30及環狀結構520的配置與先前在圖14A及圖14B中描述的支撐結構10及環狀結構520的配置相同或類似；因此為簡潔起見，在本文中不再予以贅述。在一些實施例中，支撐結構30的寬度實質上等於環狀結構520的寬度。作為另外一種選擇，作為其他替代選擇，支撐結構30的寬度可大於或小於環狀結構520的寬度。
類似於支撐結構10，支撐結構30的側壁呈如圖21及圖22A所示的波浪狀形式，其中支撐結構30中包括的導電層324a到導電層324c的橫截面形狀包括T形。應理解，支撐結構30也可採用對支撐結構10的修改，參見圖22B的支撐結構30a、圖22C的支撐結構30b及圖22D的支撐結構30c。舉例來說，圖22B的支撐結構30a包括連續且垂直的側壁，其中支撐結構30a中包括的導電層324a到導電層324c的橫截面形狀包括矩形形狀。對於其他實例，圖22C的支撐結構30b及圖22D的支撐結構30c各自包括不連續且平坦的側壁，其中包括在圖22C的支撐結構30b中 的第二部分12中的導電層324a到導電層324c的橫截面形狀包括梯形形狀，所述梯形形狀具有從芯體部分310朝向阻焊層330B逐漸減小的尺寸，並且包括在圖22D的支撐結構30c中的第二部分12中的導電層324a到導電層324c的橫截面形狀包括梯形形狀，所述梯形形狀具有從芯體部分310朝向阻焊層330B逐漸增加的尺寸。本公開不限於此；支撐結構30可採用其他可能的輪廓或側向寬度(在剖視圖中)，只要環狀結構520的定位位置與支撐結構30的定位位置重疊即可。
此外，為更好地散熱，可採用蓋。舉例來說，圖23的封裝結構3000B與圖21的封裝結構3000A類似；不同之處在于，封裝結構3000B還包括粘合劑530、蓋540、熱介面材料550及多個導電端子600。如圖22的封裝結構3000B所示，在一些實施例中，蓋540透過粘合劑530粘附到環狀結構520，並透過熱介面材料550粘附到半導體元件P1，並且導電端子600與半導體元件P1相對地連接到的基底300A，用於進一步電連接到外部元件。在一些替代實施例中，可省略熱介面材料550和/或導電端子600。粘合劑530、蓋540、熱介面材料550及導電端子600的細節、形成及材料已在圖17中進行了描述，且因此為簡單起見，在本文中不再予以贅述。在其他替代實施例中，在封裝結構3000A中也可採用多個導電端子600。
在替代實施例中，本公開中的支撐結構的寬度可大於或小於環狀結構的寬度。在各種實施例中，圖24A及圖24B是封裝結構4000A的示意性剖視圖及示意性平面圖，且圖25是封裝結構4000B的示意性剖視圖。在各種實施例中，圖26A及圖26B是封 裝結構5000A的示意性剖視圖及示意性平面圖，且圖27是封裝結構5000B的示意性剖視圖。與上述元件類似或實質上相同的元件將使用相同的參考編號，並且相同元件的某些細節或描述(例如，形成及材料)及其關係(例如，相對定位配置及電連接)在此不再予以贅述。
在一些實施例中，圖24A及圖24B的封裝結構4000A類似於圖14A及圖14B的封裝結構1000A；不同之處在于，在封裝結構4000A中，環狀結構520被環狀結構520A替代，其中環狀結構520A的寬度W1’小於支撐結構10的寬度W2。在一些實施例中，在沿著方向Z在基底300A上的垂直投影中，環狀結構520A的定位位置與支撐結構10的定位位置完全重疊(例如完全落入其中)。此外，可採用蓋(例如，蓋540)來更好地散熱，並且可採用多個導電端子(例如，導電端子600)來進一步電連接到外部元件，參見圖25的封裝結構4000B。在其他替代實施例中，在封裝結構4000A中也可採用多個導電端子(例如，導電端子600)。
在一些實施例中，圖26A及圖26B的封裝結構5000A類似於圖14A及圖14B的封裝結構1000A；不同之處在于，在封裝結構5000A中，環狀結構520被環狀結構520B替代，其中環狀結構520B的寬度W1”大於支撐結構10的寬度W2。在一些實施例中，在沿著方向Z在基底300A上的垂直投影中，支撐結構10的定位位置與環狀結構520A的定位位置完全重疊(例如完全落入其中)。此外，可採用蓋(例如，蓋540)來更好地散熱，並且可採用多個導電端子(例如，導電端子600)來進一步電連接到外部元件，參見圖27的封裝結構5000B。在其他替代實施例中，在封裝 結構5000A中也可採用多個導電端子(例如，導電端子600)。
作為另外一種選擇，環狀結構520的寬度可保持不變，而支撐結構10的寬度可被修改(例如，與寬度W2相比寬度減小或寬度增加)，只要環狀結構520的定位位置與支撐結構10的定位位置重疊即可。本公開不限於此。
圖29是示出根據本公開一些實施例的封裝結構7000的示意性剖視圖。與上述元件類似或實質上相同的元件將使用相同的參考編號，並且相同元件的某些細節或描述(例如，形成及材料)及其關係(例如，相對定位配置及電連接)在此不再予以贅述。在一些實施例中，圖29的封裝結構7000類似於圖14A及圖14B的封裝結構1000A；不同之處在于，在封裝結構7000中，半導體元件P1被半導體元件P3替代。半導體元件P3類似於半導體元件P1；不同之處在於，半導體元件P3還包括多個導電柱180、多個導電端子190以及封裝體800，被包封在絕緣包封體170中的導電柱180以及導電端子190用於電連接半導體晶粒230、240與封裝體800。
參照圖29，在一些實施例中，導電柱180形成在重佈線路結構110上(例如，在最外表面S110t所在的一側)。在一些實施例中，導電柱180可為積體扇出型(InFO)穿孔。如圖29所示，導電柱180透過形成在介電層118上並延伸到形成在介電層118中的多個開口O7中的凸塊下金屬圖案126物理連接到重佈線路結構110的金屬化層ML3，使得導電柱180電連接到重佈線路結構110。在一些實施例中，凸塊下金屬圖案126透過形成在鈍化層140A中的多個開口O8而被鈍化層140A暴露出。凸塊下金屬圖 案126的形成和材料與圖3中所述的凸塊下金屬圖案122的形成和材料類似或相同，開口O7和開口O8的形成分別與圖1到圖4中所述的開口O4和開口O5的形成類似或相同，且因此在本文中不再對其予以贅述。在一些實施例中，導電柱180排列在半導體晶粒230和半導體晶粒240的旁邊，並且沿著半導體元件P3的周邊定位。導電柱180的數量不限於圖29的附圖，並且可基於需求和設計要求透過改變開口O7和開口O8的數量來調整。
在一些實施例中，導電柱180透過微影、鍍覆、光阻剝離製程或任何其他合適的方法形成。舉例來說，鍍覆製程可包括電鍍、無電鍍覆或類似製程。舉例來說，導電柱180可透過以下方式形成：形成覆蓋重佈線路結構110的罩幕圖案(未示出)，所述罩幕圖案具有暴露出由形成在鈍化層140A中的開口O8暴露出的凸塊下金屬圖案126的多個開口，透過電鍍或沉積形成填充形成在罩幕圖案中的開口和開口O8的金屬材料以形成導電柱180，且然後移除罩幕圖案。在一個實施例中，罩幕圖案可例如使用氧電漿或類似物透過可接受的灰化製程和/或光阻剝離製程來移除。在一些實施例中，導電柱180的材料可包括金屬材料，例如銅或銅合金或類似物。
然而，本公開不限於此。在替代實施例中，導電柱180可為可透過拾取和放置而設置在重佈線路結構110上的預先製作的導電柱。作為另外一種選擇，可省略凸塊下金屬圖案126。
此後，在一些實施例中，分別在導電柱180的表面180t上形成多個導電端子190。舉例來說，導電端子190透過焊接製程接合到導電柱180。導電端子190的材料可包括焊料球或BGA球。 在一些實施例中，如圖29所示，導電端子190透過導電柱180和凸塊下金屬圖案126電連接到重佈線路結構110。也就是說，例如，導電端子190中的一些導電端子190透過重佈線路結構110、相應的導電柱180和相應的凸塊下金屬圖案126電連接到半導體晶粒230，並且導電端子190中的一些導電端子190透過重佈線路結構110、相應的導電柱180和相應的凸塊下金屬圖案126電連接到半導體晶粒240。
在一些實施例中，在將半導體晶粒230和半導體晶粒240設置在重佈線路結構110上方之前，在重佈線路結構110上形成導電柱180。在替代實施例中，在將半導體晶粒230和半導體晶粒240設置在重佈線路結構110上方之後，在重佈線路結構110上形成導電柱180。在一些實施例中，絕緣包封體170透過轉移模制製程或壓縮模制製程、然後進行CMP製程形成，使得導電柱180的表面180t實質上與絕緣包封體170的表面170t共面，如圖29所示。
如圖29所示，舉例來說，導電柱180嵌置在絕緣包封體170內部，其中導電端子190設置在被絕緣包封體170暴露出的導電柱180的表面180t上。在一些實施例中，底部填充材料160、導電柱180及半導體晶粒230、240被包封在絕緣包封體170中，其中底部填充材料160的表面160t、導電柱180的表面180t、半導體晶粒230的背側表面230f、半導體晶粒240的背側表面240f實質上與絕緣包封體170的表面170t齊平並且共面(例如，透過絕緣包封體170的表面170t以可接近的方式露出)。
在一些實施例中，提供封裝體800並透過由絕緣包封體 170暴露出的導電端子190將封裝體800接合到導電柱180，用於形成半導體元件P3。在一些實施例中，封裝體800具有基底810、半導體晶粒820a和820b、接合線830a和830b、導電接墊840、導電接墊850、絕緣包封體860和接合焊料球(未示出)。如圖29所示，舉例來說，其上設置有連接膜DA1的半導體晶粒820a和其上設置有連接膜DA2的半導體晶粒820b被提供並設置在基底810上。在一些實施例中，連接膜DA1位於半導體晶粒820a與基底810之間，且連接膜DA2位於半導體晶粒820a與半導體晶粒820b之間。在一些實施例中，由於存在分別設置在半導體晶粒820a與基底810之間以及半導體晶粒820a與半導體晶粒820b之間的連接膜DA1和連接膜DA2，半導體晶粒820a、820b穩定地粘合到基底810。在一些實施例中，連接膜DA1、DA2可為例如晶粒貼合膜、由粘合劑或環氧樹脂製成的層、或類似物。
舉例來說，半導體晶粒820a和半導體晶粒820b安裝在基底810的一側(例如，表面S7)上。在一些實施例中，半導體晶粒820a和半導體晶粒820b可為邏輯晶片(例如，中央處理器、微控制器等)、記憶體晶片(例如，動態隨機存取記憶體(DRAM)晶片、靜態隨機存取記憶體(SRAM)晶片等)、電源管理晶片(例如，電源管理積體電路(PMIC)晶片)、射頻(RF)晶片、感測器晶片、訊號處理晶片(例如，數位訊號處理(DSP)晶片)、前端晶片(例如，類比前端(AFE)晶片、類似物或其組合)。舉例來說，半導體晶粒820a和半導體晶粒820b是DRAM晶片，如圖29所示。在一個實施例中，半導體晶粒820a和半導體晶粒820b可為相同的。然而，本公開不限於此；在替代實施例中，半導體晶粒 820a和半導體晶粒820b可彼此不同。半導體晶粒820a和半導體晶粒820b中的每一者的數量可為一個或多於一個，本公開不特別受限於此。
在一些實施例中，接合線830a和接合線830b分別用於在半導體晶粒820a、820b與位於基底810的表面S7上的一些導電接墊840(例如，接合接墊)之間提供電連接。由於存在接合線830a和接合線830b，半導體晶粒820a和半導體晶粒820b電連接到基底810。
在一些實施例中，絕緣包封體860形成在基底810的表面S7上，以包封半導體晶粒820a、820b、接合線830a、830b和導電接墊840，從而保護該些元件。在一些實施例中，絕緣包封體860的材料與絕緣包封體170m/絕緣包封體170或包封體235相同，且因此在本文中不再對其予以贅述。在一個實施例中，絕緣包封體860的材料不同于絕緣包封體170m/絕緣包封體170或包封體235，本公開不限於此。
在一些實施例中，嵌置在基底810中的內連件(interconnect)(未示出)或絕緣體穿孔(through insulator via)(未示出)可用於在導電接墊840與位於基底810的另一表面(例如，沿著方向Z與表面S7相對的表面S8)上的導電接墊850(例如，接合接墊)之間提供電連接。在某些實施例中，除了導電接墊840中的一些導電接墊840和接合線830a、830b之外，導電接墊850中的一些導電接墊850也透過該些絕緣體穿孔或內連件(未示出)電連接到半導體晶粒820a和半導體晶粒820b。
在一些實施例中，封裝體800的導電接墊850透過夾置 在導電接墊850與導電柱180之間的導電端子190電連接到導電柱180。在一些實施例中，重佈線路結構110透過導電柱180、導電端子190和導電接墊850電連接到封裝體800的基底810。在一些實施例中，導電端子150A中的一些導電端子150A透過重佈線路結構110、導電柱180、導電端子190和導電接墊850電連接到封裝體800的基底810。在一些實施例中，半導體晶粒230、240透過重佈線路結構110、導電柱180、導電端子190、導電接墊850、導電接墊840和接合線830a、830b獨立地電連接到封裝體800的半導體晶粒820a、820b。換句話說，例如，半導體晶粒820a、820b與半導體晶粒230、240電連通。在一些實施例中，半導體元件P3被稱為具有PoP結構的InFO封裝體。封裝結構7000可被稱為具有PoP InFO封裝體的倒裝晶片封裝體。
圖30是示出根據本公開一些實施例的封裝結構8000A的示意性剖視圖。圖31是示出根據本公開一些實施例的封裝結構8000B的示意性剖視圖。與上述元件類似或實質上相同的元件將使用相同的參考編號，並且相同元件的某些細節或描述(例如，形成及材料)及其關係(例如，相對定位配置及電連接)在此不再予以贅述。在一些實施例中，圖30的封裝結構8000A類似於圖14A及圖14B的封裝結構1000A；不同之處在于，在封裝結構8000A中，基底300A被基底300B替代，其中基底300B包括芯體部分310、佈線部分320A’、佈線部分320B’、阻焊層330A及阻焊層330B。芯體部分310、阻焊層330A及阻焊層330B的細節先前已在圖12A、圖12B及圖16A中進行了描述；因此為簡潔起見，在本文中不再予以贅述。
在一些實施例中，佈線部分320A’及佈線部分320B’設置在芯體部分310的兩個相對側上，阻焊層330A設置在佈線部分320A’上，且阻焊層330B設置在佈線部分320B’上。佈線部分320A’及佈線部分320B’透過芯體部分310彼此電耦合。如圖30所示，舉例來說，佈線部分320A’及佈線部分320B’各自僅包括一個佈線層，例如設置在其上的介電層322a及導電層324a。佈線部分320A’及佈線部分320B’的形成、材料及配置與先前在圖12A、圖12B及圖16A中描述的形成佈線部分320A及佈線部分320B的製程、材料及配置類似或相同，且因此為簡潔起見，在本文中不再予以贅述。此外，可採用蓋(例如，蓋540)來更好地散熱，並且可採用多個導電端子(例如，導電端子600)來進一步電連接到外部元件，參見圖31的封裝結構8000B。在其他替代實施例中，在封裝結構8000A中也可採用多個導電端子(例如，導電端子600)。
在上述實施例中，基底300A及基底300B是有芯基底或有芯電路基底。然而，本公開不限於此；作為另外一種選擇，本公開的基底(例如，基底300C、基底300D及基底300E)可為無芯基底或無芯電路基底。
圖32是示出根據本公開一些實施例的封裝結構9000A的示意性剖視圖。圖33是示出根據本公開一些實施例的封裝結構9000B的示意性剖視圖。與上述元件類似或實質上相同的元件將使用相同的參考編號，並且相同元件的某些細節或描述(例如，形成及材料)及其關係(例如，相對定位配置及電連接)在此不再予以贅述。在一些實施例中，圖32的封裝結構9000A類似於圖14A及圖14B的封裝結構1000A；不同之處在于，在封裝結構9000A 中，基底300A被基底300C替代，其中基底300C包括佈線部分320A、佈線部分320B、阻焊層330A及阻焊層330B。佈線部分320A、佈線部分320B、阻焊層330A及阻焊層330B的細節先前已在圖12A、圖12B及圖16A中進行了描述；因此，為簡潔起見，在本文中不再予以贅述。
在此類實施例中，支撐結構10被支撐結構40替代，其中支撐結構40包括第一部分11及連接到第一部分11的第二部分12。支撐結構40的第一部分11及第二部分12的細節與先前在圖12A、圖12B及圖16A中描述的支撐結構10的第一部分11及第二部分12相同，並且支撐結構40及環狀結構520的配置與先前在圖14A及圖14B中描述的支撐結構10及環狀結構520的配置相同或類似；因此為簡潔起見，在本文中不再予以贅述。在一些實施例中，佈線部分320A連接到(例如，接觸)佈線部分320B，阻焊層330A設置在佈線部分320A上，且阻焊層330B設置在佈線部分320B上。也就是說，例如，佈線部分320A及佈線部分320B彼此直接電耦合。此外，可採用蓋(例如，蓋540)來更好地散熱，並且可採用多個導電端子(例如，導電端子600)來進一步電連接到外部元件，參見圖33的封裝結構9000B。在其他替代實施例中，在封裝結構9000A中也可採用多個導電端子(例如，導電端子600)。
如圖32及圖33所示，在沿著方向Z測量時，支撐結構40的厚度T3實質上與基底300C的厚度(未標記)相同。然而，本公開不限於此；作為另外一種選擇，支撐結構40的厚度T3可小於基底300C的厚度。
在一個實施例中，封裝結構9000A和/或封裝結構9000B中包括的支撐結構可僅包括第一部分11或第二部分12。換句話說，若考慮到封裝結構9000A和/或封裝結構9000B中包括的支撐結構僅包括第一部分11，則支撐結構可從基底300C的第一最外表面延伸到基底300C中，並且可不被基底300C的第二最外表面以可接近的方式露出。舉例來說，基底300C的第一最外表面與基底300C的第二最外表面相對，並且第一最外表面設置有半導體元件P1。
另一方面，若考慮到封裝結構9000A和/或封裝結構9000B中包括的支撐結構僅包括第二部分12，則支撐結構可從基底300C的第二最外表面延伸到基底300C中，並且可不被基底300C的第一最外表面以可接近的方式露出。舉例來說，基底300C的第一最外表面與基底300C的第二最外表面相對，並且第一最外表面設置有半導體元件P1。
此外，在一些其他實施例中，封裝結構9000A和/或封裝結構9000B中包括的支撐結構可包括第一部分11及第二部分12的一部分，或者包括第二部分12及第一部分11的一部分，其具有小於基底300C的厚度的厚度，並且可僅被基底300C的第一最外表面或基底300C的第二最外表面以可接近的方式暴露出。
圖34是示出根據本公開一些實施例的封裝結構10000A的示意性剖視圖。圖35是示出根據本公開一些實施例的封裝結構10000B的示意性剖視圖。與上述元件類似或實質上相同的元件將使用相同的參考編號，並且相同元件的某些細節或描述(例如，形成及材料)及其關係(例如，相對定位配置及電連接)在此不再予 以贅述。在一些實施例中，圖34的封裝結構10000A類似於圖14A及圖14B的封裝結構1000A；不同之處在于，在封裝結構10000A中，基底300A被基底300D替代，其中基底300D包括佈線部分320A及設置在其上的阻焊層330A。佈線部分320A及阻焊層330A的細節先前已在圖12A、圖12B及圖16A中進行了描述；因此，為簡潔起見，在本文中不再予以贅述。
在實施例中，支撐結構10被支撐結構50替代，其中支撐結構50可僅包括第一部分11。支撐結構50的第一部分11的細節與先前在圖12A、圖12B及圖16A中描述的支撐結構10的第一部分11相同，並且支撐結構50及環狀結構520的配置與先前在圖14A及圖14B中描述的支撐結構10及環狀結構520的配置相同或類似；因此為簡潔起見，在本文中不再予以贅述。此外，可採用蓋(例如，蓋540)來更好地散熱，並且可採用多個導電端子(例如，導電端子600)來進一步電連接到外部元件，參見圖35的封裝結構10000B。在其他替代實施例中，在封裝結構10000A中也可採用多個導電端子(例如，導電端子600)。
如圖34及圖35所示，在沿著方向Z測量時，支撐結構50的厚度T3’實質上與基底300D的厚度(未標記)相同。然而，本公開不限於此；作為另外一種選擇，支撐結構50的厚度T3’可小於基底300D的厚度。在一個實施例中，在封裝結構10000A和/或封裝結構10000B中所包括的支撐結構具有包括在第一部分11中的佈線層的數量少於基底300D的佈線部分320A中所包括的佈線層的數量。換句話說，若考慮到包括在基底300D的佈線部分320A中的佈線層是三個，則包括在支撐結構的第一部分11中的 佈線層大於一個並且小於三個。舉例來說，支撐結構從基底300D的第一最外表面延伸到基底300D中，並且不被基底300D的第二最外表面以可接近的方式露出。再舉例來說，支撐結構從基底300D的第二最外表面延伸到基底300D中，並且不被基底300D的第一最外表面以可接近的方式露出。在一些實施例中，基底300D的第一最外表面與基底300D的第二最外表面相對，並且第一最外表面設置有半導體元件P1。
然而，本公開不限於此；作為另外一種選擇，封裝結構10000A和/或封裝結構10000B可代替地包括佈線部分320B及設置在其上的阻焊層330B。在此類替代實施例中，在封裝結構10000A和/或封裝結構10000B中所包括的支撐結構具有包括在第二部分12中的佈線層的數量少於基底300D的佈線部分320B中所包括的佈線層的數量。換句話說，若考慮到包括在基底300D的佈線部分320B中的佈線層是三個，則包括在支撐結構的第二部分12中的佈線層大於一個並且小於三個。舉例來說，支撐結構從基底300D的第一最外表面延伸到基底300D中，並且不被基底300D的第二最外表面以可接近的方式露出；或者，支撐結構從基底300D的第二最外表面延伸到基底300D中，並且不被基底300D的第一最外表面以可接近的方式露出。在一些實施例中，基底300D的第一最外表面與基底300D的第二最外表面相對，並且第一最外表面設置有半導體元件P1。
圖36是示出根據本公開一些實施例的封裝結構11000A的示意性剖視圖。圖37是示出根據本公開一些實施例的封裝結構11000B的示意性剖視圖。與上述元件類似或實質上相同的元件將 使用相同的參考編號，並且相同元件的某些細節或描述(例如，形成及材料)及其關係(例如，相對定位配置及電連接)在此不再予以贅述。在一些實施例中，圖36的封裝結構11000A類似於圖14A及圖14B的封裝結構1000A；不同之處在于，在封裝結構11000A中，基底300A被基底300E替代，其中基底300E包括佈線部分320A’及設置在其上的阻焊層330A。阻焊層330A的細節先前已在圖12A、圖12B及圖16A中進行了描述，且佈線部分320A’的形成、材料及配置類似于或相同於如先前在圖12A、圖12B及圖16A中描述的形成佈線部分320A的製程、材料及配置；因此為簡潔起見，在本文中不再予以贅述。如圖36所示，舉例來說，佈線部分320A’僅包括一個佈線層，例如設置在其上的介電層322a及導電層324a。
在實施例中，支撐結構10被支撐結構50替代，其中支撐結構50可僅包括第一部分11。支撐結構50的第一部分11的細節與先前在圖12A、圖12B及圖16A中描述的支撐結構10的第一部分11相同，並且支撐結構50及環狀結構520的配置與先前在圖14A及圖14B中描述的支撐結構10及環狀結構520的配置相同或類似；因此為簡潔起見，在本文中不再予以贅述。此外，可採用蓋(例如，蓋540)來更好地散熱，並且可採用多個導電端子(例如，導電端子600)來進一步電連接到外部元件，參見圖37的封裝結構11000B。在其他替代實施例中，在封裝結構11000A中也可採用多個導電端子(例如，導電端子600)。
如圖36及圖37所示，舉例來說，在沿著方向Z測量時，支撐結構50的厚度T3”實質上與基底300E的厚度(未標記)相 同。在一些實施例中，支撐結構50從基底300E的第一最外表面延伸到基底300E中，並且可被基底300D的第二最外表面以可接近的方式露出。舉例來說，基底300E的第一最外表面與基底300E的第二最外表面相對，並且第一最外表面設置有半導體元件P1。也就是說，支撐結構50穿透基底300E。
然而，本公開不限於此；作為另外一種選擇，封裝結構11000A和/或封裝結構11000B可包括佈線部分320B’及設置在其上的阻焊層330B。舉例來說，佈線部分320B’僅包括一個佈線層，例如設置在其上的介電層322a及導電層324a。
應理解，若適用，則封裝結構7000、8000A、8000B、9000A、9000B、10000A、10000B、11000A、11000B也可採用對封裝結構1000A的修改。由於在圖16A到圖28中已經描述了對封裝結構1000A的修改的細節，因此為簡潔起見，省略了詳細描述。
根據一些實施例，一種封裝結構包括電路基底、半導體元件及環狀結構。所述電路基底具有第一區及連接到所述第一區的第二區，其中所述電路基底包括至少一個佈線層。所述至少一個佈線層包括介電部分及設置在所述介電部分上方的導電部分，其中所述第一區內的所述至少一個佈線層的所述導電部分的總體積對所述第一區內的所述至少一個佈線層的所述介電部分及所述導電部分的總體積的第一比率小於所述第二區內的所述至少一個佈線層的所述導電部分的總體積對所述第二區內的所述至少一個佈線層的所述介電部分及所述導電部分的總體積的第二比率。半導體元件設置在所述第一區內的所述電路基底上方，其中所述半導體元件電耦合到所述電路基底。所述環狀結構設置在所述第二區內 的所述電路基底上方。
根據一些實施例，在所述的封裝結構中，其中所述第一比率小於80%，並且所述第二比率大於或實質上等於80%。根據一些實施例，在所述的封裝結構中，其中在所述第二區內的所述至少一個佈線層中不包括介電部分。根據一些實施例，在所述的封裝結構中，其中所述至少一個佈線層包括多個佈線層，所述多個佈線層在所述半導體器件與所述電路基底的堆疊方向上彼此堆疊並電耦合。根據一些實施例，在所述的封裝結構中，其中所述電路基底還包括：芯體基底；多個導通孔，穿透所述芯體基底；以及至少一個附加佈線層，其中所述至少一個佈線層及所述至少一個附加佈線層位於所述芯體基底的相對側上，並且經由所述多個導通孔彼此電耦合，其中包括在所述第一區內的所述芯體基底中的導電部分的總體積對包括在所述第一區內的所述芯體基底中的介電部分及導電部分的總體積的第三比率小於包括在所述第二區內的所述芯體基底中的導電部分的總體積對包括在所述第二區內的所述芯體基底中的介電部分及導電部分的總體積的第四比率。根據一些實施例，在所述的封裝結構中，其中：所述至少一個佈線層夾置在所述半導體器件與所述芯體基底之間，或者所述至少一個附加佈線層夾置在所述半導體器件與所述芯體基底之間。根據一些實施例，在所述的封裝結構中，其中包括在所述第一區內的所述至少一個附加佈線層中的導電部分的總體積對包括在所述第一區內的所述至少一個附加佈線層中的介電部分及導電部分的總體積的第五比率小於包括在所述第二區內的所述至少一個附加佈線層中的導電部分的總體積對包括在所述第二區內的所述至少一個附加佈線層 中的介電部分及導電部分的總體積的第六比率。
根據一些實施例，一種封裝結構包括基底、半導體元件、金屬支撐結構及環狀結構。所述基底具有第一區及圍繞所述第一區的第二區。所述半導體元件設置在所述第一區內的所述基底上方，並電耦合到所述基底。所述金屬支撐結構位於所述第二區內的所述基底中，並與所述半導體元件電隔離。所述環狀結構設置在所述第二區內的所述基底上方，其中所述環狀結構在沿著所述環狀結構與所述基底的堆疊方向在所述基底上的垂直投影中與所述金屬支撐結構重疊。
根據一些實施例，在所述的封裝結構中，其中所述基底包括：基礎基底；多個穿孔，穿透所述基礎基底；第一重佈線路結構，設置在所述基礎基底的第一側上方，並電連接到所述多個穿孔；以及第二重佈線路結構，設置在所述基礎基底的第二側上方，並電連接到所述多個穿孔，其中所述第一重佈線路結構經由所述多個穿孔電耦合到所述第二重佈線路結構，並且所述第一側沿著所述堆疊方向與所述第二側相對，其中所述半導體器件及所述環狀結構位於所述基礎基底的所述第一側上，且所述金屬支撐結構嵌置於並穿透所述基礎基底及所述第一重佈線路結構。根據一些實施例，在所述的封裝結構中，其中所述金屬支撐結構不存在於所述第二重佈線路結構。根據一些實施例，在所述的封裝結構中，其中所述金屬支撐結構進一步嵌置於並穿透所述第二重佈線路結構。根據一些實施例，在所述的封裝結構中，其中所述基底包括：基礎基底；多個穿孔，穿透所述基礎基底；第一重佈線路結構，設置在所述基礎基底的第一側上方，並電連接到所述多個穿孔；以及第二重 佈線路結構，設置在所述基礎基底的第二側上方，並電連接到所述多個穿孔，其中所述第一重佈線路結構經由所述多個穿孔電耦合到所述第二重佈線路結構，並且所述第一側沿著所述堆疊方向與所述第二側相對，其中所述半導體器件及所述環狀結構位於所述基礎基底的所述第一側上，並且所述金屬支撐結構嵌置於並穿透所述基礎基底及所述第二重佈線路結構，其中所述金屬支撐結構不存在於所述第一重佈線路結構。根據一些實施例，在所述的封裝結構中，其中所述基底包括：重佈線路結構，包括至少一個介電層及設置在所述至少一個介電層上方的至少一個導電層，其中所述半導體器件及所述環狀結構位於所述重佈線路結構的一側上，並且所述金屬支撐結構嵌置在所述重佈線路結構中，其中所述金屬支撐結構從所述重佈線路結構的最外表面延伸到所述重佈線路結構中。根據一些實施例，在所述的封裝結構中，其中在沿著所述堆疊方向的所述封裝結構的橫截面中，所述金屬支撐結構的側向尺寸小於所述第二區的側向尺寸，並且所述金屬支撐結構的所述側向尺寸大於、小於或實質上等於所述環狀結構的側向尺寸。根據一些實施例，在所述的封裝結構中，其中在沿著所述堆疊方向的所述封裝結構的橫截面中，所述金屬支撐結構的側向尺寸實質上等於所述第二區的側向尺寸，並且所述金屬支撐結構的所述側向尺寸大於或實質上等於所述環狀結構的側向尺寸。根據一些實施例，所述的封裝結構還包括：蓋，設置在所述環狀結構及所述半導體器件上方並熱耦合到所述環狀結構及所述半導體器件；以及熱介面材料，插置在所述蓋與所述半導體器件之間並熱耦合所述蓋及所述半導體器件。
根據一些實施例，一種製造封裝結構的方法包括以下步驟：提供具有第一區及連接到所述第一區的第二區的電路基底，所述電路基底包括至少一個佈線層，所述至少一個佈線層包括介電部分及設置在所述介電部分上方的導電部分，且包括在所述第一區內的所述至少一個佈線層中的所述導電部分的總體積對包括在所述第一區內的所述至少一個佈線層中的所述介電部分及所述導電部分的總體積的第一比率小於包括在所述第二區內的所述至少一個佈線層中的所述導電部分的總體積對包括在所述第二區內的所述至少一個佈線層中的所述介電部分及所述導電部分的總體積的第二比率；在所述電路基底上方提供半導體元件；將所述半導體元件安裝到所述第一區內的所述電路基底上，所述半導體元件電耦合到所述電路基底；以及在所述第二區內的所述電路基底上方設置環狀結構。
根據一些實施例，在所述的製造封裝結構的方法中，其中提供所述電路基底包括形成所述至少一個佈線層，其中形成所述至少一個佈線層包括：形成介電材料；圖案化所述介電材料以在所述第一區及所述第二區內形成所述介電部分；以及在所述介電部分上形成導電材料，以在所述第一區及所述第二區內形成所述導電部分，其中所述第一比率小於80%，且所述第二比率大於或實質上等於80%。根據一些實施例，在所述的製造封裝結構的方法中，其中提供所述電路基底還包括：在形成所述至少一個佈線層之前，形成具有穿過其中的多個導通孔的芯體基底，其中包括在所述第一區內的所述芯體基底中的導電部分的總體積對包括在所述第一區內的所述芯體基底中的介電部分及導電部分的總體積的第三 比率小於包括在所述第二區內的所述芯體基底中的導電部分的總體積對包括在所述第二區內的所述芯體基底中的介電部分及導電部分的總體積的第四比率；以及形成所述至少一個附加佈線層，包括：在所述芯體基底上方形成附加介電材料；圖案化所述附加介電材料以在所述第一區及所述第二區內形成附加介電部分；以及在所述附加介電部分上方形成附加導電材料，以在所述第一區及所述第二區內形成附加導電部分，其中所述至少一個佈線層及所述至少一個附加佈線層位於所述芯體基底的相對側。根據一些實施例，在所述的製造封裝結構的方法中，其中所述至少一個附加佈線層被形成為：包括在所述第一區內的所述至少一個附加佈線層中的導電部分的總體積對包括在所述第一區內的所述至少一個附加佈線層中的介電部分及導電部分的總體積的第五比率小於包括在所述第二區內的所述至少一個附加佈線層中的導電部分的總體積對包括在所述第二區內的所述至少一個附加佈線層中的介電部分及導電部分的總體積的第六比率。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
10：支撐結構 110：重佈線路結構 160t、170t：表面 230、240：半導體晶粒 230a、240a：主動表面 230f、240f：背側表面 230sw、240sw：側壁 300A：基底 302：第一區 304：第二區 310：芯體部分 314：貫穿孔洞/穿孔 320A、320B：佈線部分 400：底部填充材料 510：粘合劑 520：環狀結構 520b：底表面 520t：頂表面 1000A：封裝結構 D1：距離 P1：半導體元件 U：虛線區 W1、W2：寬度 X、Y、Z：方向

Claims (10)

  1. 一種封裝結構，包括：電路基底，具有第一區及連接到所述第一區的第二區，其中所述電路基底包括：至少一個佈線層，包括介電部分及設置在所述介電部分上方的導電部分，其中所述第一區內的所述至少一個佈線層的所述導電部分的總體積對所述第一區內的所述至少一個佈線層的所述介電部分及所述導電部分的總體積的第一比率小於所述第二區內的所述至少一個佈線層的所述導電部分的總體積對所述第二區內的所述至少一個佈線層的所述介電部分及所述導電部分的總體積的第二比率；半導體元件，設置在所述第一區內的所述電路基底上方，其中所述半導體元件電耦合到所述電路基底；以及環狀結構，設置在所述第二區內的所述電路基底上方。
  2. 如請求項1所述的封裝結構，其中所述第一比率小於80%，並且所述第二比率大於或實質上等於80%。
  3. 如請求項1所述的封裝結構，其中在所述第二區內的所述至少一個佈線層中不包括介電部分。
  4. 如請求項1所述的封裝結構，其中所述電路基底還包括：芯體基底；多個導通孔，穿透所述芯體基底；以及至少一個附加佈線層，其中所述至少一個佈線層及所述至少 一個附加佈線層位於所述芯體基底的相對側上，並且經由所述多個導通孔彼此電耦合，其中包括在所述第一區內的所述芯體基底中的導電部分的總體積對包括在所述第一區內的所述芯體基底中的介電部分及導電部分的總體積的第三比率小於包括在所述第二區內的所述芯體基底中的導電部分的總體積對包括在所述第二區內的所述芯體基底中的介電部分及導電部分的總體積的第四比率。
  5. 如請求項4所述的封裝結構，其中：所述至少一個佈線層夾置在所述半導體元件與所述芯體基底之間，或者所述至少一個附加佈線層夾置在所述半導體元件與所述芯體基底之間。
  6. 如請求項4所述的封裝結構，其中包括在所述第一區內的所述至少一個附加佈線層中的導電部分的總體積對包括在所述第一區內的所述至少一個附加佈線層中的介電部分及導電部分的總體積的第五比率小於包括在所述第二區內的所述至少一個附加佈線層中的導電部分的總體積對包括在所述第二區內的所述至少一個附加佈線層中的介電部分及導電部分的總體積的第六比率。
  7. 一種封裝結構，包括：基底，具有第一區及圍繞所述第一區的第二區；半導體元件，設置在所述第一區內的所述基底上方，並電耦合到所述基底；金屬支撐結構，位於所述第二區內的所述基底中，並與所述 半導體元件電隔離；以及環狀結構，設置在所述第二區內的所述基底上方，其中所述環狀結構在沿著所述環狀結構與所述基底的堆疊方向在所述基底上的垂直投影中與所述金屬支撐結構重疊。
  8. 如請求項7所述的封裝結構，其中在沿著所述堆疊方向的所述封裝結構的橫截面中，所述金屬支撐結構的側向尺寸實質上等於所述第二區的側向尺寸，並且所述金屬支撐結構的所述側向尺寸大於或實質上等於所述環狀結構的側向尺寸。
  9. 如請求項7所述的封裝結構，還包括：蓋，設置在所述環狀結構及所述半導體元件上方並熱耦合到所述環狀結構及所述半導體元件；以及熱界面材料，插置在所述蓋與所述半導體元件之間並熱耦合所述蓋及所述半導體元件。
  10. 一種製造封裝結構的方法，包括：提供具有第一區及連接到所述第一區的第二區的電路基底，所述電路基底包括至少一個佈線層，所述至少一個佈線層包括介電部分及設置在所述介電部分上方的導電部分，且包括在所述第一區內的所述至少一個佈線層中的所述導電部分的總體積對包括在所述第一區內的所述至少一個佈線層中的所述介電部分及所述導電部分的總體積的第一比率小於包括在所述第二區內的所述至少一個佈線層中的所述導電部分的總體積對包括在所述第二區內的所述至少一個佈線層中的所述介電部分及所述導電部分的總體積的第二比率； 在所述電路基底上方提供半導體元件；將所述半導體元件安裝到所述第一區內的所述電路基底上，所述半導體元件電耦合到所述電路基底；以及在所述第二區內的所述電路基底上方設置環狀結構。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220007340A (ko) * 2020-07-10 2022-01-18 삼성전자주식회사 언더필을 갖는 패키지 구조물
US11527457B2 (en) * 2021-02-26 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with buffer layer embedded in lid layer
US20230378724A1 (en) * 2022-05-23 2023-11-23 Hamilton Sundstrand Corporation Power converter
CN117737653B (zh) * 2023-12-19 2024-08-16 深圳市知音科技有限公司 可剥铜载板及其制备方法以及其在先进封装中的应用

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201822301A (zh) * 2016-09-22 2018-06-16 三星電子股份有限公司 半導體裝置及其製造方法
TW201935582A (zh) * 2018-02-06 2019-09-01 南韓商三星電子股份有限公司 半導體封裝及其製造方法
TW202008479A (zh) * 2018-07-19 2020-02-16 台灣積體電路製造股份有限公司 晶片封裝體結構之製造方法
TWI721884B (zh) * 2019-12-26 2021-03-11 台灣積體電路製造股份有限公司 封裝及其形成方法
TW202111861A (zh) * 2019-09-03 2021-03-16 台灣積體電路製造股份有限公司 半導體結構及用於形成半導體結構的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5561460B2 (ja) * 2009-06-03 2014-07-30 新光電気工業株式会社 配線基板および配線基板の製造方法
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9716051B2 (en) * 2012-11-02 2017-07-25 Nvidia Corporation Open solder mask and or dielectric to increase lid or ring thickness and contact area to improve package coplanarity
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9721903B2 (en) * 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
US10720377B2 (en) * 2018-11-09 2020-07-21 Xilinx, Inc. Electronic device apparatus with multiple thermally conductive paths for heat dissipation
US11502017B2 (en) * 2018-12-10 2022-11-15 Intel Corporation Effective heat conduction from hotspot to heat spreader through package substrate
US11387191B2 (en) * 2019-07-18 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201822301A (zh) * 2016-09-22 2018-06-16 三星電子股份有限公司 半導體裝置及其製造方法
TW201935582A (zh) * 2018-02-06 2019-09-01 南韓商三星電子股份有限公司 半導體封裝及其製造方法
TW202008479A (zh) * 2018-07-19 2020-02-16 台灣積體電路製造股份有限公司 晶片封裝體結構之製造方法
TW202111861A (zh) * 2019-09-03 2021-03-16 台灣積體電路製造股份有限公司 半導體結構及用於形成半導體結構的方法
TWI721884B (zh) * 2019-12-26 2021-03-11 台灣積體電路製造股份有限公司 封裝及其形成方法

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