TWI569403B

TWI569403B - 包含多晶片疊層的三維多晶片封裝

Info

Publication number: TWI569403B
Application number: TW103118937A
Authority: TW
Inventors: 陳士弘
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-05-30
Filing date: 2014-05-30
Publication date: 2017-02-01
Also published as: TW201545308A

Description

包含多晶片疊層的三維多晶片封裝

本揭露書是有關於一種三維多晶片封裝。

在三維多晶片封裝之中，多個晶片(晶粒)可已被垂直堆疊並內連接(interconnected)而形成單一元件。堆疊的晶片可以藉由電連接(electrical connection)，例如位於堆疊晶片邊緣周邊的打線，來進行內連接。三維多晶片封裝可以在小封裝設計(small form factor)中達到較高的儲存容量及/或功能性。

穿矽通孔(Through-Silicon Via，TSV)是一種穿過矽晶片的垂直電連接。與打線相比，穿矽通孔可在堆疊的晶片之間提供較短的電連接。較短電連接的較短訊號傳輸時間以及較低的電阻和寄生電容，可以賦予較寬的連接匯流排(connection bus)以及較寬的連接速度，還有較低的電力耗損。

穿矽通孔存在許多製程挑戰。打開穿矽開口(through-silicon hole)並在開口中填充導電材料，例如銅，可能是一項挑戰。對準位於由不同製造者(以不同的設計規則)所製作的兩晶片之間的穿矽通孔連接也是另一個挑戰。穿矽通孔可能引發改變附近元件之電路特性的應力。穿矽通孔一般也要求較鬆弛的設計規則(relaxed design rules)，因而可能增加矽面積和成本。

三維多晶片封裝可以藉由使用穿介電質通孔(Through-Dielectric Vias，TDVs)來形成。例如於2012年8月29日提出申請的美國專利第13/597,669號申請案，其發明名稱為「晶片疊層結構及其製作方法(Chip Stack Structure and Manufacturing Method Thereof)」描述使用穿介電質通孔的堆疊晶片結構(stacked chips structure)。堆疊晶片結構具有兩個或更多分別貼附(mounted)於不同基材上的晶片，且具有位於這些基材之間的介電層。堆疊晶片(stacked chips)之間是使用配置於這些基材中的水平導體(horizontal conductors)，以及在堆疊晶片之邊緣外側的位置穿過基材或介電層的垂直導體(vertical conductors)來進行內連接。穿介電質通孔可在堆疊晶片之間提供較打線更密集的連接。然而和打線類似，堆疊晶片之間的連接距離通常是由堆疊晶片的尺寸來決定。因此，堆疊晶片之間的連接速度與頻寬可能受到堆疊晶片尺寸的限制。

製作多晶片封裝的挑戰之一是多晶片封裝的製程良率可能小於多晶片封裝中之特定構件的製程良率。再者，多晶片封裝中有缺陷的構件(例如，有缺陷的晶片)會使整體封裝的功能失效(non-functioning)。

因此，有需要提供一種具有穿介電質通孔的三維多晶片封裝，使三維多晶片封裝中的內連接晶片之間具有較高的連接速度和頻寬。也有需要提供一種具有內建備用修復資源(built-in redundancy)的三維多晶片封裝。

本技術提供一種多晶片封裝以及製作此多晶片封裝的方法。此多晶片封裝可以包括由晶片疊層(chip stacks)所構成的陣列。其中，晶片疊層被位於包圍陣列中每一晶片疊層之週圍區域(perimeter region)內的絕緣體所分開。在晶片疊層中晶片之間的垂直連接，是使用穿過週圍區域的層間連接(interlayer connections)所作成。從晶片至層間連接的水平連接，可以使用位於晶片疊層中的晶片層(chip layers)內部的線路來作成。建構來控制晶片疊層陣列中晶片之運用的控制晶片，可以被包含於此多晶片封裝之中。

描述一種多晶片封裝，其包括複數個晶片疊層，而這些晶片疊層包括配置於複數個晶片層中的多個晶片(chips)。每一個晶片疊層包含兩個或更多的晶片。每一個晶片位於該晶片疊層中至少另一個晶片的垂直投影(vertical projection)之中，並且各自配置於晶片層中之一者內。每一晶片疊層也包含水平導線，其延伸至晶片疊層週邊的週圍區域。位於特定晶片層中的晶片電性連結至設於特定晶片層中的水平導線。每一晶片疊層也包含垂直導線，其位於週圍區域，且電性連接至一或多條位於至少兩晶片層之中的水平導線。

多晶片封裝也包括一控制晶片，電性連接至晶片疊層中的至少一晶片。

本技術的其他層面及優點，可見於下述的圖式、說明書及申請專利範圍，其詳細說明如下：

100‧‧‧三維立體多晶片封裝

101‧‧‧三維立體多晶片封裝

110‧‧‧晶片疊層

110a‧‧‧晶片疊層

110b‧‧‧晶片疊層

121‧‧‧第一階層晶片

121a‧‧‧晶片

121b‧‧‧晶片

122‧‧‧第二階層晶片

122a‧‧‧晶片

123‧‧‧第三階層晶片

122b‧‧‧晶片

123a‧‧‧晶片

123b‧‧‧晶片

131‧‧‧絕緣層

132‧‧‧絕緣層

133‧‧‧絕緣層

134‧‧‧絕緣層

141‧‧‧絕緣層

142‧‧‧絕緣層

143‧‧‧絕緣層

144‧‧‧絕緣層

151‧‧‧水平導線

161‧‧‧垂直導線

164‧‧‧第1B圖的局部放大

165‧‧‧第1B圖的局部放大

190‧‧‧控制晶片

301‧‧‧溝渠

302‧‧‧溝渠

400‧‧‧單一晶片疊層

411‧‧‧第5圖的局部放大

412‧‧‧第6圖的局部放大

1301‧‧‧匯流排介面單元

1302‧‧‧備用修復資源/修復單元

1303‧‧‧頻率控制單元

1304‧‧‧晶片疊層狀態寄存器

A-A’‧‧‧剖線晶片疊層

a-p‧‧‧晶片疊層

L₁‧‧‧最大晶片尺寸/2

L₂‧‧‧週圍區域的寬度

第1A圖和第1B圖係分別繪示的一種具有多個晶片疊層的三維多晶片封裝的側視圖和上視圖。

第2A圖和第2B圖係根據另一實施例所分別繪示的一種具有多個晶片疊層的三維多晶片封裝的側視圖和上視圖。

第3圖係繪示第1A圖之三維多晶片封裝中的其中一個晶片疊層的較詳細結構側視圖。

第4A圖至第4H圖係繪示，製作第3圖之晶片疊層底部二階層的製程步驟結構剖面示意圖。

第5圖係繪示單一晶片疊層的上視圖。

第6圖係繪示具有多個晶片疊層之封裝的上視圖。

第7圖係繪示第5圖之單一晶片疊層的對準偏移(alignment displacements)。

第8圖係繪示第6圖之具有多個晶片疊層之封裝的對準偏移。

第9圖係繪示第5圖之單一晶片疊層的對準偏移(alignment displacement)。

第10圖係繪示第6圖之具有多個晶片疊層之封裝的對準偏移。

第11圖係繪示位於第5圖之單一晶片疊層中有缺陷的穿矽通孔和有缺陷的晶片。

第12圖係繪示位於第6圖之具有多個晶片疊層之封裝中有缺陷的穿矽通孔和有缺陷的晶片。

第13圖係繪示一種控制晶片的範例方塊圖。

以下配合圖示提供本技術的詳細說明實施例。

第1A圖和第1B圖係分別繪示的一種具有多個晶片疊層的三維多晶片封裝100的側視圖和上視圖。三維多晶片封裝100包括複數個晶片疊層，例如晶片疊層110a、110b...等等。

每一個晶片疊層(例如晶片疊層110a)包括兩個或更多個垂直方向堆疊的晶片(例如晶片121a、122a和123a)。意即是，特定晶片疊層中的每一個晶片位於該特定晶片疊層中至少另一個晶片的垂直投影之中。

三維多晶片封裝100之晶片疊層中的晶片可以具有相同或不同的尺寸。三維多晶片封裝100之晶片疊層中的晶片可以是相同或不同型態的晶片。在一些實施例中，晶片疊層(例如晶片疊層110a、110b…)可以具有相同的晶片組合。例如，第一階層(頂階層)晶片(121a、121b…)可以是邏輯晶片(例如，一或多個具有匯流排介面單元(bus interface unit)和記憶存取單元(memory access unit)的處理器核心)，同時，第二階層晶片(122a、122b…)可以是第一型的記憶體晶片(例如，是動態隨機存取記憶體 (dynamic random-access-memory)如DRAM晶片)。第三階層晶片(123a、123b…)可以是第二型的記憶體晶片(例如，是非揮發記憶體晶片，如快閃記憶體晶片或相變記憶體晶片(phase change memory chip))。在另一實施例之中，第一階層晶片是邏輯晶片，同時第二階層和第三階層晶片是這些邏輯晶片的第一階層和第二階層快取記憶體(cache memories)(例如，第二階層和第三階層晶片可以是具有相同或不同速度的相同或不同型態的記憶體)。在又另一個實施例中，第一階層晶片是邏輯晶片，同時第二階層和第三階層晶片是這些邏輯晶片的記憶體。第二階層晶片可以包括記憶體的週邊電路(例如，I/O電路(I/O circuit)、錯誤-更正碼或錯誤控制電路(error-correcting code or ECC circuits))。第三階層晶片可以包括記憶體的記憶胞陣列。在另一個實施例中，所有晶片疊層中的所有晶片可以是相同型態的記憶體晶片，其具有建構來作為管理該些記憶體晶片之存取的記憶控制器的控制晶片。

在一些實施例之中，具有相同型態的晶片疊層(例如，包含一邏輯晶片、一第一記憶體晶片及一第二記憶體晶片)重複結構(multiple instances)可以提供在三維多晶片封裝100之中。這些具有相同型態的晶片疊層重複結構，是建構來提供較高的內連接頻寬和備用修復資源，將以下述說明配合第5圖至第12圖加以詳述。

三維多晶片封裝100之晶片疊層中的晶片配置在複數個晶片層中。每一個晶片層包括多個晶片以及連接這些晶片的導線，且包括一或多個絕緣層，用以支持晶片層中的晶片和導線。例如，第一階層(頂階層)晶片層包括絕緣層131和位於絕緣層131上方的第一階層晶片(121a,121b...)。第二階層晶片層包括絕緣層132和位於絕緣層132上方的第二階層晶片(122a、122b...)。第三階層(底階層)晶片層包括絕緣層133和位於絕緣層133上方的第三階層晶片(123a、123b...)。每一個晶片層也可以包括一絕緣層(例如絕緣層141、142或143)，覆蓋於晶片層中的晶片上，並且支持位於其上方的晶片層。

絕緣層131、132、133、142及143可以包括二氧化矽、聚合物或其他適合支持前述之導線和晶片的絕緣材料。另外，絕緣層也可以包括多種型態的材料。

底部的絕緣層133可以配置在基材層的上方。例如，底部的絕緣層可以是生長在矽晶圓表面的二氧化矽層。在另一個實例中，底部的絕緣層可以是被印刷電路版或陶瓷基板所承載的絕緣層。

晶片層中的晶片電性連接至晶片層中的水平導線。例如，第一階層晶片層中的第一階層晶片(121a,121b...)電性連接至配置於絕緣層131中的水平導線151。第二階層晶片層中的第二階層晶片(122a、122b...)電性連接至配置於絕緣層132中的水平導線151。第三階層晶片層中的第三階層晶片(123a、123b...)電性連接至配置於絕緣層133中的水平導線151。位於兩不同晶片層中的水平導線151，可藉由垂直導線161(穿介電質通孔)，穿過水平導線151之間的絕緣層來進行連接。例如，位於第二階層晶片層中(配置於絕緣層132中)的水平導線151以及位於第三階層晶片層中(配置於絕緣層133中)的水平導線151，可藉由穿過絕緣層132和143的垂直導線161(穿介電質通孔)來連接。因此，位於每一晶片疊層(例如晶片疊層110a)中的晶片，可以藉由使用水平導線151和垂直導線161來電性內連接。

在第1A圖中，僅繪示一階層的水平導線151對應每一晶片層。為了因應更複雜的佈線，一晶片層可以具有一層以上的水平導線，以連接三維多晶片封裝100中的晶片。例如第三階層晶片層(包含第三階層晶片123a、123b...)可以包含配置於絕緣層143中的另一層水平導線。

一晶片疊層中的每一垂直導線161係位於該晶片疊層中至少一晶片的垂直投影外側的週圍區域中，並且位於三維多晶片封裝100的另一晶片疊層之晶片的垂直投影外側。意即是，特定晶片疊層的垂直導線(穿介電質通孔)係位於該特定晶片疊層之晶片週邊的週圍區域，以及位於該特定晶片疊層與三維多晶片封裝100中的其他其相鄰晶片疊層之間的區域，如第1B圖中的局部放大164和165所繪示。

晶片疊層的每一水平導線151位於三維多晶片封裝100中另一晶片疊層之晶片的垂直投影外側。意即是，一晶片疊層的水平導線係位於晶片週邊的週圍區域內部，並且電性連接位於該晶片疊層中的晶片。

三維多晶片封裝100也包括配置於頂階層晶片層之晶片上方的控制晶片190。如第1A圖所繪示，控制晶片190配置於絕緣層134之上。絕緣層134配置在覆蓋絕緣層131和頂階層晶片層之晶片(晶片121a、121b...)上的絕緣層141上方。額外的絕緣層144可以覆蓋在控制晶片190和絕緣層134之上。控制晶片190係建構來提供控制訊號，藉以控制多晶片封裝中晶片的操作以或配置。在此實施例中，控制晶片190包括一控制器或為控制器的一部分，其中此控制器電性連接至複數個晶片疊層中的至少一晶片。以及在一些實施例之中，(此控制器)通過位於其中一個週圍區域的一穿介電質通孔中的至少一垂直導線161，電性連接至每一該些晶片疊層中的至少一晶片。例如，控制晶片190可以通過位於絕緣層134中的水平導線151和穿過絕緣層134和141的垂直導線161(穿介電質通孔)而被(晶片)連接。控制晶片190包括建構來控制三維多晶片封裝100中晶片疊層之活動(例如，藉由傳送控制訊號到一或多個晶片疊層)的電路(例如，控制功能單元(control function unit)或其他控制邏輯、匯流排介面單元)。在一實施例之中，控制晶片190並非三維多晶片封裝100的一部分(即係一封裝外(off-package)的控制器)。此一控制器可以通過導線及/或其他電路(例如，三維多晶片封裝100的I/O電路或橋接晶片(bridge chip))與三維多晶片封裝100中的晶片疊層產生介面。

第2A圖和第2B圖係根據另一實施例所分別繪示的一種具有多個晶片疊層的三維多晶片封裝(101)的側視圖和上視圖。其中側視圖係沿著上視圖中的剖線A-A’所繪示而成。與第1A圖和第1B圖所繪示的三維多晶片封裝100類似，三維多晶片封裝101具有多(12)個晶片疊層110以及配置於三個晶片層中的多個晶片。第一階層(頂階層)晶片層包括絕緣層131和位於絕緣層131上方的第一階層(頂階層)晶片121。第二階層晶片層包括絕緣層132和142以及位於絕緣層132上方的第二階層晶片122。第三階層(底階層)晶片層包括絕緣層133和143以及位於絕緣層133上方的第三階層晶片123。晶片疊層中的晶片可以通過垂直導線161及水平導線151而被連接。控制晶片190和其他頂階層晶片121一樣，配置於絕緣層131上方。意即是，控制晶片190配置於三維多晶片封裝101的頂階層晶片層之中。相較之下，第1A圖所繪示的控制晶片190位於三維多晶片封裝100之頂階層晶片層中的頂階層晶片(121a、121b...)上方。

在第2A圖和第2B圖中，控制晶片190通過位於絕緣層131中的水平導線151電性連接至晶片疊層110中的至少一晶片。控制晶片190包括建構來控制三維多晶片封裝101中晶片疊層110之活動的電路。三維多晶片封裝101也可以包括覆蓋控制晶片190、第一階層晶片121和絕緣層131的絕緣層144。

值得注意的是，第1A圖和第2A圖中的側視圖，係連接每一晶片疊層中的晶片，以及連接控制晶片190和晶片疊層的水平導線151和垂直導線161的簡化圖。繪示於第1A圖和第2A圖中的水平導線151或垂直導線161的每一個線段，可能包含多個不同長度或尺寸之導線段落，詳情請參照下述內容和第3圖。

第3圖係繪示第1A圖之三維多晶片封裝100中的晶片疊層110b的更詳細結構側視圖。如第1A圖所述，晶片疊層110b包括配置於絕緣層133上方的第三階層晶片123b，配置於絕緣層132上方的第二階層晶片122b，以及配置於絕緣層131上方的第一階層晶片121b。晶片121b、122b和123b可通過配置於特定絕緣層中的水平導線151以及包括穿過絕緣層131、132、142和143之穿介電質通孔的垂直導線161彼此內連接。而這些穿介電質通孔可以具有不同尺寸(直徑)。

第4A圖至第4H圖係繪示，製作第3圖之晶片疊層110b的底部二階層的製程步驟結構剖面示意圖。此一製程步驟始於第4A圖所繪示的絕緣層133。使用鑲嵌製程(damascene process)在絕緣層133中形成水平導線151，如第4B圖至第4C圖所繪示。在第4B圖中，圖案化(例如，使用光阻)並且蝕刻絕緣層133，以形成多個溝渠301。

接著，以導電材料，例如銅或鋁，填充溝渠301以形成水平導線151，如第4C圖所繪示。在水平導線151形成之後，可以使用平坦化方法，例如化學機械研磨(Chemical Mechanical Pluishing，CMP)，來平坦化如第4C圖所繪示之結構的上表面。也可以使用其他方法來製作水平導線151。例如，首先在絕緣層133上方形成一毯覆金屬層(例如，一鋁金屬層)。然後，圖案化並且蝕刻(例如，使用光阻和電漿蝕刻)此金屬層，以形成水平導線 151。

可以將晶片123b(晶片疊層110b的第三階層晶片)覆晶貼附(flip mounted)於絕緣層133上，如第4D圖所繪示。晶片123b(例如，通過控制崩潰晶片接合或C4銲墊(Controlled Collapse Chip Connection or C4 bumps))與配置於絕緣層133中的至少一些水平導線電性連接。

在另一個實施例中，晶片123b可以面朝上地貼附於絕緣層133上。例如，可以在絕緣層133中形成一個深度與晶片123b之厚度大約相同的溝渠，然後將晶片123b貼附於溝渠之中，讓晶片的連接墊(connection pad)朝上。再於晶片123b上方以及晶片123b週邊的週圍區域中形成電性連接至晶片連接墊的水平導線151。

在將晶片123b貼附至絕緣層133之前，可以先對其進行測試和薄化(減少厚度)步驟。

如第4E圖所繪示，在將第三階層晶片123b配置於絕緣層133上之後，形成絕緣層143以覆蓋晶片123b、絕緣層133以及形成在絕緣層133中的水平導線151。可以使用平坦化方法，例如化學機械研磨，來平坦化絕緣層143。接著，在絕緣層143上方形成絕緣層132。在一實施例中，絕緣層132和143可能是形成於晶片123b和絕緣層133上方的單一絕緣層。

使用如前所述在絕緣層133中形成水平導線151的鑲嵌製程(第4A圖至第4C圖)，在絕緣層132中形成水平導線151。

之後，圖案化(例如，使用光阻)並蝕刻第4E圖所繪示的結構，以形成溝渠302，如第4F圖所繪示。如第4G圖所繪示，接著以導電材料(例如，銅或鋁)填充溝渠302，以形成垂直導線161，藉以使絕緣層132中的一或多條水平導線151與絕緣層133中的一或多條水平導線151電性連接。值得注意的是，當垂直導線161穿過晶片123b週邊之週圍區域中的絕緣層132和143時，其係一種穿介電質通孔。可以使用平坦化方法，例如化學機械研磨，來平坦化絕緣層132。

後續，在絕緣層132上貼附第二階層晶片122b，如第4H圖所繪示。晶片122b電性連接至位於絕緣層132中的一或多條水平導線151。因此，晶片122b可經由絕緣層132中的一或多條水平導線151、晶片122b和123b週邊之週圍區域中的一或多條垂直導線161(穿介電質通孔)，以及絕緣層133中的一或多條水平導線151電性連接至晶片123b。

雖然第4A圖至第4H圖僅繪示形成一部分晶片疊層110b的步驟，但整體的三維多晶片封裝100(或三維多晶片封裝100的重複結構)都可依照第4A圖至第4H圖及相關的步驟類似敘述來加以完成。例如，製程始於絕緣層133，水平導線可以形成在絕緣層133之中。以及，為了形成三維多晶片封裝100的重複結構，多個第三階層晶片(123a、123b...)可以被貼附於絕緣層133上各自的位置。製程繼續以形成絕緣層143和142、絕緣層132和131、位於這些絕緣層中的水平導線以及穿過這些絕緣層的垂直導線(穿介電質通孔)。以及，將第二階層晶片(122a、122b...)、第一階層晶片(121a、121b...)和控制晶片190貼附於各自的位置。在將控制晶片190的重複結構貼附在其各自的位置之後，形成絕緣層144以覆蓋控制晶片190。再將整個結構切割成三維多晶片封裝100的單獨結構。

晶片疊層中兩晶片之間使用前述的水平導線和垂直導線的最大連接距離，是晶片尺寸、晶片疊層之週圍區域的寬度以及位於晶片疊層週邊之週圍區域中的垂直連接高度三者總和的函數。例如，繪示於第3圖之晶片疊中的層晶片之間的最大連接距離(D)可以是最大晶片尺寸2×L₁、兩倍(2×)晶片疊層之週圍區域的寬度L₂以及頂層和底層絕緣層的垂直連接高度H三者的總和：D=2×L₁+2×L₂+H。D是訊號可以在疊層中兩晶片之間傳輸之最長傳導路徑的距離估計值。傳導路徑可以包括在頂層絕緣層中從晶片中心延伸至晶片邊緣的水平導線(L₁)、位於頂層絕緣層中的水平導線(L₂)，其延伸經過週圍區域的寬度從頂層絕緣層中的晶片邊緣至晶片疊層邊緣、從頂層絕緣層延伸至底層絕緣層的垂直導線(H)、位於底層絕緣層中的水平導線(L₂)，其延伸經過週圍區域的寬度從底層絕緣層中的晶片邊緣至晶片疊層邊緣以及在底層絕緣層中從晶片中心延伸至晶片邊緣的水平導線(L₁)。晶片尺寸(2×L₁)可以介於約1毫米(mm)到20毫米之間。晶片厚度在薄化之後可介於10微米(μm)到25微米之間。晶片疊層之垂直連接的整體高度(H)，可以介於約20微米(μm)到500微米之間，端視晶片疊層中的階層數而定。晶片疊層之週圍區域的寬度(L₂)，可以介於約數微米(μm)到數毫米之間，端視晶片尺寸以及週圍區域中垂直連接(穿介電質通孔)的數量而定(例如，在第3圖中，假如晶片122b小於晶片123b，則晶片122b的L₂會大於晶片123b的L₂)。穿介電質通孔的直徑約2微米，且與另一穿介電質通孔之間的間隔也約2微米。需注意的是，第3圖並未按照比例繪示。由於晶片尺寸可以遠大於垂直連接的高度和晶片疊層之週圍區域的寬度，晶片疊層中兩晶片之間最大連接距離很大比例是被堆疊的晶片尺寸所決定。

比起兩晶片之間較長的連接距離，晶片之間較短連接會有較短的訊號傳輸時間和較小的電阻及寄生電容。較短的訊號傳輸時間和較小的電阻及寄生電容可以賦予較短連接具有較高的連接速度和頻寬。如前所述，晶片疊層中兩晶片之間最大連接距離很大比例是被堆疊的晶片尺寸所決定。因此，晶片疊層的內連接速度和頻寬可藉由縮小晶片疊層中晶片的尺寸來改善。更具體的，三維多晶片封裝中堆疊晶片的尺寸，可藉由讓封裝中具有多個晶片疊層，且每一晶片疊層具有較小尺寸的晶片，來加以縮小。多晶片疊層可以形成並與一控制晶片內連接，如前所述之三維多晶片封裝100所揭示。例如，包含多個晶片疊層和一控制晶片的三維多晶片封裝可能包括4到400個晶片疊層(例如，晶片疊層的2乘2陣列，至晶片疊層的20乘20陣列)。封裝中的每一晶片可以具有介於約1毫米至100毫米的寬度尺寸、長度尺寸或寬度和長度的尺寸。最佳的晶片疊層數量與最佳的晶片尺寸，可以按照晶片疊層中連接晶片的水平和垂直導線的設計規則來決定。最佳的晶片疊層數量與最佳的晶片尺寸，也可以按照晶片疊層中連接晶片的複雜程度來決定。

例如，繪示於第5圖中的三層式單一晶片疊層400，包括一個位於第一階層中具有16個處理器核心的晶片、一個位於第二階層的16Mb DRAM晶片以及一個位於第三階層的16Mb NAND晶片。與晶片疊層400一樣的功能可以使用16個相同的晶片疊層來達成，其中每一個晶片疊層包括一個位於第一階層中具有一個處理器核心的晶片、一個位於第二階層的1Mb DRAM晶片以及一個位於第三階層的1Mb NAND晶片。這16個較小晶片疊層的重複結構(instances)和一個控制晶片可以形成單一的三維多晶片封裝，例如繪示於第1A圖和第1B圖中的三維多晶片封裝100。

第5圖係繪示單一晶片疊層400的上視圖，其具有一個位於第一階層中且具有16個處理器核心的晶片、一個位於第二階層的16Mb DRAM晶片以及一個位於第三階層的16Mb NAND晶片。第6圖係繪示三維多晶片封裝100的上視圖，其具有16較小晶片疊層的重複結構，每個包含一個位於第一階層中的處理器核心、一個位於第二階層的1Mb DRAM晶片以及一個位於第三階層的1Mb NAND晶片之較小晶片疊層重複結構。為了簡化起見，三維多晶片封裝100的控制晶片並未繪示於第6圖中。值得注意的是，當單一晶片疊層以16個較小(且相同)的晶片疊層來加以實現時，最大晶片尺寸2×L₁一般可降至。同時，由於整體週長(total perimeter length)增加¹⁰/₄=2.5，位於每一晶片疊層邊緣的垂直連接(穿介電質通孔)的數量可以減少(以一預先給定之垂直連接的總數來計算之)。因此，晶片疊層之週圍區域的寬度L₂也可以縮小，如第5圖和第6圖的局部放大411和412所繪示。最大晶片尺寸2×L₁和晶片疊層之週圍區域的寬度L₂的縮小，會縮小三維多晶片封裝100之較小晶片疊層中晶片間的最大連接距離。與單一晶片封裝400中晶片之間的連接速率和頻寬相比，縮小三維多晶片封裝100中晶片之間的最大連接距離，會增進三維多晶片封裝100之較小晶片疊層中的晶片間的連接速率和頻寬。

除了具有較高連接速率和頻寬之外，三維多晶片封裝100，其具有16個較小晶片疊層重複結構，每個包含一個位於第一階層中的處理器核心、一個位於第二階層的1Mb DRAM晶片以及一個位於第三階層的1Mb NAND晶片，與包括一個位於第一階層中具有16個處理器核心的晶片、一個位於第二階層的16Mb DRAM晶片以及一個位於第三階層的16Mb NAND晶片的單一晶片疊層400相比，還有其他相異之處。例如，每一個三維多晶片封裝100中的較小晶片可以具有比單一晶片疊層400中的晶片還要高的製程良率。

第7圖係繪示前述單一晶片疊層400的上視圖。第8圖也繪示了前述具有16個小晶片疊層重複結構之三維多晶片封裝100的上視圖。第7圖和第8圖也繪示了位在晶片之相對角落的對準標記，用來將晶片貼附於絕緣層上。由於對準標記之間具有較短的距離，三維多晶片封裝100之較小晶片疊層中的較小晶片，可以比單一晶片疊層400中的較大晶片擁有更大的合理對位失準(rotational misalignment)。由於對位失準之晶片的偏移距離(displacement distance)是晶片尺寸和晶片合理對位失準之角度的乘積(product)。較大的合理對位失準對於較小晶片疊層中的晶片而言，可能因為他的較小晶片尺寸而不會在對位失準時產生較大的偏移距離，如第9圖和第10圖所繪示。然而，由於三維多晶片封裝100中16個晶片疊層的每一個晶片可能在不同方向有不同的對準偏移。為了貼附較大量的晶片疊層，可能需要增加對準容差(alignment tolerance)。

與單一晶片疊層400更便宜的貼附方式相比，三維多晶片封裝100可能需要更高的貼附成本(且花費更長的時間來進行貼附)。然而，由於較大晶片和其所要貼附的表面之間曲率不匹配(mismatch in curvature)，要將單一晶片疊層400中的大晶片貼附到一平坦表面可能會有困難。故而，使用較大晶片之單一晶片疊層400的製程良率可能因此降低。

與單一晶片疊層相比，具有多晶片疊層和控制晶片的封裝，例如如第1A圖和第1B圖所繪示的三維多晶片封裝100，可以提供額外的備用修復資源和動態控制能力(dynamic control capability)。例如，晶片疊層(110a、110b...)可以彼此獨立地進行操作。控制晶片(例如實施於控制晶片190中的電路和邏輯)可以根據工作負荷(work loading)和熱工狀態(thermal condition)(例如，藉由傳送控制訊號至特定晶片疊層來)動態地調整晶片疊層的操作頻率。

第13圖係繪示控制晶片190的範例方塊圖。控制晶片190包括匯流排介面單元1301，以傳送或接收來自多晶片封裝中之晶片疊層的訊號。控制晶片190中的頻率控制單元1303可以(藉由匯流排介面單元)傳送頻率控制訊號到多晶片封裝中的特定晶片疊層，以調整特定晶片疊層的操作頻率。頻率控制單元1303也可以維持位於晶片疊層狀態寄存器(chip stack status registers)1304中的特定晶片疊層(或多晶片封裝中的其他晶片疊層)的電流操作頻率。

控制晶片190也可以活化或去活化(activate or deactivate)特定晶片疊層或晶片疊層中的特定晶片。例如，控制晶片190中的備用修復資源或修復單元1302可以(藉由匯流排介面單元10301)傳送活化/不活化控制訊號到特定晶片疊層或特定晶片。備用修復資源或修復單元1302可以維持和更新晶片疊層狀態寄存器1304中有關多晶片封裝之特定晶片疊層的活動狀態。控制晶片190可以將特定晶片疊層去活化，例如當此特定晶片疊層已不再發揮其功能時。一晶片疊層可能因為有缺陷的穿介電質通孔(垂直導線)、有缺陷的水平導線或晶片疊層中有缺陷的晶片而失去其功能。第11圖繪示單一晶片疊層400中有缺陷的穿介電質通孔和有缺陷的晶片。如第11圖所繪示，有缺陷的單一穿介電質通孔和有缺陷的單一晶片可能會使單一晶片疊層400整個失效。然而如第12圖所繪示，藉由三維多晶片封裝100的多晶片疊層，控制晶片可以將包含有缺陷之穿介電質通孔或有缺陷之晶片的晶片疊層(例如，晶片疊層"a")永久地去活化，同時讓整個多晶片封裝100和其他晶片疊層(例如，晶片疊層"b"、"c"..."p")仍可發揮其功能。

藉由多晶片疊層，三維多晶片封裝100可以提供內建的備用修復資源或自修複(self-repair)能力。例如，具有16個處理器核心(16個晶片疊層的每一者具有一個處理器核心)的三維多晶片封裝100，藉由14個處理器核心即可發揮其功能。控制晶片190可以建構來將工作負荷動態地分配給16個包含有處理器核心之晶片疊層中的14個，空出兩個多餘或備用的晶片疊層。例如，備用修復資源或修復單元1302可以藉由將工作負荷直接指向晶片疊層"a"至"n"，並且對應地更新晶片疊層狀態寄存器1304，來將工作負荷指派給晶片疊層"a"至"n"(如第12圖所繪示)。假如其中一或二個處理器核心(一或二個晶片疊層)失效，控制晶片190會以備用晶片疊層(如第12圖所繪示的晶片疊層"o"和"p")來加以置換。假如有失效的處理器核心(晶片疊層)存在，三維多晶片封裝100也可以將其效能「降階(downgrade)」。例如，假如三維多晶片封裝100只剩下10個有功能的處理器核心，三維多晶片封裝100仍可以10個有功能的處理器核心發揮其功能。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。