KR20090103505A - 반도체 패키지 - Google Patents

반도체 패키지

Info

Publication number
KR20090103505A
KR20090103505A KR1020080029155A KR20080029155A KR20090103505A KR 20090103505 A KR20090103505 A KR 20090103505A KR 1020080029155 A KR1020080029155 A KR 1020080029155A KR 20080029155 A KR20080029155 A KR 20080029155A KR 20090103505 A KR20090103505 A KR 20090103505A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
semiconductor
heat sink
encapsulant
semiconductor package
Prior art date
Application number
KR1020080029155A
Other languages
English (en)
Inventor
조일환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080029155A priority Critical patent/KR20090103505A/ko
Publication of KR20090103505A publication Critical patent/KR20090103505A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명에 따른 반도체 패키지는, 기판과, 상기 기판의 일면 상에 부착된 반도체 칩과, 상기 반도체 칩과 기판 간을 전기적으로 연결하도록 형성된 본딩와이어와, 상기 반도체 칩의 일부분을 노출시키며, 상기 본딩와이어와 상기 나머지 반도체 칩 부분을 포함한 기판의 일면을 밀봉하도록 형성된 봉지제와, 상기 노출된 반도체 칩 부분과 연결되도록 상기 봉지제 상부에 부착된 방열판을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 자세하게는, 열 방출 특성을 향상시켜, 반도체 칩의 데미지(Damage) 발생을 방지할 수 있는 반도체 패키지에 관한 것이다.
일반적으로, 반도체 칩들은 일련의 공정을 거쳐 개개의 반도체 패키지로 제작되고, 이렇게 패키지화된 반도체 칩들은 인쇄회로기판(Printed Circuit Board)에 실장되어 반도체 모듈을 구현하게 된다.
반도체 모듈 제품은 하나의 회로 기판에 여러 개의 반도체 메모리 칩을 실장하여 메모리 소자를 개별 칩으로 장착할 때의 불편을 없애고 메모리 소자의 기억 용량을 높이며 시장 주기에 뒤떨어진 제품의 활용도를 높일 수 있다는 점에서 널리 사용된다.
또한, 표면 실장 기술(Surface Mount Technology : SMT)을 사용하여 상기와 같은 반도체 모듈을 생산할 때는 여러 개의 동일한 회로 기판이 연결되어 있는 연배열 PCB(Printed Circuit Board)를 사용하기도 한다.
한편, 반도체 모듈에 실장되는 패키지화된 반도체 칩은 그 동작시에 필연적으로 열이 발생하게 되며, 이러한 열이 패키지의 외부로 신속하게 빠져나가지 못할 경우, 심각한 손상을 받게 된다.
예를 들면, 램버스 디램(Rambus DRAM)은 기존의 동기형 DRAM(SDRAM)보다 매우 고속으로 작동하기 때문에, 열 방출이 특히 더 요구된다.
이를 위해 통상적으로 고가의 히트 싱크(Heat sink) 또는 히트 스프레더(Heat Spreader)라는 것을 사용하여 반도체 칩의 동작시에 발생되는 열이 신속하게 방출될 수 있도록 하고 있다.
이러한 히트 싱크 및 히트 스프레더는 통상 열 인터페이스 물질(Thermal Interface Material : TIM)을 방열판의 접촉에 대한 신뢰성을 향상시켜주어 열을 방출하고 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 바와 같은 종래의 히트 싱크 또는 히트 스프레더와 같은 방열판을 적용한 반도체 패키지는, 상기와 같은 고가의 히크 싱크 또는 히트 스프레더 및 열 인터페이스 물질을 반도체 패키지에 부착함에도 불구하고, 반도체 칩에서 발생되는 열이 용이하게 방출되지 않는다.
이로 인해, 반도체 칩의 특성을 저하시키게 되며, 결국, 상기와 같은 용이하지 못한 반도체 패키지의 열 방출은 반도체 칩의 특성 저하를 초래하게 된다.
그 결과, 상기와 같은 반도체 칩의 특성 저하는 반도체 칩에 데미지(Damage)를 발생시키게 된다.
본 발명은 반도체 칩의 특성 및 데미지(Damage) 발생을 방지한 반도체 패키지를 제공한다.
또한, 본 발명은 열 방출 특성을 향상시킨 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 기판; 상기 기판의 일면 상에 부착된 반도체 칩; 상기 반도체 칩과 기판 간을 전기적으로 연결하도록 형성된 본딩와이어; 상기 반도체 칩의 일부분을 노출시키며, 상기 본딩와이어와 상기 나머지 반도체 칩 부분을 포함한 기판의 일면을 밀봉하도록 형성된 봉지제; 및 상기 노출된 반도체 칩 부분과 연결되도록 상기 봉지제 상부에 부착된 방열판;을 포함한다.
상기 봉지제는 상기 반도체 칩의 부분을 적어도 한 부분 이상 노출시키도록 형성된 것을 특징으로 한다.
상기 방열판은 히트 싱크 또는 히트 스프레더를 포함한다.
상기 방열판과 봉지제 사이에 개재된 열 인터페이스 물질(Thermal Interface Material : TIM)을 더 포함한다.
상기 기판 타면에 부착된 외부 접속 단자를 더 포함한다.
본 발명은 반도체 패키지 형성시, 본딩와이어와 반도체 칩 등과 같은 구성요소들을 밀봉하기 위한 봉지제 형성시, 봉지제 상부에 상기 반도체 칩이 일부 노출되는 개구부를 형성하고, 상기 개구부를 포함한 봉지제 상부 및 상기 개구부 상에 방열판을 직접 부착하여 반도체 패키지를 형성함으로써, 종래의 봉지제 상부로만 부착하여 형성하는 반도체 패키지와 달리, 상기와 같이 반도체 칩 상에 직접 부착된 방열판에 의해 반도체 칩에서 발생되는 열을 용이하게 방출시킬 수 있으므로, 그에 따른, 반도체 칩의 특성 저하를 방지할 수 있다.
따라서, 본 발명은 상기와 같이 반도체 칩의 특성 저하를 방지할 수 있으므로, 반도체 칩에의 데미지 발생을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도.
본 발명은, 반도체 패키지 형성시, 본딩와이어와 반도체 칩 등과 같은 구성요소들을 밀봉하기 위한 봉지제 형성시, 봉지제 상부에 상기 반도체 칩이 일부 노출되는 개구부를 형성하고, 상기 개구부를 포함한 봉지제 상부 및 상기 개구부 상에 방열판을 부착한다.
이렇게 하면, 상기와 같이 반도체 칩이 일부 노출되도록 개구부를 형성한 봉지제 상부로 직접 방열판을 부착하여 반도체 패키지를 형성함으로써, 종래의 봉지제 상부로만 부착하여 형성하는 반도체 패키지와 달리, 상기와 같이 직접 반도체칩 상에 직접 부착된 방열판에 의해 반도체 칩에서 발생되는 열을 용이하게 방출시킬 수 있으므로, 이로 인해, 반도체 칩의 특성 저하를 방지할 수 있다.
따라서, 상기와 같이 반도체 칩의 특성 저하를 방지할 수 있으므로, 반도체 칩에의 데미지 발생을 방지할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 반도체 패키지(100)는, 다수의 전극단자(104)를 갖는 기판(102) 상에 다수의 본딩패드(110)를 갖는 반도체 칩(108)이 접착제(106)를 매개로 부착되고, 상기 반도체 칩(108)의 본딩패드(110)와 상기 기판(102)의 전극단자(104) 간이 본딩와이어(112)에 의해 전기적으로 연결된다.
또한, 상기 본딩와이어(112)와 반도체 칩(108)을 포함하는 기판(102)의 일면이 상기 반도체 칩(108)을 외부의 스트레스로부터 보호하기 위해 EMC(Epoxy Molding Compound)와 같은 봉지제(120)로 밀봉되며, 상기 기판(102) 타면의 볼 랜드(도시안됨)에는 실장수단으로서 솔더 볼과 같은 다수의 외부 접속 단자(122)가 부착된다.
여기서, 상기 봉지제(120)는 상기 반도체 칩(108)의 상부가 일부분 노출되도록 형성되며, 이때, 상기 봉지제(120)는 상기 반도체 칩(108)이 노출되는 부분에 상기 반도체 칩(108)을 노출시키는 개구부(A)가 형성된다.
상기 봉지제(120) 상부 및 상기 봉지제(120)의 개구부(A)에 의해 노출된 상기 반도체 칩(108) 상에는 히트 싱크 또는 히트 스프레더와 같은 방열판(118)이 부착되며, 이때, 상기 방열판(118)은 일측에 돌출부(B)가 형성되어, 상기 봉지제(120)의 개구부(A)에 삽입 배치되어 상기 반도체 칩(108) 상에 직접 부착된다.
이 경우, 본 발명은 상기와 같이 봉지제(120) 및 상기 반도체 칩(108) 상에 직접 부착된 방열판(118)에 의해 반도체 패키지의 열 방출 특성을 종래 보다 향상시킬 수 있다.
게다가, 상기 방열판(118)과 봉지제(120) 사이에는 상기 방열판(118)의 열 방출 특성을 더욱 향상시키기 위해 열 인터페이스 물질(Thermal Interface Material : 116)이 형성된다.
한편, 도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도로서, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는, 방열판(218)에 일측에 형성된 적어도 하나 이상의 돌출부(B')가, 상기 봉지제(120)에 형성된 적어도 하나 이상의 개구부(A')에 삽입 배치된 형태를 갖는다.
이하의 나머지 구성 요소는 본 발명의 실시예에서와 동일하며, 여기서는 그 설명은 생략하도록 한다.
전술한 바와 같이 본 발명에 따른 반도체 패키지는, 상기와 같이 본딩와이어와 반도체 칩 등과 같은 구성 요소들을 밀봉하기 위한 봉지부 형성시, 봉지부 상부에 상기 반도체 칩이 일부 노출되는 개구부가 형성되고, 상기 개구부를 포함한 봉지부 상부 및 상기 개구부 상에 방열판이 직접 부착되어 반도체 패키지가 형성됨으로써, 종래의 봉지제 상부로만 부착하여 형성하는 반도체 패키지와 달리, 상기와 같이 반도체 칩 상에 직접 부착된 방열판에 의해 반도체 칩에서 발생되는 열을 용이하게 방출시킬 수 있으므로, 이로 인해, 반도체 칩의 특성 저하를 방지할 수 있다.
따라서, 상기와 같이 반도체 칩의 특성 저하를 방지할 수 있으므로, 반도체 칩에의 데미지 발생을 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (5)

  1. 기판;
    상기 기판의 일면 상에 부착된 반도체 칩;
    상기 반도체 칩과 기판 간을 전기적으로 연결하도록 형성된 본딩와이어;
    상기 반도체 칩의 일부분을 노출시키며, 상기 본딩와이어와 상기 나머지 반도체 칩 부분을 포함한 기판의 일면을 밀봉하도록 형성된 봉지제; 및
    상기 노출된 반도체 칩 부분과 연결되도록 상기 봉지제 상부에 부착된 방열판;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 봉지제는 상기 반도체 칩의 부분을 적어도 한 부분 이상 노출시키도록 형성된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 방열판은 히트 싱크 또는 히트 스프레더를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 방열판과 봉지제 사이에 개재된 열 인터페이스 물질(Thermal Interface Material : TIM)을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 기판 타면에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020080029155A 2008-03-28 2008-03-28 반도체 패키지 KR20090103505A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080029155A KR20090103505A (ko) 2008-03-28 2008-03-28 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080029155A KR20090103505A (ko) 2008-03-28 2008-03-28 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20090103505A true KR20090103505A (ko) 2009-10-01

Family

ID=41533036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080029155A KR20090103505A (ko) 2008-03-28 2008-03-28 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20090103505A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759147B2 (en) 2010-12-31 2014-06-24 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759147B2 (en) 2010-12-31 2014-06-24 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same
US9059072B2 (en) 2010-12-31 2015-06-16 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same

Similar Documents

Publication Publication Date Title
US10204848B2 (en) Semiconductor chip package having heat dissipating structure
US7202561B2 (en) Semiconductor package with heat dissipating structure and method of manufacturing the same
US6720649B2 (en) Semiconductor package with heat dissipating structure
US20010045644A1 (en) Semiconductor package having heat sink at the outer surface
US7312525B2 (en) Thermally enhanced package for an integrated circuit
US20070035008A1 (en) Thin IC package for improving heat dissipation from chip backside
US7692311B2 (en) POP (package-on-package) device encapsulating soldered joints between external leads
US6600651B1 (en) Package with high heat dissipation
US7374967B2 (en) Multi-stack chip size packaging method
KR20040059742A (ko) 반도체용 멀티 칩 모듈의 패키징 방법
KR20030045950A (ko) 방열판을 구비한 멀티 칩 패키지
JP2007036035A (ja) 半導体装置
KR20080088964A (ko) 메모리 모듈
KR20090103505A (ko) 반도체 패키지
TW200522298A (en) Chip assembly package
JPH0817975A (ja) 半導体装置
KR20080061012A (ko) 반도체 패키지
KR20020088300A (ko) 냉매를 방열재로 사용한 반도체 패키지
KR20090051987A (ko) 메모리 모듈
KR20040061860A (ko) 티이씨에스피
KR20080029264A (ko) 메모리 모듈
KR20000001487A (ko) 고열방출 특성을 갖는 비지에이 패키지
KR100727728B1 (ko) 반도체 패키지
KR20030035375A (ko) 방열판이 구비된 볼 그리드 어레이 패키지와 그 제조 방법
KR20090011967A (ko) 반도체 패키지의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid