KR20020088300A - 냉매를 방열재로 사용한 반도체 패키지 - Google Patents

냉매를 방열재로 사용한 반도체 패키지 Download PDF

Info

Publication number
KR20020088300A
KR20020088300A KR1020010027685A KR20010027685A KR20020088300A KR 20020088300 A KR20020088300 A KR 20020088300A KR 1020010027685 A KR1020010027685 A KR 1020010027685A KR 20010027685 A KR20010027685 A KR 20010027685A KR 20020088300 A KR20020088300 A KR 20020088300A
Authority
KR
South Korea
Prior art keywords
semiconductor package
semiconductor chip
semiconductor
refrigerant
cooling material
Prior art date
Application number
KR1020010027685A
Other languages
English (en)
Other versions
KR100778913B1 (ko
Inventor
신준호
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020010027685A priority Critical patent/KR100778913B1/ko
Publication of KR20020088300A publication Critical patent/KR20020088300A/ko
Application granted granted Critical
Publication of KR100778913B1 publication Critical patent/KR100778913B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 열방출 성능이 우수한 냉매를 반도체 패키지에 장착하여 칩과 회로에서 발생되는 열을 보다 빠르게 방출시킬 수 있도록 한 냉매를 방열재로 사용한 반도체 패키지를 제공한다.
본 발명은 집적회로를 구비한 반도체 칩과, 상기 반도체 칩이 부착되는 섭스트레이트와, 상기 반도체 칩과 섭스트레이트를 접속시키는 전도성 와이어와, 상기 반도체 칩과 전도성 와이어 및 섭스트레이트의 일부를 봉지하는 봉지재와, 상기 반도체 칩 및 섭스트레이트를 통하는 전기신호를 외부로 인출하는 다수의 인출단자와, 상기 봉지재의 외면에 장착되며 내부에 저장부를 구비하여 상기 저장부내에 냉매를 저장한 냉매 탱크를 포함하는 것을 특징으로 하는 냉매를 방열재로 사용한 반도체 패키지를 제공한다.

Description

냉매를 방열재로 사용한 반도체 패키지{Semiconductor Package with Heat Spreader using Cooling Material}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 반도체 패키지의 내부에서 발생하는 열을 방출하기 위한 방열수단을 구비한 반도체 패키지에 관한 것이다.
일반적으로 반도체 패키지는 그 종류에 따라 수지밀봉 패키지, TCP(Tape Carrier Package)패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology,SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic LeadedChip Carrier), BGA(Ball Grid Array) 등이 있다.
도 1 에 종래 일반적인 반도체 패키지의 일례로써, BGA 반도체 패키지의 단면도를 도시하였다.
도면을 참조하여 상기 BGA 반도체 패키지를 대략적으로 설명하면, 상기 BGA 반도체 패키지는 대략 인쇄회로기판(2)의 중앙부에 반도체 칩(4)이 안착되고 상기 반도체 칩(4)은 인쇄회로기판(2) 표면의 구리패턴(22)과 전도성 와이어(6)에 의해 접속되며 상기 반도체 칩(4)과 전도성 와이어(6)를 보호하기 위해 인쇄회로기판(2)의 표면을 에폭시 등의 봉지재(8)로 봉지한다. 이와 같은 반도체 패키지를 마더보드등에 실장하기 위해 인쇄회로기판(2)의 배면에 솔더 볼(28)을 부착하여 외부접속단자로서 사용한다.
상술한 BGA 반도체 패키지를 보다 자세하게 설명하면 다음과 같다.
상기 인쇄회로기판(2)은 통상 2층 내지 6층의 구리패턴(22)으로 구성되며 각 구리패턴(22)의 사이에는 절연성의 BT 수지(25)가 함입되어 있다. 도시된 인쇄회로기판(2)은 2층의 구리패턴(22)을 구비한 것으로 구리패턴(22)의 사이에는 BT 수지(25)가 함입되어 있으며, 표면의 구리패턴(22) 위에는 구리패턴(22)을 노출시키지 않고 절연성을 확보하기 위해 솔더 마스크(24)가 도포되어 있다.
상기 인쇄회로기판(2)의 표면 중앙에는 반도체 칩(4)이 안착되는데 상기 반도체 칩은 접착제(3)에 의해 부착되며 반도체 칩(4)의 표면에 형성된 접속패드(도시생략)와 구리패턴(22)간에는 전도성 와이어(6)로 접속이 이루어진다.
상기 전도성 와이어(6)는 통상 구리, 알루미늄, 골드 중 하나를 채용하는바 바람직하게는 골드 와이어를 채용함이 적합하다.
상기 솔더 마스크(24)는 인쇄회로기판(2)의 표면에 형성된 구리패턴(22)을 모두 덮지 않고 일부를 노출시키는데 일명 본드핑거(27)라 하여 반도체 칩의 접속패드와 골드 와이어(6)로 연결되는 부분이다.
상기 인쇄회로기판(2)의 표면 구리패턴(22)은 배면의 구리패턴(22)과 접속연결되는데 그 수단으로는 인쇄회로기판(2)에 전도성 홀을 형성하여 구현되며 상기 전도성 홀을 통상 비아홀(26)이라 한다. 상기 비아홀(26)은 배면 구리패턴(22)과 연결되는 동시에 각각의 솔더 볼(28)에 접속연결되어 외부로 전기신호를 인출하는 역할을 하게 된다.
상기 반도체 칩(4)은 고집적된 회로를 구비하고 있어 외부에 노출시키면 안되는 동시에 전도성 와이어(6) 역시 외부충격에 약하므로 에폭시 몰딩등의 방법으로 봉지재(8)를 사용하여 보호한다.
이와 같이 구성된 BGA 반도체 패키지는 고집적화될 수록 처리속도가 빨라짐에 의해 고온의 열이 다량 생성된다. 상기 발생된 열은 반도체 칩의 회로에 치명적인 영향을 줄수 있으므로 외부로 방출시키는 수단이 필요해졌다.
종래에는 인쇄회로기판의 구리패턴을 2층에서 4층으로 형성하여 열방출이 용이하도록 하였으나 고집적화되는 반도체 칩을 보호하기가 어려워져 반도체 패키지의 외부에 히트싱크 또는 히트 스프레더와 같은 방열판을 부착하기에 이르렀다.
도 2 는 종래 방열판(30)이 부착된 BGA 반도체 패키지의 일례를 개략적으로 도시한 측면도이다.
도 2를 참조하면, 도 1과 동일한 형태의 반도체 패키지의 봉지부(8) 외면에 방열판(30)을 부착하여 열방출효과를 높인 반도체 패키지이다.
상기 방열판(30)은 대략 인쇄회로기판(2)의 형태와 동일하게 정사각형의 박판으로 이루어지며 그 재료로는 알루미늄, 알루미늄 합금 또는 구리합금등을 주로 사용한다. 알루미늄 재료는 낮은 가격, 높은 열전도도, 저밀도, 양극 산화의 용이성 등 많은 장점을 갖고 있기 때문에 선호되어 왔다. 또한, 알루미늄 재료는 연성이 풍부하기 때문에 스탬핑 공정을 통해 쉽게 방열판(30)의 형태로 가공될 수 있는 특성도 갖추고 있다.
그러나 이와 같은 반도체 패키지에 장착되는 반도체 칩이 점차 고집적화됨으로써 처리용량과 속도가 증가하는 데 반해 반도체 패키지는 점차 경박단소해지고 이로 인해 더욱 많은 열이 발생되어 상기와 같은 방열판에 의해서도 그 신뢰성을확보하기가 점차 어려워지는 문제점이 있다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 발명으로써 열방출 성능이 우수한 냉매를 반도체 패키지에 장착하여 칩과 회로에서 발생되는 열을 보다 빠르게 방출시킬 수 있도록 한 냉매를 방열재로 사용한 반도체 패키지를 제공하는 것을 그 목적으로 한다.
도 1 은 종래 일반적인 반도체 패키지를 도시한 단면도.
도 2 는 종래 반도체 패키지 중 방열판을 구비한 반도체 패키지를 도시한 단면도.
도 3 은 본 발명에 의한 냉매를 방열재로 사용한 반도체 패키지를 도시한 단면도.
** 도면의 주요 부분에 대한 부호의 설명 **
2: 인쇄회로기판4: 반도체 칩
6: 전도성 와이어8: 봉지재
22: 구리패턴24: 솔더 마스크
26: 비아홀30: 방열판
40: 냉매탱크42: 요철부
44: 냉매 저장부50: 냉매
상술한 목적을 달성하기 위하여 본 발명은 집적회로를 구비한 반도체 칩과, 상기 반도체 칩이 부착되는 섭스트레이트와, 상기 반도체 칩과 섭스트레이트를 접속시키는 전도성 와이어와, 상기 반도체 칩과 전도성 와이어 및 섭스트레이트의 일부를 봉지하는 봉지재와, 상기 반도체 칩 및 섭스트레이트를 통하는 전기신호를 외부로 인출하는 다수의 인출단자와, 상기 봉지재의 외면에 장착되며 내부에 저장부를 구비하여 상기 저장부내에 냉매를 저장한 냉매 탱크를 포함하는 것을 특징으로 하는 냉매를 방열재로 사용한 반도체 패키지를 제공한다.
본 발명의 구성에 대하여 첨부한 도면을 참조하면서 보다 상세하게 설명한다. 참고로 본 발명을 설명하기에 앞서, 설명의 중복을 피하기 위해 종래 기술과 일치하는 부분에 대해서는 종래 도면 부호를 그대로 인용하기로 한다.
도 3 은 본 발명에 의한 냉매를 방열재로 사용한 반도체 패키지의 바람직한 일실시예를 도시한 단면도이다.
반도체 패키지의 일반적인 구성에 대해서는 종래 기술의 도 1에 자세히 기술되어 있으므로 본 발명의 패키지 구조에 대해서는 간략히 설명하기로 한다.
도 3의 실시예에 도시된 반도체 패키지는 인쇄회로기판(2)을 섭스트레이트로 채용한 패키지로서, 상기 인쇄회로기판(2)의 중앙에는 반도체 칩(4)이 안착되고 상기 반도체 칩(4)과 인쇄회로기판(2)의 구리패턴(22)은 전도성 와이어(6)로 접속된다. 상기 전도성 와이어(6)와 반도체 칩(4)의 집적회로는 모두 외부 충격에 취약하므로 에폭시 등이 봉지재(8)로 봉지한다.
상기 반도체 패키지는 제조된 후 다시 마더보드(도시 생략) 등과 같은 장비에 장착되어야 하므로 반도체 패키지의 전기신호가 입출력될 수 있는 인출단자로써 솔더 볼(28)을 인쇄회로기판(2)의 배면에 부착한다.
대략 상술한 구조로 이루어진 반도체 패키지에서 봉지된 봉지부(8)의 외면, 즉 노출된 표면부에는 접착제에 의해 냉매탱크(40)가 부착된다. 상기 냉매탱크(40)는 어휘 그대로 냉매를 저장하는 저장고를 말하는 것으로써 금속재의 탱크 내부에 외부로 방출되지 못하도록 폐쇄된 냉매 저장부(44)를 형성하고 상기 저장부(44)내에 냉매가 저장된다.
상기 냉매 탱크(40)는 대략 직육면체에 가까운 외관을 이루고 있으며, 상면에는 다수의 요철부(42)가 형성되어 있고 내부에 냉매(50)가 저장되어 있다.
상기 냉매탱크(40)의 보다 상세한 설명을 위해 도 4 에 그 분해 사시도를 도시하였다.
도 4 는 냉매탱크의 중앙을 세로방향으로 절개하여 분해한 사시도이다.
상기 냉매탱크(40)는 종래 방열판(30:도 2 참조)으로 사용되던 알루미늄, 구리, 알루미늄 합금 또는 구리합금 등으로 열전도도가 뛰어난 금속재로 제조됨이 바람직하다. 사방이 상기와 같은 금속재로 구성되므로 열확산이 용이해진다.
상기 냉매 탱크(40)의 상면은 요철구조(42)로 형성되어 있다. 이와 같은 요철구조(42)는 상면부의 표면적을 넓게하여 열이 방출되는 면적을 증대시킴으로써 방열효과를 극대화하고자 함이다. 바람직하게는 상면부 뿐 아니라 측면부도 요철형태로 구성하여 방열효과를 높이는 것이 적합하다.
상기 인쇄회로기판(2)은 본 발명의 반도체 패키지에 적용할 수 있는 섭스트레이트 중 일례를 언급한 것이나 상술한 바와 같은 반도체 패키지와 유사한 구조를 가지는 모든 패키지, 즉 회로가 패턴되어 있는 테이프 형태의 인쇄회로기판 내지 리드 프레임을 사용하는 패키지에도 적용이 가능하다.
즉, 일면에는 봉지부(8)를 형성하고 타면에는 솔더볼(28)이나 솔더범프와 같은 인출단자를 형성하는 일반적인 반도체 패키지에는 봉지부의 노출된 외면에 상술한 바와 같은 냉매 탱크의 설치가 용이하므로 본 발명이 구현하고자 하는 효과를 얻을 수 있을 것이다.
본 발명에 관련된 냉매 탱크의 냉매(50)로는 열방출이 뛰어난 액체 내지 기체 물질이면 사용가능하나 바람직하게는 물(water)을 채용함이 가장 적합하다.
반도체 패키지의 봉지부에 열전도성이 뛰어난 재료로 탱크를 설치하고 상기 탱크내에 물과 같이 열방출 성능이 뛰어난 냉매를 저장시켜 방열성을 높일 수 있다. 아울러 냉매 탱크의 외면을 요철형태로 구성하여 방열표면적을 넓힘으로써 방열효과를 극대화할 수 있다.

Claims (3)

  1. 집적회로를 구비한 반도체 칩과,
    상기 반도체 칩이 부착되는 섭스트레이트와,
    상기 반도체 칩과 섭스트레이트를 접속시키는 전도성 와이어와,
    상기 반도체 칩과 전도성 와이어 및 섭스트레이트의 일부를 봉지하는 봉지재와,
    상기 반도체 칩 및 섭스트레이트를 통하는 전기신호를 외부로 인출하는 다수의 인출단자와,
    상기 봉지재의 외면에 장착되며, 내부에 저장부를 구비하여 상기 저장부내에 냉매를 저장한 냉매 탱크를 포함하는 것을 특징으로 하는 냉매를 방열재로 사용한 반도체 패키지
  2. 제 1 항에 있어서,
    상기 냉매탱크는 알루미늄, 알루미늄 합금, 구리 또는 구리합금 중 하나의 재료로 구성된 것을 특징으로 하는 냉매를 방열재로 사용한 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 냉매는 물인 것을 특징으로 하는 냉매를 방열재로 사용한 반도체 패키지.
KR1020010027685A 2001-05-21 2001-05-21 냉매를 방열재로 사용한 반도체 패키지 KR100778913B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010027685A KR100778913B1 (ko) 2001-05-21 2001-05-21 냉매를 방열재로 사용한 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010027685A KR100778913B1 (ko) 2001-05-21 2001-05-21 냉매를 방열재로 사용한 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20020088300A true KR20020088300A (ko) 2002-11-27
KR100778913B1 KR100778913B1 (ko) 2007-11-22

Family

ID=27705682

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010027685A KR100778913B1 (ko) 2001-05-21 2001-05-21 냉매를 방열재로 사용한 반도체 패키지

Country Status (1)

Country Link
KR (1) KR100778913B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100701378B1 (ko) * 2002-12-30 2007-03-28 동부일렉트로닉스 주식회사 반도체 소자 패키징 방법
US7365980B2 (en) 2003-11-13 2008-04-29 Intel Corporation Micropin heat exchanger
KR20200072766A (ko) 2018-12-13 2020-06-23 (주)메탈라이프 냉각 부품

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101049508B1 (ko) 2004-12-30 2011-07-15 엘지전자 주식회사 비지에이 패키지의 열발산 방법 및 열 발산 막대를포함하는 비지에이 패키지

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57145347A (en) * 1981-03-03 1982-09-08 Nec Corp Semiconductor package
JPS6489498A (en) * 1987-09-30 1989-04-03 Hitachi Ltd Liquid cooling of large computer and liquid cooling device therefor
JPH06104355A (ja) * 1992-09-22 1994-04-15 Toshiba Corp 冷却液封入型半導体装置
KR970077560A (ko) * 1996-05-23 1997-12-12 김광호 엠보싱(embossing) 형상의 금속 볼이 형성된 금속판을 이용한 볼 그리드 어레이 패키지
KR20000051188A (ko) * 1999-01-19 2000-08-16 김영환 하이 파워 패키지용 열방출장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100701378B1 (ko) * 2002-12-30 2007-03-28 동부일렉트로닉스 주식회사 반도체 소자 패키징 방법
US7365980B2 (en) 2003-11-13 2008-04-29 Intel Corporation Micropin heat exchanger
KR100830253B1 (ko) * 2003-11-13 2008-05-19 인텔 코오퍼레이션 마이크로핀 열 교환기
KR20200072766A (ko) 2018-12-13 2020-06-23 (주)메탈라이프 냉각 부품

Also Published As

Publication number Publication date
KR100778913B1 (ko) 2007-11-22

Similar Documents

Publication Publication Date Title
US6777819B2 (en) Semiconductor package with flash-proof device
US5986340A (en) Ball grid array package with enhanced thermal and electrical characteristics and electronic device incorporating same
US7446408B2 (en) Semiconductor package with heat sink
US6876069B2 (en) Ground plane for exposed package
US6215180B1 (en) Dual-sided heat dissipating structure for integrated circuit package
US7161239B2 (en) Ball grid array package enhanced with a thermal and electrical connector
US5172214A (en) Leadless semiconductor device and method for making the same
US6813154B2 (en) Reversible heat sink packaging assembly for an integrated circuit
KR101388328B1 (ko) 통합 tht 히트 스프레더 핀을 구비한 리드 프레임 기반 오버-몰딩 반도체 패키지와 그 제조 방법
US20050133905A1 (en) Method of assembling a ball grid array package with patterned stiffener layer
US5362679A (en) Plastic package with solder grid array
US7692276B2 (en) Thermally enhanced ball grid array package formed in strip with one-piece die-attached exposed heat spreader
JPH10200012A (ja) ボールグリッドアレイ半導体のパッケージ及び製造方法
KR20020057349A (ko) 히트 싱크가 부착된 볼 그리드 어레이 패키지
US6130477A (en) Thin enhanced TAB BGA package having improved heat dissipation
KR20010078059A (ko) 반도체 장치
US7692311B2 (en) POP (package-on-package) device encapsulating soldered joints between external leads
KR100778913B1 (ko) 냉매를 방열재로 사용한 반도체 패키지
KR19980083733A (ko) 열방출 능력이 향상된 박막 볼 그리드 어레이 패키지
KR100195504B1 (ko) 열 방출형 볼 그리드 어레이(bga) 패키지
KR0119757Y1 (ko) 반도체 패키지
KR100212392B1 (ko) 반도체 패키지
KR100760953B1 (ko) 방열판을 구비한 비지에이 반도체 패키지
KR20000001487A (ko) 고열방출 특성을 갖는 비지에이 패키지
KR100251889B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20121102

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131104

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141104

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151103

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161102

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20171109

Year of fee payment: 11