KR102328055B1 - 반도체 패키지 및 상기 반도체 패키지를 제작하는 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 패키지는, 기판; 상기 기판 상에 실장된 반도체 디바이스; 상기 반도체 디바이스의 상면을 제외하고 상기 반도체 디바이스를 둘러싸는 보호층; 상기 반도체 디바이스의 상면과 직접적으로 접하도록 배치되는 방열층; 상기 방열층 상에 배치되는 자성층; 및 상기 자성층 상에 배치되는 전도성층을 포함할 수 있다.

Description

반도체 패키지 및 상기 반도체 패키지를 제작하는 방법 {ELECTRIC ASSEMBLY INCLUDING HEAT SPREADER}
본 발명은 반도체 패키지 및 상기 반도체 패키지를 제작하는 방법에 관한 것이다.
전자 제품에서는 일반적으로 전자기파가 발생한다. 전자기파란 전기장과 자기장이 합성된 파동이 공간으로 퍼져 나가는 것을 지칭한다.
전자기파를 구성하는 전기장은 도체를 이용하면 쉽게 차폐될 수 있다. 예컨대 전기장은, 건물의 지붕이나, 벽면, 바닥 등을 땅에 접지시키거나 접지된 알루미늄 같은 차폐 물질을 이용하면 차폐될 수 있다.
다만, 전자기파를 구성하는 자기장의 경우 투자율이 높은 특수 소재를 사용하여야만이 차폐가 가능하다. 이러한 자기장은 인체에 특히 유해하며, 산업 및 가정용 기기에 노이즈 또는 오동작을 유발할 수 있다.
따라서, 세계 각국에서는 이러한 전자기파의 유해성을 인식하여 전자파 장애(EMI)와 전자파 내성(EMS) 규격을 정하여 실시함으로써 전자파에 의한 기기의 오동작 방지 및 유해 환경으로부터 사용자들을 보호하기 위하여 노력하고 있다.
도 1은 종래의 일 실시예에 따른 반도체 패키지의 단면도를 나타낸다.
도 1을 참조하면, 종래의 반도체 패키지(10')는 하나 이상의 연결부(112) 및 하나 이상의 접촉부(114)를 포함하는 기판(110), 반도체 디바이스(120), 보호층(130'), 자성층(140) 및 전도성층(150)를 포함한다.
종래의 반도체 패키지(10')에 포함된 보호층(130')은 에폭시 몰딩 화합물(Epoxy Molding Compound, EMC)을 포함하며, 반도체 디바이스(120)를 덮는 형태로 배치된다. 다만, 에폭시 몰딩 화합물의 경우, 열 전도도가 낮아 종래의 반도체 패키지(10')는 반도체 디바이스(120)에서 발생하는 열이 외부로 방출되기 어려운 문제가 있었다.
이를 해결하기 위하여, 반도체 디바이스(120)의 상면을 덮는 에폭시 몰딩 화합물을 제거하는 방안을 고려해볼 수 있는데, 이와 같은 경우에도, 열계면 물질의 열 전도도 한계로 인하여, 높은 열 전도도를 갖기 힘든 문제가 있었다.
본 발명의 실시예들은 상기와 같은 배경에서 발명된 것으로서, 종래 기술에 비해 우수한 열 전도도를 갖는 반도체 패키지를 및 상기 반도체 패키지를 제작하는 방법을 제공하는 것이다.
다만, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 해결하고자 하는 과제는 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는, 기판; 상기 기판 상에 실장된 반도체 디바이스; 상기 반도체 디바이스의 상면을 제외하고 상기 반도체 디바이스를 둘러싸는 보호층; 상기 반도체 디바이스의 상면과 직접적으로 접하도록 배치되는 방열층; 상기 방열층 상에 배치되는 자성층; 및 상기 자성층 상에 배치되는 전도성층을 포함할 수 있다.
상기 방열층은 티타늄(Ti), 니켈(Ni), 탄탈룸(Ta), 구리(Cu), 은(Ag) 및 티타늄 질화물(TiN) 중에서 하나 이상을 포함할 수 있다.
상기 방열층의 두께는 0.1 미크론(micron) 이상이고 5 미크론 이하일 수 있다.
상기 보호층은 상기 반도체 디바이스의 상면을 제외한 나머지 표면들 중에서 상기 반도체 디바이스와 상기 기판이 맞닿는 부분을 제외한 나머지 부분들과 접할 수 있다.
상기 보호층 중에서 두께가 가장 두꺼운 부분과 상기 반도체 디바이스의 상면은 편평할 수 있다.
상기 반도체 패키지는, 상기 방열층과 상기 자성층 사이에 배치되어 상기 방열층과 상기 자성층을 접착시키는 접착층을 더 포함할 수 있다.
상기 접착층은 전기 전도성의 성질을 가질 수 있다.
상기 접착층은 에폭시 기반 솔더 페이스트(Epoxy based Solder paste), ACF(Anisotropic Conductive Film) 및 NFU(No-Flow Underfill) 공정 기반의 솔더 중에서 어느 하나를 포함할 수 있다.
상기 접착층의 두께는 5 미크론 이상이고 30 미크론 이하일 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지를 제작하는 방법은, 기판 상에 반도체 디바이스를 실장하는 단계; 상기 반도체 디바이스를 감싸도록 보호층을 형성하는 단계; 상기 반도체 디바이스의 상면이 노출되도록 상기 보호층을 그라인딩(grinding)하는 단계; 상기 반도체 디바이스의 상면에 직접적으로 접하도록 방열층을 배치하는 단계; 상기 방열층 상에 자성층을 배치하는 단계; 및 상기 자성층 상에 전도성층을 배치하는 단계를 포함할 수 있다.
본 발명의 실시예에 의하면, 반도체 디바이스에 방열층을 직접 부착시킴으로써, 반도체 디바이스에서 발생하는 열이 외부로 방출되기 쉬운 효과가 있다.
뿐만 아니라. 본 발명의 반도체 패키지는 방열층과 자성층을 접착시키는 접착층으로 솔더층을 사용함으로써, 높은 전도도를 가지는 효과가 있다.
도 1은 종래의 일 실시예에 따른 반도체 패키지의 단면도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 개략적인 단면도를 나타낸다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지에 대한 개략적인 단면도를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 제작하는 방법을 나타내는 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 본 발명에 대해 구체적으로 설명하기로 한다.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 '포함'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
아래에서는 첨부한 도면을 참고하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명의 실시예들을 도면을 참조하여 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 개략적인 단면도를 나타낸다.
도 2를 참조하면, 반도체 패키지(10)는 기판(110), 반도체 디바이스(120), 보호층(130), 자성층(140), 전도성층(150), 방열층(160) 및 솔더층(170)을 포함할 수 있다.
실시예에 따라, 전자 어셈블리(200)는 선택적으로 언급되지 않은 다양한 구성을 포함할 수 있다. 즉, 도 1에 도시된 전자 어셈블리(200)의 단면도는 예시적인 것에 불과하다.
기판(110)은 다양한 종류의 구성들이 실장될 수 있도록 마련된 구성이며, 실시예에 따라 회로 기판(10)으로 지칭될 수도 있다. 기판(110)은 인쇄 회로 기판(Printed Circuit Board, PCB) 등을 포함할 수 있다.
기판(110)은 연결부(112) 및 접촉부(114)를 포함할 수 있다.
연결부(112)는 전기 전도성을 갖는 구성이다. 연결부(112)는 기판(110) 내부 또는 기판(110)의 표면 상에 적어도 한 개 이상이 포함 내지 배치될 수 있다.
접촉부(114)는 기판(110)에 배치(실장)되는 구성들과 접촉되어 연결부(112)와 기판(110)에 배치(실장)되는 구성들을 연결시킬 수 있다. 기판(110)에 배치(실장)되는 구성들은 기판(110)에 포함 내지 배치되는 접촉부(114)와 연결부(112)를 통해 서로 간에 신호를 주고받을 수 있다.
반도체 디바이스(120)는 다양한 기능을 수행하도록 고안된 구성이다. 반도체 디바이스(120)는 반도체 집적 회로(semi-conductor integrated circuit, 반도체 IC) 또는 CMOS 이미지 센서 등을 포함하며, 실시예에 따라, 칩(chip)으로 지칭될 수도 있다.
반도체 디바이스(120)는 접촉부(114)를 통해 연결부(112)에 전기적으로 연결되며, 기판(110)(기판(110)의 상면)에 배치(실장)될 수 있다. 즉, 반도체 디바이스(120)는 기판(110)의 상면에 배치된 접촉부(114)에 직접적으로 접촉됨으로써 연결부(112)에 연결되어, 기판(110) 상에 배치(실장)될 수 있다.
반도체 디바이스(120)가 기판(110)에 복수 개가 배치되는 경우, 복수의 반도체 디바이스(120) 각각은 공간 상에서 이격되도록 배치될 수 있다.
또한, 반도체 디바이스(120)가 기판(110)에 복수 개가 배치되고, 둘 이상의 연결부(112)가 기판(110) 내부 또는 기판(110)의 표면 상에 포함 내지 배치되는 경우, 복수의 반도체 디바이스(120) 각각은 서로 다른 접촉부(114)를 통해 서로 다른 연결부(112)에 전기적으로 연결될 수 있고, 복수의 반도체 디바이스(120) 중에서 하나 이상의 반도체 디바이스(120)는 서로 다른 접촉부(114)를 통해 둘 이상의 연결부(112)와 전기적으로 연결될 수도 있다.
실시예에 따라, 기판(110)에 배치되는 복수의 반도체 디바이스(120)는 그 종류, 크기 및/또는 기능이 서로 상이할 수 있다.
보호층(130)은 반도체 디바이스(120)를 외부로부터 보호하기 위하여 반도체 디바이스(120)의 상면(121)을 제외한 나머지 표면들을 둘러싸도록 배치될 수 있다. 여기서, 보호층(130)이 반도체 디바이스(120)를 '둘러싸도록 배치된다'는 것의 의미는, 보호층(130)이 반도체 디바이스(120)의 표면 중 상면(121) 및 반도체 디바이스(120)의 하면(123) 중에서 접촉부(114)에 접촉되는 부분을 제외한 나머지 표면 중 일부 또는 전부를 감싸도록(surrounding) 배치된다는 것을 의미할 수 있다.
실시예에 따라, 보호층(130)의 상면은 편평할 수 있다.
보호층(130)이 반도체 디바이스를 둘러싸도록 배치됨에 따라서, 보호층(130)의 두께는 배치된 기판(110) 상의 각 부분마다 서로 상이할 수 있다. 보호층(130)의 각 부분 중에서 두께(t1)가 가장 두꺼운 부분과 반도체 디바이스(120)의 상면(121)은 편평할 수 있다. 즉, 보호층(130)의 두께(t1)는 접촉부(114)의 높이(t3)와 반도체 디바이스(120)의 높이(t2)를 더한 값과 동일할 수 있다. 따라서, 방열층(160)은 서로 편평하게 구성된 반도체 디바이스(120)의 상면(121)과 보호층(130)의 상면 상에 배치될 수 있다.
보호층(130)은 에폭시 몰딩 화합물(Epoxy Molding Compound, EMC)을 포함할 수 있다.
방열층(160)은 반도체 디바이스(120) 상에 배치될 수 있다. 반도체 디바이스(120)에서 발생한 열을 외부로 효율적으로 방출하기 위하여, 방열층(160)은 반도체 디바이스(120)의 상면(121)에 직접적으로 접하도록 배치될 수 있다.
일 실시예에 따라, 방열층(160)은 반도체 디바이스(120)의 상면(121) 및 보호층(130)의 각 부분 중에서 두께(t1)가 가장 두꺼운 부분에 직접적으로 접하도록 배치될 수 있다. 이와 같은 경우, 방열층(160)의 폭(w2)은 반도체 디바이스(120)의 폭(w1)보다는 크고, 반도체 디바이스(120)를 둘러싼 보호층(130)의 폭(w2)과 동일할 수 있다.
방열층(160)이 반도체 디바이스(120) 상에 직접적으로 접하도록 배치되기 위해서, 반도체 패키지(10)를 제작할 때, 방열층(160)이 반도체 디바이스(120)의 상면(121)까지 모두 덮도록 방열층(160)을 배치한 이후에, 기 배치된 보호층(130)을 몰드 그라인딩(mold grinding)하여, 보호층(130) 중에서 반도체 디바이스(120)의 상면(121) 상에 위치한 보호층(130)을 제거할 수 있다. 이와 같은 작업을 통하여, 반도체 패키지(10)에 포함된 보호층(130)의 각 부분 중에서 두께(t1)가 가장 두꺼운 부분과 반도체 디바이스(130)의 상면(121)은 서로 편평할 수 있다.
방열층(160)은 티타늄(Ti), 니켈(Ni), 탄탈룸(Ta), 구리(Cu), 은(Ag) 및 티타늄 질화물(TiN) 중에서 하나 이상을 포함할 수 있다.
방열층(160)의 두께는 0.1 미크론(micron) 이상이고, 5 미크론 이하일 수 있다.
접착층(170)은 방열층(160)의 상면에 부착될 수 있다. 접착층(170)은 방열층(160)과 자성층(140)을 접착시키기 위하여 방열층(160)과 자성층(140)의 사이(즉, 방열층(160)의 상면과 자성층(140)의 하면)에 부착될 수 있다.
일 실시예에 따라, 접착층(170)은 에폭시 기반 솔더 페이스트(Epoxy based Solder paste), ACF(Anisotropic Conductive Film) 및 NFU(No-Flow Underfill) 공정 기반의 솔더 중에서 어느 하나일 수 있다. 이는, 접착층(170)이 솔더만을 포함하는 경우, 열 팽창 계수(Coefficient of thermal expansion, CTE) 미스 매치 등의 문제가 발생할 수 있어, 접착층(170)이 감폭(Damping) 특성을 나타낼 필요가 있기 때문이다.
일 실시예에 따라, 접착층(170)의 두께(높이)는 5 미크론 이상이고, 30 미크론 이하일 수 있다.
자성층(140)은 접착층(170) 상에 배치될 수 있다. 자성층(140)은 저주파수 자기장을 차폐하는데 이용될 수 있다. 즉, 자성층(140)은 외부에서 발생한 저주파수 자기장이 반도체 디바이스(120)로 방사되는 것을 막거나, 내부의 반도체 디바이스(120)로부터 발생한 저주파수 자기장이 외부로 방사되는 것을 차단하는데 이용될 수 있다.
전도성층(150)은 자성층(140) 상에 배치될 수 있다. 전도성층(150)은 전기장을 차폐하는데 이용될 수 있다. 즉, 전도성층(150)은 외부에서 발생한 전기장이 반도체 디바이스(120)로 방사되는 것을 막거나, 내부의 반도체 디바이스(120)로부터 발생한 전기장이 외부로 방사되는 것을 차단하는데 이용될 수 있다. 전도성층(150)이 차폐하는 전기장은 저주파수와 고주파수를 모두 포함할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지에 대한 개략적인 단면도를 나타낸다.
도 3을 참조하면, 반도체 패키지(10)는 기판(110), 반도체 디바이스(120), 보호층(130), 자성층(140), 방열층(160), 솔더층(170) 및 폴리머층(180)을 포함할 수 있다.
도 3에 도시된 기판(110), 반도체 디바이스(120), 보호층(130), 자성층(140) 및 접착층(170)은 도 2에 도시된 기판(110), 반도체 디바이스(120), 보호층(130), 자성층(140) 및 접착층(170)과 실질적으로 동일한 기능을 수행할 수 있다. 따라서, 도 3에 도시된 기판(110), 반도체 디바이스(120), 보호층(130), 자성층(140) 및 접착층(170)에 대한 설명은 도 2에 도시된 기판(110), 반도체 디바이스(120), 보호층(130), 자성층(140) 및 접착층(170)에 대한 설명을 준용하기로 한다.
또한, 도 3에 도시된 방열층(160')에 대한 설명 중에서 도 2를 통해 설명한 내용과 배치되지 않은 내용은, 도 2에 도시된 반도체 방열층(160)에 대한 설명을 준용하기로 한다.
방열층(160')은 반도체 디바이스(120) 상에 배치될 수 있다. 반도체 디바이스(120)에서 발생한 열을 외부로 효율적으로 방출하기 위하여, 방열층(160')은 반도체 디바이스(120)의 상면(121)에 직접적으로 접하도록 배치될 수 있다.
이때, 방열층(160')은, 반도체 디바이스(120)의 상면(121) 및 보호층(130)의 각 부분 중에서 두께(t1)가 가장 두꺼운 부분 중에서, 반도체 디바이스(120)의 상면(121)에만 접하도록 배치될 수 있다.
즉, 방열층(160')의 폭(w1)은 반도체 디바이스(120)의 폭(w1)과 동일할 수 있지만, 반도체 디바이스(120)를 둘러싸는 보호층(130)의 폭(w2)보다는 작을 수 있다.
일 실시예에 따라, 방열층(160')은 제1 방열층(160a)과 제2 방열층(160b)으로 구분될 수 있다. 제1 방열층(160a)은 반도체 디바이스(120)와 제2 방열층(160b) 사이에 배치되고, 제2 방열층(160b)은 제1 방열층(160a)과 접착층(170) 사이에 배치될 수 있다. 제1 방열층(160a)은 티타늄(Ti), 탄탈룸(Ta) 및 티타늄 질화물(TiN) 중에서 하나 이상을 포함할 수 있고, 제2 방열층(160b)은 니켈(Ni) 및 니켈 합금 중에서 하나 이상을 포함할 수 있다.
폴리머층(180)은 자성층(140) 상에 배치될 수 있다. 폴리머층(180)은 자성층(140)과 폴리머층(180)의 상면에 배치되는 층(예컨대, 전도성층)을 접착하기 위해서 배치될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 제작하는 방법을 나타내는 흐름도이다.
도 2 및 도 4를 참조하면, 먼저, 기판(110) 상에 반도체 디바이스(120)를 실장할 수 있다(S400). 이후, 반도체 디바이스(120)를 감싸도록 보호층(130)을 형성할 수 있다(S410). 여기서, "감싸도록(surrounding) 형성한다"의 의미는 보호층(130)이 반도체 디바이스(120)의 표면 중에서 기판(110)의 접촉부(114)와 맞닿는 부분을 제외한 나머지 표면 중 일부 또는 전부를 덮도록 형성된다는 것을 의미한다.
반도체 디바이스(120)에서 발생한 열을 외부로 효율적으로 방출하기 위하여 반도체 디바이스(120)의 상면(121)이 노출되도록, 보호층(130)을 그라인딩(grinding)할 수 있다(S420). 이로 인하여, 보호층(130)의 각 부분 중에서 두께(t1)가 가장 두꺼운 부분과 반도체 디바이스(120)의 상면(121)은 편평해질 수 있다.
이후, 접착층(170)을 방열층(160) 상에 배치하고(S430), 자성층(140)을 접착층(170) 상에 배치하고(S440), 전도성층(150)을 자성층(140) 상에 배치함으로써(S450), 반도체 패키지(10)가 제작될 수 있다.
본 발명에 첨부된 블록도의 각 블록과 흐름도의 각 단계의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수도 있다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 인코딩 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 인코딩 프로세서를 통해 수행되는 그 인스트럭션들이 블록도의 각 블록 또는 흐름도의 각 단계에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방법으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 블록도의 각 블록 또는 흐름도 각 단계에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 블록도의 각 블록 및 흐름도의 각 단계에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.
또한, 각 블록 또는 각 단계는 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실시예들에서는 블록들 또는 단계들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들 또는 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들 또는 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 품질에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 반도체 패키지
110: 기판
120: 반도체 디바이스
130: 보호층
140: 자성층
150: 전도성층
160: 방열층
170: 솔더층
180: 폴리머층

Claims (18)

  1. 기판;
    상기 기판 상에 실장된 반도체 디바이스;
    상기 반도체 디바이스의 상면을 제외하고 상기 반도체 디바이스를 둘러싸는 보호층;
    상기 반도체 디바이스의 상면과 직접적으로 접하도록 배치되는 방열층;
    상기 방열층 상에 배치되는 자성층;
    상기 자성층 상에 배치되는 전도성층; 및
    상기 방열층과 상기 자성층 사이에 배치되어 상기 방열층과 상기 자성층을 접착시키는 접착층을 포함하고
    상기 접착층은 전기 전도성의 성질을 갖는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 방열층은 티타늄(Ti), 니켈(Ni), 탄탈룸(Ta), 구리(Cu), 은(Ag) 및 티타늄 질화물(TiN) 중에서 하나 이상을 포함하는
    반도체 패키지.
  3. 제1 항에 있어서,
    상기 방열층의 두께는 0.1 미크론(micron) 이상이고 5 미크론 이하인
    반도체 패키지.
  4. 제1 항에 있어서,
    상기 보호층은 상기 반도체 디바이스의 상면을 제외한 나머지 표면들 중에서 상기 반도체 디바이스와 상기 기판이 맞닿는 부분을 제외한 나머지 부분들과 접하는
    반도체 패키지.
  5. 제1 항에 있어서,
    상기 보호층 중에서 두께가 가장 두꺼운 부분은,
    상기 방열층의 하면 중에서, 상기 반도체 디바이스의 상면과 직접적으로 접하는 제1 부분이 아닌 제2 부분과 직접적으로 접하는
    반도체 패키지.
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서,
    상기 접착층은 에폭시 기반 솔더 페이스트(Epoxy based Solder paste), ACF(Anisotropic Conductive Film) 및 NFU(No-Flow Underfill) 공정 기반의 솔더 중에서 어느 하나를 포함하는
    반도체 패키지.
  9. 제1 항에 있어서,
    상기 접착층의 두께는 5 미크론 이상이고 30 미크론 이하인
    반도체 패키지.
  10. 기판 상에 반도체 디바이스를 실장하는 단계;
    상기 반도체 디바이스를 감싸도록 보호층을 형성하는 단계;
    상기 반도체 디바이스의 상면이 노출되도록 상기 보호층을 그라인딩(grinding)하는 단계;
    상기 반도체 디바이스의 상면에 직접적으로 접하도록 방열층을 배치하는 단계;
    상기 방열층 상에 자성층을 배치하는 단계;
    상기 자성층 상에 전도성층을 배치하는 단계; 및
    상기 방열층과 상기 자성층을 접착시키도록 상기 방열층과 상기 자성층 사이에 접착층을 배치하는 단계를 포함하고,
    상기 접착층은 전기 전도성의 성질을 갖는
    반도체 패키지를 제작하는 방법.
  11. 제10 항에 있어서,
    상기 방열층은 티타늄(Ti), 니켈(Ni), 탄탈룸(Ta), 구리(Cu), 은(Ag) 및 티타늄 질화물(TiN) 중에서 하나 이상을 포함하는
    반도체 패키지를 제작하는 방법.
  12. 제10 항에 있어서,
    상기 방열층의 두께는 0.1 미크론(micron) 이상이고 5 미크론 이하인
    반도체 패키지를 제작하는 방법.
  13. 제10 항에 있어서,
    상기 그라인딩된 보호층은 상기 반도체 디바이스의 상면을 제외한 나머지 표면들 중에서 상기 반도체 디바이스와 상기 기판이 맞닿는 부분을 제외한 나머지 부분들과 접하는
    반도체 패키지를 제작하는 방법.
  14. 제10 항에 있어서,
    상기 그라인딩된 보호층 중에서 두께가 가장 두꺼운 부분은,
    상기 방열층의 하면 중에서, 상기 반도체 디바이스의 상면과 직접적으로 접하는 제1 부분이 아닌 제2 부분과 직접적으로 접하는
    반도체 패키지를 제작하는 방법.
  15. 삭제
  16. 삭제
  17. 제10 항에 있어서,
    상기 접착층은 에폭시 기반 솔더 페이스트(Epoxy based Solder paste), ACF(Anisotropic Conductive Film) 및 NFU(No-Flow Underfill) 공정 기반의 솔더 중에서 어느 하나를 포함하는
    반도체 패키지를 제작하는 방법.
  18. 제10 항에 있어서,
    상기 접착층의 두께는 5 미크론 이상이고 30 미크론 이하인
    반도체 패키지를 제작하는 방법.
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