KR20120077875A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 반도체 칩을 제공하고, 상기 반도체 칩의 상면을 개방시키는 몰딩막을 형성하고, 상기 반도체 칩의 상면과 직접 접촉하는 방열막을 형성하고, 그리고 상기 반도체 칩을 패키지 기판에 실장하는 것을 포함하는 제조방법을 이용하여 열적 및 기계적 특성이 개선된 반도체 패키지를 구현할 수 있다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구와 실장신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속시키고 있고, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적 및 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다. 특히, 하나의 패키지 내에 메모리 칩과 로직 칩을 적층하므로써 구동시 높은 소비전력으로 인해 발생하는 열은 패키지의 신뢰성을 저하시킬 수 있다.
본 발명은 종래 기술에서 요구되는 필요성에 부응하기 위해 안출된 것으로, 본 발명의 목적은 향상된 신뢰성을 갖는 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 및 그 제조방법은 반도체 칩과 직접 접촉하는 방열판을 형성하여 방열 효율성을 향상시키는 것을 특징으로 한다. 본 발명은 반도체 칩과 방열판 사이의 열팽창 차이나 접착력 약화를 방지하여 반도체 패키지의 기계적 내구성을 향상시키는 것을 다른 특징으로 한다. 본 발명은 별도의 방열판을 부착할 필요가 없어 제조비용을 낮출 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은: 반도체 칩을 제공하고; 상기 반도체 칩을 감싸는 몰딩막을 형성하고; 상기 몰딩막의 일부를 제거하여 상기 몰딩막으로부터 상기 반도체 칩의 일면으로 개방하고; 상기 반도체 칩의 상기 일면과 직접 접촉하는 방열막을 형성하고; 그리고 상기 반도체 칩을 패키지 기판에 실장하는 것을 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 방열막을 형성하는 것은: 상기 반도체 칩의 상기 일면과 직접 접촉하는 제1 금속막을 형성하고; 그리고 상기 제1 금속막 상에 제2 금속막을 형성하는 것을 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 제2 금속막은 상기 제1 금속막을 씨드로 이용하는 전기 도금으로 형성할 수 있다.
본 실시예의 제조방법에 있어서, 상기 제2 금속막은 구리(Cu)를 포함하고, 상기 제1 금속막은 상기 구리의 상기 반도체 칩으로의 확산을 방지하는 타이타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 니켈(Ni) 혹은 이들의 조합을 포함하는 구리 확산 방지막을 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 반도체 칩과 상기 패키지 기판 중 적어도 어느 하나에 상기 방열막과 연결된 열 비아를 형성하는 것을 더 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 반도체 칩을 제공하는 것은: 캐리어를 제공하고; 그리고 상기 캐리어 상에 접착막의 개재하에 상기 반도체 칩을 부착하는 것을 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 방열막은 상기 몰딩막을 형성한 이후에 형성할 수 있다.
본 실시예의 제조방법에 있어서, 상기 몰딩막을 형성하는 것은: 상기 반도체 칩을 몰딩하며 상기 반도체 칩의 상기 일면을 덮는 수지막을 형성하는 것을 포함하고; 그리고 상기 반도체 칩의 일면을 개방하는 것은: 상기 수지막을 평탄하게 연마하여, 상기 반도체 칩의 상기 일면과 동일한 레벨을 이루어 상기 반도체 칩의 상기 일면을 노출시키는 것을 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 방열막을 형성하는 것은: 상기 반도체 칩을 상기 패키지 기판에 실장하기 이전에, 상기 반도체 칩 및 상기 평탄하게 연마된 상기 수지막 상에 포토레지스트를 도포하고 패터닝하여 마스크 패턴을 형성하고; 그리고 상기 마스크 패턴을 이용한 도금, 증착 혹은 프린팅으로 상기 반도체 칩의 상기 일면 상에 금속막을 형성하는 것을 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 방열막을 형성하는 것은: 상기 반도체 칩을 상기 패키지 기판에 실장한 이후에, 상기 반도체 칩의 상기 일면으로부터 연장되어 상기 패키기 기판의 일부를 덮는 금속막을 형성하는 것을 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 몰딩막을 형성하는 것은: 상기 반도체 칩을 몰딩하며 상기 반도체 칩의 상기 일면을 덮는 수지막을 형성하고; 그리고 상기 반도체 칩의 일면을 개방하는 것은: 상기 수지막을 일부 제거하여, 상기 반도체 칩의 상기 일면의 센터를 노출시키는 리세스 영역을 형성하는 것을 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 방열막을 형성하는 것은: 상기 반도체 칩을 상기 패키지 기판에 실장하기 이전에, 상기 반도체 칩 및 상기 리세스 영역을 갖는 상기 수지막 상에 포토레지스트를 도포하고 패터닝하여 마스크 패턴을 형성하고; 그리고 상기 마스크 패턴을 이용한 도금, 증착 혹은 프린팅으로 상기 리세스 영역을 갖는 상기 수지막의 프로파일을 따라 신장되어 상기 반도체 칩의 상기 일면의 센터와 접촉하는 부분이 리세스된 금속막을 형성하는 것을 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 방열막은 상기 몰딩막을 형성하기 이전에 형성할 수 있다.
본 실시예의 제조방법에 있어서, 상기 방열막을 형성하는 것은 상기 반도체 칩의 상기 일면 및 측면 상에 도금, 증착 혹은 프린팅으로 금속막을 형성하는 것을 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 몰딩막을 형성하는 것은 상기 방열막을 덮는 수지막을 형성하는 것을 포함하고; 그리고 상기 반도체 칩의 일면을 개방하는 것은: 상기 수지막을 평탄하게 연마하여, 상기 방열막의 상면과 동일한 레벨을 이루어 상기 방열막의 상면을 노출시키는 것을 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 방열막을 형성하는 것은: 상기 반도체 칩의 상기 일면과 직접 접촉하는 제1 금속막을 형성하고; 그리고 상기 제1 금속막 상에 제2 금속막을 형성하는 포함하고, 상기 제1 금속막은: 상기 제2 금속막의 전기 도금 씨드막과; 그리고 상기 제2 금속막의 금속 성분이 상기 반도체 칩으로 확산하는 것을 저지하는 확산 방지막 중 적어도 어느 하나일 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 패키지의 제조방법은: 웨이퍼 레벨의 제1 반도체 칩 상에 복수개의 칩 레벨의 제2 반도체 칩들을 적층하고; 상기 제1 및 제2 반도체 칩들을 감싸는 웨이퍼 레벨의 몰딩막을 형성하고; 상기 몰딩막의 일부를 제거하여 상기 제2 반도체 칩들의 상면들을 노출시키고; 상기 제2 반도체 칩들의 상기 상면들과 직접 접촉하는 웨이퍼 레벨의 방열막을 형성하고; 그리고 상기 웨이퍼 레벨의 제1 반도체 칩을 상기 제2 반도체 칩들을 구분하는 스크라이브 레인을 따라 분리하여, 칩 레벨로 분리된 상기 제1 반도체 칩 상에 상기 칩 레벨의 상기 제2 반도체 칩이 적층된 복수개의 칩 적층체들을 형성하는 것을 포함할 수 있다.
본 변형 실시예의 제조방법에 있어서, 캐리어 상에 접착막의 개재하에 상기 웨이퍼 레벨의 제1 반도체 칩을 부착하는 것을 더 포함할 수 있다.
본 변형 실시예의 제조방법에 있어서, 상기 방열막을 형성하는 것은: 상기 제2 반도체 칩들의 상기 상면들 상에 그리고 상기 제2 반도체 칩들의 상기 상면들을 노출시키는 상기 몰딩막 상에 웨이퍼 레벨의 제1 금속막을 형성하고; 그리고 상기 제1 금속막 상에 웨이퍼 레벨의 제2 금속막을 형성하는 것을 포함할 수 있다.
본 변형 실시예의 제조방법에 있어서, 상기 제1 반도체 칩을 분리하기 이전에, 상기 제1 금속막과 상기 제2 금속막 중 적어도 어느 하나를 상기 스크라이브 레인을 따라 분리하는 것을 더 포함할 수 있다.
본 변형 실시예의 제조방법에 있어서, 상기 칩 적층체를 패키지 기판 상에 실장하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는: 패키지 기판 상에 실장된 반도체 칩; 상기 반도체 칩을 몰딩하되 상기 반도체 칩의 상면을 덮는 부분이 제거되어 상기 반도체 칩의 상기 상면을 노출시키는 몰딩막; 및 상기 반도체 칩의 상기 상면과 직접 접촉하는 방열막을 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 반도체 칩은 적어도 2개의 반도체 칩을 포함하고; 상기 적어도 2개의 반도체 칩은: 상기 패키지 기판 상에 실장된 제1 반도체 칩과; 그리고 상기 제1 반도체 칩 상에 적층되고, 상기 방열막과 직접 접촉하는 제2 반도체 칩을 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 반도체 칩은 솔더볼을 매개로 상기 패키지 기판과 전기적으로 연결되고, 상기 제1 반도체 칩과 상기 패키지 기판 사이에 상기 솔더볼을 감싸는 언더필링막을 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제2 반도체 칩은 솔더볼을 매개로 상기 제1 반도체 칩과 전기적으로 연결되고, 상기 제2 반도체 칩과 상기 제1 반도체 칩 사이에 상기 솔더볼을 감싸는 언더필링막을 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제2 반도체 칩은 본딩 와이어를 매개로 상기 제1 반도체 칩과 전기적으로 연결되고, 상기 본딩 와이어는 상기 몰딩막에 의해 몰딩될 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 및 제2 반도체 칩들 중 어느 하나는 로직 칩이고 다른 하나는 메모리 칩일 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 몰딩막은: 상기 반도체 칩의 상기 상면과 동일한 레벨을 이루어 상기 반도체 칩의 상기 상면을 노출시키거나; 또는 상기 방열막의 상면과 동일한 레벨을 이루어 상기 방열막의 상기 상면을 노출시킬 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 몰딩막은 상기 반도체 칩의 상기 상면 중 센터 영역을 노출시키는 리세스 영역을 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 방열막은 상기 반도체 칩의 상기 상면을 덮는 플레이트 형태 혹은 요철 형태를 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 방열막은 상기 반도체 칩의 상기 상면과 측면을 덮는 절곡된 형태를 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 방열막은 상기 반도체 칩의 상기 상면 중 센터 영역과는 직접 접촉하고 상기 반도체 칩의 상기 상면 중 에지 영역과는 상기 몰딩막에 의해 이격될 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 방열막은 상기 반도체 칩의 상기 상면으로부터 연장되어 상기 패키지 기판의 상면 일부를 덮을 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 방열막은: 상기 반도체 칩의 상기 상면과 직접 접촉하는 제1 금속막; 및 상기 제1 금속막 상에 제공된 제2 금속막을 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 금속막은: 상기 제2 금속막의 전기 도금 씨드막과 상기 제2 금속막의 금속 성분의 상기 반도체 칩으로의 확산을 저지하는 확산 방지막을 포함하는 다중막; 상기 전기 도금 씨드막과 상기 확산 방지막 중 어느 하나인 단일막; 그리고 상기 전기 도금 씨드막과 상기 확산 방지막을 겸하는 단일막 중에서 어느 하나일 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 반도체 칩과 상기 패키지 기판 중 적어도 어느 하나는, 상기 방열막과 연결되어 열의 전달 경로를 제공하는 열 비아를 더 포함할 수 있다.
본 발명에 의하면, 반도체 칩과 직접 접촉하는 방열판을 형성하므로써 방열판을 접착제로 부착하는 종래에 비해 반도체 칩과 방열판과의 접착력 약화, 열방출 효율성의 저하, 열팽창계수 불일치에 따른 휨 현상(warpage)을 제거할 수 있어서 반도체 패키지의 열적 및 기계적 내구성을 향상시킬 수 있는 효과가 있다. 아울러, 방열판을 직접 형성하는 것이므로 그 두께를 임의대로 설정할 수 있어 반도체 패키지의 폼 펙터를 축소시킬 수 있는 효과가 있다. 또한, 본 발명은 웨이퍼 레벨 공정을 적용할 수 있어 제조 비용을 절감할 수 있게 되고 이에 따라 가격경쟁력을 확보할 수 있는 효과가 있다. 본 발명은 반도체 칩의 플립칩 본딩이나 와이어 본딩 방식에 구애됨이 없이 범용적으로 활용 가능하다.
도 1a 내지 1k는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 1l은 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 있어서 방열막을 도시한 사시도.
도 2a 내지 2f는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 2g 및 2h는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법에 있어서 방열막들을 도시한 사시도.
도 3a 내지 3e는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 4a 내지 4g는 본 발명의 변형 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 5a 내지 5e는 본 발명의 다른 변형 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 6a는 본 발명의 다양한 실시예들에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도.
도 6b는 본 발명의 다양한 실시예들에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예 1>
도 1a 내지 1k는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 1l은 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 있어서 방열막을 도시한 사시도이다.
도 1a를 참조하면, 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 적층할 수 있다. 제1 및 제2 반도체 칩들(100,200)을 핸들링하는 경우, 보다 용이하게 핸들링할 뿐만 아니라 휘어지거나 파손되는 것을 방지하기 위해 캐리어(90)를 제공할 수 있다. 일례로, 캐리어(90) 상에 접착막(95)의 개재하에 제1 반도체 칩(100)을 부착하고, 그 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 적층할 수 있다. 캐리어(90)는 실리콘, 금속, 유리 등으로 구성될 수 있다.
제1 반도체 칩(100)과 제2 반도체 칩(200)은 동종 혹은 이종 칩일 수 있다. 일례로, 제1 반도체 칩(100)은 로직 칩이고 제2 반도체 칩(200)은 메모리 칩, 혹은 이의 역일 수 있다. 본 명세서에선, 본 발명을 이에 한정하려는 의도는 전혀 아닌 단지 일례로서, 제1 반도체 칩(100)을 로직 칩이라 하고 제2 반도체 칩(200)을 메모리 칩이라고 지칭하기로 한다.
로직 칩(100)은 웨이퍼 레벨이고, 메모리 칩(200)은 칩 레벨일 수 있다. 본 실시예에 의하면, 웨이퍼 레벨의 로직 칩(100) 상에 복수개의 칩 레벨의 메모리 칩(200)을 적층할 수 있다. 노운-굿 다이(Known good die)로 판정된 메모리 칩(200)을 제1 반도체 칩(100) 상에 제공하면 수율 향상을 기대할 수 있을 것이다. 로직 칩(100)에 솔더볼(110)이 제공될 수 있다. 솔더볼(110)은 로직 및 메모리 칩들(100,200)을 전기적 장치, 가령 인쇄회로기판(도 1j의 80)에 전기적으로 연결할 수 있다.
로직 칩(100)과 메모리 칩(200)은 솔더볼(210)을 매개로, 도 1b 또는 1c를 참조하여 후술한 바와 같이, 전기적으로 연결될 수 있다. 선택적으로, 솔더볼(210)의 솔더접합신뢰성(SJR)을 향상시키기 위해 로직 칩(100)과 메모리 칩(200) 사이에 솔더볼(210)을 감싸는 언더필링막(250)을 더 형성할 수 있다.
도 1b를 참조하면, 로직 칩(100)은 로직 회로(100c)가 마련된 활성면(100f)은 위를 향하고 그 반대면인 비활성면(100b)은 아래를 향하는 페이스 업 상태로 제공될 수 있다. 솔더볼(110)은 로직 칩(100)의 비활성면(100b)에 부착될 수 있다. 로직 칩(100)은 솔더볼(110)과 로직 회로(100c)를 전기적으로 연결하는 가령 관통 실리콘 전극(TSV)과 같은 비아(102)와, 솔더볼(210)과 로직 회로(100c)를 전기적으로 연결하는 가령 금속배선, 비아 및/또는 본딩 패드와 같은 연결 패턴(103)을 포함할 수 있다. 다른 예로, 로직 칩(100)은 활성면(100f)은 아래를 향하고 비활성면(100b)은 위를 향하여 메모리 칩(200)을 바라보도록 페이스 다운될 수 있다.
메모리 칩(200)은 로직 칩(100)에 플립칩 본딩될 수 있다. 예컨대, 메모리 칩(200)은 메모리 회로(200c)가 형성된 활성면(200f)은 아래를 향하여 로직 칩(100)의 활성면(100f)을 바라보고, 그 반대면인 비활성면(200b)은 위를 향한 상태로 로직 칩(100) 상에 적층될 수 있다. 메모리 회로(200c)와 전기적으로 연결된 솔더볼(210)이 로직 칩(100)의 연결 패턴(103)과 접속되므로써, 로직 칩(100)과 메모리 칩(200)이 전기적으로 연결될 수 있다.
도 1c를 참조하면, 페이스 업 혹은 페이스 다운되어 제공된 로직 칩(100) 상에 메모리 칩(200)이 페이스 업 상태로 적층될 수 있다. 예컨대, 메모리 칩(200)은 활성면(200f)이 위를 향하고 비활성면(200b)은 아래를 향할 수 있다. 메모리 칩(200)은 메모리 회로(200c)를 솔더볼(210)에 전기적으로 연결하는 관통 실리콘 비아(TSV)와 같은 비아(202)를 포함할 수 있다.
도 1d를 참조하면, 메모리 칩(200)의 상면(200s)을 노출시키는 개방 몰딩막(350)을 형성할 수 있다. 예컨대, 에폭시 몰딩 컴파운드(EMC)로써 메모리 칩(200)을 덮기에 충분한 두께를 갖는 웨이퍼 레벨의 몰딩막(300)을 형성하고, 메모리 칩(200)의 상면(200s)이 노출될 때까지 그 몰딩막(300)을 평탄하게 연마하여 메모리 칩(200)의 상면(200s)을 개방시키는 웨이퍼 레벨의 몰딩막(350)을 형성할 수 있다. 본 명세서에선 몰딩막(300)과 몰딩막(350)을 구별하기 위해, 몰딩막(300)은 수지막이라 지칭하고 몰딩막(350)은 개방 몰딩막이라고 지칭하기로 한다. 개방 몰딩막(350)은 메모리 칩(200)의 상면(200s)과 동일한 레벨을 가질 수 있다. 상면(200s)은 도 1b에 도시된 바와 같이 메모리 칩(200)이 페이스 다운 상태이면 비활성면(200b)이고, 혹은 도 1c에 도시된 바와 같이 메모리 칩(200)이 페이스 업 상태이면 활성면(200f)일 수 있다. 본 실시예에 의하면, 메모리 칩(200)은 로직 칩(100)에 플립칩 본딩되고 그 상면(200s)은 비활성면(200b)일 수 있다.
다른 예로, 메모리 칩(200)이 페이스 업되므로써 메모리 칩(200)의 상면(200s)이 활성면(200f)이면, 개방 몰딩막(350)을 형성하기 위해 수지막(300)을 연마하는 경우 대체로 활성면(200f)은 절연막에 의해 보호되므로 활성면(200f)은 손상받지 않을 수 있다. 다른 한편, 수지막(300)의 연마가 과도하게 진행되면 활성면(200f)이 손상받을 가능성이 있을 수 있다. 이러한 손상 방지를 위해 상면(200s)은 활성면(200f)에 가해질 수 있는 연마 손상으로부터 보호할 수 있는 보호막을 더 포함할 수 있다.
도 1e를 참조하면, 제1 금속막(410)을 형성하고 그 제1 금속막(410) 상에 마스크 패턴(500)을 형성할 수 있다. 제1 금속막(410)은 반도체 칩(200) 및 개방 몰딩막(350) 상에서 연속적인 형태로 형성할 수 있다. 마스크 패턴(500)은 포토레지스트의 도포 및 패터닝 공정으로 메모리 칩(200)을 덮지 아니하고 개방 몰딩막(350)의 일부를 덮는 불연속적인 형태로 형성할 수 있다. 마스크 패턴(500)은 스크라이브 레인(600)과 중첩되도록 형성하는 것이 용이한 쏘잉 공정(도 1g)을 진행하기 위해 바람직하다.
제1 금속막(410)은 후속 공정에서 제2 금속막(도 1f의 420)을 전기 도금하여 형성할 경우 씨드(seed)로 활용될 수 있다. 제2 금속막(420)이 구리(Cu)를 포함하는 경우 구리가 메모리 칩(200) 내로 확산되어 메모리 칩(200)의 전기적 특성에 악영향을 미칠 수 있다. 따라서, 제1 금속막(410)은 구리 확산을 저지할 수 있는 타이타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 니켈(Ni), 이들의 조합, 혹은 이들을 포함하는 합금 등으로 형성할 수 있다.
마스크 패턴(500)을 형성한 후, 제1 금속막(410)을 형성하지 아니하고, 제2 금속막(420)을 형성할 수 있다. 제1 금속막(410)의 형성없이 제2 금속막(420)을 형성하는 경우, 제2 금속막(420)과 반도체 칩(200)/개방 몰딩막(350)간의 결합력이 약해져 제2 금속막(420)이 박리되는 경우가 발생할 수 있다. 제1 금속막(410)은 상기 제2 금속막(420)의 박리 현상을 완화하거나 방해할 수 있으므로, 제1 금속막(410)을 더 형성하는 것이 바람직하다 할 것이다.
제1 금속막(410)은 무전해 도금, 화학기상증착, 물리기상증착, 혹은 프린팅 기술을 이용하여 형성할 수 있다. 제1 금속막(410)은 대체로 1㎛ 이하의 얇은 두께, 가령 0.5 내지 1㎛ 두께로 형성할 수 있다. 상기와 같이 제1 금속막(410)은 씨드막 및 구리 확산 방지막 역할을 겸하는 단일막 구조로 형성할 수 있다. 다른 예로, 제1 금속막(410)은 구리 확산 방지막 상에 씨드막이 적층된 다중막 구조로 형성할 수 있다. 또 다른 예로, 제1 금속막(410)은 씨드막 혹은 구리 확산 방지막인 단일막 구조로 형성할 수 있다.
도 1f를 참조하면, 제2 금속막(420)을 형성할 수 있다. 예컨대, 제1 금속막(410) 상에 마스크 패턴(500)에 의해 그 형태가 의존되어 메모리 칩(200)의 상면(200s)을 따라 연속적인 형태를 가지되 개방 몰딩막(350) 상에서 불연속적인 형태를 갖는 제2 금속막(420)을 형성할 수 있다. 제1 금속막(410)과 제2 금속막(420)은 반도체 칩(200)의 상면(200s)과 직접 접촉하는 웨이퍼 레벨의 방열막(401)을 이룰 수 있다. 다른 예로, 제1 금속막(410)을 형성하지 아니하면 방열막(401)은 제2 금속막(420)으로 구성될 수 있다.
제2 금속막(420)은 금속을 무전해 혹은 전기 도금하여 형성할 수 있다. 전기 도금 공정을 채택하는 경우 제1 금속막(410)은 씨드막으로 활용될 수 있다. 다른 예로, 제2 금속막(420)은 물리기상증착이나 화학기상증착 기술로 금속을 증착하거나, 혹은 금속을 프린팅하여 형성할 수 있다. 제2 금속막(420)은 일례로 수 내지 수십 ㎛, 가령 50㎛ 두께로 형성할 수 있다. 다른 예로, 도 1e 단계에서 제1 금속막(410)의 형성 공정을 스킵하고 마스크 패턴(500)을 형성한 후 제2 금속막(420)을 형성할 수 있다.
도 1g를 참조하면, 마스크 패턴(500)을 애싱 공정으로 제거하고, 스크라이브 레인(600)을 따라 제1 금속막(410)을 분리할 수 있다. 제1 금속막(410)의 분리에 의해 후속 쏘잉 공정이 더 용이해질 수 있다. 제1 금속막(410)의 분리는 에칭 공정을 이용할 수 있다. 다른 예로, 제1 금속막(410)이 쏘잉 공정을 곤란하게 할 정도로 두껍지 않다면 제1 금속막(410)의 분리 공정을 스킵할 수 있다. 또 다른 예로, 도 1e 단계에서 마스크 패턴(500)의 형성 공정을 스킵하여, 제2 금속막(420)을 제1 금속막(410)과 동일하게 연속적인 형태로 형성할 수 있다. 이 경우, 쏘잉 공정을 용이하게 진행하기 위해 스크라이브 레인(600)을 따라 제2 금속막(420)과 제1 금속막(410)을 에칭 공정으로 미리 분리할 수 있다. 이에 따라, 웨이퍼 레벨의 방열막(401)은 칩 레벨로 분리될 수 있다.
도 1h를 참조하면, 스크라이브 레인(600)을 따라 쏘잉 공정을 진행할 수 있다. 예컨대, 스크라이브 레인(600)을 따라 웨이퍼 레벨의 개방 몰딩막(350), 로직 칩(100), 접착막(95) 및 캐리어(90)를 분리할 수 있다. 쏘잉 공정은 컷팅 휠이나 레이저를 이용할 수 있다.
도 1i를 참조하면, 접착막(95)과 캐리어(90)를 분리할 수 있다. 이에 따르면, 로직 칩(100) 상에 메모리 칩(200)이 적층되고 개방 몰딩막(350)에 의해 노출된 메모리 칩(200)의 상면(200s)과 직접 접촉하는 방열막(401)이 형성된 칩 적층체(10)를 형성할 수 있다. 개방 몰딩막(350)은 칩들(100,200)을 지지할 수 있으므로, 개방 몰딩막(350)이 형성된 경우 쏘잉 공정시 캐리어(90)의 필요성이 줄어들 수 있다. 따라서, 개방 몰딩막(350)을 형성한 후, 접착막(95)과 캐리어(90)를 제거하고 쏘잉 공정을 진행할 수 있다.
도 1j를 참조하면, 칩 적층체(10)를 패키지 기판(80) 상에 실장하여 반도체 패키지(1)를 형성할 수 있다. 패키지 기판(80)은 인쇄회로기판(PCB)일 수 있다. 패키지 기판(80)에 반도체 패키지(1)를 외부 전기적 장치에 전기적으로 연결하는 솔더볼과 같은 외부단자(82)를 더 부착할 수 있다. 칩 적층체(10)와 패키지 기판(10)은 로직 칩(100)에 마련된 솔더볼(110)을 매개로 전기적으로 연결될 수 있다. 선택적으로, 솔더볼(110)의 솔더접합신뢰성(SJR)을 향상시키기 위해 로직 칩(100)과 패키지 기판(80) 사이에 솔더볼(110)을 감싸는 언더필링막(85)을 더 형성할 수 있다.
본 실시예에 의하면, 반도체 패키지(1)는 메모리 칩(200)의 상면(200s)과 직접 접촉하는 방열막(401)을 포함하므로, 메모리 칩(200) 및 로직 칩(100)에서 발생한 열이 방열막(401)을 통해 용이하게 방출될 수 있어 향상된 방열 특성을 가질 수 있다. 방열막(401)은 도 1l에 도시된 바와 같이 평평한 플레이트 형태를 가질 수 있다. 다른 예로, 방열막(401)을 요철 형상을 갖도록 더 패터닝하므로써 도 2g 또는 2h에서 후술한 바와 같이 표면적 확대된 형태의 방열막(402)으로 형성할 수 있다.
반도체 패키지(1)는 이종 칩들(100,200)이 적층된 시스템-인-패키지(SiP) 구조일 수 있다. 상기와 같이 구성된 반도체 패키지(1)는 대체로 높은 소비전력을 필요로 하므로 동작시 고열이 발생할 수 있으나, 직접 접촉 구조의 방열막(401)은 효과적인 방열을 제공할 수 있다.
본 실시예에 의하면, 메모리 칩(200)과 방열막(401) 사이에 가령 몰딩막/접착막/열방열막(TIM) 등과 같은 여러 다양한 소재의 막들이 결여된다. 따라서, 반도체 패키지(1)에 있어서 이종 물질간의 열팽창계수 불일치(CTE mismatch)에 따른 접착력이 약화되는 현상이 방지될 수 있다. 더욱이, 메모리 칩(200)과 방열막(401)간의 강한 접착력, 방열막(401)의 강성에 의해 반도체 패키지(1)의 휨 현상(warpage)이 최소화될 수 있다. 본 실시예는 방열막(401)을 직접 형성하는 것이므로 방열막(401)의 두께 조절에 따라 반도체 패키지(1)의 높이를 임의로 설정할 수 있어 스몰 폼 펙터(small form factor)를 구현할 수 있다. 그리고, 웨이퍼 레벨 공정으로 반도체 패키지(1)를 형성하는 것이므로 칩 레벨 공정에 비해 제조비용을 낮출 수 있다.
반도체 패키지(1)는 다양하게 변형될 수 있다. 일례로, 도 1k에 도시된 바와 같이, 반도체 패키지(1a)는 방열막(401)과 연결된 열 비아(220)를 갖는 메모리 칩(200)을 포함할 수 있다. 열 비아(220)는 메모리 회로(200c)와는 전기적으로 연결되지 아니할 수 있고 메모리 회로(200c)에서 발생한 열을 방열막(401)으로 전달하는 더미 비아일 수 있다. 본 실시예에 따르면, 메모리 칩(200)이 로직 칩(100)에 플립 칩 본딩되어 있어 주로 열이 많이 발생하는 메모리 회로(200c)가 방열막(401)보다 로직 칩(100)에 더 인접하더라도, 열 비아(220)를 통해 방열막(401)으로 열이 직접적으로 빠르게 전달될 수 있다.
<실시예 2>
도 2a 내지 2f는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 2g 및 2h는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법에 있어서 방열막들을 도시한 사시도들이다.
도 2a를 참조하면, 캐리어(90) 상에 접착막(95)의 개재하에 로직 칩(100)을 부착하고, 그 로직 칩(100) 상에 메모리 칩(200)을 적층할 수 있다. 로직 칩(100)과 메모리 칩(200) 사이에는 솔더볼(210)을 감싸는 언더필링막(250)을 형성할 수 있다. 수지막(300)을 형성하고 이를 평탄하게 연마하여 메모리 칩(200)의 상면(200s)을 노출시키는 개방 몰딩막(350)을 형성할 수 있다. 메모리 칩(200)의 상면(200s)은, 도 1b 또는 1c에서와 같이, 비활성면(200b) 혹은 활성면(200f)일 수 있다.
도 2b를 참조하면, 제1 금속막(410)과 마스크 패턴(502)을 형성할 수 있다. 제1 금속막(410)은 메모리 칩(200) 및 개방 몰딩막(350)을 덮는 연속적인 형태로 형성할 수 있다. 이에 반해, 마스크 패턴(502)은 메모리 칩(200) 및 개방 몰딩막(350)의 일부들을 반복적으로 덮는 불연속적인 형태로 형성할 수 있다.
도 2c를 참조하면, 제2 금속막(422)을 형성할 수 있다. 예컨대, 금속을 무전해 혹은 전기 도금하여 마스크 패턴(502)에 의해 그 형태가 의존되는 제2 금속막(422)을 형성할 수 있다. 제2 금속막(422)은 메모리 칩(200)의 상면(200s)을 따라 불연속적인 요철 형태로 형성될 수 있다. 다른 예로, 금속을 증착하거나 프린팅하여 제2 금속막(422)을 형성할 수 있다. 도 2b 단계에서 제1 금속막(410)의 형성 공정을 스킵하고 마스크 패턴(502)을 형성한 후 제2 금속막(422)을 형성할 수 있다. 상기 예들에 따르면, 제1 금속막(410)과 제2 금속막(422)을 포함하는, 혹은 제2 금속막(422)을 포함하는 웨이퍼 레벨의 방열막(402)을 형성할 수 있다.
도 2d를 참조하면, 마스크 패턴(502)을 제거하고, 컷팅 휠이나 레이저를 이용하여 스크라이브 레인(600)을 따라 제1 금속막(410), 개방 몰딩막(350), 로직 칩(100), 접착막(95) 및 캐리어(90)를 분리하는 쏘잉 공정을 진행할 수 있다. 쏘잉 공정을 진행하기 이전에 제1 금속막(410)을 스크라이브 레인(600)을 따라 미리 분리할 수 있다. 상기 공정에 의하면, 방열막(402)은 웨이퍼 레벨에서 칩 레벨로 분리될 수 있다.
도 2e를 참조하면, 접착막(95)과 캐리어(90)를 분리하여, 로직 칩(100) 상에 메모리 칩(200)이 적층되고 메모리 칩(200)과 직접 접촉하는 방열막(402)이 형성된 칩 적층체(20)를 형성할 수 있다. 다른 예로, 도 2d 단계에서 접착막(95)과 캐리어(90)를 제거한 후 쏘잉 공정을 진행하여 칩 적층체(20)를 형성할 수 있다.
도 2f를 참조하면, 칩 적층체(20)를 인쇄회로기판과 같은 패키지 기판(80) 상에 실장하여 반도체 패키지(2)를 형성할 수 있다. 패키지 기판(80)에 외부단자(82)를 더 부착할 수 있다. 선택적으로, 로직 칩(100)과 패키지 기판(80) 사이에 솔더볼(110)을 감싸는 언더필링막(85)을 더 형성할 수 있다. 메모리 칩(200)은 방열막(402)과 연결되어 메모리 칩(200)으로부터 방열막(402)으로의 열 전달 경로를 제공하는 열 비아(220)를 더 포함할 수 있다.
본 실시예에 따르면, 방열막(402)은 도 2g에 도시된 바와 같이 핀(fin) 형태 혹은 도 2h에 도시된 바와 같이 기둥 형태로 형성될 수 있다. 핀 또는 기둥 형태의 방열막(402)은 평평한 형태에 비해 표면적이 더 확대되므로 더 효과적으로 열을 방출할 수 있다.
<실시예 3>
도 3a 내지 3e는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 3a를 참조하면, 캐리어(90) 상에 접착막(95)의 개재하에 로직 칩(100)을 부착하고, 그 로직 칩(100) 상에 메모리 칩(200)을 적층할 수 있다. 로직 칩(100)과 메모리 칩(200) 사이에는 솔더볼(210)을 감싸는 언더필링막(250)을 형성할 수 있다.
도 3b를 참조하면, 메모리 칩(200)을 감싸며 그리고 로직 칩(100)의 상면(100s)까지 연장된 방열막(403)을 형성할 수 있다. 따라서, 방열막(403)은 메모리 칩(200)의 상면(200s)과 측면(200t)을 덮으며, 로직 칩(100)의 상면(100s)을 덮는 절곡된 형태를 가질 수 있다. 로직 칩(100)의 상면(100s)은 도 1b 또는 1c에 도시된 바와 같이 활성면(100f)이거나 혹은 비활성면(100b)일 수 있다. 방열막(403)은 제2 금속막(423)을 포함하거나, 제1 금속막(413)과 제2 금속막(423)을 포함할 수 있다. 제1 금속막(413)은 구리 확산 방지막, 씨드막 중 적어도 어느 하나일 수 있다.
도 3c를 참조하면, 수지막(300)을 형성한 후 이를 평탄하게 연마하여 방열막(403)의 상면(423s)과 동일한 레벨을 갖는 개방 몰딩막(353)을 형성할 수 있다. 다른 예로, 수지막(300)을 연마하지 아니하고 방열막(403)을 덮는 형태로 나둘 수 있다. 개방 몰딩막(353)은 방열막(403)을 노출시키므로 방열막(403)으로 하여금 효과적으로 열을 방출하게 할 수 있다. 이에 반해 수지막(300)은 연마 공정을 스킵할 수 있으므로 공정 수와 비용이 축소될 수 있다.
수지막(300)을 형성하기 이전에, 금속막(413)과 방열막(403)을 스크라이브 레인(600)을 따라 분리하는 것을 더 진행할 수 있다. 제1 금속막(413)의 두께(예: 1㎛)와 제2 금속막(423)의 두께(예: 50㎛)의 합은 쏘잉 공정을 곤란하게 할 수 있다. 따라서, 쏘잉 공정 이전에 가령 에칭 공정으로 제2 금속막(423)을 미리 분리하는 공정을 혹은 제2 금속막(423)과 제1 금속막(413)을 미리 분리하는 공정을 더 진행할 수 있다.
수지막(300) 혹은 개방 몰딩막(353)을 형성한 이후에, 스크라이브 레인(600)을 따라 수지막(300) 또는 개방 몰딩막(353), 로직 칩(100), 접착막(95) 및 캐리어(90)를 분리하는 쏘잉 공정을 진행할 수 있다.
도 3d를 참조하면, 접착막(95)과 캐리어(90)를 분리하여, 로직 칩(100) 상에 메모리 칩(200)이 적층되고 메모리 칩(200)과 직접 접촉하며 로직 칩(100)의 상면을 덮도록 확대된 방열막(403)이 포함된 칩 적층체(30)를 형성할 수 있다. 혹은, 도 3c의 단계에서 접착막(95)과 캐리어(90)를 제거한 후 쏘잉 공정을 진행하여 칩 적층체(30)를 형성할 수 있다.
도 3e를 참조하면, 칩 적층체(30)를 인쇄회로기판과 같은 패키지 기판(80) 상에 실장하여 반도체 패키지(3)를 형성할 수 있다. 패키지 기판(80)에 외부단자(82)를 더 부착할 수 있고, 로직 칩(100)과 패키지 기판(80) 사이에 솔더볼(110)을 감싸는 언더필링막(85)을 더 형성할 수 있다.
메모리 칩(200)은 방열막(403)과 연결된 열 비아(220)를 더 포함할 수 있다. 방열막(403)은 로직 칩(100)의 상면(100s)까지 연장되므로, 로직 칩(100)은 방열막(403)과 연결되어 로직 칩(100)에서 발생된 열을 방열막(403)으로 직접 전달하는 열 비아(120)를 더 포함할 수 있다. 본 실시예에 따르면, 로직 칩(100)까지 연장된 방열막(403)은 메모리 칩(200)뿐만 아니라 로직 칩(100)으로부터 열을 효과적으로 방출할 수 있다.
<실시예 4>
도 4a 내지 4g는 본 발명의 변형 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 4a를 참조하면, 캐리어(90) 상에 접착막(95)의 개재하에 로직 칩(100)을 부착하고, 그 로직 칩(100) 상에 접착막(240)의 개재하에 메모리 칩(200)을 적층할 수 있다. 메모리 칩(200)은 본딩 와이어(260)를 통해 로직 칩(100)과 전기적으로 연결될 수 있다.
도 4b를 참조하면, 메모리 칩(200)의 상면(200s)을 노출시키는 개방 몰딩막(354)을 형성할 수 있다. 일례로 메모리 칩(200)을 덮는 수지막(300)을 형성하고 에칭 공정으로 수지막(300)의 일부를 제거하여 메모리 칩(200)의 상면(200s) 중 센터 영역을 노출시키는 리세스 영역(302)을 갖는 개방 몰딩막(354)을 형성할 수 있다. 개방 몰딩막(354)은 본딩 와이어(260)가 접속되는 메모리 칩(200)의 상면(200s)의 에지 영역을 덮을 수 있다. 메모리 칩(200)의 상면(200s)은 활성면일 수 있다. 활성면은 대체로 절연막에 의해 보호되므로 상기 에칭 공정시 활성면은 손상받지 않을 수 있다. 이와 다르게, 상기 에칭 공정시 메모리 칩(200)의 활성면에 에칭 손상이 가해질 가능성이 있을 수 있으므로, 상면(200s)은 메모리 칩(200)의 활성면을 덮는 보호막(230)을 더 포함할 수 있다.
도 4c를 참조하면, 개방 몰딩막(354) 및 메모리 칩(200) 상에 제1 금속막(414)을 가령 무전해 도금이나 증착 기술을 이용하여 형성하고, 그 제1 금속막(414) 상에 마스크 패턴(504)을 형성할 수 있다. 마스크 패턴(504)은 개방 몰딩막(354) 위에 제한적으로 형성될 수 있다. 또는 마스크 패턴(504)은 도 2b에 도시된 바와 같이 메모리 칩(200)의 상면(200s)과 개방 몰딩막(353)의 일부들을 반복적으로 덮는 형태로 형성할 수 있다. 제1 금속막(414)은 구리 확산 방지막 및 씨드막 중 적어도 어느 하나일 수 있다.
도 4d를 참조하면, 제1 금속막(414) 상에 제2 금속막(424)을 형성하여 웨이퍼 레벨의 방열막(404)을 형성할 수 있다. 제2 금속막(424)은 무전해 도금, 제1 금속막(414)을 씨드로 활용하는 전기 도금, 증착, 혹은 프린팅 공정을 이용하여 금속으로 형성할 수 있다. 방열막(404)은 개방 몰딩막(354)의 프로파일에 따라 리세스된 형태를 가질 수 있다. 따라서, 방열막(404)은 메모리 칩(200)의 상면(200s) 중 센터 영역과는 직접 접촉하지만, 본딩 와이어(260)와 접속되는 에지 영역과는 개방 몰딩막(354)에 의해 이격될 수 있다.
도 4e를 참조하면, 마스크 패턴(504)을 제거하고 스크라이브 레인(600)을 따라 쏘잉 공정을 진행할 수 있다. 쏘잉 공정을 진행하기 이전에 방열막(404)을 스크라이브 레인(600)을 따라 분리하는 공정을 더 진행할 수 있다. 상기 분리 공정에 의해 방열막(404)은 웨이퍼 레벨에서 칩 레벨로 분리될 수 있다.
도 4f를 참조하면, 접착막(95)과 캐리어(90)를 분리하여, 로직 칩(100) 상에 메모리 칩(200)이 와이어 본딩되고, 메모리 칩(200)에 직접 접촉하는 방열막(404)을 포함하는 칩 적층체(40)를 형성할 수 있다. 다른 예로, 칩 적층체(40)는 도 4e의 단계에서 접착막(95)과 캐리어(90)를 제거한 후 쏘잉 공정을 진행하여 형성할 수 있다.
도 4g를 참조하면, 칩 적층체(40)를 패키지 기판(80) 상에 실장하여 반도체 패키지(4)를 형성할 수 있다. 외부단자(82)와 언더필링막(85)을 더 형성할 수 있다. 메모리 칩(200)은 방열막(404)과 연결된 열 비아(220)를 더 포함할 수 있다. 본 실시예에 따르면, 본딩 와이어(260)를 덮으나 메모리 칩(200)을 노출시키는 개방 몰딩막(354)을 형성하므로써 메모리 칩(200)과 직접 접촉하여 효과적인 방열 특성을 가질 수 있는 방열막(404)을 형성할 수 있다.
<실시예 5>
도 5a 내지 5e는 본 발명의 다른 변형 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 5a를 참조하면, 캐리어(90) 상에 접착막(95)의 개재하에 로직 칩(100)을 부착하고, 그 로직 칩(100) 상에 메모리 칩(200)을 적층할 수 있다. 로직 칩(100)과 메모리 칩(200) 사이에는 솔더볼(210)을 감싸는 언더필링막(250)을 형성할 수 있다. 그리고, 수지막(300)을 형성하고 이를 평탄하게 연마하여 메모리 칩(200)의 상면(200s)을 노출시키는 개방 몰딩막(350)을 형성할 수 있다. 그런다음, 스크라이브 레인(600)을 따라 쏘잉 공정을 진행하여 개방 몰딩막(350), 로직 칩(100), 접착막(95) 및 캐리어(90)를 분리할 수 있다.
도 5b를 참조하면, 접착막(95)과 캐리어(90)를 분리하여, 로직 칩(100) 상에 메모리 칩(200)이 적층되고, 메모리 칩(200)이 노출된 칩 적층체(50)를 형성할 수 있다. 다른 예로, 칩 적층체(50)는 도 5a의 단계에서 접착막(95)과 캐리어(90)를 제거한 후 쏘잉 공정을 진행하여 형성할 수 있다.
도 5c를 참조하면, 칩 적층체(50)를 패키지 기판(80) 상에 실장할 수 있다. 패키지 기판(80)에 외부단자(82)를 더 부착할 수 있고, 로직 칩(100)과 패키지 기판(80) 사이에 솔더볼(110)을 감싸는 언더필링막(85)을 더 형성할 수 있다.
도 5d를 참조하면, 칩 적층체(50)를 감싸며 패키지 기판(80)의 상면(80s)을 덮는 제2 금속막(425)을 포함하는 방열막(405)을 형성할 수 있다. 제2 금속막(425)의 형성 이전에 구리 확산 방지막 및/또는 씨드막으로서 제1 금속막(415)을 더 형성하여 방열막(405)을 형성할 수 있다. 본 실시예에 의하면, 방열막(405)은 패키지 기판(80)의 상면(80s)까지 확장되어 있어서 칩 적층체(50)에서 발생한 열뿐만 아니라 패키지 기판(80)에서 발생하거나 칩 적층체(50)로부터 패키지 기판(80)으로 전달된 열을 효과적으로 방출할 수 있다. 반도체 패키지(5)는 도 5e를 참조하여 후술한 바와 같이 방열 특성이 더 개선되게끔 변형될 수 있다.
도 5e를 참조하면, 방열막(405)과 연결되어 열의 방출 경로를 제공하는 열 비아(220,84)를 더 형성하여 반도체 패키지(5a)를 형성할 수 있다. 일례로, 메모리 칩(200)에 열 비아(220)를 더 형성할 수 있고, 이에 더하여 방열막(405)이 패키지 기판(80)의 상면(80s)까지 확대되어 있으므로 패키지 기판(80)에도 열 비아(84)를 더 형성할 수 있다. 본 실시예에 따르면, 반도체 패키지(5a)에서 발생한 열은 방열막(405)뿐만 아니라 열 비아(220,84)를 통해서 더 효과적으로 방출될 수 있다.
<응용예>
도 6a는 본 발명의 다양한 실시예들에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다. 도 6b는 본 발명의 다양한 실시예들에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 6a를 참조하면, 상술한 본 발명의 다양한 실시예들에 따른 반도체 패키지를 포함하는 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 6b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 6a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (36)

  1. 반도체 칩을 제공하고;
    상기 반도체 칩을 감싸는 몰딩막을 형성하고;
    상기 몰딩막의 일부를 제거하여 상기 몰딩막으로부터 상기 반도체 칩의 일면을 개방하고;
    상기 반도체 칩의 상기 일면과 직접 접촉하는 방열막을 형성하고; 그리고
    상기 반도체 칩을 패키지 기판에 실장하는 것을;
    포함하는 반도체 패키지의 제조방법.
  2. 제1항에 있어서,
    상기 방열막을 형성하는 것은:
    상기 반도체 칩의 상기 일면과 직접 접촉하는 제1 금속막을 형성하고; 그리고 상기 제1 금속막 상에 제2 금속막을 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  3. 제2항에 있어서,
    상기 제2 금속막은 상기 제1 금속막을 씨드로 이용하는 전기 도금으로 형성하는 반도체 패키지의 제조방법.
  4. 제2항에 있어서,
    상기 제2 금속막은 구리(Cu)를 포함하고, 상기 제1 금속막은 상기 구리의 상기 반도체 칩으로의 확산을 방지하는 타이타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 니켈(Ni) 혹은 이들의 조합을 포함하는 구리 확산 방지막을 포함하는 반도체 패키지의 제조방법.
  5. 제1항에 있어서,
    상기 반도체 칩과 상기 패키지 기판 중 적어도 어느 하나에 상기 방열막과 연결된 열 비아를 형성하는 것을 더 포함하는 반도체 패키지의 제조방법.
  6. 제1항에 있어서,
    상기 반도체 칩을 제공하는 것은:
    캐리어를 제공하고; 그리고
    상기 캐리어 상에 접착막의 개재하에 상기 반도체 칩을 부착하는 것을;
    포함하는 반도체 패키지의 제조방법.
  7. 제6항에 있어서,
    상기 방열막은 상기 몰딩막을 형성한 이후에 형성하는 반도체 패키지의 제조방법.
  8. 제7항에 있어서,
    상기 몰딩막을 형성하는 것은, 상기 반도체 칩을 몰딩하며 상기 반도체 칩의 상기 일면을 덮는 수지막을 형성하는 것을 포함하고; 그리고
    상기 반도체 칩의 일면을 개방하는 것은, 상기 수지막을 평탄하게 연마하여 상기 반도체 칩의 상기 일면과 동일한 레벨을 이루어 상기 반도체 칩의 상기 일면을 노출시키는 것을 포함하는 반도체 패키지의 제조방법.
  9. 제8항에 있어서,
    상기 방열막을 형성하는 것은:
    상기 반도체 칩을 상기 패키지 기판에 실장하기 이전에,
    상기 반도체 칩 및 상기 평탄하게 연마된 상기 수지막 상에 포토레지스트를 도포하고 패터닝하여 마스크 패턴을 형성하고; 그리고
    상기 마스크 패턴을 이용한 도금, 증착 혹은 프린팅으로 상기 반도체 칩의 상기 일면 상에 금속막을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  10. 제7항에 있어서,
    상기 방열막을 형성하는 것은:
    상기 반도체 칩을 상기 패키지 기판에 실장한 이후에,
    상기 반도체 칩의 상기 일면으로부터 연장되어 상기 패키기 기판의 일부를 덮는 금속막을 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  11. 제7항에 있어서,
    상기 몰딩막을 형성하는 것은, 상기 반도체 칩을 몰딩하며 상기 반도체 칩의 상기 일면을 덮는 수지막을 형성하고; 그리고
    상기 반도체 칩의 일면을 개방하는 것은, 상기 수지막을 일부 제거하여 상기 반도체 칩의 상기 일면의 센터를 노출시키는 리세스 영역을 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  12. 제11항에 있어서,
    상기 방열막을 형성하는 것은:
    상기 반도체 칩을 상기 패키지 기판에 실장하기 이전에,
    상기 반도체 칩 및 상기 리세스 영역을 갖는 상기 수지막 상에 포토레지스트를 도포하고 패터닝하여 마스크 패턴을 형성하고; 그리고
    상기 마스크 패턴을 이용한 도금, 증착 혹은 프린팅으로 상기 리세스 영역을 갖는 상기 수지막의 프로파일을 따라 신장되어 상기 반도체 칩의 상기 일면의 센터와 접촉하는 부분이 리세스된 금속막을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  13. 제6항에 있어서,
    상기 방열막은 상기 몰딩막을 형성하기 이전에 형성하는 반도체 패키지의 제조방법.
  14. 제13항에 있어서,
    상기 방열막을 형성하는 것은, 상기 반도체 칩의 상기 일면 및 측면 상에 도금, 증착 혹은 프린팅으로 금속막을 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  15. 제14항에 있어서,
    상기 몰딩막을 형성하는 것은, 상기 방열막을 덮는 수지막을 형성하는 것을 포함하고; 그리고
    상기 반도체 칩의 일면을 개방하는 것은, 상기 수지막을 평탄하게 연마하여 상기 방열막의 상면과 동일한 레벨을 이루어 상기 방열막의 상면을 노출시키는 것을 포함하는 반도체 패키지의 제조방법.
  16. 제6항에 있어서,
    상기 방열막을 형성하는 것은:
    상기 반도체 칩의 상기 일면과 직접 접촉하는 제1 금속막을 형성하고; 그리고
    상기 제1 금속막 상에 제2 금속막을 형성하는 것을 포함하고,
    상기 제1 금속막은, 상기 제2 금속막의 전기 도금 씨드막과; 그리고 상기 제2 금속막의 금속 성분이 상기 반도체 칩으로 확산하는 것을 저지하는 확산 방지막 중 적어도 어느 하나인 반도체 패키지의 제조방법.
  17. 웨이퍼 레벨의 제1 반도체 칩 상에 복수개의 칩 레벨의 제2 반도체 칩들을 적층하고;
    상기 제1 및 제2 반도체 칩들을 감싸는 웨이퍼 레벨의 몰딩막을 형성하고;
    상기 몰딩막의 일부를 제거하여 상기 제2 반도체 칩들의 상면들을 노출시키고;
    상기 제2 반도체 칩들의 상기 상면들과 직접 접촉하는 웨이퍼 레벨의 방열막을 형성하고; 그리고
    상기 웨이퍼 레벨의 제1 반도체 칩을 상기 제2 반도체 칩들을 구분하는 스크라이브 레인을 따라 분리하여, 칩 레벨로 분리된 상기 제1 반도체 칩 상에 상기 칩 레벨의 상기 제2 반도체 칩이 적층된 복수개의 칩 적층체들 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  18. 제17항에 있어서,
    캐리어 상에 접착막의 개재하에 상기 웨이퍼 레벨의 제1 반도체 칩을 부착하는 것을 더 포함하는 반도체 패키지의 제조방법.
  19. 제17항에 있어서,
    상기 방열막을 형성하는 것은:
    상기 제2 반도체 칩들의 상기 상면들 상에 그리고 상기 제2 반도체 칩들의 상기 상면들을 노출시키는 상기 몰딩막 상에 웨이퍼 레벨의 제1 금속막을 형성하고; 그리고
    상기 제1 금속막 상에 웨이퍼 레벨의 제2 금속막을 형성하는 것을:
    포함하는 반도체 패키지의 제조방법.
  20. 제19항에 있어서,
    상기 제1 반도체 칩을 분리하기 이전에,
    상기 제1 금속막과 상기 제2 금속막 중 적어도 어느 하나를 상기 스크라이브 레인을 따라 분리하는 것을 더 포함하는 반도체 패키지의 제조방법.
  21. 제17항에 있어서,
    상기 칩 적층체를 패키지 기판 상에 실장하는 것을 더 포함하는 반도체 패키지의 제조방법.
  22. 패키지 기판 상에 실장된 반도체 칩;
    상기 반도체 칩을 몰딩하되 상기 반도체 칩의 상면을 덮는 부분이 제거되어 상기 반도체 칩의 상기 상면을 노출시키는 몰딩막; 및
    상기 반도체 칩의 상기 상면과 직접 접촉하는 방열막을;
    포함하는 반도체 패키지.
  23. 제22항에 있어서,
    상기 반도체 칩은 적어도 2개의 반도체 칩을 포함하고;
    상기 적어도 2개의 반도체 칩은:
    상기 패키지 기판 상에 실장된 제1 반도체 칩과; 그리고
    상기 제1 반도체 칩 상에 적층되고, 상기 방열막과 직접 접촉하는 제2 반도체 칩을 포함하는 반도체 패키지.
  24. 제23항에 있어서,
    상기 제1 반도체 칩은 솔더볼을 매개로 상기 패키지 기판과 전기적으로 연결되고, 상기 제1 반도체 칩과 상기 패키지 기판 사이에 상기 솔더볼을 감싸는 언더필링막을 더 포함하는 반도체 패키지.
  25. 제23항에 있어서,
    상기 제2 반도체 칩은 솔더볼을 매개로 상기 제1 반도체 칩과 전기적으로 연결되고, 상기 제2 반도체 칩과 상기 제1 반도체 칩 사이에 상기 솔더볼을 감싸는 언더필링막을 더 포함하는 반도체 패키지.
  26. 제23항에 있어서,
    상기 제2 반도체 칩은 본딩 와이어를 매개로 상기 제1 반도체 칩과 전기적으로 연결되고, 상기 본딩 와이어는 상기 몰딩막에 의해 몰딩된 반도체 패키지.
  27. 제23항에 있어서,
    상기 제1 및 제2 반도체 칩들 중 어느 하나는 로직 칩이고 다른 하나는 메모리 칩인 반도체 패키지.
  28. 제22항에 있어서,
    상기 몰딩막은:
    상기 반도체 칩의 상기 상면과 동일한 레벨을 이루어 상기 반도체 칩의 상기 상면을 노출시키거나; 또는 상기 방열막의 상면과 동일한 레벨을 이루어 상기 방열막의 상기 상면을 노출시키는 반도체 패키지.
  29. 제22항에 있어서,
    상기 몰딩막은 상기 반도체 칩의 상기 상면 중 센터 영역을 노출시키는 리세스 영역을 포함하는 반도체 패키지.
  30. 제22항에 있어서,
    상기 방열막은 상기 반도체 칩의 상기 상면을 덮는 플레이트 형태 혹은 요철 형태를 포함하는 반도체 패키지.
  31. 제22항에 있어서,
    상기 방열막은 상기 반도체 칩의 상기 상면과 측면을 덮는 절곡된 형태를 포함하는 반도체 패키지.
  32. 제22항에 있어서,
    상기 방열막은 상기 반도체 칩의 상기 상면 중 센터 영역과는 직접 접촉하고 상기 반도체 칩의 상기 상면 중 에지 영역과는 상기 몰딩막에 의해 이격된 반도체 패키지.
  33. 제22항에 있어서,
    상기 방열막은 상기 반도체 칩의 상기 상면으로부터 연장되어 상기 패키지 기판의 상면 일부를 덮는 반도체 패키지.
  34. 제22항에 있어서,
    상기 방열막은:
    상기 반도체 칩의 상기 상면과 직접 접촉하는 제1 금속막; 및
    상기 제1 금속막 상에 제공된 제2 금속막을 포함하는 반도체 패키지.
  35. 제22항에 있어서,
    상기 제1 금속막은:
    상기 제2 금속막의 전기 도금 씨드막과 상기 제2 금속막의 금속 성분의 상기 반도체 칩으로의 확산을 저지하는 확산 방지막을 포함하는 다중막;
    상기 전기 도금 씨드막과 상기 확산 방지막 중 어느 하나인 단일막; 그리고
    상기 전기 도금 씨드막과 상기 확산 방지막을 겸하는 단일막;
    중에서 어느 하나인 반도체 패키지.
  36. 제22항에 있어서,
    상기 반도체 칩과 상기 패키지 기판 중 적어도 어느 하나는, 상기 방열막과 연결되어 열의 전달 경로를 제공하는 열 비아를 더 포함하는 반도체 패키지.
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