KR20160063211A - 반도체 장치 및 그 제조 방법 - Google Patents

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포-하오 차이
리-후이 쳉
포터 첸
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Abstract

패키지 구조 상의 집적 팬 아웃 패키지(integrated fan out package) 내의 반도체 다이로부터의 열의 향상된 제거를 제공하기 위한 반도체 장치 및 방법이 개시된다. 실시형태에서, 금속층은 반도체 다이의 후면측 상에 형성되고, 반도체 다이 및 관통 비아가 봉합된다. 금속층의 부분은 노출되고, 반도체 다이로부터의 열을 제거하기 위해 열 다이가 접속된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUTOR DEVICE AND METHODS OF MANUFACTURE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적도에 있어서의 계속적인 향상으로 인해 반도체 산업은 급속한 성장을 경험하였다. 보통, 집적도에 있어서의 향상은 소정 면적으로 더 많은 콤포넌트들을 집적할 수 있게 하는 최소 피쳐 사이즈(minimum feature size)(예컨대, 20 nm 이하의 노드를 향한 반도체 프로세스 노드의 축소)에 있어서의 반복된 감소로부터 이루어진다. 최근 소형화, 더 빠른 속도와 더 큰 대역폭뿐만 아니라 더 낮은 전력 소모와 지연에 대한 요구가 커짐에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 요구가 커지고 있다.
반도체 기술이 더 발전함에 따라, 반도체 장치의 물리적 사이즈를 더 감소시키기 위한 효과적인 대안으로서 적층 및 본딩 반도체 장치가 등장하였다. 적층 반도체 장치에서, 로직, 메모리, 프로세서 회로 등의 능동 회로는 개별 기판 상에 적어도 부분적으로 제작되고, 기능 장치를 형성하기 위해 물리적으로 그리고 전기적으로 함께 본딩된다. 이러한 본딩 프로세스는 정교한 기술을 사용하여 개선이 요구된다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피처(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 몇몇 실시형태에 따른 관통 비아의 형성을 나타낸다.
도 2a 및 도 2b는 몇몇 실시형태에 따른 금속층을 갖는 반도체 장치의 실시형태를 나타낸다.
도 3은 몇몇 실시형태에 따른 관통 비아들 사이에서의 반도체 장치의 배치를 나타낸다.
도 4는 몇몇 실시형태에 따른 반도체 장치와 관통 비아의 캡슐화를 나타낸다.
도 5는 몇몇 실시형태에 따른 재분배층과 외부 접속의 형성을 나타낸다.
도 6은 몇몇 실시형태에 따른 캐리어 웨이퍼(carrier wafer)의 디본딩(debonding)을 나타낸다.
도 7a 및 도 7b는 몇몇 실시형태에 따른 금속층의 노출을 나타낸다.
도 8은 몇몇 실시형태에 따른 반도체 장치의 싱귤레이션(singulation)을 나타낸다.
도 9는 몇몇 실시형태에 따른 열 다이(thermal die)의 본딩을 나타낸다.
도 10은 몇몇 실시형태에 따른 반도체 장치의 배면(back side)에 시드층(seed layer)이 사용되는 다른 실시형태를 나타낸다.
도 11은 몇몇 실시형태에 따른 비아들 사이에서의 반도체 장치들의 배치를 나타낸다.
도 12는 몇몇 실시형태에 따른 재분배층의 형성과 캡슐화를 나타낸다.
도 13은 몇몇 실시형태에 따른 시드층의 노출을 나타낸다.
도 14는 몇몇 실시형태에 따른 반도체 장치의 싱귤레이션을 나타낸다.
도 15는 몇몇 실시형태에 따른 열 다이의 본딩을 나타낸다.
도 16a 및 도 16b는 몇몇 실시형태에 따른 조인트(joint)의 실시형태를 나타낸다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피처들을 구현하기 위한 다수의 상이한 실시형태들 또는 실시예들을 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
이제 도 1을 참조하면, 접착층(103)을 갖는 캐리어 기판(carrier substrate)(101), 폴리머층(105), 및 캐리어 기판(101) 상의 제1 시드층(107)이 도시되어 있다. 캐리어 기판(101)은 예컨대 유리 또는 실리콘 산화물 등의 실리콘 기반 물질들, 알루미늄 산화물 등의 다른 물질들, 또는 이 물질들의 조합 등을 포함한다. 제1 반도체 장치(201)와 제2 반도체 장치(301)와 같은 반도체 장치들의 부착(attachment)을 용이하게 하기 위해 캐리어 기판(101)은 평면이다(도 1에 도시되지 않았지만 도 2a 내지 도 3에 관하여 도시 및 논의됨).
상부 구조(overlying structure)[예컨대, 폴리머층(105)]의 접착을 돕기 위해 캐리어 기판(101) 상에 접착층(103)이 배치된다. 실시형태에서, 접착층(103)은 자외선에 노출될 때 접착성을 잃는 자외선 접착제(ultra-violet glue)를 포함할 수 있다. 그러나, 감압 접착제, 방사선 경화성 접착제, 에폭시(epoxy), 이들의 조합과 같은 다른 타입의 접착제가 사용될 수도 있다. 압력 하에서 용이하게 변형 가능한 반 액체 또는 젤 형태로 캐리어 기판(101) 상에 접착층(103)이 배치될 수 있다.
폴리머층(105)은, 접착층(103) 위에 배치되고, 예컨대 제1 반도체 장치(201)과 제2 반도체 장치(301)가 부착되면, 제1 반도체 장치(201)와 제2 반도체 장치(301)에 보호를 제공하기 위해 사용된다. 폴리이미드(polyimide) 또는 폴리이미드 파생물, SR(Solder Resistance) 또는 ABF(Ajinomoto build-up film) 등의 임의의 적합한 물질이 대안으로서 사용될 수 있지만, 실시형태에서 폴리머층(105)은 PBO(polybenzoxazole)가 될 수 있다. 임의의 적합한 방법 및 두께가 대안으로서 사용될 수 있지만, 예컨대 폴리머층(105)은 스핀 코팅 프로세스를 사용하여 약 5 μm와 같은 약 2 μm와 약 15 μm 사이의 두께로 배치될 수 있다.
폴리머층(105) 위에 제1 시드층(107)이 형성된다. 실시형태에서 제1 시드층(107)은 후속 프로세싱 단계 중에 더 얇은 층의 형성을 돕는 도전성 물질의 얇은 막이다. 제1 시드층(107)은 약 5,000 Å 두께의 층이 후속하는 약 1,000 Å 두께의 티타늄층을 포함할 수 있다. 제1 시드층(107)은 원하는 물질에 따라 스퍼터링(sputtering), 증발, 또는 PECVD 프로세스와 같은 프로세스를 사용하여 생성될 수 있다. 제1 시드층(107)은 약 0.5 μm와 같은 약 0.3 μm와 약 1 μm 사이의 두께를 갖도록 형성될 수 있다.
또한, 도 1은 제1 시드층(107) 위의 포토레지스트(109)의 배치 및 패터닝을 나타낸다. 실시형태에서, 포토레지스트(109)는 약 120 μm와 같은 약 50 μm와 약 250 μm 사이의 높이까지 예컨대 스핀 코팅 기술을 사용하여 제1 시드층(107) 상에 배치될 수 있다. 배치되면, 화학적 반응을 유도하고 이에 의해 패터닝된 광원에 노출된 포토레지스트(109)의 그 부분에서의 물리적 변화를 유도하기 위해, 패터닝된 에너지 소스(energy source)(예컨대, 패터닝된 광원)에 포토레지스트(109)를 노출시킴으로써 포토레지스트(109)가 패터닝될 수 있다. 물리적 변화의 장점을 취하고, 원하는 패턴에 따라 포토레지스트(109)의 비노출 부분 또는 포토레지스트(109)의 노출 부분을 선택적으로 제거하기 위해, 노출된 포토레지스트(109)에 현상액(developer)이 도포된다(applied).
실시형태에서 포토레지스트(109)로 형성되는 패턴은 비아(111)를 위한 패턴이다. 제1 반도체 장치(201) 및 제2 반도체 장치(301)와 같은 나중에 부착되는 장치들의 다른 측면 상에 배치되도록 하는 등의 배치로 비아(111)가 형성된다. 그러나, 제1 반도체 장치(201)와 제2 반도체 장치가 비아(111)의 대향측 상에 배치되도록 하는 등의 비아(111)의 패턴을 위한 임의의 적합한 배열이 대안으로서 사용될 수 있다.
실시형태에서 비아(111)는 포토레지스트(109) 내에 형성된다. 실시형태에서 비아(111)는 구리, 텅스텐, 다른 도전성 물질 등의 하나 이상의 도전성 물질을 포함하고, 예컨대 전기도금(electroplating), 무전해도금(electroless plating) 등에 의해 형성될 수 있다. 실시형태에서, 제1 시드층(107)과 포토레지스트(109)를 전기도금 용액 내에 넣거나 담그는 전기도금 프로세스가 사용된다. 제1 시드층(107)이 전기도금 프로세스에서 캐소드로서 기능하도록, 외부 DC 전원의 음극에 제1 시드층(107) 표면이 전기적으로 접속된다. 구리 애노드 등의 고체 도전성 애노드도 용액에 잠기고 전원의 양극에 부착된다. 애노드로부터의 원자는 음극 예컨대 제1 시드층(107)가 용해된 원자를 취득하는 용액으로 용해되고 이에 의해 포토레지스트(109)의 개구 내의 제1 시드층(107)의 노출된 도전 영역을 도금한다.
포토레지스트(109)와 제1 시드층(107)을 사용하여 비아(111)가 형성되면, 적합한 제거 프로세스(도 1에 도시되지 않았지만 도 3에 도시됨)를 사용하여 포토레지스트(109)가 제거될 수 있다. 실시형태에서, 포토레지스트(109)를 제거하기 위해 플라즈마 애싱 프로세스(plasma ashing process)를 사용할 수 있고, 이에 의해 포토레지스트(109)가 열분해(thermal decomposition)를 경험하고 제거될 수 있을 때까지, 포토레지스트(109)의 온도가 증가될 수 있다. 그러나, 웨트 스트립(wet strip) 등의 임의의 다른 적합한 프로세스가 대안으로서 사용될 수 있다. 포토레지스트(109)의 제거는 제1 시드층(107)의 아래놓인 부분을 노출시킬 수 있다.
노출되면, 제1 시드층(107)의 노출 부분의 제거가 수행될 수 있다(도 1에 도시되지 않았지만 도 3에 도시됨). 실시형태에서, 제1 시드층(107)의 노출 부분[예컨대, 비아(111)에 의해 커버되지 않는 부분들]은 예컨대 습식 에칭 프로세스 또는 건식 에칭 프로세스에 의해 제거될 수 있다. 예컨대, 건식 에칭 프로세스에서 마스크로서 비아(111)를 사용하여 제1 시드층(107)을 향하여 반응물질이 지향될 수 있다. 다른 실시형태에서, 제1 시드층(107)의 노출 부분을 제거하기 위해, 제1 시드층(107)에 대하여 식각액(etchant)이 분사되거나 접촉될 수 있다. 제1 시드층(107)의 노출 부분이 에칭된 후에, 폴리머층(105)의 부분이 비아(111) 사이에서 노출된다.
도 2a는 비아(111)(도 2에 도시되지 않았지만 도 3과 관련하여 아래에 도시 및 설명됨) 내의 폴리머층(105)에 부착될 제1 반도체 장치(201)를 나타낸다. 실시형태에서, 제1 반도체 장치(201)는, 제1 기판(203), 제1 능동 소자(active device)(개별 도시되지 않음), 제1 금속화층(205), 제1 콘택트 패드(207), 제1 패시베이션층(211), 및 제1 외부 커넥터(209)를 포함한다. 제1 기판(203)은 벌크 실리콘, 도핑되거나 도핑되지 않은, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함한다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. 사용될 수 있는 다른 기판은 멀티-레이어 기판(multi-layered substrate), 그라디언트 기판(gradient substrate), 또는 하이브리드 오리엔테이션 기판(hybrid orientation substrate)을 포함한다.
제1 능동 소자는, 제1 반도체 장치(201)를 위한 디자인의 원하는 구조적 및 기능적 요구사항을 생성하기 위해 사용될 수 있는 커패시터, 저항, 인덕터 등의 광범위한 수동 소자 및 능동 소자를 포함한다. 제1 기판(203) 상이나 내부에 임의의 적합한 방법을 사용하여 제1 능동 소자가 형성될 수 있다.
제1 금속화층(205)은 제1 기판(203) 및 제1 능동소자 위에 형성되고, 기능 회로를 형성하기 위해 다양한 능동소자를 접속하도록 디자인된다. 실시형태에서, 제1 금속화층(205)은 유전체의 교대층(alternating layer)과 도전성 물질로 형성되고, 임의의 적합한 프로세스(퇴적, 마사진, 듀얼 다마신 등)를 통해 형성될 수 있다. 적어도 하나의 층간 절연층(ILD: interlayer dielectric layer)에 의해 제1 기판으로부터 분리된 4개의 금속화의 층들이 있을 수 있지만, 명확한 수의 제1 금속화층(205)은 제1 반도체 장치(201)의 디자인에 의존한다.
제1 콘택트 패드(207)는 제1 금속화층(205) 위에 형성되어 제1 금속화층(205)과 전기적으로 접촉한다. 제1 콘택트 패드(207)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 물질이 대안으로서 사용될 수 있다. 물질의 층(미도시)을 형성하기 위해 스퍼터링 등의 퇴적 프로세스를 사용하여 제1 콘택트 패드(207)가 형성될 수 있고, 제1 콘택트 패드(207)를 사용하기 위해 적합한 프로세스(포토리소그래픽 마스킹 및 에칭 등)를 통해 물질의 층의 일부가 제거될 수 있다. 그러나, 제1 콘택트 패드(207)를 형성하기 위해 임의의 다른 적합한 프로세스가 사용될 수 있다. 제1 콘택트 패드는 약 1.45 μm와 같은 약 0.5 μm와 약 4 μm 사이의 두께를 갖도록 형성될 수 있다.
제1 패시베이션층(211)은 제1 콘택트 패드(207)와 제1 금속화층(205) 위의 제1 기판(203) 상에 형성될 수 있다. 제1 패시베이션층(211)은 실리콘 산화물, 실리콘 질화물 등의 하나 이상의 적합한 유전 물질, 탄소 도핑 산화물 등의 로우-k 유전체, 다공성 탄소 도핑 실리콘 이산화물 등의 극저-k 유전체, 이들의 조합 등으로 이루어질 수 있다. 제1 패시베이션층(211)은, 임의의 적합한 프로세스가 사용될 수 있지만, CVD(chemical vapor deposition)와 같은 프로세스를 통해 형성될 수 있고, 약 9.25 K Å과 같은 약 0.5 μm와 약 5 μm 사이의 두께를 가질 수 있다.
제1 콘택트 패드(207)와 예컨대 재분배층(501)(도 2에 도시되지 않았지만 도 5에 관하여 예시만 개시됨) 사이의 접촉을 위한 도전성 영역을 제공하기 위해 제1 외부 커넥터(209)가 형성될 수 있다. 실시형태에서, 제1 외부 커넥터(209)는, 도전성 필라(pillar)가 될 수 있고, 약 10 μm와 같은 약 5 μm와 약 20 μm 사이의 두께까지 제1 패시베이션층(211) 위에 포토레지스트(미도시)를 우선 형성함으로써 형성될 수 있다. 포토레지스트는 도전성 필라가 연장되는 제1 패시베이션층의 부분을 노출시키도록 패터닝될 수 있다. 패터닝되면, 포토레지스트는 제1 패시베이션층(211)의 원하는 부분을 제거하기 위해 마스크로서 사용될 수 있고, 이에 따라 제1 외부 커넥터(209)가 접촉하는 아래에 놓인 제1 콘택트 패드(207)의 부분을 노출시킨다.
제1 외부 커넥터(209)는 제1 패시베이션층(211)과 포토레지스트 양보의 개구(opening) 내에 형성될 수 있다. 제1 외부 커넥터(209)는 니켈, 금, 또는 금속합금, 이들의 조합 등의 다른 도전성 물질이 사용될 수도 있지만 구리 등의 도전성 물질로 형성될 수 있다. 또한, 전기도금 등의 프로세스를 사용하여 제1 외부 커넥터(209)가 형성될 수 있고, 이에 따라 제1 콘택트 패드(207)가 용액에 잠기며 제1 외부 커넥터(209)가 형성될 제1 콘택트 패드(207)의 도전성 부분을 통해 전류가 흐르게 된다. 제1 패시베이션층(211)과 포토레지스트의 개구를 충전 및/또는 과충전(overfill)시키기 위해, 용액과 전류는 개구 내에 예컨대 구리를 침전시키고 이에 따라 제1 외부 커넥터(209)를 형성한다. 제1 패시베이션층(211)의 개구의 포토레지스트 외측과 초과 도전성 물질은 예컨대 애싱(ashing) 프로세스, CMP(chemical mechanical polish) 프로세스, 이들의 조합 등을 사용하여 제거될 수 있다.
그러나, 당업자가 인식하게 되는 바와 같이, 제1 외부 커넥터(209)를 형성하기 위한 상기 프로세스는 단지 하나의 설명이고, 이러한 정밀한 프로세스에 실시형태를 한정하는 것을 의미하지 않는다. 대신, 제1 외부 커넥터(209)를 형성하기 위한 임의의 적합한 프로세스가 대안으로서 사용될 수 있기 때문에, 상기 프로세스는 예시만을 의도하는 것이다. 적합한 모든 프로세스가 본 실시형태의 범위 내에 완전히 포함되는 것을 의도한다.
제1 반도체 장치(201)로부터 열을 제거하는 것을 돕기 위해, 제1 금속화층(205)이 아닌 제1 기판(203)의 대향측 상에, 제1 금속층(213)이 배치될 수 있다. 실시형태에서, 우선 제1 접착층(214)를 적용함으로써 제1 금속층(213)이 제1 기판(203) 상에 배치될 수 있다. 제1 접착층(214)은, 임의의 적합한 접착제가 사용될 수도 있지만, 에폭시(epoxy)가 될 수 있다. 제1 접착층(214)은 약 0.5 μm와 약 20 μm 사이의 두께로 적용될 수 있다.
제1 기판(203)에 제1 접착층(214)이 적용되면, 제1 금속층(213)이 적용될 수 있다. 실시형태에서, 제1 금속층(213)은 구리 등의 도전성 물질이 될 수 있고, 다른 적합한 물질로서 Ti, TiN, 및 Ta를 포함할 수 있다. 실시형태에서, 제1 금속층(213)은 약 3 μm와 약 150 μm 사이의 제1 두께를 갖는 동박(copper foil)이 될 수 있다. 동박을 제1 접착층(214)에 접촉시킴으로써 동박이 적용될 수 있다.
폴리머층(105)에 대한 제1 반도체 장치(201)의 부착을 돕기 위해, 제1 금속층(213)에 인접하여, 다이 접착 필름(DAF: die attach film)(217)이 형성될 수 있다. 실시형태에서, 다이 접착 필름(217)은, 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 필러(silica filler), 또는 이들의 조합이고, 라미네이션 기술을 사용하여 적용된다. 그러나, 임의의 다른 적합한 대체 물질과 형성 방법이 대안으로서 사용될 수 있다.
도 2b는 제1 금속층(213)을 사용하는 제1 반도체 장치(201)의 다른 실시형태를 나타낸다. 본 실시형태에서, 제1 접착층(214)없이 제1 금속층(213)이 적용될 수 있다. 선택적으로 본 실시형태에서, 제1 금속층(213) 물질의 아래 놓인 제1 기판(203)으로의 확산을 방지하기 위해, 제1 금속층(213)의 형성 전에 제1 배리어층(barrier layer)(219)이 적용될 수 있다. 실시형태에서, 제1 배리어층(219)은 티타늄, 티타늄 질화물, 이들의 조합 등의 배리어 물질을 포함할 수 있고, CVD(chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition) 등의 프로세스를 사용하여 형성될 수 있다. 제1 배리어층(219)은 약 0.5 μm와 같은 약 0.1 μm와 약 20 μm 사이의 두께를 갖도록 형성될 수 있다.
제1 배리어층(219)이 형성되면, 제1 금속층(213)이 제1 배리어층(219) 위에 형성될 수 있다. 본 실시형태에서, 임의의 적합한 퇴적 또는 배치 프로세스가 대안으로서 사용될 수 있지만, 제1 금속층(213)은 PVD 등의 퇴적 프로세스를 사용하여 형성될 수 있다. 실시형태에서, 제1 금속층(213)은 약 0.3 μm와 같은 약 0.02 μm와 약 0.5 μm 사이의 두께를 갖도록 형성될 수 있고, 제1 금속층(213)과 제1 배리어층(219)(집합적으로)은 약 0.3 μm와 약 15 μm 사이의 두께를 가질 수 있다.
선택적으로, 제1 배리어층(219) 상에 제1 금속층(213)이 형성되면, 인접 구조체로부터의 제1 금속층(213)의 물질(예컨대, 구리)의 확산을 방지하기 위해, 제1 금속층(213) 위에 제2 배리어층(221)이 형성될 수 있다. 실시형태에서, 대안으로서 다르게 될 수 있지만, 제2 배리어층(221)은 제1 배리어층(219)과 유사하게(CVD, PVD 또는 ALD를 사용하여 형성되는 티타늄 또는 티타늄 질화물) 될 수 있다.
본 실시형태에서, 제1 금속층(213) 또는 제2 배리어층(221)이 형성되면, 폴리머층(105)에 대한 제1 반도체 장치(201)의 부착을 돕기 위해, 다이 접착 필름(217)이 적용될 수 있다. 실시형태에서, 다이 접착 필름(217)은 도 2a에 관하여 위에서 설명한 바와 같다.
도 3은 제2 반도체 장치(301)의 배치를 따른 폴리머층(105) 상의 제1 반도체 장치(201)의 배치를 나타낸다. 실시형태에서, 제2 반도체 장치(301)는 제2 기판(303), 제2 능동소자(개별도시 안됨), 제2 금속화층(305), 제2 콘택트 패드(307), 제2 패시베이션층(311), 및 제2 외부 커넥터(309)를 포함할 수 있다. 실시형태에서, 제2 기판(303), 제2 능동소자, 제2 금속화층(305), 제2 콘택트 패드(307), 제2 패시베이션층(311), 및 제2 외부 커넥터(309)는 제1 기판(203), 제1 능동소자, 제1 금속화층(205), 제1 콘택트 패드(207), 제1 패시베이션층(211), 및 제1 외부 커넥터(209)와 상이하게 될 수도 있지만, 유사하게 될 수 있다.
추가적으로, 제2 반도체 장치(301)는 제2 기판(303)의 측면을 따라 형성되는 제2 금속층(313)을 가질 수도 있다. 실시형태에서, 제2 접착층(도 3에서 개별 도시 안됨)을 따라 또는 제3 배리어층과 제4 배리어층(도 3에서 개별 도시 안됨)을 따라 제2 금속층(313)이 형성될 수 있다. 실시형태에서, 제2 금속층(313), 제2 접착층, 제3 배리어층, 및 제4 배리어층은 도 2a 및 도 2b에 관하여 설명한 제1 금속층(213), 제1 접착층(214), 제1 배리어층(219), 및 제2 배리어층(221)과 상이하게 될 수도 있지만, 유사하게 될 수 있다.
실시형태에서, 제1 반도체 장치(201)와 제2 반도체 장치(301)는 예컨대, 픽 앤 플레이스 프로세스(pick and place process)를 사용하여 폴리머층(105) 상에 배치될 수 있다. 그러나, 제1 반도체 장치(201)와 제2 반도체 장치(301)의 배치를 위한 임의의 다른 대체 방법이 가능하다.
도 4는 비아(111), 제1 반도체 장치(201), 및 제2 반도체 장치(301)의 캡슐화를 나타낸다. 상부 몰딩 부분과 상부 몰딩 부분으로부터 분리 가능한 하부 몰딩 부분을 포함할 수 있는 몰딩 장치(도 4에서 개별적으로 도시되지 않음) 내에서 캡슐화가 수행될 수 있다. 상부 몰딩 부분이 하부 몰딩 부분에 인접하도록 낮춰질(lowered) 때, 몰딩 구멍(molding cavity)은 캐리어 기판(101), 비아(111), 제1 반도체 장치(201), 및 제2 반도체 장치(301)에 대하여 형성될 수 있다.
캡슐화 프로세스 중에, 상부 몰딩 부분은 하부 몰딩 부분에 인접하여 배치될 수 있고, 이에 따라 몰딩 구멍 내에 캐리어 기판(101), 비아(111), 제1 반도체 장치(201), 및 제2 반도체 장치(301)를 둘러싸게 된다(enclosing). 둘러싸이게 되면, 몰딩 구멍으로부터의 기체(gas)의 유입(influx)과 유출(outflux)를 제어하기 위해, 상부 몰딩 부분과 하부 몰딩 부분은 밀봉(airtight seal)을 형성할 수 있다. 밀봉되면, 봉합재(encapsulant)(401)는 몰딩 구멍 내에 배치될 수 있다. 봉합재(401)는, 폴리이미드, PPS, PEEK, PES, 내열 결정 수지(heat resistant crystal resin), 이들의 조합 등의 몰딩 화합물 수지(molding compound resin)가 될 수 있다. 봉합재(401)는, 상부 몰딩 부분과 하부 몰딩 부분의 정렬(alignment) 전에, 몰딩 구멍 내에 배치되거나, 그렇지 않으면 주입구(injection port)를 통해 몰딩 구멍으로 주입될 수 있다.
캐리어 기판(101), 비아(111), 제1 반도체 장치(201), 및 제2 반도체 장치(301)를 봉합재(401)가 캡슐화하도록, 몰딩 구멍 내에 봉합재(401)가 배치되면, 최적 보호를 위한 봉합재(401)의 경화를 위해, 봉합재(401)가 단단하게 될 수 있다. 정밀 경화 프로세스는 봉합재(401)를 위해 선택되는 특정 물질에 적어도 부분적으로 의존하지만, 봉합재(401)로서 몰딩 화합물이 선택되는 실시형태에서, 약 600 초와 같은 약 60 초 내지 약 3000 초 동안 약 125 ℃와 같은 약 100 ℃와 약 130 ℃ 사이로 봉합재(401)를 가열하는 등의 프로세스를 통해 경화가 이루어질 수 있다. 추가적으로, 경화 프로세스를 더 잘 제어하기 위해, 봉합재(401) 내에 기폭재 및/또는 촉매제가 포함될 수 있다.
그러나, 당업자가 인식하게 되는 바와 같이, 상기 경화 프로세스는 단지 예시적 프로세스이고 현재 실시형태를 제한하는 것을 의미하지 않는다. 봉합재(401)가 주위 온도에서 경화되게 하는 조사(irradiation) 등의 다른 경화 프로세스가 대안으로서 사용될 수 있다. 임의의 적합한 경화 프로세스가 사용될 수 있고, 이러한 모든 프로세스는 여기에서 논의되는 실시형태의 범위 내에 완전히 포함되는 것을 의도한다.
또한, 도 4는 추가 프로세싱을 위해 비아(111), 제1 반도체 장치(201), 및 제2 반도체 장치(301)를 노출시키기 위해 봉합재(401)의 시닝(thinning)을 나타낸다. 예컨대 기계적 연마 또는 CMP(chemical mechanical polishing) 프로세스를 사용하여 시닝이 수행될 수 있고, 이에 따라 비아(111), 제1 외부 커넥터(209)[제1 반도체 장치(201) 상에 있음], 및 제2 외부 커넥터(309)[제2 반도체 장치(301) 상에 있음]가 노출될 때까지, 봉합재(401), 제1 반도체 장치(201), 및 제2 반도체 장치(301)를 반응시키고 연마하기 위해 화학적 부식액과 연마재가 사용된다. 따라서, 제1 반도체 장치(201), 제2 반도체 장치(301), 및 비아(111)가 봉합재(401)와 동일 평면이 되는 평평한 표면을 가질 수 있다.
그러나, 상기 CMP 프로세스가 예시적 일실시형태로서 개시되었지만, 이것은 실시형태로의 한정을 의도하지 않는다. 봉합재(401), 제1 반도체 장치(201), 및 제2 반도체 장치(301)를 시닝하고 비아(111)를 노출시키기 위해 대안으로서 임의의 다른 적합한 제거 프로세스가 사용될 수 있다. 예컨대 일련의 화학적 에칭이 사용될 수 있다. 봉합재(401), 제1 반도체 장치(201), 및 제2 반도체 장치(301)를 시닝하기 위해 이 프로세스와 임의의 다른 적합한 프로세스가 대안으로서 사용될 수 있고, 이러한 모든 프로세스는 실시형태의 범위 내에 완전히 포함되는 것으로 의도된다.
선택적으로, 봉합재(401)가 시닝된 이후에, 비아(111)와 제1 외부 커넥터(209)는 봉합재(401) 내에서 리세싱(recessing)될 수 있다. 실시형태에서, 예컨대 비아(111)와 제1 외부 커넥터(209)의 물질(예컨대 구리)에 대하여 선택적인 부식액을 사용하는 에칭 프로세스를 사용하여 비아(111)와 제1 외부 커넥터(209)가 리세싱될 수 있다. 비아(111)와 제1 외부 커넥터(209)는 약 180 μm와 같은 약 20 μm와 약 300 μm 사이의 깊이로 리세싱될 수 있다.
도 5는 제1 반도체 장치(201), 제2 반도체 장치(301), 비아(111), 및 제3 외부 커넥터(505)를 상호접속하기 위한 재분배층(RDL: redistribution layer)의 형성을 나타낸다. 실시형태에서, CVD 또는 스퍼터링 등의 적합한 형성 프로세스를 통해 티타늄 구리 합금의 시드층(미도시)을 우선 형성함으로써 RDL(501)이 형성될 수 있다. 이어서, 시드층을 커버하기 위해 포토레지스트(미도시)가 형성될 수 있고, RDL(501)이 배치되기 원하는 시드층의 부분을 노출시키도록 포토레지스트가 패터닝될 수 있다.
일단 포토레지스트가 형성 및 패터닝되면, 구리 등의 도전성 물질이 도금 등의 퇴적 프로세스를 통해 시드층 상에 형성될 수 있다. 도전성 물질은 약 5 μm와 같은 약 1 μm와 약 10 μm 사이의 두께를 갖도록 형성될 수 있다. 그러나, 논의된 물질과 방법은 도전성 물질을 형성하기에 적합하지만 이 물질들은 단지 예시이다. AlCu 또는 Au 등의 임의의 다른 적합한 물질과 CVD 또는 PVD 등의 임의의 다른 적합한 형성 프로세스가 RDL(501)을 형성하기 위해 대안으로서 사용될 수 있다.
일단 도전성 물질이 형성되면, 포토레지스트는 에싱(ashing) 등의 적합한 제거 프로세스를 통해 제거될 수 있다. 또한, 포토레지스트의 제거 후에, 포토레지스트에 의해 커버되는 시드층의 일부는, 예컨대 마스크 등의 도전성 물질을 사용하여 적합한 에치 프로세스를 통해 제거될 수 있다.
또한, 도 5는 아래 놓인 다른 구조와 RDL(501)을 위한 보호와 절연을 제공하기 위해, RDL(501) 위의 제3 패시베이션층(503)의 형성을 나타낸다. 실시형태에서, 제3 패시베이션층(503)은, 폴리이미드 또는 폴리이미드 파생물 등의 임의의 적합한 물질이 대안으로서 사용될 수 있지만, PBO(polybenzoxazole)가 될 수 있다. 제3 패시베이션층(503)은, 임의의 적합한 방법 및 두께가 대안으로서 사용될 수 있지만, 약 7 μm와 같은 약 5 μm와 약 25 μm 사이의 두께로 예컨대 스핀-코팅(spin-coating) 프로세스를 사용하여 배치될 수 있다.
또한, 도 5는 단일 제3 패시베이션층(503)과 단일 RDL(501)만을 나타내지만, 이것은 명확함을 위한 것이고 실시형태를 한정하는 것으로 의도되지 않는다. 대신, 단일 RDL(501) 및 단일 제3 패시베이션층(503)을 형성하기 위한 상기 프로세스는 원하는 바에 따라 복수의 RDL(501) 및 제3 패시베이션층(503)을 형성하기 위해 1회 이상 반복될 수 있다. 임의의 적합한 개수의 RDL(501)이 사용될 수 있다.
도 5는 RDL(501)과 전기 접촉하게 하는 제3 외부 커넥터(505)의 형성을 더 나타낸다. 실시형태에서, 제3 패시베이션층(503)이 형성된 이후에, 아래 놓인 RDL(501)의 적어두 일부를 노출시키기 위해 제3 패시베이션층(503)의 일부를 제거함으로써 제3 패시베이션층(503)을 통해 개구가 형성될 수 있다. 개구는 RDL9501)과 제3 외부 커넥터(505) 사이의 접촉을 가능하게 한다. RDL(501)의 일부를 노출시키기 위해 임의의 적합한 프로세스가 사용될 수 있지만, 개구는 적합한 포토리소그래픽 마스크 및 에칭 프로세스를 사용하여 형성될 수 있다.
실시형태에서, 제3 외부 커넥터(505)는, 볼 그리드 어레이(ball grid array)가 될 수 있고, 제3 패시베이션층(503)을 통해 RDL(501) 상에 배치될 수 있고, 대안으로서 임의의 적합한 물질이 사용될 수 있지만, 솔더(solder)와 같은 공융 물질(eutectic material)을 포함할 수 있다. 제3 외부 커넥터가 솔더 볼인 실시형태에서, 다이렉트 볼 드롭 프로세스(direct ball drop process)와 같은 UBM(underbump metallization) 상에 제3 외부 커넥터(505)를 배치하기 위해 볼 드롭 방법(ball drop method)를 사용하여 제3 외부 커넥터(505)가 형성될 수 있다. 증발, 전기도금, 프린팅(printing), 솔더 트랜스퍼(solder transfer) 등의 임의의 적합한 방법을 통해 주석의 층을 우선 형성하고, 이어서 원하는 범프 형상으로 물질을 형성하기 위해 리플로우(reflow)가 바람직하게 수행됨으로써 솔더 볼(solder ball)이 형성될 수 있다. 제3 외부 커넥터(505)가 형성되면, 구조가 추가 프로세스를 위해 적합하다는 것을 보장하기 위한 테스트가 수행될 수 있다.
도 6은 제1 반도체 장치(201)와 제2 반도체 장치(301)로부터의 캐리어 기판(101)의 디본딩(debonding)을 나타낸다. 실시형태에서, 제3 외부 커넥터(505) 그리고 이에 따라 제1 반도체 장치(201)와 제2 반도체 장치(301)를 포함하는 구조는 링 구조체(601)에 부착될 수 있다. 링 구조체(601)는 디본딩 프로세스 도중과 이후의 구조체에 지지와 안정을 제공하는 것을 의도하는 금속링이 될 수 있다. 실시형태에서, 제3 외부 커넥터(505), 제1 반도체 장치(201), 및 제2 반도체 장치(301)는, 임의의 적합한 접착 또는 부착이 대안으로서 사용될 수 있지만, 예컨대 자외선 테이프(603)를 사용하여 링 구조체에 부착된다.
제3 외부 커넥터(505) 그리고 이에 따라 제1 반도체 장치(201)와 제2 반도체 장치(301)를 포함하는 구조체는 링 구조체(601)에 부착되고, 캐리어 기판(101)은 접착층(103)의 접착 특성을 변경하기 위한 예컨대 열 프로세싱를 사용하여 제1 반도체 장치(201)와 제2 반도체 장치(301)를 포함하는 구조체로부터 디본딩될 수 있다. 특정 실시형태에서, 자외선 레이저, 이산화탄소(CO2) 레이저, 또는 적외선 레이저 등의 에너지 소스는 접착층(103)이 접착 특성의 적어도 일부를 잃을 때까지 접착층에 조사하여(irradiate) 가열하기 위해 사용된다. 수행되면, 캐리어 기판(101)과 접착층(103)은 제3 외부 커넥터(505), 제1 반도체 장치(201), 및 제2 반도체 장치(301)를 포함하는 구조체로부터 물리적으로 분리되고 제거될 수 있다.
도 7a는 폴리머층(105) 위의 후면 보호층(701)의 선택적 배치를 나타낸다. 실시형태에서, 후면 호보층(701)은 SR(Solder Resistance), LC(Lamination Compound), 또는 ABF(Ajinomoto build-up film) 등의 보호 물질이 될 수 있다. 실시형태에서, 후면 보호층(701)은 약 25 μm와 같은 약 10 μm와 약 80 μm 사이의 두께까지 적층 기술(lamination technique)을 사용하여 도포될(applied) 수 있다.
또한 도 7a는, 후면 보호층(701)이 배치되면, 제1 금속층(213)과 제2 금속층(313)의 원하는 부분과 비아(111)를 노출시키기 위해, 후면 보호층(701)과 폴리머층(105)이 패터닝될 수 있는 것을 나타낸다. 실시형태에서, 아래 놓인 비아(111), 제1 금속층(213), 및 제2 금속층(313)을 노출시키기 위해 제거되길 원하는 폴리머층(105)의 부분을 향하여 레이저가 지향되는 예컨대 레이저 드릴링 방법을 사용하여 후면 보호층(701)과 폴리머층(105)이 패터닝될 수 있다. 레이저 드릴링 프로세스 중에, 드릴 에너지(drill energy)는 0.1 mJ로부터 약 30 mJ까지의 범위내에 있을 수 있고, 드릴 각도(drill angle)는 약 0도[후면 보호층(701)에 수직임] 내지 후면 보호층(701)의 법선(normal)까지 약 85도가 된다. 실시형태에서, 약 200 μm과 같은 약 100 μm와 약 300 μm 사이의 제1 폭을 갖도록 비아(111) 위에 제1 개구(703)를 형성하기 위해 그리고 약 150 μm와 같은 약 10 μm와 약 300 μm 사이의 제2 폭을 갖도록 제1 반도체 장치(201) 위에 제2 개구(707)를 형성하기 위해 패터닝이 수행될 수 있다.
다른 실시형태에서, 우선 후면 보호층(701)에 포토레지스트(도 7a에서 개별적으로 도시되지 않음)를 적용함으로써 후면 보호층(701)과 폴리머층(105)이 패터닝될 수 있고, 이어서 화학 반응을 유도하고 이에 따라 패터닝된 광원에 노출된 포토레지스트의 부분 내에 물리적 변화를 유도하기 위해, 패터닝된 에너지 소스(예컨대, 패터닝된 광원)에 포토레지스트를 노출시킨다. 이어서, 물리적 변화의 장점을 취하고 원하는 패턴에 따라 포토레지스트의 노출 부분 또는 포토레지스트의 비노출 부분 중 하나를 선택적으로 제거하기 위해 노출된 포토레지스트에 현상액을 적용하고, 아래에 놓인 후면 보호층(701)의 노출된 부분과 폴리머층(105)이 예컨대 건식 에칭 프로세스에 의해 제거된다. 그러나, 후면 보호층(701)과 폴리머층(105)을 패터닝하기 위한 임의의 다른 적합한 방법이 사용될 수 있다.
선택적으로, 레이저 드릴 프로세스에 의해 뒤에 남은 임의의 잔여 물질을 제거하기 위해 레이저 드릴 프로세스 이후에 클리닝 프로세스가 사용될 수 있다. 실시형태에서, 클리닝 프로세스는, 후면 보호층(701)과 폴리머층(105)의 노출된 표면의 부분도 제거할 수 있는, 플라즈마 클린 프로세스가 될 수 있다. 실시형태에서, 플라즈마 클린 프로세스는 질소, 아르곤 등의 비활성 분위기에서 산소 플라즈마 등을 사용하여 수행될 수 있다.
도 7b는 도 7a에서 705로 표시된 파선(dashed line)으로 나타낸 바와 같이, 제1 반도체 장치(201) 위에 형성되는 제2 개구(707)들 중 하나의 클로즈업 뷰(close-up view)를 나타낸다. 보여지는 바와 같이, 제1 기판(203), 제1 금속층(213)[제1 배리어층(219) 또는 제1 접착층(214)을 따름], DAF(217), 폴리머층(105), 및 후면 보호층(701)이 적층되고, 제2 개구(707)는 후면 보호층(701), 폴리머층(105), 및 DAF(217)를 통해 연장되지만 제1 금속층(213) 상에서 중단되고 이에 따라 제1 기판(203)의 후면측 상의 제1 금속층(213)을 노출시킨다.
추가적으로, 제2 개구(707)는 깔때기 형상을 갖는다. 실시형태에서, 제2 개구(707)는 제1 금속층(213)에 인접하여 약 100 μm와 같은 약 20 μm와 약 300 μm 사이의 제1 폭(W1)을 갖는다. 추가적으로, 제2 개구(707)는 제2 개구(707)의 상부에서 약 120 μm와 같은 약 50 μm와 약 320 μm 사이의 제2 폭(W2)을 갖는다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
제1 기판(203)의 후면측을 따라 제1 금속층(213)의 부분을 노출시킴으로써, 제1 반도체 장치(201)로부터 열을 제거하기 위해 간단히 본드 패드(bond pad) 및 다른 재분배층 및 그 관련 패시베이션층에 대한 필요없이 DAF(217), 폴리머층(105), 및 후면 보호층(701)을 통해 제1 반도체 장치(201)와 접속하여 열 경로(thermal path)가 형성될 수 있다. 따라서, 전체 프로세스는 재분배층 및 본드 패드와 관련된 프로세스를 회피함으로써 간략화될 수 있다. 이것은, 제1 반도체 장치(201)에 의해 생성되는 열을 제거하기 위한 열 경로를 제공하기에 더 효율적인 프로세스를 가능하게 한다.
도 8은 제1 패키지(801)를 형성하기 위한 구조의 단일화(singulation)를 나타낸다. 실시형태에서, 싱귤레이션은 비아(111)들 사이에서 봉합재(encapsulant)(401)와 폴리머층(105)을 통해 슬라이스(slice)하기 위해 톱날(saw blade)을 사용함으로써 수행될 수 있고, 이에 따라 제1 반도체 장치(201)를 갖는 제1 패키지(801)를 형성하기 위해 하나의 섹션을 다른 섹션으로부터 분리한다. 그러나, 당업자가 인식하게 되는 바와 같이, 제1 패키지(801)를 단일화하기(singulate) 위해 톱날을 사용하는 것은 단지 하나의 예시적 실시형태이고, 한정을 의도하지 않는다. 제1 패키지(801)를 분리하기 위해 하나 이상의 에칭을 사용하는 등의 제1 패키지(802)를 단일화하기 위한 대체 방법이 대안으로서 사용될 수 있다. 이 방법 및 임의의 다른 적합한 방법이 제1 패키지(801)를 단일화하기 위해 대안으로서 사용될 수 있다.
도 8은, 이제 노출된 제1 금속층(213) 및 비아(111)를 보호하기 위해 제1 반도체 장치(201) 위의 제1 개구(703) 및 제2 개구(707) 내에 열도전성 보호층(thermally conductive protective layer)(803)의 배치를 추가적으로 나타낸다. 실시형태에서, 열도전성 보호층(803)은, 임의의 적합한 물질을 대안으로서 사용할 수 있지만, 땜납 페이스트(solder paste) 또는 OSP(oxygen solder protection) 등의 열도전성 물질을 포함할 수 있다. 실시형태에서, 열도전성 보호층(803)은, 도포(application)의 임의의 적합한 방법을 대안으로서 사용할 수 있지만, 스텐실(stencil)을 사용하여 도포될(applied) 수 있다.
도 9는 열도전성 보호층(803)을 통한 제1 금속층(213)과 열접속된 열 다이(thermal die)(900)의 배치를 나타낸다. 실시형태에서, 열 다이(900)는 예컨대 제3 콘택트 패드(909)를 통해 제1 반도체 장치(201)로부터 열을 받고, 제1 반도체 장치(201)로부터이 열을 전달(transmit)하는 열도전성 물질을 포함한다. 실시형태에서, 수동적(오직 열 에너지의 수동적 전달)이 되거나 제1 반도체 장치(201)로부터 능동적으로 열을 이동시키기 위해 열 다이(900)를 통해 물과 같은 냉각 매체를 순환시키는 능동 전달 시스템을 포함할 수 있다.
추가적으로, 열 다이(900)는 열을 제거하기 위한 목적을 위해서만 디자인된 구조 및 물질을 포함할 수 있지만, 실시형태는 이것에 한정되지 않는 것을 의도한다. 대신, 다른 실시형태에서, 열 다이(900)는 열의 원하는 제거에 따라 원하는 기능을 제공하도록 기능할 수 있는 능동 소자(트랜지스터 등)와 수동 소자(저항 및 커패시터 등)를 포함할 수 있다. 제1 반도체 장치(201)로부터 열을 제거하기 위해, 열 다이(900) 내에 임의의 적합한 조합의 구조가 사용될 수 있다.
제1 반도체 장치(201)에 열 다이(900)를 본딩하기 위해, 제4 외부 커넥터(910)가 제3 콘택트 패드(909) 상에 형성될 수 있다. 실시형태에서, 제4 외부 커넥터(910)는 볼 그리드 어레이, 마이크로범프(microbump), 또는 C4(controlled collapse chip connection) 범프 등의 범프와 접촉될 수 있고, 주석 등의 물질 또는 은이나 구리 등의 다른 적합한 물질을 포함할 수 있다. 제4 외부 커넥터(910)가 주석 땜납 범프인 실시형태에서, 증착, 전기도금, 프린팅(printing), 땜납 전달(solder transfer), 볼 배치, 등의 임의의 적합한 방법을 통해 약 100 μm의 두께까지 주석의 층을 우선 형성함으로써 제4 외부 커넥터(910)가 형성될 수 있다. 이 구조 상에 주석의 층이 형성되면, 원하는 범프 형상으로 물질을 형성하기 위해 리플로우(reflow)가 수행된다.
제4 외부 커넥터(910)가 형성되면, 제4 외부 커넥터는 제1 금속층(213) 위에 열도전성 보호층(803)과 물리적으로 접촉하도록 정렬(align) 및 배치(place)되고, 본딩이 수행된다. 예컨대, 제4 외부 커넥터(910)가 땜납 범프인 실시형태에서, 본딩 프로세스는 리플로우 프로세스를 포함할 수 있고, 이에 따라 제4 외부 커넥터(910)의 온도는, 제4 외부 커넥터(910)가 액화되어 유동하는 포인트까지 상승하고, 이에 따라 제4 외부 커넥터(910)가 다시 경화되면 열도전성 보호층(803)에 열 다이(900)가 본딩된다.
또한, 도 9는 열 다이(900)가 배치되면, 제2 패키지(902)가 비아(111)에 본딩될 수 있는 것을 나타낸다. 제2 패키지(902)는 제3 기판(903), 제3 반도체 장치(905), 제4 반도체 장치(907)[제3 반도체 장치(905)에 본딩됨], 제3 콘택트 패드(909), 제2 봉합재(911), 및 제5 외부 커넥터(913)를 포함할 수 있다. 실시형태에서, 예컨대 제3 기판(903)은 제3 반도체 장치(905)를 비아(111)에 전기 접촉하기 위해 내부 상호접속[예컨대 기판 비아(915)를 통함]을 포함하는 패키지 기판이 될 수 있다.
대안으로서, 제3 기판(903)은 제3 반도체 장치(905)를 비아(111)에 접속하기 위한 중간 기판으로서 사용되는 인터포저(interposer)가 될 수 있다. 본 실시형태에서 제3 기판(903)은 예컨대 실리콘 기판, 도핑되거나 도핑되지 않은 것 또는 SOI(silicon-on-insulator) 기판의 능동층(active layer)이 될 수 있다. 그러나, 대안으로서, 제3 기판(903)은 적합한 보호 및/또는 상호접속 기능을 제공할 수 있는 유리 기판, 세라믹 기판, 폴리머 기판, 또는 임의의 다른 기판이 될 수 있다. 이 물질 및 임의의 다른 적합한 물질이 제3 기판(903)을 위해 대안으로서 사용될 수 있다.
제3 반도체 장치(905)는 로직 다이(logic die), CPU(central processing unit) 다이, 메모리 다이(예컨대, DRAM 다이), 이들의 조합 등의 의도된 목적을 위해 디자인된 반도체 장치가 될 수 있다. 실시형태에서, 제3 반도체 장치(905)는 특정 기능을 위해 설계되는 바에 따라트랜지스터, 커패시터, 인덕터, 저항, 제1 금속화층(미도시) 등의 집적 회로 장치를 포함한다. 실시형태에서, 제3 반도체 장치(905)는 제1 반도체 장치(201)와 함께 또는 동시에 동작하도록 디자인 및 제조된다.
제4 반도체 장치(907)는 제3 반도체 장치(905)와 유사하게 될 수 있다. 예컨대, 제4 반도체 장치(907)는 원하는 기능을 위한 집적 회로 장치를 포함하고 의도하는 목적을 위해 디자인된 반도체 장치(예컨대, DRAM 다이)가 될 수 있다. 실시형태에서, 제4 반도체 장치(907)는 제1 반도체 장치(201) 및/또는 제3 반도체 장치(905)와 함께 또는 동시에 동작하도록 디자인된다.
제4 반도체 장치(907)는 제3 반도체 장치(905)에 본딩될 수 있다. 실시형태에서, 제4 반도체 장치(907)는 접착을 사용하는 등에 의해 제3 반도체 장치(905)와 물리적으로만 본딩된다. 본 실시형태에서, 제4 반도체 장치(907) 및 제3 반도체 장치(905)는, 임의의 적합한 전기적 본딩이 대안으로서 사용될 수 있지만, 예컨대 와이어 본드(907)를 사용하여 제3 기판(903)에 전기적으로 접속될 수 있다.
대안으로서, 제4 반도체 장치(907)는 제3 반도체 장치(905)에 물리적으로 그리고 전기적으로 본딩될 수 있다. 본 실시형태에서, 제4 반도체 장치(907)는, 제3 반도체 장치(905)와 제4 반도체 장치(907)를 상호접속하기 위해, 제3 반도체 장치(905) 상에 제4 외부 커넥터(도 9에 개별적으로 도시되지 않음)와 접속하는 제3 외부 커넥터(도 9에 개별적으로 도시되지 않음)를 포함할 수 있다.
제3 콘택트 패드(909)는 제3 반도체 장치(905)와 예컨대 제5 외부 커넥터(913) 사이에 전기 접속을 형성하기 위해 제3 기판(903) 상에 형성될 수 있다. 실시형태에서 제3 콘택트 패드(909)는 제3 기판(903) 내의 전기 라우팅[기판 비아(915) 등을 통함] 위에 형성되어 전기 라우팅과 전기 접촉될 수 있다. 제3 콘택트 패드(909)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 물질이 대안으로서 사용될 수 있다. 물질의 층(미도시)을 형성하기 위해 스퍼터링 등의 퇴적 프로세스를 사용하여 제3 콘택트 패드(909)가 형성될 수 있고, 제3 콘택트 패드(909)를 사용하기 위해 적합한 프로세스(포토리소그래픽 마스킹 및 에칭 등)를 통해 물질의 층의 일부가 제거될 수 있다. 그러나, 제3 콘택트 패드(909)를 형성하기 위해 임의의 다른 적합한 프로세스가 사용될 수 있다. 제3 콘택트 패드(909)는 약 1.45 μm와 같은 약 0.5 μm와 약 4 μm 사이의 두께를 갖도록 형성될 수 있다.
제3 반도체 장치(905), 제4 반도체 장치(907), 및 제3 기판(903)을 봉합 및 보호하기 위해 제2 봉합재(911)가 사용될 수 있다. 실시형태에서, 제2 봉합재(911)는 몰딩 화합물이 될 수 있고, 몰딩 장치(도 9에 도시되지 않음)를 사용하여 배치될 수 있다. 예컨대, 제3 기판(903), 제3 반도체 장치(905), 및 제4 반도체 장치(907)는 몰딩 장치의 구멍(cavity) 내에 배치될 수 있고, 구멍은 기밀하게 밀봉될 수 있다. 제2 봉합재(911)는 구멍이 기밀하게 밀봉되기 전에 구멍 내에 배치되거나 그렇지 않으면 주입구를 통해 구멍에 주입될 수 있다. 실시형태에서, 제2 봉합재(911)는 폴리이미드, PPS, PEEK, PES, 열 저항 결정 수지, 이들의 조합 등의 몰딩 화합물 수지가 될 수 있다.
제2 봉합재(911)가 제3 기판(903), 제3 반도체 장치(905), 및 제4 반도체 장치(907) 주위의 영역을 봉합하도록 구멍에 제2 봉합재(911)가 배치되면, 최적의 보호를 위해 제2 봉합재(911)를 경화되도록 제2 봉합재(911)가 단단하게 될 수 있다. 정밀 경화 프로세스는 제2 봉합재(911)를 위해 선택되는 특정 물질에 적어도 부분적으로 의존하지만, 제2 봉합재(911)로서 몰딩 화합물이 선택되는 실시형태에서, 약 600 초와 같은 약 60 초 내지 약 3000 초 동안 약 125 ℃와 같은 약 100 ℃와 약 130 ℃ 사이로 제2 봉합재(911)를 가열하는 등의 프로세스를 통해 경화가 이루어질 수 있다. 추가적으로, 경화 프로세스를 더 잘 제어하기 위해, 제2 봉합재(911) 내에 기폭재 및/또는 촉매제가 포함될 수 있다.
그러나, 당업자가 인식하게 되는 바와 같이, 상기 경화 프로세스는 단지 예시적 프로세스이고 현재 실시형태를 제한하는 것을 의미하지 않는다. 제2 봉합재(911)가 주위 온도에서 경화되게 하는 조사(irradiation) 등의 다른 경화 프로세스가 대안으로서 사용될 수 있다. 임의의 적합한 경화 프로세스가 사용될 수 있고, 이러한 모든 프로세스는 여기에서 논의되는 실시형태의 범위 내에 완전히 포함되는 것을 의도한다.
실시형태에서, 제3 기판(903)과 예컨대 비아(111) 사이에 외부 접속을 제공하도록 제5 외부 커넥터(913)가 형성될 수 있다. 제5 외부 커넥터(913)는 볼 그리드 어레이, 마이크로범프(microbump), 또는 C4(controlled collapse chip connection) 범프 등의 범프와 접촉될 수 있고, 주석 등의 물질 또는 은이나 구리 등의 다른 적합한 물질을 포함할 수 있다. 제5 외부 커넥터(913)가 주석 땜납 범프인 실시형태에서, 증착, 전기도금, 프린팅(printing), 땜납 전달(solder transfer), 볼 배치, 등의 임의의 적합한 방법을 통해 약 100 μm의 두께까지 주석의 층을 우선 형성함으로써 제5 외부 커넥터(913)가 형성될 수 있다. 이 구조 상에 주석의 층이 형성되면, 원하는 범프 형상으로 물질을 형성하기 위해 리플로우(reflow)가 수행된다.
제5 외부 커넥터(913)가 형성되면, 제5 외부 커넥터(913)는 비아(111) 위에 열도전성 보호층(803)과 물리적으로 접촉하도록 정렬(align) 및 배치(place)되고, 본딩이 수행된다. 예컨대, 제5 외부 커넥터(913)가 땜납 범프인 실시형태에서, 본딩 프로세스는 리플로우 프로세스를 포함할 수 있고, 이에 따라 제5 외부 커넥터(913)의 온도는, 제5 외부 커넥터(913)가 액화되어 유동하는 포인트까지 상승하고, 이에 따라 제5 외부 커넥터(913)가 다시 경화되면 열도전성 보호층(803)에 제2 패키지(902)가 본딩된다.
제1 반도체 장치(201)의 후면측을 따라 제1 금속층(213)을 형성하고, 이어서 제1 금속층(213)에 열 다이를 본딩하기 위해 후면측 층들을 통해 개구를 형성함으로써, 제1 반도체 장치(201)로부터의 열 경로가 형성될 수 있다. 따라서, 열 제거를 위한 재분배층, 재분배층과 관련된 패시베이션층, 및 제1 반도체 장치(201)의 후면측 상의 콘택트 패드를 형성하는 복잡성과 비용없이 제1 반도체 장치(201)로부터 신속하고 효율적으로 열이 제거될 수 있다. 따라서, 더 간단하고 더 비용 효율적인 제품이 제조될 수 있다.
도 10은 제1 반도체 장치(201)가 사용되는 다른 실시형태를 나타낸다. 본 실시형태에서, 제1 반도체 장치(201)는 제1 기판(203), 제1 능동 소자(도 9에 도시되지 않음), 제1 금속화층(205), 제1 콘택트 패드(207), 제1 패시베이션층(211), 및 제1 외부 커넥터(209)를 여전히 포함할 수 있다.
그러나 본 실시형태에서, 듀얼 시드층(dual seed layer) 예컨대 제2 시드층(1001)과 제3 시드층(1003)이 제1 기판(203)의 후면측 위에 형성된다. 실시형태에서, 제2 시드층(1001)은 티타늄, 구리, 타탈룸, 티타늄 질화물, 니켈, 이들의 조합 등의 열도전성 물질을 포함할 수 있다. 실시형태에서, 형성 또는 배치의 임의의 적합한 방법이 대안으로서 사용될 수 있지만, CVD, PVD, 또는 ALD 등의 퇴적 프로세스를 사용하여 제2 시드층(1001)이 형성될 수 있다. 제2 시드층(1001)은 약 0 Å과 약 2000 Å 사이의 두께로 형성될 수 있다.
또한, 제3 시드층(1003)은 티타늄, 구리, 탄탈룸, 티타늄 질화물, 니켈, 이들의 조합 등의 열도전성 물질이 될 수 있고, 제2 시드층(1001)과 동일한 물질 또는 다른 물질이 될 수 있다. 실시형태에서, 제3 시드층은, 임의의 적합한 퇴적 또는 배치 프로세스가 대안으로서 사용될 수 있지만, CVD, PVD, 또는 ALD를 사용하여 형성될 수 있고, 약 500 Å 내지 약 10,000 Å 사이의 두께로 형성될 수 있다. 특정 실시형태에서, 제2 시드층(1001)은 약 500 Å의 두께를 갖는 티타늄이 될 수 있고, 제3 시드층(1003)은 약 3,000 Å의 두께를 갖는 구리가 될 수 있다.
제2 시드층(1001)과 제3 시드층(1003)이 제1 기판(203) 상에 형성 또는 배치되면, DAF(21)는 제3 시드층(1003) 위에 배치될 수 있다. 실시형태에서, DAF(217)는 도 2에 관하여 위에서 설명한 바와 같은 물질이 될 수 있다. 그러나, 임의의 적합한 물질이 제1 반도체 장치(201)를 폴리머층(105)에 부착하기 위해 사용될 수 있다.
도 11은 폴리머층(105) 상의 제1 반도체 장치(201)와 제2 반도체 장치(301)(듀얼 시드층을 가질 수 있음)의 배치를 나타낸다. 실시형태에서, 캐리어 기판(101)과 접착층(103) 위에 폴리머층(105)이 배치되고, 비아(111)도 도 1과 관련하여 위에서 설명한 바와 같이 폴리머층(105) 상에 배치된다. 제1 반도체 장치(201)과 제2 반도체 장치(301)를 폴리머층(105)에 부착하는 DAF(217)에 의한 픽 엔드 플레이스 루틴(pick and place routine)에 의해 배치가 수행될 수 있다.
도 12는 봉합재(401)에 의한 제1 반도체 장치(201)와 제2 반도체 장치(301)의 봉합을 나타낸다. 실시형태에서, 봉합은 도 4와 관련하여 위에서 설명한 바와 같이 수행될 수 있다. 예컨대, 몰딩 챔버 내에 제1 반도체 장치(201)와 제2 반도체 장치(301)가 배치되고, 몰딩 챔버 내에 봉합재(401)가 주입되고, 이어서 봉합재(401)가 경화된다. 그러나, 임의의 적합한 봉합 프로세스 또는 방법이 대안으로서 사용될 수 있다.
또한 도 12는 봉합재(401)의 시닝(thinning) 및 RDL(501), 제3 패시베이션층(503), 및 제3 외부 커넥터(505)의 형성을 나타낸다. 실시형태에서, 봉합재(401)의 시닝, RDL(501), 제3 패시베이션층(503), 및 제3 외부 커넥터(505)의 형성은 도 4 및 도 5와 관련하여 위에서 설명한 바와 같이 수행될 수 있다. 그러나, 임의의 적합한 방법 및 물질이 대안으로서 사용될 수 있다.
도 13은 제1 반도체 장치(201)와 제2 반도체 장치(301)의 링 구조체(601)로의 부착 및 제1 반도체 장치(201)와 제2 반도체 장치(301)로부터 캐리어 기판(101)의 디본딩을 나타낸다. 실시형태에서, 제1 반도체 장치(201)와 제2 반도체 장치(301)는, 임의의 적합한 부착 및 제거 방법이 대안으로서 사용될 수 있지만, 도 6에 관하여 위에서 설명한 바와 같이 제거되는 캐리어 기판(101) 및 링 구조체(601)에 부착될 수 있다.
추가적으로, 도 13은 후면 보호층(701) 없이 폴리머층(105)을 통해 제3 개구(1301)과 제4 개구(1303)의 형성을 나타낸다. 실시형태에서, 제3 개구(1301) 및 제4 개구(1303)는, 제3 시드층(1003)의 부분과 아래에 놓인 비아(111)를 노출시키기 위해 제거되기 원하는 폴리머층(105)의 부분을 향하여 레이저가 지향되는 예컨대 레이저 드릴링 방법을 사용하여 형성될 수 있다. 실시형태에서, 약 200 μm과 같은 약 100 μm와 약 300 μm 사이의 제1 폭을 갖도록 비아(111) 위에 제3 개구(1301)를 형성하기 위해 그리고 약 20 μm와 같은 약 15 μm와 약 30 μm 사이의 제2 폭을 갖도록 제1 반도체 장치(201) 위에 제4 개구(1303)를 형성하기 위해 패터닝이 수행될 수 있다.
도 14는 제1 패키지(801)를 형성하기 위한 제2 반도체 장치(301)로부터의 제1 반도체 장치(201)의 단일화(singulation)를 나타낸다. 실시형태에서, 제1 반도체 장치(201)는 도 8과 관련하여 위에서 설명한 바와 같이 제2 반도체 장치(301)로부터 단일화될 수 있다. 예컨대, 제2 반도체 장치(301)로부터 제1 반도체 장치(201)를 단일화하기 위해 톱날이 사용될 수 있다. 그러나, 임의의 적합한 대체 방법이 대안으로서 사용될 수 있다.
이 포인트에서 선택적으로, 제3 개구(1301)와 제4 개구(1303) 내에 열도전성 보호층(803)이 도포될 수 있다. 실시형태에서, 열도전성 보호층(803)은 도 8과 관련하여 위에서 설명한 바와 같이 도포될 수 있다. 그러나, 임의의 적합한 방법이 대안으로서 사용될 수 있다.
도 15는, 열도전성 보호층(803)이 도포되면, 열 다이(900)와 제2 패키지(902)가 각각 제1 반도체 장치(201)와 비아(111)에 본딩될 수 있는 것을 나타낸다. 실시형태에서, 열 다이(900) 및 제2 패키지(902)는 도 9와 관련하여 위에서 설명한 바와 같이 본딩될 수 있다. 예컨대, 열 다이(900)는 폴리머층(105)을 통해 제4 개구(1303)와 정렬(align)될 수 있다. 마찬가지로, 제2 패키지(902)는 폴리머층(105)을 통해 제3 개구(1301)와 정렬될 수 있다. 정렬되면, 제1 패키지(801)에 열 다이(900)와 제3 반도체 장치(905)를 본딩하기 위해 리플로우 프로세스가 수행될 수 있다. 그러나, 열 다이(900)와 제3 반도체 장치(905)를 본딩하는 임의의 적합한 방법이 대안으로서 사용될 수 있다.
선택적으로, 열 다이(900)가 본딩된 후에, 아래 충전된 물질(1501)은 열 다이(900)와 제1 패키지(801) 사이에 제공될(dispensed) 수 있다. 실시형태에서, 아래 충전된 물질(1501)은 동작 중의 열의 생성에 의해 야기되는 스트레스 등의 동작에서의 열화와 환경적 열화로부터 열 다이(900)와 제1 패키지(801)를 보호하고(cushion) 지지하는데 사용되는 보호 물질이다. 아래 충전된 물질(1501)은 제1 패키지(801)와 열 다이(900) 사이의 공간에 주입 또는 형성될 수 있고, 예컨대 열 다이(900)와 제1 패키지(801) 사이에 제공되는 액체 에폭시를 포함하고, 이어서 단단하게 경화된다.
도 16a는 도 15에 예시된 실시형태에서 제5 외부 커넥터(913)를 따라 열도전성 보호층(903)과 제3 시드층(1003) 사이의 결합(joint)의 클로즈업 뷰(close up view)를 나타낸다. 실시형태에서, 본딩 이후의 조인(joint)를 따른 본딩된 제5 외부 커넥터(913)/열도전성 보호층(803)은 제1 직경(D1)을 갖고, 본딩 이후의 폴리머층(105) 위의 제5 외부 커넥터(913)는 제1 직경(D1)보다 큰 제2 직경(D2)을 갖는다. 실시형태에서, 제1 직경(D1)은 약 100 μm와 같은 약 20 μm와 약 150 μm 사이가 될 수 있고, 제2 직경(D2)은 약 120 μm와 같은 약 50 μm와 약 200 μm 사이가 될 수 있다. 도 16a의 구조를 달성하기 위해, DAF(217)를 통한 개구의 임계 치수는 볼의 사이즈보다 작고, 볼 사이즈는 약 200 μm와 약 400 μm 사이가 될 수 있고, 언더범프 금속화(underbump metallization)은 약 0.03 μm와 약 0.5 μm 사이가 될 수 있다.
도 16b는 제2 시드층(1003)을 따른 조인트가 폴리머층(105) 위의 제5 외부 커넥터(913)의 제4 직경(D4)보다 큰 제3 직경(D3)을 갖는 다른 실시형태를 나타낸다. 실시형태에서, 제3 직경(D3)은 약 250 μm와 같은 약 100 μm와 약 300 μm 사이가 될 수 있고, 제2 직경(D4)은 약 120 μm와 같은 약 50 μm와 약 150 μm 사이가 될 수 있다. 도 16b의 구조를 달성하기 위해, DAF(217)를 통한 개구의 임계 치수는 볼의 사이즈보다 작고, 볼 사이즈는 약 20 μm와 약 200 μm 사이가 될 수 있고, 언더범프 금속화(underbump metallization)은 약 0.03 μm와 약 0.5 μm 사이가 될 수 있다.
상기한 바와 같이 조인트를 형성함으로써 제1 반도체 장치(201)의 열 전달을 위한 더 큰 표면적이 달성될 수 있다. 더 큰 표면적에 의해, 더 많은 양의 열이 제1 반도체 장치(201)로부터 그리고 전체 장치로부터 더 용이하게 제거될 수 있다. 이것은 제1 반도체 장치(201)의 더 효율적인 동작 및 동작 중의 더 적은 열 유도 실패(heat induced failure)로 이어진다.
실시형태에 따르면, 제1 반도체 기판의 제1 측면 상에 배치되는 제1 외부 커넥터를 갖는 제1 반도체 기판을 포함하는 반도체 장치가 제공된다. 제1 복수의 관통 비아(through via)는 봉합재를 통해 연장되고, 봉합재는 제1 복수의 관통 비아로부터 제1 반도체 기판을 분리하고, 금속층은 제1 측면의 맞은편의 제1 반도체 기판의 제2 측면을 커버하고, 금속층은 제1 복수의 관통 비아 위로 연장되지 않는다.
다른 실시형태에 따르면, 제1 측면 및 제1 측면의 맞은편의 제2 측면을 갖는 제1 반도체 기판을 포함하는 반도체 장치가 제공된다. 제1 전기 콘택트는 제1 측면 아래에 있고, 금속층은 제2 측면 위로 연장된다. 제1 관통 비아는 제1 전기 콘택트로부터 금속층까지의 거리보다 큰 제1 높이를 갖는다. 봉합재는 제1 관통 비아와 제1 반도체 기판 사이로 연장된다. 제1 리플로우 가능 물질은 금속층과 물리적으로 접촉한다. 폴리머층은 금속층 위로 그리고 적어도 부분적으로 제1 리플로우 가능 물질의 부분 위에 있고, 제2 리플로우 가능 물질은 제1 리플로우 물질과 물리적으로 접촉하고 폴리머층보다 더 제1 반도체 기판으로부터 연장된다.
또 다른 실시형태에 따르면, 제1 측면의 맞은편의 제2 측면 상에 배치되는 능동 소자를 갖는 제1 반도체 기판의 제1 측면 상에 금속층을 배치하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다. 제1 반도체 기판은 관통 비아 옆에 배치되고, 제1 반도체 기판, 금속층, 및 관통 비아가 봉합된다. 봉합재는 관통 비아를 노출시키기 위해 시닝되고, 금속층은 폴리머층을 통해 노출된다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 반도체 장치에 있어서,
    제1 반도체 기판의 제1 측면 상에 배치되는 제1 외부 커넥터를 갖는 상기 제1 반도체 기판;
    제1 복수의 관통 비아로부터 상기 제1 반도체 기판을 분리하는 봉합재(encapsulant)를 통해 연장되는 상기 제1 복수의 관통 비아; 및
    상기 제1 측면의 맞은편의 상기 제1 반도체 기판의 제2 측면을 커버하고 상기 제1 복수의 관통 비아 위로 연장되지 않는 금속층을 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체 기판과 상기 금속층 사이의 접착층을 더 포함하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 반도체 기판과 상기 금속층 사이의 배리어층을 더 포함하는, 반도체 장치.
  4. 제1항에 있어서,
    상기 금속층 위의 후면 보호층; 및
    상기 후면 보호층을 통하고, 상기 금속층의 부분을 노출시키는 개구를 포함하는, 반도체 장치.
  5. 제4항에 있어서,
    상기 개구는, 제2 폭보다 작은 제1 폭을 갖고, 상기 제2 폭은 상기 제1 폭보다 상기 금속층으로부터 더 먼 쪽에 있는 것인, 반도체 장치.
  6. 제1항에 있어서,
    상기 금속층과 접촉하는 열 다이(thermal die)를 더 포함하는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 측면 상에 재분배층이 없는, 반도체 장치.
  8. 반도체 장치에 있어서,
    제1 측면과 상기 제1 측면의 맞은편의 제2 측면을 갖는 제1 반도체 기판;
    상기 제1 측면 아래의 제1 전기 콘택트들;
    상기 제2 측면 위로 연장되는 금속층;
    상기 제1 전기 콘택트로부터 상기 금속층까지의 거리보다 큰 제1 높이를 갖는 제1 관통 비아;
    상기 제1 관통 비아와 상기 제1 반도체 기판 사이로 연장되는 봉합재(encapsulant);
    상기 금속층과 물리적으로 접촉하는 제1 리플로우 가능 물질(first reflowable material);
    상기 금속층 위와 적어도 부분적으로 상기 제1 리플로우 가능 물질의 부분 위에 있는 폴리머층; 및
    상기 제1 리플로우 가능 물질과 물리적으로 접촉하고, 상기 폴리머층보다 상기 제1 반도체 기판으로부터 더 먼 쪽으로 연장되는 제2 리플로우 가능 물질을 포함하는, 반도체 장치.
  9. 제8항에 있어서, 상기 제1 반도체 기판과 상기 폴리머층 사이에 배치되고 상기 제1 리플로우 가능 물질의 부분 위로 적어도 부분적으로 연장되는 다이 접착 필름을 더 포함하는, 반도체 장치.
  10. 반도체 장치 제조 방법에 있어서,
    제1 측면의 맞은편의 제2 측면 상에 배치되는 능동 소자들을 갖는 제1 반도체 기판의 상기 제1 측면 상에 금속층을 배치하는 단계;
    관통 비아 옆에 상기 제1 반도체 기판을 배치하는 단계;
    상기 제1 반도체 기판, 상기 금속층, 및 상기 관통 비아를 봉합하는 단계;
    상기 관통 비아를 노출시키기 위해 봉합재를 시닝(thinning)하는 단계; 및
    폴리머층을 통해 상기 금속층을 노출시키는 단계를 포함하는, 반도체 장치 제조 방법.
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