KR101390628B1 - 반도체 패키지 및 반도체 소자 패키징 방법 - Google Patents

반도체 패키지 및 반도체 소자 패키징 방법 Download PDF

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Abstract

반도체 패키지 및 반도체 패키지 형성 방법이 공개된다. 상기 방법은 제 1 표면 및 제 2 표면을 가지는 하나 이상의 다이를 제공하는 단계를 포함한다. 상기 다이의 제 2 표면은 복수의 전도성 패드를 포함한다. 지지 캐리어가 제공되고 하나 이상의 다이는 지지 캐리어로 부착된다. 하나 이상의 다이의 제 1 표면은 지지 캐리어와 대면한다. 제 1 표면 및 제 2 표면을 가지는 캡은 상기 하나 이상의 다이를 캡슐로 싸기 위해 형성된다. 캡의 제 2 표면은 다이의 제 2 표면과 상이한 평면에 배치된다.

Description

반도체 패키지 및 반도체 소자 패키징 방법 {SEMICONDUCTOR PACKAGES AND METHODS OF PACKAGING SEMICONDUCTOR DEVICES}
관련 출원에 대한 교차 참조
본 출원은 2010년 11월 15일에 출원되고 발명의 명칭이 "매립형 다이 팬-아웃(fan-out) 패키징 구조 및 방법"인, 미국 가 출원 제 61/413,577호를 우선권으로 청구하며, 이는 본 명세서에서 모든 목적을 위해 참조된다.
산업 팬-아웃 솔루션(fan-out solution)은 새로운 웨이퍼 재배치 층(RDL) 및 범핑(bumping) 설비에 대한 높은 자금 투자 비용을 포함한다. 더욱이, 압축 몰딩 시스템을 위한 새로운 장비 및 개선 키트(retrofit kit)는 팬-아웃 솔루션을 위한 픽 앤드 플레이스 시스템에서 웨이퍼 핸들링을 가능하게 하도록 요구된다.
상술된 경비를 최소화하거나 회피하도록, 현 웨이퍼 레벨 팬 아웃 솔루션과 관련된 현존하는 도구 및 프로세스를 이용할 수 있는 팬-아웃 반도체 패키징 공정을 개선하는 것이 바람직하다. 또한, 매우 얇은 패키지 프로파일, 웨이퍼 레벨 칩 스케일 패키징을 위한 더 높은 I/O 카운트, 다중-레벨 재분배 층 및 패키징 분야에서의 가능한 시스템을 가지는 팬-아웃 반도체 패키지를 생산하는 것이 바람직하다.
실시예들은 일반적으로 반도체 패키징에 관한 것이다. 일 실시예에서, 반도체 패키지를 형성하기 위한 방법이 존재한다. 상기 방법은 제 1 표면 및 제 2 표면을 가지는 하나 이상의 다이를 제공하는 단계를 포함하며, 상기 다이의 제 2 표면은 복수의 전도성 패드들을 포함한다. 상기 방법은 또한 지지 캐리어를 제공하는 단계 및 하나 이상의 다이를 지지 캐리어에 부착하는 단계를 포함한다. 하나 이상의 다이의 제 1 표면은 지지 캐리어와 대면한다(face). 제 1 표면 및 제 2 표면을 가지는 캡은 하나 이상의 다이를 캡슐로 싸기 위해(encapsulate) 형성된다. 캡의 제 2 표면은 다이의 제 2 표면과 상이한 평면에 배치된다.
또 다른 실시예에서, 반도체 패키지를 형성하는 방법이 공개된다. 상기 방법은 제 1 표면 및 제 2 표면을 가지는 하나 이상의 다이 스택(stack)을 제공하는 단계를 포함한다. 다이 스택의 제 2 표면은 복수의 전도성 패드들을 포함한다. 제 1 표면 및 제 2 표면을 가지는 캡은 하나 이상의 다이 스택을 캡슐로 싸기 위해 형성된다. 캡의 제 2 표면은 다이 스택의 제 2 표면과 상이한 평면에 배치된다. 상기 방법은 또한 다이 스택의 제 2 표면 상에 인터커넥트(interconnect)를 가지는 빌트-업(built-up) 패키지 기판을 형성하는 단계를 포함한다. 인터커넥트는 동일한 다이 스택의 전도성 패드로 커플링된다.
또 다른 실시예에서, 반도체 패키지가 공개된다. 반도체 패키지는 제 1 표면 및 제 2 표면을 가지는 하나 이상의 다이를 포함한다. 다이의 제 2 표면은 복수의 전도성 패드들을 포함한다. 반도체 패키지는 하나 이상의 다이를 캡슐로 싸기 위해 제 1 표면 및 제 2 표면을 가지는 캡을 포함한다. 캡의 제 2 표면은 다이의 제 2 표면과 상이한 평면에 배치된다. 패키지는 하나 이상의 다이의 제 2 표면 상에 인터커넥트를 가지는 빌트-업 패키지 기판을 더 포함한다. 인터커넥트는 동일한 다이의 전도성 패드로 커플링된다.
또 다른 실시예에서, 반도체 패키지가 존재한다. 반도체 패키지는 제 1 표면 및 제 2 표면을 가지는 하나 이상의 다이 스택을 포함한다. 다이 스택의 제 2 표면은 복수의 전도성 패드를 포함한다. 반도체 패키지는 하나 이상의 다이 스택을 캡슐로 싸기 위해 제 1 표면 및 제 2 표면을 가지는 캡을 포함한다. 캡의 제 2 표면은 다이 스택의 제 2 표면과 상이한 평면에 배치된다. 패키지는 하나 이상의 다이 스택의 제 2 표면 상에 인터커넥트를 가지는 빌트-업 패키지 기판을 더 포함한다. 인터커넥트는 동일한 다이 스택의 전도성 패드로 커플링된다.
공개된 본 발명의 다른 장점 및 피쳐(feature)를 따라, 이러한 실시예들은 아래의 상세한 설명 및 첨부된 도면들을 참조하여 명백하게 될 것이다. 더욱이, 본 명세서에서 공개된 다양한 실시예들의 피쳐는 상호 배타적인 것이 아니며 다양한 조합 및 변경으로 존재할 수 있는 것으로 이해되어야 한다.
도면에서, 동일한 도면부호는 일반적으로 상이한 도면들을 통하여 동일한 부분을 지칭한다. 또한, 도면들은 반드시 스케일대로 도시하지 않았으며, 대신 일반적으로 본 발명의 원리를 설명할 때 강조된다. 아래의 상세한 설명에서, 본 발명의 다양한 실시예들은 아래 도면들을 참조하여 설명된다.
도 1a, 도 1b 및 도 2는 반도체 패키지의 다양한 실시예들을 보여주며,
도 3a 내지 도 3k, 도 4a 내지 도 4d, 도 5a, 도 5b, 도 6a 내지 도 6e, 도 7 및 도 8a 및 도 8b는 반도체 패키지를 형성하기 위한 방법의 다양한 실시예들을 보여준다.
실시예들은 반도체 패키지 및 반도체 패키지를 형성하기 위한 방법에 관련된다. 패키지는 하나 또는 둘 이상의 반도체 다이 또는 칩을 패키지하기 위해 이용된다. 하나 이상의 다이의 경우에 대해, 다이는 평면 배치, 수직 배치, 또는 이들의 조합 배치로 배치될 수 있다. 다이는 예를 들면, 메모리 소자, 로직 소자, 통신 소자, 광전자 소자, 디지털 신호 프로세서(DSP), 마이크로제어기, 시스템-온-칩(SOC) 뿐만 아니라 다른 타입의 소자 또는 이들의 조합물을 포함할 수 있다. 이 같은 패키지는 전자 제품 또는 전화기, 컴퓨터 뿐만 아니라 모바일 및 모바일 스마트 제품과 같은 장비로 통합될 수 있다. 다른 타입의 제품 내로의 패키지의 통합은 또한 유용할 수 있다.
도 1a 및 도 1b는 부분(A')을 더 상세하게 도시한 반도체 패키지(100)의 상이한 실시예들의 단순화된 단면도를 보여준다. 패키지는 빌트-업(built-up) 또는 통합된 와이어링(wiring) 기판(110)을 포함한다. 와이어링 기판은 제 1 및 제 2 주요 표면(111 및 112)을 포함한다. 제 1 주요 표면은 예를 들면 상부면으로서 지칭될 수 있고 제 2 주요 표면은 예를 들면 바닥면으로서 지칭될 수 있다. 표면들을 위한 다른 명칭이 또한 유용할 수 있다. 일 실시예에서, 와이어링 기판의 제 1 주요 표면은 제 1 및 제 2 영역(111a 및 111b)을 포함한다. 제 1 영역은 예를 들면 다이 또는 칩 영역이며, 다이 또는 칩 영역 상에 다이(150)가 장착되고 제 2 영역은 예를 들면 비(non)-다이 영역이다. 일 실시예에서, 비-다이 영역은 다이 영역을 둘러싼다. 다이 영역은 예를 들면 다이(150)가 장착되는 중앙 부분 및 다이 부착 영역의 외부에 있는 비-다이 영역(111b)에 배치될 수 있다. 다이 영역은 예를 들면 와이어링 기판의 주변 내에 동심으로 배치될 수 있다. 다이 및 비-다이 영역의 다른 구성이 또한 유용할 수 있다.
다이는 반도체 다이 또는 칩일 수 있다. 다이는 예를 들면 다이나믹 램덤 액세스 메모리(dynamic random access memory)(DRAM), 스태틱 램덤 액세스 메모리(static random access memory)(SRAM) 및 프로그램가능한 리드-온드 메모리(PROM) 및 플래쉬 메모리를 포함하는 다양한 타입의 비-휘발성 메모리와 같은 메모리소자, 광전자 소자, 로직 소자, 통신 소자, 디지털 신호 프로세서(DSP), 마이크로제어기, 시스템-온-칩, 뿐만 아니라 다른 타입의 소자와 같은 임의의 집적 회로(IC) 타입일 수 있다.
다이는 제 1 표면(150a) 및 제 2 주요 표면(150b)을 포함한다. 제 1 표면은 예를 들면 다이의 비활성 또는 후방면(backside)이고 제 2 표면은 다이의 활성 표면이다. 다이의 표면들의 다른 명칭이 또한 유용할 수 있다. 다이의 활성 표면은 와이어링 기판의 다이 영역과 접촉한다. 활성 표면은 예를 들면, 전도성 다이 패드들(155)을 노출하도록 최종 패시베이션 층(passivation layer) 내에 개구를 포함한다. 전도성 다이 패드의 표면은 예를 들면 다이의 제 2 주요 표면(150b)과 실질적으로 동일 평면상에 있다. 다이의 제 2 주요 표면과 동일 평면 상에 있지 않은 전도성 패드의 표면을 제공하는 것이 또한 유용할 수 있다. 다이 패드는 다이의 회로로의 연결을 제공한다. 다이 패드는 예를 들면 구리, 알루미늄, 금, 니켈 또는 이들의 합금과 같은 전도성 재료로 형성된다. 다른 타입의 전도성 재료는 또한 다이 패드를 위해 이용될 수 있다. 다이 패드의 패턴은 활성 표면의 마주하는 측면들에서 또는 중앙에 배치되는 하나 또는 둘 이상의 열일 수 있다. 그리드 또는 매트릭스 배열과 같은 다른 패드 패턴이 또한 유용할 수 있다.
일 실시예에서, 와이어링 기판은 다중-층 기판을 포함한다. 다중-층 기판은 일 실시예에서 제 1 및 제 2 절연 기판 층(113 및 117)을 포함한다. 제 1 층은 제 1 표면(113a) 및 제 2 표면(113b)을 포함한다. 제 1 표면은 상부면으로서 지칭될 수 있고 제 2 표면은 바닥면으로서 지칭될 수 있다. 제 1 층의 표면들에 대한 다른 명칭이 또한 유용할 수 있다. 제 1 표면은 다이와 접촉한다. 일 실시예에서, 제 1 층은 제 1 층의 제 1 표면으로부터 제 2 표면까지 연장하는 관통 비아 콘택(through via contact; 130)을 포함한다. 상기 비아 콘택은 전도성 재료로 형성된다. 예를 들면, 상기 비아 콘택은 구리, 알루미늄, 금, 니켈 또는 이들의 합금으로 형성될 수 있다. 다른 타입의 전도성 재료가 또한 유용할 수 있다. 상기 비아 콘택은 제 1 절연 기판 층에 의해 서로로부터 절연된다.
전도성 트레이스(140)는 제 1 절연 기판 층의 제 2 표면 상에 배치된다. 전도성 트레이스는 구리, 알루미늄, 금, 니켈 또는 이들의 합금과 같은, 전도성 재료로 형성된다. 다른 타입의 전도성 재료는 또한 유용할 수 있다. 전도성 트레이스는 동일한 다이의 다이 패드로 커플링되는 인터코넥트를 형성하는 기판 비아 콘택으로 커플링된다. 전도성 트레이스는 전도성 패드(168)를 포함할 수 있다.
제 1 기판 층은 유전체 층일 수 있다. 유전체 층은 예를 들면 다이의 제 2 표면 상에 배치된다. 다른 타입의 제 1 기판 층이 또한 유용할 수 있다. 다른 실시예에서, 기판 층은 기판 비아 콘택이 배치되는 비아를 제공하도록 패턴화될 수 있다. 제 1 기판 층에서 비아의 형성은 레이저 및 기계적 드릴링을 포함하는 소정의 적절한 기술에 의해 달성될 수 있지만, 레이저 및 기계적 드릴링으로 제한되는 것은 아니다.
제 2 절연 층 레이어는 제 1 표면(117a) 및 제 2 표면(117b)을 포함한다. 제 1 표면은 상부면으로서 지칭될 수 있고 제 2 표면은 바닥면으로서 지칭될 수 있다. 제 2 절연 기판 층의 표면에 대한 다른 명칭이 또한 유용할 수 있다. 제 2 절연 층의 제 1 표면은 전도성 트레이스 및 제 1 기판 층의 제 2 표면 상에 배치되며: 제 2 표면은 패키지의 바닥면으로서 기능한다. 제 2 기판 층은 서로로부터 전도성 트레이스를 절연한다. 제 2 기판 층은 납땜 마스크 또는 다른 유전체 재료로 형성될 수 있다. 다른 타입의 제 2 기판 층이 또한 유용할 수 있다.
개구는 패키지 콘택(contact; 170)이 배치되는 제 2 기판 층에 제공된다. 개구는 예를 들면 전도성 트레이스 상에 전도성 패드를 노출한다. 개구의 패턴은 원하는 패키지 콘택 패턴을 제공하도록 설계될 수 있다. 예를 들면, 콘택 개구는 BGA 타입 패키지를 형성하도록 그리드 패턴에 배치될 수 있다. 다른 콘택 개구 패턴이 또한 유용할 수 있다. 전도성 패드는 예를 들면 전도성 트레이스와 동일 평면 상에 있다. 다른 실시예들에서, 전도성 패드는 돌출하는 전도성 패드를 포함할 수 있다. 전도성 패드는 OSP 또는 금속 코팅 또는 도금과 같은 표면 보호 재료로 추가로 덮힐 수 있다.
외부 패키지 콘택(170)은 개구 내의 제 2 기판 층 상에 배치된다. 패키지 콘택은 예를 들면 구형 구조물 또는 볼이다. 패키지 콘택은 제 2 기판 층의 바닥면으로부터 돌출한다. 납땜 랜드(solder land)와 같은, 제 2 기판 층의 바닥면으로부터 돌출하지 않는 패키지 콘택을 제공하는 것이 또한 유용할 수 있다. 패키지 콘택은 전도성 재료로 형성된다. 패키지 콘택은 예를 들면 납땜으로 형성될 수 있다. 다양한 타입의 납땜은 패키지 콘택을 형성하기 위해 이용될 수 있다. 예를 들면, 납땜은 납-기재 또는 비 납-기재 납땜일 수 있다. 다른 타입의 전도성 재료는 또한 패키지 콘택을 형성하기 위해 이용될 수 있다.
패키지 콘택은 전도성 트레이스, 기판 비아 콘택 및 다이 패드를 경유하여 다이에 대한 외부 접근을 제공한다. 패키지는 패키지 콘택에 의해 회로 기판과 같은, 외부 소자(도시안됨)로 전기적으로 커플링될 수 있다.
일 실시예에서, 빌트-업 와이어링 기판은 통합형 패키지 기판이다. 전술된 바와 같이, 패키지 기판은 다이 영역에서 다이와 직접 접촉하며, 전도성 트레이스 및 비아 콘택은 동일한 다이의 다이 패드로 커플링된다. 일 실시예에서, 통합형(integrated) 패키지 기판은 동일한 다이의 다이 패드에 직접 커플링되는 비아 콘택을 포함한다. 와이어링 기판은 다이를 위한 팬 아웃 재분배 구조로서 기능하여, 재분배된 팬-아웃 외부 패키지 연결을 가능하게 한다.
전술된 바와 같이, 제 1 기판 층은 단일 층이다. 다른 실시예에서, 제 1 기판 층(113)은 복수의 제 2 서브(sub)-층을 포함할 수 있다. 예를 들면, 제 1 기판 층은 제 1 및 제 2의 제 1 서브-층을 포함할 수 있다. 다른 개수의 제 1 서브 층들을 구비한 제 1 기판 층을 제공하는 것이 또한 유용할 수 있다. 제 1 및 제 2의 제 1 서브-층은 예를 들면 동일한 재료를 포함할 수 있다. 제 2 서브-층과 상이한 재료를 가지는 제 1 서브-층을 제공하는 것이 또한 유용할 수 있다. 제 1 서브-층은 제 1 기판 층과 유사하다. 예를 들면, 제 1 서브-층은 제 1 및 제 2 표면을 포함하며 기판 비아 콘택은 제 2 표면 상의 전도성 트레이스 및 표면들을 통하여 연장한다. 서브-층의 제 1 표면은 인접한 제 1 서브-층의 제 2 표면 또는 다이와 접촉한다. 이는 제 1 기판 층 또는 다중 전도성 층을 구비한 층형 스택을 생성한다. 다중 빌트-업 전도성 층을 가지는 제 1 기판 층을 제공하는 것은 더 높은 밀도의 다이 콘택 및 패키지 콘택을 구비한 다이를 위한 패키지를 용이하게 할 수 있다.
일 실시예에서, 캡(190)은 패키지 기판의 제 1 주요 표면(111)의 제 2 영역(111b) 위에 형성된다. 캡은 분위기(environment)로부터 다이를 보호하도록 기능한다. 예를 들면, 캡은 습기로부터 다이을 보호할 수 있다. 캡은 예를 들면 캡슐화 재료로 형성된다. 캡슐화 재료는 예를 들면 몰딩 에폭시 수지 재료일 수 있다. 다른 타입의 캡슐화 재료가 또한 유용할 수 있다.
캡은 제 1 및 제 2 주요 표면(190a 내지 190b)을 포함한다. 제 1 표면은 예를 들면 상부면일 수 있으며 제 2 표면은 바닥면일 수 있다. 캡의 표면에 대한 다른 명칭이 또한 유용할 수 있다. 일 실시예에서, 캡은 적어도 다이를 둘러싼다. 예를 들면, 바닥면(190b)은 패키지 기판의 비-다이 영역 상의 패키지 기판 상에 배치된다. 캡은 다이를 둘러쌈으로써 다이를 보호한다.
일 실시예에서, 비-다이 영역은 다이 영역과 상이한 평면에 배치된다. 예를 들면, 부분(A')에 의해 도시된 바와 같이, 다이 및 비-다이 영역은 패키지 기판 내에 스텝(step; 187)을 형성한다. 일 실시예에서, 다이 영역은 캡의 제 1 주요 표면(190a)에 대해 갭슐화 재료 내로 배치되거나 리세스된다. 예를 들면, 다이 영역(111a)은 비-다이 영역(111b) 보다 패키지 기판의 바닥(117b)으로부터 더 큰 거리를 가진다. 비-다이 영역은 예를 들면 캡의 제 1 주요 표면(190a)에 대해 전도성 다이 패드 또는 다이 영역 위에 있다. 도 1a를 참조하면, 다이의 제 2 표면은 캡의 제 2 표면과 상이한 평면에 배치된다. 다이와 상이한 평면에 캡의 바닥 표면을 제공하는 것은 유용하게는 패키지 재료의 열적 부합(mismatch)에 의해 다이 상에 기계적 스트레스를 완화한다.
일 실시예에서, 캡은 도 1a에 도시된 바와 같이, 노출된 다이의 제 1 표면 또는 후방면에 배치된다(leave). 예를 들면, 캡의 상부면(190a)은 다이의 후방면(150a)과 거의 동일 평면에 있다. 또 다른 실시예에서, 캡은 도 1b에 도시된 바와 같이, 다이를 둘러싸서 덮는다. 예를 들면, 캡의 제 1 표면(190a)은 다이의 후방면(150a) 위에 있다. 캡은 다이의 측면 및 후방면을 보호한다.
도 2는 반도체 패키지(200)의 또 다른 실시예를 보여준다. 반도체 패키지는 도 1a 및 도 1b에 도시된 것과 유사하다. 이와 같이, 공통 요소는 설명되거나 상세하게 설명되지 않을 수 있다.
반도체 패키지(200)는 와이어링 기판(110)의 다이 영역(111a) 상에 장착되는 다이 스택(210)을 포함한다. 다이 스택은 n 개의 다이를 포함하며 여기서 n은 2 이상이다. 바닥 다이는 예를 들면 첫번째(예를 들면, n=1)로서 지칭될 수 있으며 상부 다이는 n이다. 다른 관습을 이용하여 다이 스택의 다이를 지칭하는 것이 또한 유용할 수 있다. 다이 스택은 예를 들면 소정의 적절한 타입의 다이 스택킹 방법에 의해 형성될 수 있다. 도시된 바와 같이, 다이 스택은 제 1 및 제 2 다이(2501 및 2502)를 포함한다. 제 2 다이(2502)는제 1 다이(2501) 상으로 부착되고, 제 1 다이는 와이어링 기판(110)의 다이 영역(111a)에 부착된다. 다이 스택을 위해 이용된 다이는 TSV 또는 비-TSV 다이일 수 있다. 일 실시예에서, 상부 다이 및 바닥 다이 모두는 TSV 다이일 수 있다. 또 다른 실시예에서, 바닥 다이는 TSV 다이를 포함할 수 있고 상부 다이는 비-TSV 다이를 포함할 수 있다. 비-TSV 다이는 예를 들면 본딩된 와이어, 직접 연결부, 플립 칩 다이, 등을 포함할 수 있다. 2개 보다 많은 다이를 가지는 다이 스택에 대해, 하부 다이(상부 다이를 제외한 바닥 및 중간 다이)는 보통 TSV 다이이며 반면 상부 다이는 비-TSV 다이이다. 다이 스택의 다이의 다른 구성 또는 타입이 또한 유용할 수 있다.
TSV 다이는 제 1 및 제 2 주요 표면(250a-b)을 포함한다. 제 1 표면은 제 1 다이 콘택(233)을 포함하고 제 2 주요 표면은 제 2 다이 콘택(235)을 포함한다. 다이 콘택은 예를 들면 다이의 제 1 주요 표면(250a) 및 제 2 주요 표면(250b)과 동일 평면 상에 있는 상부 표면을 가진다. 다이의 표면들과 동일 평면 상에 있지 않은 콘택 패드의 표면을 제공하는 것이 또한 유용할 수 있다. 다이 콘택 또는 다이 콘택 패드의 다른 구성이 또한 유용할 수 있다. 제 1 및 제 2 다이 콘택은 관통 비아 콘택(230)에 의해 상호연결된다. TSV 다이의 다른 구성이 또한 유용할 수 있다. 비아 콘택 및 콘택 패드는 예를 들면 전도성 재료로 형성된다. 전도성 재료는 예를 들면 구리를 포함할 수 있다. 다른 타입의 전도성 재료는 또한 비아 콘택 및 콘택 패드에 대해 이용될 수 있다.
도시된 바와 같이, 바닥 다이의 제 2 다이 콘택(235)은 와이어링 기판의 다이 영역(111a) 상으로 장착된다. 제 1 다이 콘택(233)은 다이 스택의 상부 다이와 일치된다. 일 실시예에서, 다이 부착 필름 또는 언더필(underfill; 217)은 다이들 사이에 형성된 공동 내에 제공될 수 있어 스태킹을 용이하게 하고 제 1 다이의 제 1 다이 콘택(233)과 제 2 다이의 전도성 다이 패드(155)를 커플링하는 본딩 콘택(240)을 보호하도록 한다. 재분배 층이 또한 제공될 수 있다. 도 1a 내지 도 1b와 유사하게, 반도체 패키지(200)의 다이 및 비-다이 영역은 패키지 기판 내에 스텝(187)을 형성한다. 다이 스택을 형성하기 위해 이용되는 두 개 이상의 다이의 경우에 대해, 바닥 및 중간 다이는 TSV 다이를 포함할 수 있다. 비-TSV 다이를 구비한 바닥 및 중간 다이를 제공하는 것이 또한 유용할 수 있다. 위의 nth + 1 다이의 제 2 다이 콘택은 아래의 nth 다이의 제 1 다이 콘택으로 연결된다.
캡(190)은 다이 스택(210)을 캡슐로 싸기 위해 제공된다. 일 실시예에서, 캡은 다이를 둘러싸서 덮는다. 예를 들면, 캡의 상부면(190a)은 상부 다이(2502)의 상부면(150a)을 덮는다. 캡은 다이 스택의 제 2 다이의 측면 및 후방면을 보호한다. 논의된 바와 같이, 다이 영역은 캡(190)의 제 1 주요 표면(190a)에 대해 캡슐 재료 내로 배치되거나 리세스된다. 다른 실시예에서, 캡의 상부면은 상부 다이(도시안됨)의 상부면과 동일 평면 상에 있을 수 있다. 이는 예를 들면 도 1a에 도시된 소자 또는 패키지와 유사한 노출된 다이의 상부면에 배치한다.
도 3a 내지 도 3k는 반도체 패키지(300)를 형성하기 위한 방법의 일 실시예를 보여준다. 도 3a는 제 1 표면(301a) 및 제 2 표면(301b)을 가지는 웨이퍼(301)를 보여준다. 웨이퍼는 다이(350)를 형성하기 위한 기판으로서 기능한다. 제 1 표면은 예를 들면 비활성 표면(350a)이며 반면 제 2 표면은 활성 표면(350b)이다. 표면들의 다른 명칭이 또한 유용할 수 있다. 웨이퍼는 예를 들면 실리콘 웨이퍼일 수 있다. 다른 타입의 반도체 웨이퍼가 또한 유용할 수 있다. 일 실시예에서, 웨이퍼는 복수의 다이들 또는 칩들을 포함하도록 처리된다. 예를 들면, 복수의 다이들은 웨이퍼 상에 평행하게 프로세싱된다.
다이(350)는 웨이퍼 또는 기판 상에 형성된 회로 부품을 포함한다. 회로 부품은 예를 들면, IC를 형성하도록 트랜지스터, 레지스터, 커패시터 및 인터커넥션을 포함한다. 최종 패시베이션 층은 다이 위에 형성될 수 있다. 최종 패시베이션 층은 다이 패드(355)를 노출하기 위한 개구를 포함한다. 다이 패드에 대한 개구를 포함하는 기판 또는 웨이퍼의 표면은 웨이퍼의 활성 표면으로서 지칭될 수 있다.
일 실시예에서, 희생 층(377)은 웨이퍼(301b)의 활성 표면 위에 형성된다. 희생 층은 후속적으로 제거되는 임시 층이다. 희생 층은 예를 들면 접착 재료이다. 다른 타입의 희생 층이 또한 이용될 수 있다. 희생 층은 다양한 기술을 이용하여 기판 상에 형성될 수 있다. 예를 들면, 희생 층은 스핀 코팅 또는 적층물(lamination)에 의해 제공될 수 있다. 희생 층을 형성하기 위한 다른 기술이 또한 유용할 수 있다. 기술은 예를 들면 희생 층의 타입에 종속될 수 있다. 일 실시예에서, 희생 층은 캡슐 프로세스 동안 점착성이 적어 지도록 반-경화될 수 있다. 다른 실시예에서, 희생 층은 이용되는 경우 지지 캐리어에 대한 접착을 개선하도록 점착성이 남아 있다.
프로세스는 웨이퍼의 활성 표면 위에 희생 층 및 다이로 처리되는 웨이퍼를 다이싱(dicing)함으로써 계속된다. 웨이퍼를 다이싱함으로써 다이를 활성 표면 위의 희생 층을 구비한 개별 다이들로 분리한다. 또 다른 실시예에서, 희생 층(377)은 웨이퍼를 개별 다이들로 다이싱한 후 다이의 활성 표면 위에 형성될 수 있다.
도 3b를 참조하면, 지지 캐리어(380)가 제공된다. 지지 캐리어는 예를 들면 칩 패키지를 프로세싱하기 위한 임시 캐리어이다. 상기 캐리어는 추가의 프로세싱 단계들을 견디기에 그리고 지지부로서 기능하기에 충분한 강성을 가져야 한다. 예를 들면, 캐리어는 조립 프로세스 동안 칩 조립체들의 휨을 감소하거나 방지하기에 충분한 강성을 가져야 한다. 비-제한적 예시에 의해, 캐리어는 칩 조립체들을 몰딩하기 위해 적용된 몰드판일 수 있다. 다양한 타입의 재료가 지지 캐리어를 형성하기 위해 이용될 수 있다. 예를 들면, 캐리어는 금속, 유리, 반도체, 강화 재료 또는 소정의 다른 적절한 재료로 형성될 수 있다.
캐리어는 다이가 패키지를 형성하기 위해 프로세싱되는 제 1 표면을 포함한다. 캐리어는 다이의 열을 프로세싱하도록 스트립 포맷으로 구성될 수 있다. 다른 실시예에서, 캐리어는 복수의 열의 다이를 프로세싱하도록 구성된다. 예를 들면, 캐리어는 2 차원 어레이의 패키지를 형성하도록 패널 포맷을 가질 수 있다. 복수의 패키지를 형성하도록 웨이퍼 포맷으로 구성되는 캐리어를 제공하는 것도 유용할 수 있다. 몇몇의 실시예에서, 캐리어는 하나의 패키지, 예를 들면 단일 포맷을 형성하도록 구성될 수 있다. 선택된 포맷의 타입은 예를 들면 프로세스, 이용가능한 장비 또는 비용 고려의 필요 조건에 종속될 수 있다.
예시적으로, 캐리어는 4개의 포켓 영역 또는 4개의 포켓을 형성하기 위한 존(380a 내지 380d)을 구비한 스트립 포맷으로 구성된다. 다른 개수의 포켓 영역 또는 포맷을 구비한 캐리어를 제공하는 것이 또한 유용할 수 있다. 패키지 영역은 다이 영역 및 비-다이 영역을 포함한다. 패키지 영역의 크기는 거의 패키지의 크기와 동일하다. 활성 표면(350b) 상에 희생 층(377)으로 코팅된 다이(350)는 다이 영역에 부착된다. 예를 들면, 4개의 다이(3501-4)가 캐리어 상의 다이 영역에 부착된다.
일 실시예에서, 접착제(375)는 임시 다이 부착을 용이하게 하도록 캐리어의 제 1 표면 상에 제공된다. 다른 임시적 본딩 기술은 또한 다이를 부착하기 위해 이용될 수 있다. 접착제는 예를 들면, 이에 칩 조립체를 임시적으로 홀딩하기 위해 지지 캐리어 상에 적어도 다이 영역에 제공된다. 일 실시예에서, 접착제는 전체 제 1 표면 상에 제공된다. 다른 실시예에서, 접착제는 단지 다이 영역에 제공된다. 접착제는 칩 조립체 표면으로 칩 조립체의 임시적 본딩을 제공하는 소정의 타입의 접착제일 수 있다. 접착제(375)는 예를 들면 희생 층(377)과 동일한 재료를 포함할 수 있다. 다른 실시예들에서, 접착제(375)는 희생 층과 상이한 재료를 포함할 수 있다. 접착제는 상이한 형태일 수 있다. 예를 들면, 접착제는 테이프, 액체 또는 페이스트일 수 있다. 접착제는 다양한 기술을 이용하여 기판 상에 제공될 수 있다. 적용된 기술은 접착제의 형태 또는 타입에 종속될 수 있다. 예를 들면, 테이프 접착제는 적층물에 의해 기판 상에 제공될 수 있으며, 페이스트 접착제는 프린팅에 의해 기판 상에 제공될 수 있으며, 반면 액체 접착제는 스핀-코팅에 의해 기판 상에 제공될 수 있다. 다른 기술을 이용하여 기판 상에 접착제를 제공하는 것이 또한 유용할 수 있다.
일 실시예에서, 불활성 표면(350a) 또는 다이의 후방면은 캐리어의 다이 영역에 부착된다. 다이는 이용된 접착제의 타입 및 장비에 따라 소정의 적절한 기술을 이용하여 다이 영역에 부착된다.
도 3c를 참조하면, 캡(390)은 다이를 캡슐로 싸기 위해 형성된다. 일 실시예에서, 캡은 비-다이 영역에 배치된다. 예를 들면, 캡슐화 재료는 다이들 사이의 공간을 채우기 위해 분배된다. 일 실시예에서, 캡슐화 재료는 몰딩 에폭시 수지 재료와 같은, 몰드 컴파운드(mold compound)이다. 다른 타입의 캡슐화 재료를 제공하는 것이 또한 유용할 수 있다.
일 실시예에서, 캡은 이송 몰딩 기술들에 의해 형성된다. 일 실시예에서, 캡은 필림 보조 이송 몰딩 기술에 의해 형성된다. 예를 들면, 필름(393)은 몰드(도시안됨)의 외형에 맞닿아 배치된다. 일 실시예에서, 캐리어 및 다이가 몰드에 맞닿아 배치될 때, 필름은 비-다이 영역 내에서 그 사이에 공간이 남는, 다이의 활성 표면 상의 희생 층과 접촉한다. 몰드 컴파운드와 같은 캡슐화 재료가 몰드 조립체 내로 분배되어, 비-다이 영역 내의 공간을 채워서 캡을 형성하도록 한다. 희생 층은 캡슐화 재료로부터 다이의 활성 층을 보호한다. 몰딩 후, 다이의 몰딩된 패널이 몰드로부터 분리된다. 희생 층은 또한 몰딩 도구로부터 몰딩된 패널의 방출을 용이하게 한다. 캡을 형성하기 위한 다른 기술이 또한 유용할 수 있다. 예를 들면, 캡은 프린팅 또는 압축 몰딩에 의해 형성될 수 있다.
도 3d를 참조하면, 지지 캐리어(380) 및 접착제(375)는 캡을 형성한 후 다이로부터 분리된다. 일 실시예에서, 본딩 제거 처리(de-bonding treatment)는 칩 조립체 표면으로부터 칩 조립체들을 분리하기 위해 적용된다. 본딩 제거 처리는 예를 들면 기판으로부터 칩 조립체의 분리를 허용하도록 접착제가 접착제 세기를 손실하거나 감소시키도록 할 수 있다. 일 실시예에서, 본딩 제거 처리는 온도 또는 가열 처리를 포함한다. 본딩 제거 온도로 가열될 때, 접착제는 자신의 접착 세기를 손실하거나 감소된다. 다른 타입의 본딩 제거 처리가 또한 유용할 수 있다. 본딩 제거 처리는 이용된 접착제의 타입에 종속될 수 있다. 본딩 제거 처리는 예를 들면 접착제를 용해시키기 위해 용매를 도포하는 것과 같은 화학적 처리 또는 베이스 캐리어로부터 칩을 분리하도록 당기거나 비트는 것과 같은 기계적 처리를 포함할 수 있다.
캐리어 및 접착제의 제거에 의해 캡에 의해 서로 부착되는 복수의 다이가 남는다. 캡은 추가의 프로세싱을 위한 칩에 대한 기계적 지지를 제공한다. 캡의 표면은 일 실시예에서 다이의 표면들과 동일 평면에 있다. 예를 들면, 캡의 제 1 표면(390a)은 다이의 제 1 표면(350a) 또는 후방면과 동일 평면에 있고 제 2 표면(3390b)은 다이의 활성 또는 제 2 표면(350b) 상의 희생 층(377)과 동일 평면에 있다. 다이의 후방면을 덮지 않는 캡을 제공함으로써 다이로부터 열 소산을 개선한다. 외부 열 싱크는 또한 열 소산을 추가로 개선하도록 다이의 후방면에 부착될 수 있다.
도 3e를 참조하면, 희생 층(377)이 제거된다. 일 실시예에서, 희생 층은 화학물로 층을 용해시킴으로써 제거된다. 예를 들면, 바람직하게는 다이의 제 2 또는 활성 표면으로의 어떠한 손상도 일으키지 않는 화학물이 희생 층을 제거하기 위해 이용된다. 다른 기술은 또한 희생 층을 제거하기 위하여 이용될 수 있다. 희생 층의 제거는 다이 및 다이 접촉 패드(355)의 활성 또는 제 2 표면을 노출한다.
일 실시예에서, 캡의 제 2 표면(390b)은 다이의 활성 표면(350b)와 공동 평면에 있지 않다. 예를 들면, 다이의 활성 표면 및 캡의 제 2 표면은 스텝(387)을 형성한다. 일 실시예에서, 다이의 활성 표면은 캡의 표면 아래로 리세스된다. 스텝의 높이는 예를 들면 거의 희생 층의 두께일 수 있다. 다른 스텝 높이가 또한 유용할 수 있다.
다이의 활성 표면과 캡 표면 사이에 스텝을 제공함으로써 후속적으로 형성된 패키지 내의 몰드 컴파운드와 다이의 열적 계수 사이의 차이에 의한 기계적 응력을 완화한다.
프로세스는 패키지 기판을 계속적으로 형성한다. 프로세스는 예를 들면 빌트-업 또는 통합형 와이어링 기판을 계속적으로 형성한다. 패키지 기판은 예를 들면, 다중-층 기판을 포함한다. 일 실시예에서, 제 1 절연 기판 층(313)은 다이의 활성 표면 및 캡의 제 2 표면 상에 제공된다. 예를 들면, 제 1 기판 층의 제 1 기판(313a)은 캡의 제 2 표면과 접촉하고 다이 위의 리세스를 채운다.
일 실시예에서, 제 1 기판 층은 유전체 층일 수 있다. 유전체 층은 예를 들면 다이의 활성 표면 상에 배치된다. 다른 타입의 제 1 기판 층이 또한 이용될 수 있다. 유전체 재료는 웨이퍼 프로세싱 기술, 스핀 코팅, 프린팅 등과 같은 적절한 기술을 경유하여 증착될 수 있다. 제 1 기판 층을 증착하기 위한 다른 기술이 또한 유용할 수있다.
비아(315)는 제 1 기판 층 내에 형성된다. 비아는 다이의 접촉 패드를 노출하도록 제 1 표면(313a)을 통하여 제 2 표면(313b)으로부터 연장한다. 일 실시예에서, 비아는 레이저 드릴링에 의해 형성된다. 기계적 드릴링 또는 RIE와 같은 다른 기술이 또한 유용하다. 비아는 이용된 비아 형성 방법의 타입 및 프로세스 필요조건에 따라, 테이퍼형 또는 직선형 프로파일을 가질 수 있다. 일 실시예에서, 비아는 테이퍼형 프로파일로 형성된다. 측벽의 테이퍼링은 비아의 충전을 용이하게 한다. 예를 들면, 테이퍼형 측벽은 보이드의 형성을 감소시키는 비아의 베이스 및 측벽의 균일한 재료 커버리지(coverage)를 용이하게 한다. 비-테이퍼형 측벽 프로파일을 구비한 비아를 제공하는 것은 또한 유용하다.
도 3f를 참조하면, 프로세스는 패키지 기판의 트레이스(340) 및 전도성 비아 콘택(330)을 계속적으로 형성된다. 일 실시예에서, 전도성 층은 제 1 기판 층 상에 형성되어 제 1 기판 층의 제 2 표면을 덮어서 비아를 채운다. 전도성 층은 예를 들면 구리 또는 구리 합금일 수 있다. 다른 타입의 전도성 재료는 또한 유용할 수 있다. 예를 들면, 다른 타입의 전도성 재료는 알루미늄, 금, 니켈 또는 이들의 조합 또는 합금을 포함할 수 있다. 전도성 층은 도금에 의해 형성될 수 있다. 예를 들면, 전자화학적 또는 무전해 도금은 전도성 층을 형성하도록 적용될 수 있다. 전도성 층을 형성하는 다른 적절한 방법이 또한 이용될 수 있다. 소정의 실시예에서, 시드(seed) 층은 전도성 층을 형성하기 전에 이용될 수 있다.
전도성 층의 패턴화는 도금 프로세스 전에 패턴화된 마스크형 층에 의해 형성될 수 있다. 대안적으로, 전도성 층은 동일한 다이의 다이 패드에 커플링되는 비아 내의 기판 비아 콘택(330)에 커플링되는 전도성 트레이스(340)를 형성하도록 패턴화될 수 있다. 전도성 트레이스 및 비아는 인터커넥트를 형성한다. 전도성 층의 패턴화는 소정의 적정한 에칭 기술에 의해 달성될 수 있다. 예를 들면, 포토레지스트와 같은, 패턴화된 에칭 마스크는 전도물 위에 제공된다. 에칭은 에칭 마스크에 의해 보호되지 않은 전도성 층의 부분들을 제거하도록 에칭 마스크를 이용하여 수행될 수 있다. 에칭, 예를 들면 습식 에칭과 같은 등방성 에칭일 수 있다. 반응성 이온 에칭(RIE)과 같은, 이방성 에칭이 이용될 수 있다. 전도성 층을 패터닝하기 위한 다른 기술이 또한 이용될 수 있다.
전도성 층을 패턴화한 후, 마스크가 제거된다. 마스크는 예를 들면, 애싱(ashing)에 의해 제거될 수 있다. 마스크를 제거하기 위한 다른 기술이 또한 이용될 수 있다.
도 3a에 도시된 바와 같이, 제 2 절연 기판 층(317)은 제 1 기판 층 상에 증착되어, 전도성 트레이스들 사이의 공간을 덮어서 채운다. 제 2 기판 층은 전도성 트레이스들 사이에 절연을 제공한다. 제 2 기판 층의 제 1 표면(317a)은 제 1 기판 층과 접촉한다. 제 2 기판 층은 접촉 마스크로서 기능한다. 일 실시예에서, 제 2 기판은 폴리머로 형성된다. 제 2 기판 층은 예를 들면 스핀-코팅에 의해 형성될 수 있다. 다른 타입의 유전체 재료 및 증착 기술은 제 2 기판 층을 형성하기에 유용할 수 있다.
제 2 기판 층은 전도성 트레이스의 부분들을 노출하기 위해 접촉 개구(319)를 형성하기 위해 패턴화된다. 접촉 개구는 반도체 패키지의 패키지 콘택의 위치들에 대응한다. 예를 들면, 접촉 개구는 BGA 타입 패키지를 형성하도록 그리드 패턴에 배치될 수 있다. 다른 접촉 개구 패턴이 또한 이용될 수 있다.
일 실시예에서, 패키지 또는 전도성 패드(368)는 도 3h에 도시된 바와 같이, 전도성 트레이스(340)의 노출된 부분 상에 형성된다. 일 실시예에서, 패키지 패드는 전도성 재료를 포함한다. 일 실시예에서, 패키지 패드는 코팅 또는 도금 기술에 의해 유전체 층의 개구 내에 선택적으로 형성된다. 다른 타입의 전도성 재료 또는 기술은 접촉 패드를 형성하기 위해 이용될 수 있다. 전도성 패드는 예를 들면 전도성 트레이스와 동일 평면 상에 있다. 다른 실시예에서, 전도성 패드는 돌출하는 전도성 패드를 포함할 수 있다. 전도성 패드는 OSP 또는 금속 코팅 또는 도금과 같은 표면 보호 재료로 추가로 덮혀질 수 있다.
프로세스는 도 3i에 도시된 바와 같이, 패키지 마스크의 개구 내에 패키지 콘택(370)을 형성함으로써 계속된다. 예를 들면, 패키지 콘택은 패키지 마스크의 개구 내에 패키지 패드(368)상에 형성된다. 패키지 콘택은 예를 들면 BGA 타입 패키지를 형성하도록 그리드 패턴 내에 배치되는 볼 또는 구형상 구조물을 포함할 수 있다. 패키지 콘택은 전도성 재료로 형성된다. 패키지 콘택은 예를 들면 납땜으로 형성될 수 있다. 다양한 타입의 납땜은 패키지 콘택을 형성하도록 이용될 수 있다. 예를 들면, 납땜은 리드-기재 또는 비 리드-기재 납땜일 수 있다.
소정의 실시예에서, 다른 타입의 패키지 콘택은 개구 내에 형성된다. 예를 들면, 패키지 콘택은 제 2 기판 층의 바닥 표면으로부터 돌출되지 않는 콘택을 포함할 수 있다. 납땜 랜드와 같은, 제 2 기판 층의 바닥 표면으로부터 돌출하지 않는 패키지 콘택을 제공하는 것이 또한 유용할 수 있다. 패키지 콘택은 납땜이 아닌 재료 또는 다른 기술을 이용하여 형성될 수 있다.
도 3j를 참조하면, 형성된 구조는 점선(395)으로 표시된 바와 같이, 개별 반도체 패키지를 형성하도록 신귤레이트된다(singulated). 이와 같이, 도 3k 또는 도 1a에 도시된 바와 같이 반도체 패키지가 형성된다.
전술된 바와 같이 프로세스는 장점을 초래한다. 예를 들면, 희생 층은 몰딩 동안 다이의 활성 표면 또는 제 2 주요 표면을 오염으로부터 보호하기 위해 이용된다. 더욱이, 희생 층은 리세스가 몰드 컴파운드와 다이 사이의 열적 부합으로부터 발생되는 기계적 스트레스를 완화하도록 다이의 제 2 표면 위에 형성되도록 몰딩 후 제거되는 임시 코팅으로서 기능한다. 또한, 프로세스는 프린팅, 이송 및 압축 몰딩과 같은, 다양한 몰딩 기술이 캡을 형성하기 위해 이용되도록 한다. 다이의 제 1 주요 표면이 베이스 캐리어의 제거시 노출되므로, 프로세스는 또한 프로세싱 단계들 및 시간을 감소한다. 부가적으로, 다이의 노출된 제 1 주요 표면들은 열 소산을 개선한다.
단지 하나의 전도성 비아 및 트레이스 레벨이 패키지 기판 내에 동일한 다이의 다이 패드로 형성 및 커플링되지만, 부가 전도성 비아 및 트레이스 레벨이 포함될 수 있는 것으로 이해된다. 예를 들면, 제 1 기판 층은 복수의 제 1 서브-층을 포함할 수 있다. 따라서 프로세스는 다중 와이어링 구조가 단지 단일 금속 층 팬-아웃 구조로 제한되는 현존하는 웨이퍼 기본형 팬-아웃 프로세스들에 비해 패키지 기판 내에 빌트 업되도록 한다. 더욱이, 캡이 그 위에 패키지 기판을 형성하도록 다이를 위한 기계적 지지부로서 기능하고 결과적인 구조가 패널 또는 스트립의 형태이기 때문에, 기판 프로세스는 다이의 활성 표면 위에 재 분배 구조를 형성하기 위해 이용될 수 있다. 이와 같이, 이는 새로운 웨이퍼-기본형 프로세스 장비에서 자본 투자에 대한 요구를 회피한다.
도 4a 내지 도 4d는 반도체 패키지를 형성하기 위한 프로세스(400)의 또 다른 실시예를 보여준다. 프로세스는 도 3a 내지 도 3k에서 설명된 바와 같이 유사하다. 이와 같이, 공통 요소는 전술되지 않을 수 있거나 상세하게 전술되지 않을 수 있다.
도 4a를 참조하면, 도 3a에 대해 설명된 것과 유사한, 복수의 다이 또는 칩을 가지는 웨이퍼(301)가 제공된다. 웨이퍼는 제 1 표면(301a) 및 제 2 표면(301b)을 포함한다. 제 2 표면은 예를 들면 다이을 위한 활성 표면(350b)이다. 웨이퍼의 제 2 표면은 희생 층(377)으로 코팅되어, 다이 패드(355)가 노출되는 웨이퍼 및 접촉 개구를 덮는다. 웨이퍼는 다이싱되며, 활성 표면 상에 희생 층을 구비한 개별 다이를 제공한다.
도 4b를 참조하면, 지지 캐리어(380)는 지지 캐리어의 제 1 표면 상에 접착제(375)를 가진다. 캐리어는 예를 들면 복수의 패키지 영역(380a 내지 380d)을 포함한다. 개별 다이는 캐리어 상에 다이 영역으로 임시적으로 부착된다. 일 실시예에서, 희생 층(377)을 구비한 다이의 표면(350b)은 캐리어의 다이 영역에 부착되어 캐리어의 다이 영역에 접촉한다. 다이는 이용된 접착제의 타입 및 장비에 따라 소정의 적절한 기술을 이용하여 다이 영역에 부착된다.
도 4c를 참조하면, 캡(390)은 다이를 캡슐로 싸도록 형성된다. 캡은 일 실시예에서 비-다이 영역에 배치된다. 예를 들면, 캡슐화 재료가 다이들 사이의 공간을 채우기 위해 분배된다. 일 실시예에서, 캡슐은 몰딩 에폭시 수지 재료와 같은, 몰드 컴파운드이다. 다른 타입의 캡슐화 재료을 제공하는 것이 또한 유용할 수 있다.
캡은 일 실시예에서 이송 몰딩 기술에 의해 형성된다. 일 실시예에서, 캡은 필름 보조 이송 몰딩 기술에 의해 형성된다. 예를 들면, 필름(393)은 몰드(도시안됨)의 외형에 맞닿아 배치된다. 일 실시예에서, 캐리어 및 다이가 몰드에 맞닿아 배치될 때, 필름은 다이의 후방면 또는 제 1 표면(350a)과 접촉하여, 그 사이의 공간에 비-다이 영역들이 배치된다. 몰드 컴파운드와 같은 캡슐화 재료는 몰드 내로 분배되고, 캡을 형성하도록 비-다이 영역들 내의 공간을 채운다. 캡을 형성하기 위한 다른 타입의 기술은 또한 유용될 수 있다. 예를 들면, 캡은 프린팅 또는 압축 몰딩에 의해 형성될 수 있다.
도 4d를 참조하면, 지지 캐리어 및 접착제(375)는 캡을 형성한 후 다이로부터 분리된다. 캐리어 및 접착제의 제거는 캡에 의해 서로에 대해 부착된 복수의 다이를 남긴다. 캡은 추가의 프로세싱을 위해 칩을 위한 기계적 지지부를 제공한다. 캡의 표면은 일 실시예에서 다이의 표면과 동일 평면 상에 있다. 예를 들면, 캡의 제 1 표면(390a)은 다이의 제 1 또는 후방면과 공동 평면 상에 있으며, 제 2 표면(390b)은 다이의 제 2 또는 활성 표면 상에 희생 층(377)과 공동 평면 상에 있다. 프로세스는 예를 들면 도 3e에 설명된 바와 같이 계속되고 진행된다.
도 5a 및 도 5b는 반도체 패키지(500)를 형성하기 위한 프로세스(500)의 또 다른 실시예를 보여준다. 프로세스는 도 3a 내지 도 3k 및 도 4a 내지 도 4d에서 설명된 것과 유사하다. 이와 같이, 공통 요소들은 설명되지 않을 수 있거나 상세하게 설명되지 않을 수 있다. 도 5a를 참조하면, 프로세스는 도 4b에 설명된 것과 동일한 스테이지에 있다. 예를 들면, 지지 캐리어의 제 1 표면 상에 접착제(375)를 가지는 지지 캐리어(380)에는 캐리어 상의 다이 영역에 임시적으로 부착되는 다이(350)가 제공된다. 이와 같이, 희생 층(377)을 구비한 다이의 표면(350b)은 캐리어의 다이 영역에 부착되어 캐리어의 다이 영역과 접촉한다.
도 5b를 참조하면, 프로세스는 캡(590)을 계속적으로 형성한다. 일 실시예에서, 캡은 캡슐화 재료로 형성된다. 일 실시예에서, 캡슐 재료는 몰딩 에폭시 수지 재료와 같은, 몰드 컴파운드이다. 다른 타입의 캡슐화 재료를 제공하는 것이 또한 유용할 수 있다. 캡은 다양한 몰딩 기술에 의해 형성될 수 있다. 예를 들면, 캡은 압축 또는 이송 몰딩에 의해 형성될 수 있다. 다른 기술은 또한 캡을 형성하기에 유용할 수 있다. 일 실시예에서, 캡(590)은 다이를 캡슐로 싼다. 도 5b에 도시된 바와 같이, 캡은 제 1 표면(350a) 및 다이들의 측부들을 덮는다.
캡을 형성한 후, 도 3d에서 유사하게 설명된 바와 같이 계속되고 진행된다. 예를 들면, 프로세스는 도 1b에서 설명된 바와 같이 패키지를 형성한다.
도 6a 내지 도 6e는 반도체 패키지(600)를 형성하기 위한 프로세스의 또 다른 실시예를 보여준다. 프로세스는 도 3a 내지 도 3k, 도 4a 내지 도 4d 및 도 5a 및 도 5b에서 설명된 것과 유사하다. 이와 같이, 공통 요소는 설명되지 않을 수 있거나 상세하게 설명되지 않을 수 있다. 도 6a를 참조하면, 다이 스택 배치를 가지는 웨이퍼(601)가 제공된다. 일 실시예에서, 웨이퍼는 복수의 다이 스택(610)을 포함하도록 프로세싱된다.
다이 스택은 n개의 다이를 포함하며 n은 2 이상이다. 바닥 다이는 예를 들면 첫번째(예를 들면 n=1)로서 지칭될 수 있고 상부 다이는 n 이다. 다른 관습을 이용하여 다이 스택의 다이를 지칭하는 것이 또한 유용할 수 있다. 다이 스택은 예를 들면 소정의 적절한 타입의 다이 스태킹 방법들에 의해 형성될 수 있다. 이와 같이, 다이 스택은 제 1 및 제 2 다이(6501 및 6502)를 포함한다. 제 2 다이(6502)는 제 1 다이(6501) 상으로 부착되고, 제 1 다이는 와이어링 기판의 다이 영역에 부착된다. 다이 스택을 위해 이용된 다이는 TSV 또는 비-TSV 일 수 있다. 일 실시예에서, 상부 및 바닥 다이 모두 TSV 다이일 수 있다. 또 다른 실시예에서, 바닥 다이는 TSV 다이를 포함할 수 있고 상부 다이는 비-TSV 다이를 포함할 수 있다. 비-TSV 다이는 예를 들면 본딩된 와이어, 직접 연결, 플립 칩 다이 등을 포함할 수 있다. 2개 이상의 다이를 가지는 다이 스택에 대해, 하부 다이(상부 다이를 제외한 바닥 및 중간 다이)는 보통 TSV 다이일 수 있고 반면 상부 다이는 비-TSV 다이일 수 있다. 다이 스택의 다이의 다른 구성 또는 타입은 또한 유용할 수 있다.
TSV 다이는 제 1 및 제 2 주요 표면들(650a 및 650b)을 포함한다. 제 1 표면은 제 1 다이 콘택(633)을 포함하며 제 2 주요 표면은 제 2 다이 콘택(635)을 포함한다. 다이 콘택은 예를 들면 TSV 다이의 제 1 및 제 2 주요 표면과 동일 평면에 있는 상부 표면을 가지는 다이 접촉 패드이다. 다이의 표면과 공동 평면에 있지 않은 접촉 패드의 표면을 제공하는 것이 또한 유용할 수 있다. 다이 콘택 또는 다이 콘택 패드의 다른 구성이 또한 유용할 수 있다. 제 1 및 제 2 다이 콘택은 관통 비아 콘택(630)에 의해 상호 연결된다. TSV 다이의 다른 구성은 또한 유용할 수 있다. 비아 콘택 및 콘택 패드는 예를 들면 전도성 재료로 형성된다. 전도성 재료는 예를 들면 구리를 포함할 수 있다. 다른 타입의 전도성 재료는 또한 비아 콘택 및 콘택 패드를 위해 이용될 수 있다.
도 6a에 도시된 바와 같이, 제 1 다이 콘택(633)은 다이 스택의 제 2 다이와 일치된다. 일 실시예에서, 다이 부착 필름 또는 언더필(617)은 제 1 다이의 제 1 다이 콘택(633)과 제 2 다이의 전도성 다이 패드(355)를 커플링하는 본딩 콘택(640)을 보호하도록 그리고 스태킹을 용이하게 하도록 다이들 사이에 형성된 공동 내에 제공될 수 있다. 2개 이상의 다이가 다이 스택을 형성하기 위해 이용되는 경우에 대해, 바닥 및 중간 다이가 TSV 다이일 수 있다. 다른 타입의 다이는 또한 바닥 및 중간 다이들을 위해 이용될 수 있다. nth + 1 다이의 제 2 다이 콘택은 아래의 nth 다이의 제 1 다이 콘택으로 연결된다.
일 실시예에서, 희생 층(377)은 다이 스택 또는 웨이퍼(601)의 제 1 다이(6501)의 제 2 주요 표면(650b) 위에 형성된다.
프로세스는 웨이퍼의 제 2 표면 위의 희생 층 및 다이 스택으로 프로세싱되는 웨이퍼를 다이싱함으로써 계속된다. 웨이퍼를 다이싱하는 것은 다이 스택을 개별 다이 스택(6101-3)으로 분리한다. 3개의 다이 스택이 도 6b에 도시되었지만, 다른 개수의 다이 스택이 또한 제 2 표면(650b) 위에 희생 층이 제공될 수 있다는 것이 이해된다. 또 다른 실시예에서, 희생 층(377)은 웨이퍼를 개별 다이 스택으로 다이싱한 후 제공될 수 있다.
도 6b를 참조하면, 프로세스는 도 4b 및 도 5a에서 설명된 바와 같이 유사한 스테이지에 있다. 예를 들면, 지지 캐리어의 제 1 표면 상에 접착제를 가지는 지지 캐리어(380)는 캐리어 상에 다이 영역에 임시적으로 부착되는 다이 스택(6101-3)이 제공된다. 도시된 바와 같이, 희생 층(377)을 구비한 다이 스택의 표면(650b)이 캐리어(380)의 접착제(375)를 가지는 다이 영역으로 부착되고 이 다이 영역과 접촉한다.
도 6c를 참조하면, 프로세스는 캡(590)을 계속적으로 형성한다. 일 실시예에서, 캡은 캡슐화 재료로 형성된다. 캡슐화 재료는 예를 들면 몰드 화합물이다. 다른 타입의 캡슐화 재료를 제공하는 것이 또한 유용할 수 있다. 캡은 다양한 몰딩 기술에 의해 형성될 수 있다. 예를 들면, 캡은 웨이퍼에 대한 압축 몰딩 또는 스트립 또는 패널을 위한 이송 몰딩에 의해 형성될 수 있다. 다른 기술은 또한 캡을 형성하기 위해 이용될 수 있다. 일 실시예에서, 캡(590)은 도 6c에 도시된 바와 같이 다이 스택의 제 1 또는 후방면(350a) 및 측면을 덮는다.
캡을 형성한 후, 프로세스가 도 3d에 유사하게 설명된 바와 같이, 계속되고 진행된다. 예를 들면, 지지 캐리어 및 접착제(375)는 도 6d에 도시된 바와 같이 캡을 형성한 후 본딩 제거 처리에 의해 다이 스택으로부터 분리된다. 도 6e를 참조하면, 다이 스택의 희생 층(377)이 제거된다. 일 실시예에서, 희생 층은 화학물로 층을 용융시킴으로써 제거되고, 이 화학물은 바람직하게는 다이 스택의 제 1 다이의 표면(650b)에 어떠한 손상을 일으키지 않는다. 희생 층을 제거하기 위한 다른 기술이 또한 사용될 수 있다. 희생 층의 제거는 다이 스택의 제 1 다이의 제 2 다이 콘택(635) 및 제 2 표면(650b)을 노출한다. 또한, 다이 스택의 제 1 다이의 제 2 표면(650b)이 도 6e에 도시된 바와 같이 스텝(387)을 형성하는, 캡의 제 1 표면(590a)에 대해 캡슐화 재료 내로 리세스된다. 프로세스는 예를 들면 도 3e에 설명된 바와 같이 계속되고 진행된다. 예를 들면, 프로세스는 도 2에 설명된 바와 같은 반도체 패키지를 형성하기 위해 계속된다.
도 7은 반도체 패키지(700)를 형성하기 위한 방법의 또 다른 실시예를 보여준다. 도 7을 참조하면, 프로세스는 도 6b에 설명된 것과 유사한 스테이지에 있다. 이와 같이, 공통 요소는 설명되지 않을 수 있거나 상세하게 설명되지 않을 수 있다.
캡(390)은 다이 스탭을 캡슐로 싸기 위해 형성된다. 캡은 예를 들면 지지 캐리어의 비-다이 영역에 배치된다. 캡은 일 실시예에서 이송 몰딩 기술에 의해 형성된다. 일 실시예에서, 캡은 도 4c에 설명된 것과 유사하게, 필름 보조 이송 몰딩 기술에 의해 형성된다. 예를 들면, 필름(393)은 몰드(도시안됨)의 외형에 맞닿아 배치된다. 일 실시예에서, 캐리어 및 다이 스택이 몰드에 맞닿아 배치될 때, 필름은 다이 스택의 제 2 다이의 제 1 표면(350a) 또는 후방면과 접촉하여, 비-다이 영역 내의 그 사이의 공간에 배치된다. 몰드 컴파운드와 같은, 갭슐화 재료는 몰드 조립체 내로 분배되고, 캡을 형성하도록 비-다이 영역 내의 공간을 채운다. 이는 캡의 상부 표면(390a)이 다이 스택의 제 1 다이의 제 1 표면(350a)과 공동 평면에 있도록 한다. 예를 들면, 캡의 제 1 표면(390a)은 다이 스택의 제 1 다이의 제 1 또는 후방면과 공동 평면 상에 있으며 캡의 제 2 표면(390b)은 다이 스택의 제 1 다이의 제 2 표면(650b) 상에 희생 층(377)과 공동 평면 상에 있다. 이는 다이 스택의 노출된 후방면을 구비한 반도체 패키지가 나중에 형성하도록 한다. 프로세스는 예를 들면 도 4d에 설명된 바와 같이 계속되고 진행된다.
도 8a 및 도 8b는 반도체 패키지(800)를 형성하기 위한 방법의 또 다른 실시예를 보여준다. 도 8a를 참조하면, 다이 스택의 제 2 다이의 제 1 표면(350a) 또는 후방면이 캐리어(380)의 접착제(375)를 가지는 다이 영역에 부착되거나 상기 다이 영역과 접촉하는 것을 제외하고, 프로세스는 도 6b에 설명된 것과 유사한 스테이지에 있다. 이와 같이, 공통 요소는 설명되지 않을 수 있거나 상세하게 설명되지 않을 수 있다.
캡(390)은 도 8b에서 도시된 바와 같이 다이 스택을 캡슐로 싸도록 형성된다. 캡은 일 실시예에서, 이송 몰딩 기술에 의해 형성된다. 일 실시예에서, 캡은 도 3c에 설명된 것과 유사한, 필름 보조 이송 몰딩 기술에 의해 형성된다. 예를 들면, 필름(393)은 몰드(도시안됨)의 외형에 맞닿아 배치된다. 일 실시예에서, 캐리어 및 다이 스택이 몰드에 맞닿아 배치될 때, 필름은 다이 스택의 제 1 다이의 제 2 표면(650b) 위의 희생 층(377)과 접촉하여, 비-다이 영역들 내 사이 공간에 배치된다. 몰드 컴파운드와 같은 캡슐화 재료는 몰드 내로 분배되고 캡을 형성하도록 비-다이 영역 내에 공간을 채운다. 이는 캡의 제 1 표면(390a)이 다이 스택의 제 2 다이의 제 1 표면(350a)과 공동 평면에 있을 수 있도록 하여, 다이 스택의 노출된 후방면을 구비한 반도체 패키지가 추후 형성되도록 한다. 프로세스는 패키지를 완료하도록 예를 들면 도 3d에서 설명된 바와 같이 계속되고 진행된다.
도 4a 내지 도 4d, 도 5a 및 도 5b, 도 6a 내지 도 6e, 도 7 및 도 8a 및 도 8b에 대해 설명된 실시예들은 도 3a 내지 도 3k에 대해 설명된 바와 같이 소정의 또는 모든 장점을 포함한다. 이와 같이, 이러한 장점은 설명되지 않을 것이며 상세하게 설명되지 않을 것이다.
본 발명은 본 발명의 사상 또는 필수적인 특성으로부터 벗어나지 않으면서 다른 특정 형태로 실시될 수 있다. 따라서 전술된 실시예들은 본 명세서에서 설명된 본 발명을 제한하지 않으면서 모든 면에서 예시적인 것으로 고려되어야 한다.

Claims (24)

  1. 반도체 패키지를 형성하기 위한 방법으로서,
    제 1 표면 및 제 2 표면을 가지는 하나 이상의 다이를 제공하는 단계 - 상기 다이의 제 2 표면은 복수의 전도성 패드를 포함하고, 상기 전도성 패드의 표면은 다이의 제2 표면과 동일평면(coplanar)으로 이루어짐 - ;
    상기 하나 이상의 다이를 캡슐로 싸기 위해 제 1 표면 및 제 2 표면을 가지는 캡을 형성하는 단계 - 상기 캡의 제 2 표면이 상기 다이의 상기 제 2 표면과 상이한 평면에 배치되며, 상기 캡은 다이의 제2 표면과 접촉하지 않으면서 하나 이상의 다이를 감쌈 - ; 및
    상기 다이의 제2 표면 상에 형성되고 상기 다이의 제2 표면에 직접 접촉되는 인터커넥트를 가지는 빌트-업 패키지 기판을 형성하는 단계
    를 포함하는 반도체 패키지를 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 하나 이상의 다이의 제 2 표면 상에 희생 층을 형성하는 단계; 및
    지지 캐리어를 제공하고, 하나 이상의 다이를 상기 지지 캐리어에 부착하는 단계 - 여기서 하나 이상의 다이의 제1 표면은 상기 지지 캐리어에 대면함 - ;
    를 포함하는 반도체 패키지를 형성하기 위한 방법.
  3. 제 2 항에 있어서,
    상기 지지 캐리어의 제 1 측면 상에 접착제 층을 제공하는 단계; 및
    상기 캡을 형성하기 전에 상기 지지 캐리어의 다이 영역으로 상기 하나 이상의 다이를 부착하는 단계를 포함하는,
    반도체 패키지를 형성하기 위한 방법.
  4. 제 3 항에 있어서,
    상기 하나 이상의 다이의 제 1 표면은 상기 지지 캐리어의 다이 영역에 부착하고 상기 다이 영역과 접촉하는,
    반도체 패키지를 형성하기 위한 방법.
  5. 제 4 항에 있어서,
    상기 캡은 이송 몰딩 또는 압축 몰딩을 포함하는 몰딩 기술에 의해 형성되는,
    반도체 패키지를 형성하기 위한 방법.
  6. 제 5 항에 있어서,
    상기 캡은 필름 보조 이송 몰딩에 의해 형성되는,
    반도체 패키지를 형성하기 위한 방법.
  7. 제 4 항에 있어서,
    상기 캡을 형성한 후 상기 접착 층 및 상기 희생 층을 구비한 상기 지지 캐리어를 제거하는 단계를 포함하는,
    반도체 패키지를 형성하기 위한 방법.
  8. 제 7 항에 있어서,
    상기 캡은 이송 몰딩 또는 압축 몰딩을 포함하는 몰딩 기술에 의해 형성되는,
    반도체 패키지를 형성하기 위한 방법.
  9. 제 8 항에 있어서,
    상기 캡은 필름 보조 이송 몰딩에 의해 형성되는,
    반도체 패키지를 형성하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 캡은 상기 다이의 제 1 표면과 접촉하는 필름을 제공하고 상기 지지 캐리어의 비-다이 영역 내의 공간 내로 캡슐화 재료를 충진하여 형성되고, 상기 희생 층은 하나 이상의 다이의 제2 표면을 보호하여 캡슐화 재료는 하나 이상의 다이의 제2 표면과 접촉하지 않으면서 하나 이상의 다이를 감싸는,
    반도체 패키지를 형성하기 위한 방법.
  11. 제 1 항에 있어서,
    상기 인터커넥트는 동일한 다이의 전도성 패드에 결합되는,
    반도체 패키지를 형성하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 빌트-업 패키지 기판을 형성하는 단계는:
    상기 하나 이상의 다이의 제 2 표면 상에 비아를 가지는 제 1 패턴화 기판 층을 제공하는 단계; 및
    상기 인터커넥트를 형성하는 단계를 포함하며,
    상기 인터커넥트를 형성하는 단계는 상기 비아 내에 기판 비아 콘택 및 전도성 트레이스를 형성하도록 상기 기판 층의 표면 위에 전도성 층을 제공하는 단계를 포함하며, 상기 전도성 트레이스 및 콘택은 동일한 다이의 전도성 패드에 결합되는,
    반도체 패키지를 형성하는 방법.
  13. 반도체 패키지를 형성하는 방법으로서,
    제 1 표면 및 제 2 표면을 가지는 하나 이상의 다이 스택을 제공하는 단계로서, 상기 다이 스택의 제 2 표면은 복수의 전도성 패드를 포함하는, 단계;
    상기 하나 이상의 다이 스택을 캡슐로 싸기 위해 제 1 표면 및 제 2 표면을 가지는 캡을 제공하는 단계로서, 상기 캡의 제 2 표면은 상기 다이 스택의 제 2 표면과 상이한 평면에 배치되고, 상기 캡은 다이 스택의 제2 표면에 접촉하지 않으면서 하나 이상의 다이 스택을 감싸는, 단계; 및
    상기 다이 스택의 제 2 표면 상에 형성되고 상기 다이 스택의 제2 표면에 직접 접촉되는 인터커넥트(interconnect)를 가지는 빌트-업 패키지 기판을 형성하는 단계로서, 상기 인터커넥트는 동일한 다이 스택의 전도성 패드에 결합되는, 단계를 포함하는,
    반도체 패키지 형성 방법.
  14. 제 13 항에 있어서,
    상기 다이 스택은 적어도 제 1 다이 및 제 2 다이를 포함하며, 상기 제 1 다이의 제 2 표면은 상기 다이 스택의 제 2 표면을 형성하는,
    반도체 패키지 형성 방법.
  15. 반도체 패키지로서,
    제 1 표면 및 제 2 표면을 가지는 하나 이상의 다이로서, 상기 다이의 제 2 표면은 복수의 전도성 패드를 포함하는, 하나 이상의 다이;
    상기 하나 이상의 다이를 캡슐로 싸기 위해 제 1 표면 및 제 2 표면을 가지는 캡으로서, 상기 캡의 제 2 표면은 다이의 제 2 표면과 상이한 평면에 배치되고, 상기 캡은 다이의 제2 표면과 접촉하지 않으면서 하나 이상의 다이를 감싸는, 캡; 및
    상기 하나 이상의 다이의 제 2 표면 상에 형성되고 하나 이상의 다이의 제2 표면에 직접 접촉되는 인터커넥트를 가지는 빌트-업 패키지 기판으로서, 상기 인터커넥트가 동일한 다이의 전도성 패드에 결합되는, 빌트-업 패키지 기판을 포함하는,
    반도체 패키지.
  16. 제 15 항에 있어서,
    상기 패키지 기판은:
    상기 하나 이상의 다이의 제 2 표면 상의 비아를 가지는 제 1 패턴화 기판 층을 포함하며,
    상기 인터커넥트는 상기 비아 내의 전도성 트레이스 및 기판 비아 콘택을 형성하도록 상기 기판 층의 표면 위에 전도성 층을 포함하며, 상기 전도성 트레이스 및 상기 콘택은 동일한 다이의 상기 전도성 패드에 결합되는,
    반도체 패키지.
  17. 제 15 항에 있어서,
    상기 패키지 기판은 제 1 주요 표면 및 제 2 주요 표면을 포함하며, 상기 제 1 주요 표면은 다이 부착 영역에 대응하는 제 1 영역 및 비-다이 부착 영역에 대응하는 제 2 영역을 포함하며, 상기 비-다이 부착 영역은 상기 다이 부착 영역과 상이한 평면에 배치되는,
    반도체 패키지.
  18. 제 17 항에 있어서,
    상기 다이 부착 영역은 상기 캡의 제 1 표면에 대해 상기 캡 내로 리세스되는,
    반도체 패키지.
  19. 반도체 패키지로서,
    제 1 표면 및 제 2 표면을 가지는 하나 이상의 다이 스택으로서, 상기 다이 스택의 제 2 표면은 복수의 전도성 패드를 포함하는, 하나 이상의 다이 스택;
    상기 하나 이상의 다이 스택을 캡슐로 싸기 위해 제 1 표면 및 제 2 표면을 가지는 캡으로서, 상기 캡의 제 2 표면은 상기 다이 스택의 제 2 표면과 상이한 평면에 배치되고, 상기 캡은 다이 스택의 제2 표면에 접촉하지 않으면서 하나 이상의 다이 스택을 감싸는, 캡; 및
    상기 하나 이상의 다이 스택의 제 2 표면 상에 형성되고 하나 이상의 다이 스택의 제2 표면에 직접 접촉되는 인터커넥트를 가지는 빌트-업 패키지 기판으로서, 상기 인터커넥트가 동일한 다이 스택의 전도성 패드에 결합되는, 빌트-업 패키지 기판을 포함하는,
    반도체 패키지.
  20. 제 19 항에 있어서,
    상기 캡의 제 1 표면은 상기 다이 스택의 제 1 표면과 동일한 평면에 있는,
    반도체 패키지.
  21. 반도체 패키지에 있어서,
    제1 표면과 제2 표면을 가진 하나 이상의 다이 - 다이의 제2 표면은 복수의 전도성 패드를 포함함 - ;
    제1 주요 표면 및 제2 주요 표면을 가진 통합형 패키지 기판 - 상기 통합형 패키지 기판은 제1 주요 표면을 가진 제1 패턴화 기판을 포함하고, 통합형 패키지 기판의 제1 주요 표면은 다이 부착 영역과 비다이(non-die) 부착 영역을 포함하고, 다이 부착 영역 및 비다이 부착 영역은 동일한 제1 패턴화 기판 층의 제1 주요 표면에 의해 결정되고, 다이 부착 영역은 비다이 부착 영역과 상이한 평면에 배치됨 - ;
    하나 이상의 다이를 캡슐로 싸기 위해 제1 표면 및 제2 표면을 구비한 캡으로서, 상기 캡의 제2 표면은 다이의 제2 표면과 상이한 평면에 배치되는 캡;을 포함하고,
    제1 패턴화 기판 층은,
    그 내부에 배치된 비아; 및
    비아 내에 배치된 기판 비아 콘택과, 제1 패턴화 기판 층의 다른 표면에 배치된 전도성 트레이스를 구비한 인터커넥트 구조물을 포함하고,
    다이의 제2 표면은 다이 부착 영역에서 제1 패턴화 기판 층의 제1 주요 표면에 직접 접촉하고, 복수의 전도성 패드는 기판 비아 콘택에 직접 결합되어 접촉되되는
    반도체 패키지.
  22. 제21항에 있어서,
    다이의 전도성 패드 직접 결합 및 접촉되는 기판 비아 콘택은 동일한 재료를 포함하고,
    전도성 트레이스와 기판 비아 콘택은 그들 사이에 이음(seam)이 없는 단일 통합 구조물(single unitary structures)인
    반도체 패키지.
  23. 제1 및 제2 표면을 구비한 하나 이상의 다이 - 다이의 제2 표면은 복수의 전도성 다이 패드를 포함함 - ;
    제1 주요 표면 및 제2 주요 표면을 구비한 통합 패키지 기판 - 제1 주요 표면은 다이 부착 영역에 대응하는 제1 영역과, 비다이 부착 영역에 대응하는 제2 영역을 포함하고, 통합 패키지 기판은 제1 표면 및 제2 표면을 구비한 제1 패턴화 기판 층과 그 내부에 형성된 복수의 기판 비아 콘택을 포함하고, 다이 부착 영역은 제1 평면에 배치되고 비다이 부착 영역은 제2 평면에 배치되며, 다이의 제2 표면은 다이 부착 영역에 있어서의 통합 패키지 기판의 제1 주요 표면에 직접 접촉함 - ; 및
    하나 이상의 다이를 캡슐로 싸기 위해 제1 표면 및 제2 펴면을 가진 캡 - 상기 캡의 제2 표면은 다이의 제2 표면과 상이한 평면에 배치되며, 공동은 다이 부착 영역과 비다이 부착 영역 사이에서 다이의 제2 표면과 캡의 측벽에 의해 둘러싸여지고, 복수의 기판 비아 콘택은 공동 내에 배치되고, 다이의 제2 표면 아래의 평면으로부터 제1 패턴화 기판 층의 제2 주요 표면까지 연장됨 -;
    를 포함하는 반도체 패키지.
  24. 제1 표면과 제2 표면을 가진 하나 이상의 다이 스택 - 다이 스택의 제2 표면은 복수의 전도성 다이 패드를 포함함 - ;
    제1 주요 표면 및 제2 주요 표면을 가진 통합형 패키지 기판으로서, 통합형 패키지 기판은 제1 패턴화 기판 층을 포함하고, 여기서 상기 제1 패턴화 기판 층은,
    제1 주요 표면 및 제2 주요 표면 - 통합형 패키지 기판의 제1 주요 표면은 다이 부착 영역과 비다이 부착 영역을 포함하고, 다이 부착 영역과 비다이 부착 영역은 동일한 제1 패턴화 기판 층의 제1 주요 표면에 의해 규정되고, 다이 부착 영역은 비다이 부착 영역과 상이한 평면에 배치되고, 다이 스택의 제2 표면은 다이 부착 영역에 있어서의 제1 패턴화 기판 층의 제1 주요 표면에 직접 접촉됨 - ; 및
    그 내부에 배치된 기판 비아 콘택 - 기판 비아 콘택의 최상부 표면은 통합형 패키지 기판의 제1 주요 표면과 동일 평면이고, 기판 비아 콘택은 다이 패드에 직접 결합되어 접촉됨 - ;을 포함하는 통형 패키지 기판; 및
    하나 이상의 다이 스택을 캡슐로 싸기 위해 제1 표면 및 제2 표면을 가진 캡 - 상기 캡의 제2 표면은 다이 스택의 제2 표면과 상이한 평면에 배치되고, 공동은 다이 부착 영역과 비다이 부착 영역 사이에서 다이 스택의 제2 표면과 캡의 측벽에 의해 둘러싸여지고, 기판 비아 콘택은 공동 내에 배치되고, 다이 스택의 제2 표면 아래의 평면으로부터 제1 패턴화 기판 층의 제2 주요 표면까지 연장됨 - ;
    을 포함하는 반도체 패키지.
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