DE112021000867T5 - Hochdichte 3d-verbindungs-konfiguration - Google Patents

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Zhitao Cao
Kunzhong Hu
Jun Zhai
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Abstract

Es werden elektronische Gehäusestrukturen und Systeme beschrieben, bei denen eine 3D-Verbindungsstruktur in eine Gehäuse-Umverteilungsschicht und/oder ein Chiplet zur Leistungs- und Signalabgabe an einen Chip integriert ist. Solche Strukturen können die Eingangs-Ausgangs-Dichte (E/A) und die Routing-Qualität für Signale erheblich verbessern, während die Leistungsabgabe machbar bleibt.

Description

  • HINTERGRUND
  • GEBIET
  • Die hierin beschriebenen Ausführungsformen beziehen sich auf Halbleitergehäuse und insbesondere auf ein Halbleitergehäuse, das eine hochdichte 3D-Verbindung einschließt.
  • HINTERGRUNDINFORMATIONEN
  • Die aktuelle Marktnachfrage nach tragbaren und mobilen elektronischen Vorrichtungen wie Mobiltelefonen, persönlichen digitalen Assistenten (PDAs), Digitalkameras, tragbaren Playern, Spielen und anderen mobilen Vorrichtungen erfordert die Integration von mehr Leistung und Funktionen auf immer kleinerem Raum. Dies hat dazu geführt, dass die Eingangs-/Ausgangsdichte von Chips und die Anzahl der innerhalb eines einzigen Gehäuses integrierten Chips erheblich gestiegen ist. Verschiedene 2,5D- und 3D-Packaging-Lösungen wurden als Multi-Die-Packaging-Lösungen vorgeschlagen, um benachbarte Dies innerhalb eines einzelnen Gehäuses zu verbinden.
  • KURZDARSTELLUNG
  • Gemäß verschiedenen Gesichtspunkten der vorliegenden Offenbarung schließt ein elektronisches Gehäuse eine Umverteilungsschicht (RDL) und einen Chip auf der RDL ein. Die RDL schließt eine 3D-Verbindungsstruktur für Leistung und Signalübertragung zum Chip ein. Die RDL verbessert die Eingangs-Ausgangs-Dichte (IO) und die Routing-Qualität für die Signalpfade, wobei die Leistung erhalten bleibt.
  • Gemäß anderen Gesichtspunkten der vorliegenden Offenbarung schließt ein elektronisches System eine Leiterplatte ein. Die Leiterplatte schließt ein Landingpad für die negative Stromversorgung (Vss), ein Landingpad für die positive Stromversorgung (Vdd) und eine Vielzahl von Signal-Landingpads ein. Ein elektronisches Gehäuse ist auf der Leiterplatte montiert und mit dem Vss-Landingpad, dem Vdd-Landingpad und der Vielzahl von Signal-Landingpads verbunden. Das elektronische Gehäuse schließt eine Umverteilungsschicht (RDL), einen Chip auf der RDL und eine 3D-Verbindungsstruktur für Vss, Vdd und die Signalzufuhr zum Chip ein.
  • Figurenliste
    • 1 veranschaulicht eine 2D-Draufsicht einer 2D-Verbindungskonfiguration einer Packung.
    • 2 veranschaulicht eine 2D-Draufsicht einer 3D-Verbindungskonfiguration einer organischen Mehrkomponentenpackung gemäß den Ausführungsformen.
    • 3A ist eine 2D-Draufsicht einer Mehrkomponentenpackung, die gemäß einer Ausführungsform ein Chiplet einschließt.
    • 3B ist eine Darstellung einer Querschnittsseitenansicht einer Mehrkomponentenpackung, die gemäß einer Ausführungsform ein Chiplet einschließt.
    • 3C ist eine Darstellung einer Querschnittsseitenansicht einer Mehrkomponentenpackung, die gemäß einer Ausführungsform ein Chiplet einschließt.
    • 4A ist eine 2D-Draufsicht einer Mehrkomponentenpackung, die gemäß einer Ausführungsform ein Chiplet einschließt.
    • 4B ist eine Darstellung einer Querschnittsseitenansicht einer Mehrkomponentenpackung, die gemäß einer Ausführungsform ein Chiplet einschließt.
    • 5 ist eine 2D-Draufsicht einer Mehrkomponentenpackung mit einer 2D-Nebeneinander-Konfiguration.
    • 6 ist eine 2D-Draufsicht einer Mehrkomponentenpackung mit einer 3D-Verbindungskonfiguration, die gemäß Ausführungsformen ein Chiplet einschließt.
    • 7 ist eine Darstellung einer Nebeneinander-Konfigurationsverbindung zwischen zwei Komponenten.
    • 8 ist eine Darstellung einer 3D-Verbindungskonfiguration gemäß Ausführungsformen.
    • 9 ist eine Darstellung einer 3D-Verbindungskonfiguration gemäß Ausführungsformen.
    • 10A ist eine veranschaulichende Querschnittsseitenansicht eines Chiplet gemäß einer Ausführungsform.
    • 10B ist eine veranschaulichende Querschnittsseitenansicht von gestapelten Chiplets gemäß einer Ausführungsform.
    • 10C ist eine veranschaulichende Querschnittsseitenansicht von gestapelten Chiplets gemäß einer Ausführungsform.
    • 11 ist eine veranschaulichende Querschnittsseitenansicht einer Mehrkomponentenpackung einschließlich eines Chiplets gemäß einer Ausführungsform.
    • 12 ist eine veranschaulichende Querschnittsseitenansicht einer Mehrkomponentenpackung einschließlich eines gestapelten Chiplets gemäß einer Ausführung sform.
    • 13A ist eine 2D-Draufsicht auf eine Mehrkomponentenpackung mit einer 3D-Verbindungskonfiguration gemäß Ausführungsformen.
    • 13B ist eine Querschnittsansicht einer 3D-Verbindungsstruktur einschließlich leitfähiger Leiterbahnen gemäß Ausführungsformen.
    • 13C ist eine Querschnittsansicht einer 3D-Verbindungsstruktur einschließlich Leistungsstäben gemäß Ausführungsformen.
    • 14 ist eine veranschaulichende Querschnittsseitenansicht eines Chiplets, das eine 3D-Verbindungsstruktur gemäß einer Ausführungsform einschließt.
    • 15 ist eine veranschaulichende Querschnittsseitenansicht eines Chiplets, das eine 3D-Verbindungsstruktur gemäß einer Ausführungsform einschließt.
    • 16 ist eine veranschaulichende Querschnittsseitenansicht eines Chiplets, das eine 3D-Verbindungsstruktur gemäß einer Ausführungsform einschließt.
    • 17 ist eine veranschaulichende Querschnittsseitenansicht einer Mehrkomponentenpackung gemäß einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsformen beschreiben Halbleitergehäuse mit dreidimensionalen (3D) Verbindungsstrukturen zur Leistungsübertragung zwischen mehreren Komponenten. Die 3D-Verbindungsstrukturen können verwendet werden, um Leistung zwischen einer Leiterplatte und einer Gehäusekomponente (z. B. einem Chip) und/oder zwischen Komponenten innerhalb des Gehäuses zu liefern. Die 3D-Verbindungsstrukturen können innerhalb einer Gehäuseumverteilungsschicht (RDL), eines Gehäuse-Chiplets und Kombinationen davon eingeschlossen sein.
  • Die 3D-Verbindungsstrukturen gemäß einer Ausführungsform können Leistungsstäbe, Leistungsebenen, Netze, gestapelte Durchkontaktierungen und andere 3D-Verbindungsstrukturen für die Leistungs- und Signalzufuhr zu einem Chip einschließen. Solche 3D-Verbindungskonfigurationen können niedrigere Kosten und eine höhere Eingangs-/Ausgangsdichte (IO) im Vergleich zu 2D-Verbindungskonfigurationen ermöglichen, bei denen das Gehäuse-Routing zu den Chip-Kontaktpads durch die seitliche Verdrahtungsdichte und die Pad-Größe eingeschränkt werden kann. In einer Ausführungsform sind die Leistungsstäbe innerhalb einer 3D-Verbindungsstruktur mit Die-Pads/Bumps ausgerichtet. Breite Leistungsstäbe können einen ausreichenden Metallquerschnitt für geringe Spannungsabfälle (Stromwiderstand (IR)) und eine ausreichende Elektromigrationsspanne bereitstellen. Die Anordnung von Leistungsstäben kann zusätzlich die seitliche Verdrahtungsdichte reduzieren und die Gruppierung spezifischer Kontaktpads/-bumps ermöglichen. Die 3D-Verbindungskonfigurationen gemäß Ausführungsformen können das On-Chip-Routing zu elektronischen Komponenten (z. B. SoC) reduzieren, wodurch Leistung, Fläche und Kommunikationslatenz eingespart werden.
  • Die 3D-Verbindungskonfigurationen gemäß Ausführungsformen können zahlreiche Arten von zu verbindenden Dies (z. B. integrierte Schaltungs-Chips (PMIC), integrierte Spannungsregler (IVR), Grafikprozessoren (GPU), aktive Brücken zu anderen Chips, E/A-Chiplets usw.) umfassen. Durch die 3D-Verbindungskonfiguration wird die Verpackungsfläche reduziert, was die Verpackungskosten und das Volumen des Systems für ein bestimmtes Produkt verringert. In einer Ausführungsform schließt das Halbleiterpaket einen System-on-Chip-Die (SoC-Die) ein, der einen Logikbereich mit hoher Leistung und einen Logikbereich mit niedriger Leistung einschließt. Die 3D-Verbindungsstruktur kann sich mindestens teilweise unter dem Logikbereich mit geringer Leistung befinden, um Störungen und Beeinträchtigungen zu vermeiden, die auf andere Weise auftreten könnten, wenn die 3D-Verbindungsstruktur unter dem Logikbereich mit hoher Leistung ausgerichtet wäre, der eine höhere Leistungsdichte und höhere Temperaturbereiche aufweist. In einer Ausführungsform ist die 3D-Verbindung im Wesentlichen direkt unter dem Logikbereich mit niedriger Leistung angeordnet.
  • Gemäß einer Ausführungsform können Chiplets optional in die Halbleiterpaketstruktur eingeschlossen sein, und die Chiplets können optional 3D-Verbindungsrouting einschließen oder einen Teil des 3D-Verbindungsroutings von der Gehäuse-RDL auslagern. In einem Gesichtspunkt schließt das Chiplet das Fine-Pitch-Routing von Komponente zu Komponente ein, während die optionale Gehäuse-RDL das Fan-Out-Routing mit gröberem Pitch für das Gehäuse einschließt. Auf diese Weise lassen sich die Kosten und die Komplexität beim Einschließen des Fine-Pitch-Routings innerhalb der RDL vermeiden. Außerdem ist es nicht erforderlich, ein Interposer mit Siliciumdurchkontaktierungen (TSVs) innerhalb des Gehäuses mit einzuschließen.
  • In einem anderen Gesichtspunkt beschreiben Ausführungsformen Chiplet-Konfigurationen, die optional eine integrierte passive Vorrichtung wie einen Widerstand, eine Induktivität, einen Kondensator (z. B. Metall-Isolator-Metall-Kondensatoren (MIM), Trench-Kondensatoren usw.) einschließen können. Verschiedene Modifikationen und Variationen zur Integration eines Chiplets innerhalb eines Gehäuses werden gemäß Ausführungsformen in Betracht gezogen. Die Gehäuse können zusätzlich eine RDL auf der Rückseite, Kombinationen der gleichen oder verschiedener Komponenten sowie einen Wärmespreizer, einen Versteifungsring oder einen eingebetteten aktiven Chip einschließen.
  • In verschiedenen Ausführungsformen erfolgt die Beschreibung unter Bezugnahme auf Figuren. Jedoch können bestimmte Ausführungsformen ohne eines oder mehrere dieser konkreten Details oder in Kombination mit anderen bekannten Verfahren und Konfigurationen in die Praxis umgesetzt werden. In der folgenden Beschreibung werden zahlreiche konkrete Details dargelegt, wie konkrete Konfigurationen, Abmessungen und Verfahren usw., um für ein gründliches Verständnis der Ausführungsformen zu sorgen. In anderen Fällen werden bekannte Halbleiterverfahren und Herstellungstechniken nicht in besonderem Detail beschrieben, um die Ausführungsformen nicht unnötig zu verschleiern. Eine Bezugnahme auf „eine Ausführungsform“ im Rahmen dieser Beschreibung bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur, Konfiguration, oder ein bestimmtes Charakteristikum, das oder die in Verbindung mit der Ausführungsform beschrieben ist, in mindestens einer Ausführungsform eingeschlossen ist. Somit bezieht sich das Auftreten der Redewendung „in einer Ausführungsform“ an verschiedenen Stellen innerhalb dieser Beschreibung nicht notwendigerweise auf dieselbe Ausführungsform. Außerdem können die speziellen Merkmale, Strukturen, Konfigurationen oder Eigenschaften auf jede geeignete Weise in einer oder mehreren Ausführungsformen kombiniert werden.
  • Die Begrifft „an“, „zwischen“ und „auf“, wie hier verwendet, können sich auf eine relative Position einer Schicht im Bezug auf andere Schichten beziehen. Eine Schicht, die „auf“ einer anderen Schicht oder „an“ eine andere Schicht gebunden ist oder mit ihr „Kontakt“ hat, kann direkt in Kontakt mit der anderen Schicht sein oder kann eine oder mehrere dazwischenliegende Schichten aufweisen. Eine Schicht „zwischen“ Schichten kann direkt in Kontakt mit den Schichten sein oder kann ein oder mehrere dazwischenliegende Schichten aufweisen.
  • Es wurde beobachtet, dass Mehrkomponentenpackungen mit einer Nebeneinander-Die-Konfiguration, die feine Verdrahtungsleitungen aus Metall verwenden, Einschränkungen aufweisen. 1 veranschaulicht eine 2D-Draufsicht einer 2D-Verbindungskonfiguration einer solchen Packung 100. Insbesondere veranschaulicht 1 das seitliche Verbindungsrouting zu einem einzelnen Die in einer Nebeneinander-Die-Anordnung. Wie gezeigt, ist zwischen den Chips 152 (z. B. CPU-Chip, Speicher-Chip usw.) eine D2D-Lücke (Die-to-Die) 110 erforderlich. Außerdem kann ein Pad zum Abdichten des Ring-/Ritzspalts 112 erforderlich sein. Metall-Routing-Leitungen 150 und Pads (z. B. Kontaktpads 120 mit hoher/positiver Versorgungsspannung (Vdd), Kontaktpads 121 mit niedriger/negativer Versorgungsspannung (Vss), Signalkontaktpads 130) benötigen in einem Paket, wie in 1 veranschaulicht, horizontalen Platz und horizontale Breite, was die Eingangs-Ausgangs-Dichte (EA) verringert. Auch Routing und Durchkontaktierungen stören sich gegenseitig, was die Verdrahtungsdichte einschränkt. Der effektive Durchkontaktierungsabstand erhöht sich auch bei der 2D-Verbindungskonfiguration. Zusätzliche Gehäusefläche wird auch für zusätzliche Komponenten (z. B. Speicher, Logik usw.) benötigt, die an dem Gehäuse befestigt werden. 1 veranschaulicht auch die periphere Blockierung durch Metall-Routing-Leitungen 150, die den Zugriff auf Pads für andere Zwecke verhindern (z. B. Allzweck-Eingabe/Ausgabe (GPIO), Leistung, usw.). Die Nebeneinander-Die-Konfiguration verursacht Probleme bei der Leistungsabgabe.
  • 2 veranschaulicht eine 2D-Draufsicht einer 3D-Verbindungskonfiguration einer organischen Mehrkomponentenpackung (z. B. mit mehreren Chips) gemäß den Ausführungsformen. Die Packung 200 schließt mindestens eine Komponente 252 (z. B. System-on-Chip (SoC), Die) und eine 3D-Verbindungsstruktur zur Leistungsbereitstellung ein. Metall-Routing-Leitungen 250 in der 3D-Verbindungsstruktur können hauptsächlich vertikal verlegt werden, um die E/A-Dichte zu verbessern (z. B. 1,5 bis 2x), verglichen mit der 2D-Verbindungskonfiguration von 1. Darüber hinaus blockiert das vertikale metallische 3D-Verbindungsrouting den peripheren Zugriff auf den Chip 252 nicht in demselben Maße wie die 2D-Verbindungskonfiguration von 1. Leitfähige Leitungen 250, die mit Kontaktpads (z. B. Vdd-Kontaktpads 220, Erdungskontaktpads 221 (z. B. Vss) und Signalkontaktpads 230) verbunden sind, können in das Gehäuse-CDL und/oder Gehäuse-Chiplet eingeschlossen sein, wie in der folgenden Beschreibung ausführlich beschrieben wird.
  • Die 3D-Verbindungskonfiguration einer Mehrkomponentenpackung (z. B. Multi-Chip, SoC, GPU-Chip, CPU-Chip, Logik-Chip) gemäß Ausführungsformen kann basierend auf einem organischen Gehäuse, dichten E/A und reduziertem Routing geringe Kosten aufweisen. Diese 3D-Verbindungskonfiguration kann auf zahlreiche Chip-Typen angewendet werden (z. B. Speicher, Logik-Partitionen, integrierte Spannungsregler, E/A, usw.). Diese Chip-Typen können auch als Brücke zwischen mehreren Komponenten verwendet werden.
  • Die höhere E/A-Dichte der 3D-Verbindungskonfiguration senkt die Verbindungsgeschwindigkeit zwischen den elektronischen Komponenten in dem Maße, wie die Serialisierung entfällt, und reduziert so die Fläche und die Kosten der Speicher-E/A (z. B. DRAM). Das Reduzieren des On-Chip-Routings (z. B. SoC, Speicher, Cache) spart Leistung, Fläche und Latenz.
  • Die 3D-Verbindungskonfiguration verbessert die Verbindungsleistung aufgrund der geringeren Routing-Länge (z. B. kann das vertikale Routing kürzer sein als das laterale Routing), der geringeren kapazitiven Last und des geringeren Übersprechens. Die Leistungsabgabe kann durch einen Entkopplungskondensator in der Nähe des Speichers oder im Speicher verbessert werden. Gemäß Ausführungsformen kann eine Komponente unter Verwendung einer geeigneten Technik wie Flip-Chip-Bonden und Verwendung leitfähiger Bumps (z. B. Lot, Mikro-Bumps) zur Befestigung angebracht werden. Es versteht sich, dass die Befestigung der Komponenten auch im Wafermaßstab durchgeführt werden kann, einschließlich einer großen Anzahl von Komponenten. Diese Komponenten können die gleiche Art von Chip oder Gehäuse sein. Beispielsweise kann es sich bei beiden um einen Logik-Chip oder ein Logikpaket (z. B. CPU, GPU, SoC usw.) oder um einen Speicher-Chip oder ein Speichergehäuse handeln. In einer Ausführungsform können mehrere Komponenten verschiedene Arten von Chip oder Gehäuse bzw. eine Kombination aus Chip und Gehäuse sein. In einer Ausführungsform ist eine erste Komponente ein CPU-Chip oder ein Gehäuse, während die zweite Komponente ein GPU-Chip oder ein Gehäuse ist.
  • Ein Chiplet gemäß Ausführungsformen kann nur Routing- oder zusätzliche Funktionen wie einen integrierten Schaltungsblock einschließen. Ein Chiplet kann ein wiederverwendbarer Block geistigen Eigentums (IP) sein, der verschiedene Schaltungen bereitstellen kann (z. B. Speicher, Logik, Leistungsmanagementeinheit (PMU), integrierter Spannungsregler). Chiplet-Konfigurationen können optional eine integrierte passive Vorrichtung einschließen, wie einen Widerstand, Induktor, Kondensator usw. Verschiedene Modifikationen und Variationen zur Integration eines Chiplets innerhalb eines Gehäuses sind gemäß den Ausführungsformen denkbar.
  • 3A-3C veranschaulicht verschiedene Mehrkomponentenpackungen 300 gemäß Ausführungsformen, die sowohl einen oder mehrere Chips 350 als auch ein oder mehrere Chiplets 310 einschließen. Unter Bezugnahme auf 3A wird eine 2D-Draufsicht einer solchen Mehrkomponentenpackung bereitgestellt. Wie gezeigt, kann das Gehäuse 300 ein oder mehrere Chiplets 310 (z. B. Speicher, Cache, integrierte passive Vorrichtung usw.), ein oder mehrere Chips 350 und ein Gehäuse-RDL 340 einschließen. Der Chip 350 (z. B. SoC) schließt die Hochleistungslogik 320 (z. B. CPU, GPU, Engines) und die Logik 321 mit geringer Leistung ein. Das Chiplet 310 kann unter oder unterhalb der Logik 321 mit geringer Leistung positioniert sein. In einem Beispiel weist das Chiplet einen Bump-Abstand von 15-40 Mikrometern auf. Die Gehäuse-RDL 340 und/oder das/die Chiplet(s) 310 kann/können gemäß einer Ausführungsform 3D-Verbindungen einschließen (z. B. vertikale Säulen, gestapelte Durchkontaktierungen usw.). In einigen spezifischen Implementierungen können die 3D-Verbindungen als Leistungsstäbe, Leistungsebenen, Netze und andere Strukturen konfiguriert sein.
  • Unter Bezugnahme auf die 3B-3C sind veranschaulichende Querschnittsseitenansichten einer Mehrkomponentenpackung gemäß einer Ausführungsform bereitgestellt. Wie in 3B gezeigt, können die Chiplets 310 an einer Unterseite der Umverteilungsschicht 340 und seitlich angrenzend an die Mehrzahl leitfähiger Bumps 360 befestigt oder montiert werden. Wie in 3C gezeigt, können die Chiplets 310 in die Gehäuse-RDL 340 eingebettet sein.
  • Unter Bezugnahme auf 4A wird nun eine 2D-Draufsicht einer Mehrkomponentenpackung einschließlich eines Chiplets gemäß einer Ausführungsform bereitgestellt. Wie gezeigt, kann das Gehäuse 400 Chiplets 410a ...410n (z. B. Speicher, Cache, integrierte passive Vorrichtung usw.), die 450 (z. B. SoC) und eine Vielzahl leitfähiger Bumps 452 (z. B. Lötbumps, C4) einschließen. Jedes Chiplet kann seitlich von dem Chip 450 versetzt sein, und jedes Chiplet kann einen Eingangs-Ausgangs-(IO)-Bereich 470 einschließen, der direkt unter dem Chip 450 positioniert ist. Wie hierin verwendet, ist direkt unter oder unterhalb ähnlich zu verstehen wie in 4A gezeigt, einschließlich einer zumindest teilweisen oder vollständigen vertikalen Überlappung. Die Mikro-Bumps 442 und 443 und die 3D-Verbindungen 457 von 4B stellen eine vertikale 3D-Verbindung zwischen dem Chip 450 und dem Chiplet 410 bereit. Es versteht sich, dass die 3D-Verbindungen zwar als vertikale Linien 457 zwischen den Schatten des Chips 450 und des Chiplets 470 veranschaulicht werden, dies aber nicht unbedingt erforderlich ist. Die 3D-Verbindungskonfigurationen können zusätzlich seitliche Komponenten außerhalb der Schatten aufweisen, beispielsweise in Stab-, Netz-, Ebenen-Konfigurationen usw. Somit können die 3D-Verbindungen 457 vollständig innerhalb der Schatten liegen und sich auch seitlich außerhalb des Schattens des Chips 450 oder des Chips 470 erstrecken, beispielsweise zur elektrischen Verbindung mit der Leiterplatte 402 (z. B. mit dem leitfähigen Bump 452).
  • Unter Bezugnahme auf 4B wird nun eine Darstellung einer Querschnittsseitenansicht einer Mehrkomponentenpackung einschließlich eines Chips in einer Ausführungsform bereitgestellt. Das Chiplet 410 kann teilweise unter oder unterhalb des SoC 450 positioniert sein. In einem Beispiel ist das Chiplet 410 mit Mikro-Bumps 442 an der Oberfläche der Umverteilungsschicht (RDL) 440 befestigt. In einigen Ausführungsformen können eine oder mehrere obere Metallschichten auf der Leiterplatte 402 (z. B. der Hauptlogikplatte) Abschnitte aufweisen, die entfernt werden, um einen Hohlraum 480 zu bilden, der Raum für das Chiplet 410 bietet. Die Umverteilungsleitung 455 verbindet das Chiplet 410 elektrisch mit einer anderen Komponente (z. B. dem Speicher), die sich wahlweise seitlich angrenzend an den Chip 450 auf der Oberseite der Paket-RDL 440 oder an anderer Stelle innerhalb des Gehäuses 400 oder auf einer Leiterplatte 402 außerhalb des Pakets 400 befinden kann. Die 3D-Verbindungen 457 stellen eine vertikale Verbindung zwischen dem Chip 450 und dem Chiplet 410 bereit. Die Bumps 452 stellen eine Verbindung zwischen der RDL 440 und einer Leiterplatte 402 bereit.
  • Die RDL 440 kann eine oder mehrere Umverteilungsleitungen (z. B. 455) und 3D-Verbindungen (z. B. 457) sowie Passivierungsschichten aufweisen. Das Material der Umverteilungsleitungen und der 3D-Verbindungen kann aus einem metallischen Material gebildet sein, wie: Kupfer (Cu); Titan (Ti); Nickel (Ni); Gold (Au); einer Kombination aus mindestens einem von Ti, Ni, Au oder Cu; oder anderen geeigneten Metallen, Legierungen oder Kombinationen von Metallen und/oder Legierungen. Eine Passivierungsschicht kann aus jedem geeigneten isolierenden Material wie einem Oxid oder einem Polymer (z. B. Polyimid) bestehen. In einer Ausführungsform kann die RDL 440 Kontaktpads einschließen, die so ausgebildet sind, dass sie Kontakt-Bumps oder Mikro-Bumps berühren. Umverteilungsleitungen und 3D-Verbindungen können unter Verwendung einer geeigneten Technik wie Beschichtung oder Sputtern, gefolgt von Ätzen usw. gebildet werden. Innerhalb der RDL 440 können mehrere Umverteilungsleitungen, 3D-Verbindungen und Passivierungsschichten in einer Sequenz aus Abscheidung und Strukturierung gebildet werden.
  • Die 3D-Verbindungsstrukturen gemäß Ausführungsformen (z. B. einschließlich Leistungsstäben, Leistungsebenen, Netzen, gestapelten Durchkontaktierungen und anderen 3D-Verbindungsstrukturen) können die Routing-Länge zu elektronischen Komponenten (z. B. SoC) reduzieren, sodass weniger Leistung benötigt wird und das Übersprechen zwischen Komponenten, das Verbindungsrauschen, der Leitungsverlust und die Kapazität verringert werden. Eine solche Verringerung der Routing-Länge wird in den veranschaulichenden Darstellungen in der 2D-Draufsicht der 5-6 veranschaulicht, die Routing-Pfade für 2D-Nebeneinander- bzw. 3D-Verbindungskonfigurationen veranschaulichen. Diese Pfade bestehen sowohl aus On-Chip- als auch aus Off-Chip-Komponenten.
  • Unter Bezugnahme auf 5 wird nun eine 2D-Draufsicht auf eine Mehrkomponentenpackung mit einer 2D-Nebeneinander-Konfiguration bereitgestellt. Wie gezeigt, schließt das Gehäuse 500 den Chip 550 (z. B. SoC) ein, der eine Steuerung 560, einen E/A-Bereich 552, eine Hochleistungslogik 520 und eine Niedrigleistungslogik 521 umfasst. Die Steuerung 560 kann getrennt oder einschließlich der Niedrigleistungslogik 521 eingeschlossen sein. Eine zweite Komponente 510 (z. B. Speicher, Chip, Chiplet) mit einem E/A-Bereich 512 befindet sich seitlich angrenzend und außerhalb des Chips 550, was zu einem langen Chip-Routing 553 und 555 und einem langen Komponenten-Routing 515 im Vergleich zum Routing führt, wie es in 6 für eine 3D-Verbindungskonfiguration veranschaulicht ist. Umverteilungsleitungen 565 stellen seitliche Verbindungen zwischen dem E/A-Bereich 512 und dem E/A-Bereich 552 elektrisch bereit. Beispielsweise können die Umverteilungsleitungen 565 innerhalb der Gehäuse-RDL enthalten sein. Die Nebeneinander-Konfiguration führt zu einer Blockierung des Routings zum E/A-Bereich 552 des Chips 550 durch die Komponente 510. Aufgrund der Nebeneinander-Konfiguration weist der Chip 500 nur auf zwei Seiten eine Kantenverfügbarkeit für den E/A-Bereich 570 auf (z. B. GPIO-Bereich, High-Speed-Input-Output-Bereich (HSIO)).
  • 6 veranschaulicht eine 2D-Draufsicht auf eine Mehrkomponentenpackung mit einer 3D-Verbindungskonfiguration einschließlich eines Chiplets gemäß Ausführungsformen. Wie gezeigt, schließt das Gehäuse 600 einen Chip 650 (z. B. SoC) ein, der eine Hochleistungslogik 620 und eine Niedrigleistungslogik 621 aufweist. Die Chiplets 610 und 611 befinden sich unter oder unterhalb des Chips 650, was im Vergleich zum Routing in 5 zu einem reduzierten Chip-Routing (z. B. Routing 653 von dem E/A-Bereich 612 des Chiplets 610 zu der Steuerung 660, Routing 655 von der Steuerung 660 zu dem E/A-Bereich 612 des Chiplets 610) und auch zu einem reduzierten Chip-Routing (z. B. Routing 615 von dem Chiplet 610 zu dem E/A-Bereich 612) führt. Chiplet 611 schließt den E/A-Bereich 614 ein und ist in der Länge des Routings vergleichbar reduziert. Die 3D-Verbindungskonfiguration, bei der die Chiplets 610 und 611 vertikal zum Chip 650 ausgerichtet sind, kann die Blockierung des Routings zu peripheren Bereichen des Chips 650 (z. B. SoC) reduzieren. Aufgrund der 3D-Verbindungskonfiguration weist der Chip 650 auf drei Seiten eine Kantenverfügbarkeit für den E/A-Bereich 670 auf (z. B. GPIO-Bereich, HSIO-Bereich). Die Gesamtlänge des Routings kann durch die reduzierte Länge des seitlichen Routings innerhalb des Gehäuses RDL sowie die reduzierte Länge des seitlichen Chip-Routings 653 und des Chiplet-Routings 615 reduziert werden.
  • In einem Beispiel weist die Hochleistungslogik (z. B. CPU, GPU) eine größere Stromdichte auf als die Niedrigleistungslogik. Hochleistungslogik kann eine Stromdichte aufweisen, die 2-4 mal größer ist als die Stromdichte einer Niedrigleistungslogik. In einem anderen Beispiel weist die Hochleistungslogik eine Stromdichte von 1-5 Ampere/mm2 auf. In einem anderen Beispiel weist die Hochleistungslogik (z. B. CPU, GPU, Computing-Engine) eine Leistungsdichte von 1-10 Watt/mm2 auf, während die Niedrigleistungslogik eine Leistungsdichte von weniger als oder gleich 0,5 Watt/mm2 aufweist. In einigen Ausführungsformen entspricht die Leistungsdichte der physischen Dichte des Metall-Routings über einen gegebenen Bereich. Beispielsweise schließt ein Bereich mit hoher Leistungsdichte ein dichteres Metall-Routing ein und ein Bereich mit niedriger Leistungsdichte schließt ein weniger dichtes Metall-Routing ein. In einigen Ausführungsformen entspricht die Leistungsdichte der Dauer der Einschaltzeit der Schaltlogik in einem gegebenen Bereich. Beispielsweise schließt ein Bereich mit hoher Leistungsdichte eine Reihe von Schaltlogiken ein, die für einen ersten Zeitraum in einem aktiven oder „Ein“-Zustand aufrechterhalten werden, und ein Bereich mit niedriger Leistungsdichte schließt eine Reihe von Schaltungen ein, die für einen zweiten Zeitraum, der kürzer als der erste Zeitraum ist, in einem aktiven oder „Ein“-Zustand aufrechterhalten werden. In einigen Ausführungsformen entspricht die Leistungsdichte einer bestimmten Betriebsspannung für Schaltungen in einem bestimmten Bereich. Beispielsweise schließt ein Bereich mit hoher Leistungsdichte eine Schaltlogik ein, die auf einer ersten Stromschiene arbeitet, und ein Bereich mit niedriger Leistungsdichte schließt eine Schaltlogik ein, die auf einer zweiten Stromschiene arbeitet. In einer Ausführungsform arbeiten die erste und die zweite Stromschiene mit unterschiedlichen Spannungen. Beispielsweise kann die zweite Stromschiene mit einer niedrigeren Betriebsspannung arbeiten als die erste Stromschiene. Chiplets können unter Niedrigleistungslogik ausgerichtet werden, um Störungen und Beeinträchtigungen der Leistungsabgabe sowie eine akkumulierte Wärmebelastung zu vermeiden. Wenn Chiplets unter Hochleistungslogik mit hoher Leistungsdichte und in Hochtemperaturbereichen ausgerichtet werden, kann dies möglicherweise zu einer verminderten SoC-Leistung führen.
  • Eine verbesserte Signalintegrität, die mit den 3D-Verbindungskonfigurationen gemäß Ausführungsformen erreicht werden kann, ist in den schematischen Darstellungen der 7-8 gezeigt.
  • 7 veranschaulicht eine Nebeneinander-Konfiguration, bei der zwei Komponenten miteinander verbunden sind. Die Konfiguration zeigt einen Treiber 700 (z. B. von Chip 550) zum Ansteuern von Signalen auf einer Verbindung, eine Leitungslänge 710 der Verbindung und ein Chiplet 715 (z. B. Komponente 510). In einem Beispiel weist der Treiber einen Widerstand von 25 - 200 Ohm auf, die Leitungslänge beträgt etwa 250 - 2.000 Mikrometer, und der Leitungswiderstand liegt bei etwa 20 - 100 Ohm. Die Dimensionierung von Treiber und Leitung basiert auf der Datenrate, der Signalintegrität der Leitungen, den Anforderungen an die Flankenrate, dem Rauschen bei der Leistungsabgabe, den Eingangsspezifikationen des Empfängers und anderen Eigenschaften des Treibers und der Siliciumverbindung.
  • 8 veranschaulicht eine 3D-Verbindungskonfiguration gemäß Ausführungsformen. Die Konfiguration zeigt einen Treiber 800 (z. B. von Chip 650), eine Leitungslänge 810 der Verbindung und ein Chiplet 815 (z. B. Chiplet 610). In einem Beispiel weist der Treiber 800 einen Widerstand von 200 Ohm auf, die Leitungslänge beträgt etwa 100-200 Mikrometer, und der Leitungswiderstand liegt bei etwa 1 - 10 Ohm. Die kleinere Leitungslänge und der geringere Treiberwiderstand im Vergleich zu einer Nebeneinander-Konfiguration reduzieren die Gesamtkapazität und damit die Leistung. Die deutlich kürzere Leitungslänge bewirkt einen geringeren Leistungsbedarf, reduziert das Übersprechen zwischen den Komponenten, verringert das Verbindungsrauschen, reduziert den Leitungsverlust und verringert die Kapazität.
  • Wie zuvor beschrieben, können 3D-Verbindungsstrukturen gemäß einer Ausführungsform zusätzliche Komponenten einschließen, z. B. Widerstände, Induktoren, Kondensatoren usw. 9 veranschaulicht eine 3D-Verbindungskonfiguration gemäß Ausführungsformen einschließlich passiver Komponenten. Die Konfiguration zeigt einen SoC-seitigen Entkopplungskondensator 910, einen Chiplet-seitigen Entkopplungskondensator 920, eine positive Versorgungsspannung 904 (z. B. Vdd) und einen negativen Versorgungsanschluss 902 (z. B. Vss). Bei einem kurzen Verbindungsrouting zur Chiplet-Seite weist ein fein verteilter Entkopplungskondensator eine verbesserte Leistungsintegrität im Vergleich zu einer 2D-Verbindungskonfiguration auf. Die Entkopplungskondensatoren 910, 920 können gemäß einer Ausführungsform in die 3D-Verbindungsstrukturen eingeschlossen sein, beispielsweise innerhalb der Gehäuse-RDL und/oder des/der Gehäuse-Chiplet(s).
  • Bis zu diesem Punkt wurden verschiedene Ausführungsformen beschrieben und veranschaulicht, die verschiedene Vorteile der Anordnung einer 3D-Verbindungsstruktur direkt unter einem Chip (z. B. einem SoC) aufzeigen. Beispielsweise schließt diese 3D-Verbindungsstruktur einen Abschnitt der Gehäuse-RDL und/oder des Gehäuse-Chiplets ein. Solche Gehäuse-Chiplets können allerdings den verfügbaren Pad-Bereich der Leiterplatte, an der das Gehäuse befestigt ist, in Anspruch nehmen, was dazu führen kann, dass der verfügbare Bereich der Leistungsabgabe (PND) blockiert wird.
  • 10A veranschaulicht eine Querschnittsseitenansicht eines Chiplet gemäß einer Ausführungsform. Das Chiplet 1000 (z. B. Speicher, Logik usw.) kann teilweise unter oder unterhalb eines Chips (z. B. SoC 350, 450, 650, 1150, 1350) positioniert sein. In einem Beispiel kann das Chiplet 1000 mit Mikro-Bumps (µbump) 1042 auf einer Umverteilungsschicht (z. B. 440, 1140, 1240, 1340) an der Oberfläche befestigt werden. Das Chiplet 1000 weist einen inneren E/A-Bereich 1001 auf. Dieser E/A-Bereich 1001 kann für die 3D-Verbindungsstruktur zur Leistungsabgabe an den Chip verwendet werden. 6 veranschaulicht auch Chiplets mit inneren E/A-Bereichen 612 und 614. Der nicht schattierte Bereich des Chiplet 1000 kann für andere Signalverbindungen zur Gehäuse-RDL verwendet werden. Wie gezeigt, kann dieser nicht schattierte Bereich zu einem Schatten auf der Leiterplatte führen, der den verfügbaren PDN-Bereich für das System blockiert. Diese PDN-Schattierung kann reduziert werden, indem gestapelte Chiplet-Anordnungen verwendet werden, wie in 10B-10C veranschaulicht.
  • 10B-10C sind eine veranschaulichende Querschnittsseitenansicht von gestapelten Chiplets gemäß Ausführungsformen. Die gestapelten Chiplets 1020, 1030 (z. B. Speicher, Logik, PMU usw.) können teilweise unter oder unterhalb eines Chips (z. B.
  • SoC 350, 450, 650, 1250, 1350) positioniert sein. Die gestapelten Chiplets 1020 weisen innere E/A-Bereiche 1021 auf. Die gestapelten Chiplets 1030 weisen einen oberen E/A-Bereich 1031 auf. Die gestapelten Chiplets 1020, 1030 können unter Verwendung von µbump, Wafer on Wafer (WoW) oder Chip on Wafer (CoW) hergestellt werden. In einem Beispiel können die gestapelten Chiplets 1020, 1030 mit Mikro-Bumps 1042 an der Oberfläche der Umverteilungsschicht (z. B. 440, 1140, 1240, 1340) befestigt werden.
  • Die gestapelten Chiplets 1020 und 1030 weisen im Vergleich zum Chiplet 1000 verbesserte Netzwerke für die Leistungsabgabe auf (für die SoC-Seite), was den Energieverbrauch aufgrund geringerer Routing-Abstände für die Leistungsabgabe des SoC senkt. Im Allgemeinen können Logik-Chiplets so gewählt werden, dass sie eine geringere Leistung (weniger PDN-Anforderungen) und geringere thermische Anforderungen aufweisen, was in einer derartigen Konfiguration möglich ist. Die kleineren gestapelten Chiplets, wie sie in den 10B und 10C veranschaulicht sind, reduzieren den Chiplet-Verzug und vermeiden somit eine dickere Siliciumschicht, da die Z-Höhe geringer ist als die Höhe der Lötkugel (z. B. Bumps 360, 3B).
  • Diese kleineren gestapelten Chiplets weisen mehr Möglichkeiten zur Befestigung auf (z. B. selbstausrichtendes Lot im Gegensatz zu Thermokompressionsbonden), reduzieren den Bump-Pitch, da weniger Lot benötigt wird, und können in geeigneteren Bereichen positioniert werden, die die Leistungsabgabe- und Temperaturkriterien erfüllen. Die kleineren Chiplets können die elektrostatische Entladung (ESD) bei der Aufladung von Vorrichtungen (CDM) reduzieren, was kleinere ESD-Strukturen ermöglicht, was wiederum die Fläche und die Pad-Kapazität reduziert.
  • Unter Bezugnahme auf 11 wird nun eine Darstellung einer Querschnittsseitenansicht einer Mehrkomponentenpackung einschließlich eines Chips in einer Ausführungsform bereitgestellt. Das Chiplet 1110 (z. B. Speicher, Logik, PMU) kann teilweise unter oder unterhalb des Chips 1150 (z. B. SoC) für das Gehäuse 1100 positioniert werden. Der Chip 1150 schließt die Hochleistungslogik 1152 und die Niedrigleistungslogik 1154 ein. In der veranschaulichten Ausführungsform ist das Chiplet 1110 mit der RDL 1140 verbunden, obwohl auch andere Verbindungsverfahren möglich sind, oder das Chiplet 1110 kann in die RDL 1140 eingebettet sein. Die RDL 1140 schließt Umverteilungsleitungen 1111-1113, Passivierungsschichten (z. B. die Passivierungsschicht 1145), Durchkontaktierungen und Kontaktpads ein. Die RDL 1140 weist eine erste Seite 1148 und eine zweite Seite 1149 auf. Eine Vielzahl leitfähiger Bumps (z. B. Lötbumps, µbumbs, C4) sind mit Kontaktpads oder leitfähigen Säulen der RDL 1140 verbunden und auch mit der Leiterplatte 1102 verbunden, um Signale zum Chiplet zu leiten. In einem Beispiel stellen die Bumps 1160 und 1163 elektrische Verbindungen für negative Versorgungsanschlüsse (z. B. Vss), die Bumps 1161 und 1164 elektrische Verbindungen für positive Versorgungsspannung (z. B. Vdd) für den SoC und Bump 1162 eine elektrische Verbindung für positive Versorgungsspannung (z. B. Vdd) für das Chiplet 1110 bereit. Die Bumps 1160, 1161, 1162, 1163, 1164 können an entsprechende Landing-Pads 1170 auf der Leiterplatte 1102 gebunden werden. Eine integrierte passive Vorrichtung 1180 (z. B. ein Widerstand, eine Induktivität, ein Kondensator usw.) kann auch in der Nähe des Chips 1150 positioniert sein. 3D-Verbindungen 1158 zwischen Chip 1150 und Chiplet 1110 minimieren den Routing-Abstand zwischen dem Chip 1150 und dem Chiplet 1110. Die 3D-Verbindungen 1158 können eine Vielzahl an Strukturen einschließen, einschließlich Leistungsstäben, Leistungsebenen, Netzen, gestapelten Durchkontaktierungen, Säulen und anderen Strukturen. Beispielsweise kann es sich bei der Vorrichtung 1180 um eine aktive Vorrichtung (z. B. Speicher, Logik) handeln, und ein Chiplet (z. B. Chiplet 1110) kann eine Verbindung zwischen SoC 1150 und Vorrichtung 1180 bereitstellen. In einem anderen Beispiel kann die Rückseite des Chiplets 1110 elektrisch mit der Leiterplatte 1102 (z. B. mit leitfähigen Bumps 1570, 1670, wie in den 15-16 gezeigt) oder mit einem anderen Routing (z. B. innerhalb der Gehäuse-RDL, 3C) verbunden sein.
  • Unter Bezugnahme auf 12 wird nun eine Darstellung einer Querschnittsseitenansicht einer Mehrkomponentenpackung einschließlich eines gestapelten Chips in einer Ausführungsform bereitgestellt. Das gestapelte Chiplet 1210 (z. B. Speicher, Logik) kann teilweise unter oder unterhalb des Chips 1250 für das Gehäuse 1200 positioniert werden. Die Stapelung reduziert den Chip-Schatten für das Leistungsverteilungsnetzwerk auf dem Haupt-Chip (z. B. SoC) und ermöglicht eine einfachere Integration der Leistung. Außerdem muss das Chiplet möglicherweise eine geringere Leistungsdichte aufweisen, sodass ein eigenes leistungsabgebendes Netzwerk (PDN) verwaltbar ist. Der Chip 1250 schließt die Hochleistungslogik 1252 und die Niedrigleistungslogik 1254 ein. In einem Beispiel wird das gestapelte Chiplet 1210 an der Oberfläche der RDL 1240 befestigt, wobei auch andere Verbindungsverfahren möglich sind, oder das Chiplet 1110 kann in die RDL 1240 eingebettet sein. Die RDL 1240 schließt Umverteilungsleitungen 1211-1213 und Passivierungsschichten (z. B. die Passivierungsschicht 1245). Die RDL 1240 weist eine erste Seite 1248 und eine zweite Seite 1249 auf. Eine Vielzahl leitfähiger Bumps (z. B. Lötbumps, C4) sind mit Kontaktpads oder leitfähigen Säulen der RDL 1240 verbunden und auch mit der Leiterplatte 1202 verbunden, um Signale zum SoC und Chiplet zu leiten. In einem Beispiel stellen die Bumps 1260 und 1263 elektrische Verbindungen für negative Versorgungsanschlüsse (z. B. Vss), die Bumps 1261 und 1264 elektrische Verbindungen für positive Versorgungsspannung (z. B. Vdd) für den SoC und Bump 1262 eine elektrische Verbindung für positive Versorgungsspannung (z. B. Vdd) für das Chiplet 1210 bereit. Eine integrierte passive Vorrichtung 1280 (z. B. ein Widerstand, eine Induktivität, ein Kondensator usw.) kann auch in der Nähe des Chips 1250 positioniert sein. 3D-Verbindungen 1258 zwischen Chip 1250 und Chiplet 1210 minimieren den Routing-Abstand zwischen dem Chip 1250 und dem Chiplet 1210. Die 3D-Verbindungen 1258 können eine Vielzahl an Strukturen einschließen, einschließlich Leistungsstäben, Leistungsebenen, Netzen, gestapelten Durchkontaktierungen, Säulen und anderen Strukturen. Aufgrund des reduzierten Schattens des Chiplets 1210 können in dieses Gehäuse 1200 auch zusätzliche Bumps 1265 und 1266 eingeschlossen sein. Diese Bumps 1265, 1266 können optional für eine zusätzliche Leistungsabgabe verwendet werden. Die Bumps 1260, 1261, 1262, 1263, 1264, 1265, 1266 können an entsprechende Landing-Pads 1270 auf der Schaltung 1202 gebunden werden. Beispielsweise kann es sich bei der Vorrichtung 1280 um eine aktive Vorrichtung (z. B. Speicher, Logik) handeln, und ein Chiplet (z. B. Chiplet 1210) kann eine Verbindung zwischen SoC 1250 und Vorrichtung 1280 bereitstellen. In einem anderen Beispiel kann das Chiplet 1210 elektrisch mit der Leiterplatte 1202 (z. B. mit leitfähigen Bumps 1570, 1670, wie in den 15-16 gezeigt) oder mit einem anderen Routing (z. B. innerhalb der Gehäuse-RDL, 3C) verbunden sein.
  • Unter Bezugnahme auf 13A wird eine 2D-Draufsicht auf eine Mehrkomponentenpackung 1300 mit einer 3D-Verbindungskonfiguration gemäß Ausführungsformen bereitgestellt. Wie gezeigt, schließt die Gehäuse-RDL 1340 eine positive Vdd-Versorgungsebene 1301, eine negative Vss-Versorgungsebene 1302 und andere Umverteilungsleitungen für das Signal-Routing ein. Ebenfalls veranschaulicht in der 3D-Verbindungsstruktur sind die Vdd-Leitungen 1371 und die Vss-Leitungen 1372. Diese Vdd-Leitungen 1371 und Vss-Leitungen 1372 können seitlich zwischen (und unter) den Kontaktpads 1351 verlegt werden, um verschiedene Verbindungen mit dem Chip 1350 einzuschließen, einschließlich der Signalzuführung, Vdd, Vss, usw. Somit befinden sich die veranschaulichten Kontaktpads 1351 auf der Oberseite der RDL 1340 zur Verbindung mit dem Chip 1350.
  • In einer Ausführungsform schließt das Gehäuse RDL 1340 die Kontaktpads 1380 und 1390 für Vdd bzw. Vss ein. In der veranschaulichten Ausführungsform sind die Kontaktpads 1380, 1390 in Reihen oder Spalten angeordnet, um die Leistungsabgabe an den Chip 1350 (z. B. SoC) zu verbessern. Somit befinden sich die veranschaulichten Kontaktpads 1380, 1390 in 13A auf der Oberseite der RDL 1340 zur Verbindung mit dem Chip 1350. Die Kontaktpads 1380, 1390 können direkt über (z. B. teilweise oder vollständig) und in elektrischem Kontakt mit dem Vdd-Leistungsstab 1373 bzw. dem Vss-Leistungsstab 1374 innerhalb der Gehäuse-RDL 1340 angeordnet sein.
  • Die 3D-Verbindungsstrukturen gemäß Ausführungsformen können eine höhere Kontaktpad-Dichte ermöglichen, indem die Leistungsstäbe direkt unter den Kontaktpads angeordnet werden (z. B. teilweise oder vollständig) und die Kontaktpads basierend auf ihrer Funktion gruppiert werden. In einem Beispiel sind die Pads in einem Array angeordnet, das Merkmale einschließlich einer Breite 1381, einer Länge 1382, einem ersten Pad-Abstand 1384 und einem zweiten Pad-Abstand 1383 aufweist. Diese Merkmale können im Bereich von zehn Mikrometern bis zu einigen hundert Mikrometern liegen. Die Pads im Array können jeweils vergleichbare Abmessungen aufweisen oder die Pads für die Leistungsabgabe können größere Abmessungen aufweisen als die Pads ohne Leistungsabgabe. In diesem Beispiel weist das Array 64 Signale, Vdd- und Vss-Pads auf. In einem spezifischen Beispiel beträgt ein erster Pad-Abstand 1384 10-30 Mikrometer und ein zweiter Pad-Abstand 1383 10-30 Mikrometer, um eine hohe E/A-Dichte bereitzustellen.
  • Das Chiplet 1310 kann in mehreren Positionen angeordnet sein, wie in 13A veranschaulicht. Beispielsweise kann das Chiplet 1310 (durchgezogene Linie) auf der Oberseite der Gehäuse-RDL 1340 seitlich angrenzend an den Chip 1350 angeordnet sein.
  • Beispielsweise kann das Chiplet 1310 (gestrichelte Linie) innerhalb oder unterhalb der RDL 1340 angeordnet sein. Obwohl die Chiplets 1310 nicht direkt oder zumindest teilweise direkt unter dem Chip 1350 veranschaulicht sind, können die Chiplets 1310 gemäß den veranschaulichten Ausführungsformen zumindest teilweise oder vollständig direkt unter dem Chip 1350 angeordnet sein, um eine kürzere Routing-Länge der 3D-Verbindungsstruktur zu ermöglichen. In einem Beispiel weist das Gehäuse 1300 aufgrund der 3D-Verbindungskonfiguration des Gehäuses ein minimales SoC- und Chiplet-Routing auf. Das Chiplet 1310 kann passive oder aktive Vorrichtungen einschließen.
  • Unter Bezugnahme auf 13B wird nun eine Querschnittsansicht einer 3D-Verbindungsstruktur einschließlich leitfähiger Leiterbahnen gemäß Ausführungsformen bereitgestellt. Insbesondere schließt die 3D-Verbindungsstruktur von 13B Vdd-Leitungen 1371, Vss-Leitungen 1372 und Kontaktpads 1351 ein, die in 13A gezeigt sind.
  • Die 3D-Verbindungsstruktur 1395 ist Teil der RDL 1340, die eine oder mehrere Umverteilungsleitungen und Passivierungsschichten aufweisen kann. Die RDL 1340 schließt mehrere Umverteilungsleitungen 1311, 1312, 1313 und Passivierungsschichten 1345 ein. In einer Ausführungsform schließt eine erste Seite der RDL 1340 Kontaktpads 1351, wie unter den Bump-Metallurgie-Pads, für den Kontakt mit dem/den Chip(s) ein, und eine zweite Seite der RDL 1340 schließt Pads 1353 für den Kontakt mit dem/den Chiplet(s) und/oder der Leiterplatte ein. In der veranschaulichten Ausführungsform schließt die RDL 1340 zusätzlich eine Vielzahl von gestapelten Durchkontaktierungen 1315 und versetzten Durchkontaktierungen 1355 ein. Die Stapelung von Durchkontaktierungen unterstützt die hochdichte 3D-Verbindung. Vdd-Leitungen 1371 und Vss-Leitungen 1372 können zwischen 3D-Verbindungen angeordnet sein, die für die Versorgung der verschiedenen Kontaktpads 1351 verwendet werden.
  • Unter Bezugnahme auf 13C wird nun eine Querschnittsansicht einer Mehrkomponentenpackung mit einer 3D-Verbindungskonfiguration einschließlich Kontaktpads (z. B. 1380, 1390) und Leistungsstäben 1373, 1374 von 13A gemäß Ausführungsformen gezeigt. Die RDL-Leistungsstäbe 1382-1384 entsprechen dem Vdd-Leistungsstab 1373 von 13A, und die RDL-Leistungsstäbe 1392-1394 entsprechen dem Vss-Leistungsstab 1374 von 13A. Somit können die Leistungsstäbe Metallleitungen in einer oder mehreren Metallschichten einschließen und unter Verwendung von angelandeten oder nicht angelandeten Durchkontaktierungen gestapelt werden. Diese Leistungsstäbe schließen breite leitfähige Metallleitungen ein, die einen ausreichenden Metallquerschnitt aufweisen, um geringe Strom- (I) und Widerstandsabfälle (R) und eine ausreichende Elektromigration zu ermöglichen. Diese Leistungsstäbe sind in 13C als horizontale Stäbe veranschaulicht, um die Leistungsabgabe an die Chips zu verbessern. Obwohl Vss- und Vdd-Leistungsstab-Strukturen mit gestapelten und nicht gestapelten Durchkontaktierungen in 13B-13C veranschaulicht sind, können die 3D-Verbindungsstrukturen gemäß einer Ausführungsform Leistungsebenen, kämmende, gestapelte Durchkontaktierungen und andere 3D-Verbindungsstrukturen für die Leistungs- und Signalabgabe einschließen.
  • Ein Chiplet kann auch verwendet werden, um zwei Nebeneinander-Dies zu verbinden. Solche miteinander verbundenen Chiplets sind in den 14, 15, 16 und 17 gezeigt. Wie zuvor beschrieben, können die 3D-Verbindungsstrukturen, wie sie in den 13A-13C innerhalb der Gehäuse-RDL 1340 veranschaulicht sind, auch alternativ innerhalb eines oder mehrerer Chiplets bereitgestellt werden. 14-17 veranschaulichen verschiedene Chiplet-Konfigurationen einschließlich einer Aufbauschicht 1440, die Leistungsmesh-Ebenen für die Leistungsabgabe an das Chiplet nutzt. In ähnlicher Weise können die veranschaulichten Mesh-Ebenen auch Leistungsstäbe sein, wie in den 13A-13C beschrieben.
  • 14 veranschaulicht eine Querschnittsseitenansicht eines Chiplets, das eine Aufbauschicht gemäß einer Ausführungsform aufweist. Das Chiplet 1450 (z. B. Silicium-Chiplet) kann optional teilweise unter oder unterhalb eines Chips (z. B. SoC) positioniert werden, wie hierin in verschiedenen Ausführungsformen erläutert. Die Aufbauschicht 1440 kann auf einer Bulk-Siliciumschicht 1451 gebildet werden. Die Aufbauschicht 1440 schließt leitfähige Leitungen (z. B. Vss-Mesh-Ebene 1441, leitfähige Signalleitungen 1442, Vss-Mesh-Ebene 1443, Vdd-Mesh-Ebene 1444) und Passivierungsschichten (z. B. Passivierungsschicht 1445) ein. Eine solche Anordnung ist nur veranschaulichend zu verstehen, und die Ausführungsformen können variieren. Das zusätzliche Metall kann dazu beitragen, die PDN zum Chip zu verbessern und das Routing zwischen zwei Chips zu erhöhen (z. B. bei Multi-Chip-SoC-Konfigurationen, bei denen das Chiplet 1450 als Brücke zwischen den Chips dient). Die Mikro-Bumps 1460 befestigen das Chiplet 1450 zur Befestigung an der Gehäuse-RDL. In einer Ausführungsform schließt eine Oberseite des Chiplets 1450 Kontaktpads 1452 ein, an denen die Mikro-Bumps 1460 befestigt sind. Ein oder mehrere Kontakte 1452 können an den Vdd-Mesh-Ebenen, Vss-Mesh-Ebenen oder leitfähigen Signalleitungen befestigt werden. Die Vdd- und Vss-Mesh-Ebenen im Chiplet können wiederum mit einer oder mehreren Vdd-Leitungen 1471, Vss-Leitungen 1472, Vdd-Leistungsstäben 1473 oder Vss-Leistungsstäben 1474 innerhalb der Gehäuse-RDL 1440 elektrisch verbunden sein.
  • 15 veranschaulicht eine Querschnittsseitenansicht eines Chiplets, das eine Aufbauschicht gemäß einer Ausführungsform aufweist. Chiplet 1550 schließt die auf einer Silicium-Volumenschicht 1551 gebildete Aufbauschicht 1540 ein, die auch eine integrierte passive Vorrichtung 1510 (wie einen Kondensator usw.) zumindest teilweise darin einschließen kann. Die Aufbauschicht 1540 schließt leitfähige Leitungen (z. B. Vss-Mesh-Ebene 1541, leitfähige Signalleitung 1542, Vss-Mesh-Ebene 1543, Vdd-Mesh-Ebene 1544) und Passivierungsschichten (z. B. Passivierungsschicht 1545) ein. Eine durchgehende Silicium-Durchkontaktierung 1520 kann optional gebildet werden, um eine Vdd- oder Vss-Mesh-Ebene mit einer rückseitigen Metallschicht 1560 elektrisch zu koppeln. Somit kann die Rückseite des Chiplets 1550 eine Metallschicht 1560 einschließen, um die PDN und das Metallvolumen zu erhöhen. Ein leitfähiger Bump 1570 (z. B. Lötbumps, C4) ist mit dem rückseitigen Metall 1560 verbunden und kann auch mit einer Leiterplatte verbunden sein, um Signale und Leistung an die Aufbauschicht zu leiten. Die elektrische Verbindung mit dem leitfähigen Bump 1570 kann die PDN deutlich verbessern. Sie erfordert zusätzliche Prozessschritte und kann als optional betrachtet werden. Die Mikro-Bumps 1555 befestigen das Chiplet 1550 zur Befestigung an der Gehäuse-RDL. In einer Ausführungsform schließt eine Oberseite des Chiplets 1550 Kontaktpads 1552 ein, an denen die Mikro-Bumps 1555 befestigt sind. Ein oder mehrere Kontakte 1552 können an den Vdd-Mesh-Ebenen, Vss-Mesh-Ebenen oder leitfähigen Signalleitungen befestigt werden. Die Vdd- und Vss-Mesh-Ebenen im Chiplet können wiederum mit einer oder mehreren Vdd-Leitungen 1571, Vss-Leitungen 1572, Vdd-Leistungsstäben 1573 oder Vss-Leistungsstäben 1574 innerhalb der Gehäuse-RDL 1540 elektrisch verbunden sein.
  • Unter Bezugnahme auf 16 ist eine Querschnittsseitenansicht eines Chiplets veranschaulicht, das gemäß einer Ausführungsform eine Aufbauschicht aufweist. Das Chiplet 1650 (z. B. ein Silicium-Chiplet mit integrierter passiver Vorrichtung 1610) kann teilweise unter oder unterhalb eines SoC positioniert werden, wie hierin in verschiedenen Ausführungsformen erläutert wird. Die Aufbauschicht 1640 kann auf der Bulk-Siliciumschicht 1651 gebildet werden und leitfähige Leitungen (z. B. Vss-Mesh-Ebene 1641, leitfähige Signalleitung 1642, Vss-Mesh-Ebene 1643, Vdd-Mesh-Ebene 1644) und Passivierungsschichten (z. B. Passivierungsschicht 1645) einschließen. Eine durchgehende Silicium-Durchkontaktierung 1620 koppelt elektrisch eine Vdd- oder Vss-Mesh-Ebene mit einer rückseitigen Metallschicht 1660. Eine zusätzliche rückseitige Metallschicht 1662 kann ebenfalls bereitgestellt werden, um die Leistungsabgabe zu verbessern und den Verzug zu reduzieren. Somit kann die Rückseite des Chiplets 1650 mehrere Metallschichten einschließen, um die PDN zu unterstützen. Ein leitfähiger Bump 1670 (z. B. Lötbumps, C4) ist optional mit der rückseitigen Metallschicht 1662 verbunden und kann auch mit einer Leiterplatte verbunden sein, um Signale und Leistung an die Aufbauschicht zu leiten.
  • Unter Bezugnahme auf 17 wird nun eine Darstellung einer Querschnittsseitenansicht einer Mehrkomponentenpackung in einer Ausführungsform bereitgestellt. Das Gehäuse 1700 schließt einen Chip 1750 (z. B. SoC), eine Gehäuse-RDL 1780 mit einer beispielhaften RDL-Route 1782, ein Chiplet 1730 (gestrichelte Box), das die Aufbauschichten 1740a, 1740b und eine Silicium-Volumenschicht 1720 einschließt (die optional eine integrierte passive Vorrichtung 1722 und TSV 1724 einschließen kann). Das Chiplet 1730 kann unter oder unterhalb des Chips 1750 positioniert sein, wie hierin in verschiedenen Ausführungsformen erläutert. In einem Beispiel werden Micro-Bumps 1746 an den Aufbau 1740a und die Gehäuse-RDL 1780 gebunden. Die Aufbauschicht 1740a schließt leitfähige Leitungen (z. B. Vss-Mesh-Ebene 1741, leitfähige Signalleitung 1742, Vss-Mesh-Ebene 1743, Vdd-Mesh-Ebene 1744 mit beispielhafter lokaler Verbindungsstrecke 1748) und Passivierungsschichten (z. B. Passivierungsschicht 1745) ein. Ein TSV 1724 koppelt eine Vdd- oder Vss-Mesh-Ebene elektrisch mit einer rückseitigen Metallschicht 1760. Eine optionale zusätzliche rückseitige Metallschicht 1762 kann ebenfalls bereitgestellt werden, um die Leistungsabgabe zu verbessern (z. B. den Widerstand der Leistungsebene zu erhöhen) und den Verzug des Gehäuses zu reduzieren. Leitfähige Bumps 1770 (z. B. Lötbumps, C4) können mit der RDL 1780 verbunden werden und können auch mit einer Leiterplatte 1702 verbunden werden, um Signale und Leistung zur RDL 1780 zu leiten, die Signale und Leistung zum SoC 1750 und der Aufbauschicht 1740a leitet.
  • Die hierin erläuterten Aufbauschichten und Chiplets können aktive Repeater aufweisen, um die Leitungslänge zwischen den Repeatern zu reduzieren und die Flankenrate zu erhöhen. Ein Design mit aktiven Repeatern weist eine geringere Breite und damit kleinere Kapazitäten auf.
  • In einer Ausführungsform schließt eine aktive Aufbauschicht/ein aktives Chiplet einen Spannungsregler (VR) ein. Der VR kann einen Hochspannungseingang aufweisen und je nach Verfügbarkeit von Kondensatoren als Low-Dropout (LDO) oder als Schaltkondensator ausgeführt sein.
  • Bei der Nutzung der verschiedenen Gesichtspunkte der Ausführungsformen würde es für einen Fachmann offensichtlich werden, dass Kombinationen oder Variationen der vorstehenden Ausführungsformen möglich sind, um ein elektronisches Gehäuse und System mit 3D-Verbindungsstrukturen zur Leistungsabgabe zu bilden. Obwohl die Ausführungsformen in einer Sprache beschrieben wurden, die für strukturelle Merkmale und/oder methodische Handlungen spezifisch ist, ist es zu verstehen, dass die beiliegenden Ansprüche nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt sind. Die offenbarten spezifischen Merkmale und Vorgänge sind stattdessen als Ausführungsformen der Ansprüche zu verstehen, die zur Veranschaulichung nützlich sind.

Claims (26)

  1. Elektronisches Gehäuse, umfassend: eine Umverteilungsschicht (RDL); und einen an die RDL gekoppelten Chip; wobei die RDL schließt eine 3D-Verbindungsstruktur für Leistung und Signalübertragung zum Chip einschließt.
  2. Elektronisches Gehäuse nach Anspruch 1, wobei die 3D-Verbindungsstruktur umfasst: einen Leistungsstab unter einer Vielzahl von Kontaktpads, wobei der Leistungsstab so konfiguriert ist, dass er eine positive Stromversorgung für den Chip bereitstellt, wobei der Chip mit der Vielzahl von Kontaktpads verbunden ist.
  3. Elektronisches Gehäuse nach Anspruch 2, wobei sich der Leistungsstab direkt unterhalb der Vielzahl von Kontaktpads befindet und mit diesen in elektrischem Kontakt steht.
  4. Elektronisches Gehäuse nach Anspruch 3, wobei der Leistungsstab Teil einer Leistungsnetzebene ist.
  5. Elektronisches Gehäuse nach Anspruch 3, ferner umfassend einen zweiten Leistungsstab unter einer zweiten Vielzahl von Kontaktpads, wobei der zweite Leistungsstab eine negative Stromversorgung für den Chip bereitstellt, wobei der Chip mit der zweiten Vielzahl von Kontaktpads verbunden ist.
  6. Elektronisches Gehäuse nach Anspruch 5, wobei sich der zweite Leistungsstab direkt unterhalb der zweiten Vielzahl von Kontaktpads befindet und mit diesen in elektrischem Kontakt steht.
  7. Elektronisches Gehäuse nach Anspruch 1, ferner umfassend ein Chiplet, wobei sich das Chiplet zumindest teilweise direkt unterhalb des Chips befindet.
  8. Elektronisches Gehäuse nach Anspruch 7, wobei sich das Chiplet auf einer zweiten, dem Chip gegenüberliegenden Seite der RDL befindet.
  9. Elektronisches Gehäuse nach Anspruch 8, wobei der Chip eine Niedrigleistungslogik und eine Hochleistungslogik einschließt und sich das Chiplet im Wesentlichen direkt unter der Niedrigleistungslogik befindet und die 3D-Verbindungsstruktur eine im Wesentlichen vertikale leitfähige Leitung einschließt, um einen Signalpfad zwischen dem Chiplet und der Niedrigleistungslogik bereitzustellen.
  10. Elektronisches Gehäuse nach Anspruch 9, wobei die Hochleistungslogik durch eine Leistungsdichte gekennzeichnet ist, die mindestens doppelt so hoch ist wie die Leistungsdichte der Niedrigleistungslogik.
  11. Elektronisches Gehäuse nach Anspruch 9, wobei das Chiplet ein Mehrfachstapel-Chiplet umfasst.
  12. Elektronisches Gehäuse nach Anspruch 7, wobei das Chiplet eine integrierte passive Vorrichtung einschließt.
  13. Elektronisches Gehäuse nach Anspruch 7, ferner umfassend einen zweiten Chip, der mit der RDL gekoppelt ist, wobei das Chiplet eine elektrische Brücke zwischen dem ersten Chip und dem zweiten Chip ist.
  14. Elektronisches Gehäuse nach Anspruch 7, wobei das Chiplet eine Leistungs-Mesh-Ebene umfasst.
  15. Elektronisches Gehäuse nach Anspruch 14: wobei die 3D-Verbindungsstruktur einen Leistungsstab unterhalb einer Vielzahl von Kontaktpads umfasst, wobei der Leistungsstab eine positive Stromversorgung für den Chip liefert, wobei der Chip mit der Vielzahl von Kontaktpads verbunden ist; und wobei die Leistungs-Mesh-Ebene elektrisch mit dem Leistungsstab gekoppelt ist.
  16. Elektronisches Gehäuse nach Anspruch 14, ferner umfassend eine rückseitige Metallschicht auf einer der RDL gegenüberliegenden Rückseite des Chiplets.
  17. Elektronisches Gehäuse nach Anspruch 16, ferner umfassend einen rückseitigen leitfähigen Bump, der mit der rückseitigen Metallschicht gekoppelt ist.
  18. Elektronisches Gehäuse nach Anspruch 7, wobei das Chiplet eine Leistungsmanagementeinheit umfasst.
  19. Elektronisches System, umfassend: eine Leiterplatte, wobei die Leiterplatte ein Landing-Pad für die negative Stromversorgung (Vss), ein Landing-Pad für die positive Stromversorgung (Vdd) und eine Vielzahl von Signal-Landing-Pads einschließt; ein elektronisches Gehäuse auf der Leiterplatte montiert und mit dem Vss-Landingpad, dem Vdd-Landingpad und der Vielzahl von Signal-Landingpads verbunden; wobei das elektronische Gehäuse einschließt: eine Umverteilungsschicht (RDL); und einen Chip auf der RDL; und eine 3D-Verbindungsstruktur für Vss, Vdd und die Signalübertragung zum Chip.
  20. Elektronisches System nach Anspruch 19, wobei die 3D-Verbindungsstruktur umfasst: einen Leistungsstab unterhalb einer Vielzahl von Kontaktpads, wobei der Leistungsstab mit dem Vdd-Landingpad gekoppelt ist und der Chip an die Vielzahl von Kontaktpads gebunden ist.
  21. Elektronisches System nach Anspruch 20, wobei sich der Leistungsstab direkt unterhalb der Vielzahl von Kontaktpads befindet und mit diesen in elektrischem Kontakt steht.
  22. Elektronisches System nach Anspruch 19, ferner umfassend ein Chiplet auf einer zweiten Seite der RDL gegenüber dem Chip, wobei sich das Chiplet zumindest teilweise direkt unterhalb des Chips befindet.
  23. Elektronisches System nach Anspruch 22, wobei das Chiplet eine Leistungs-Mesh-Ebene umfasst.
  24. Elektronisches Gehäuse nach Anspruch 23: wobei die 3D-Verbindungsstruktur umfasst: einen Leistungsstab unterhalb einer Vielzahl von Kontaktpads, wobei der Leistungsstab mit dem Vdd-Landingpad gekoppelt ist und der Chip an die Vielzahl von Kontaktpads gebunden ist; und wobei die Leistungs-Mesh-Ebene elektrisch mit dem Leistungsstab gekoppelt ist.
  25. Elektronisches Gehäuse nach Anspruch 23, wobei die 3D-Verbindungsstruktur eine erste leitfähige Leitung umfasst, um einen ersten Signalpfad zwischen dem Chiplet und dem Chip bereitzustellen.
  26. Elektronisches Gehäuse nach Anspruch 23, ferner umfassend: einen zusätzlichen Chip, wobei die 3D-Verbindungsstruktur eine zweite leitfähige Leitung umfasst, um einen zweiten Pfad für Signale zwischen dem Chiplet und dem zusätzlichen Chip bereitzustellen.
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