TW201342570A - 具有視窗中介層的３ｄ積體電路封裝 - Google Patents

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Abstract

說明具有視窗中介層的3D積體電路封裝以及此半導體封裝的形成方法。舉例而言，半導體封裝包含基底。上半導體晶粒配置在基底上方。具有視窗的中介層配置在基底與上半導體晶粒之間以及互連至基底與上半導體晶粒。下半導體晶粒配置在中介層的視窗中以及互連至上半導體晶粒。在另一實施例中，半導體封裝包含基底。上半導體晶粒配置在基底上方。中介層配置在基底與上半導體晶粒之間以及互連至基底與上半導體晶粒。下半導體晶粒配置在與中介層相同的平面中以及互連至上半導體晶粒。

Description

具有視窗中介層的3D積體電路封裝
本發明的技術領域是在半導體封裝的領域，特別是具有視窗中介層的3D積體電路封裝以及此半導體封裝的形成方法。
今日的消費性電子產品市場經常需要要求很複雜精密電路的複雜功能。例如電晶體等尺寸愈來愈小的構件能夠將隨著各進步世代而更精密複雜的電路併入於單晶粒中。半導體封裝用於保護積體電路(IC)晶片或晶粒，也提供用於外部電路的電力介面給晶粒。隨著更小的電子裝置之增加需求，半導體封裝設計成更加小巧且必須支撐更大的電路密度。此外，對於更高性能的裝置之需求造成改良的半導體封裝之需求，改良的半導體封裝要能夠有薄封裝輪廓及整體低翹曲以與後續組裝處理並容。
C4銲球連接已使用多年，以提供半導體裝置與基底之間的覆晶互連。覆晶或覆晶接合技術(C4)是用於例如積體電路(IC)晶片、MEMS或組件等半導體裝置的安裝型式，其使用銲材凸塊而非線接合。銲球凸塊沈積至位於基底封裝的頂側上之C4墊上。為了將半導體裝置安裝至基底，將半導體裝置翻轉，以主動側朝下面對安裝區。銲材凸塊用以將半導體裝置直接連接至基底。但是，此方式受限於安裝區的尺寸及不容易容納堆疊的晶粒。
另一方面，習知的線接合方式限制可合理地包含於單一半導體封裝中的半導體晶粒的數目。此外，當嘗試在半導體封裝中封裝大量半導體晶粒時，會發生一般的結構議題。
例如矽穿孔(TSV)及矽中介層等較新的封裝方式獲得設計者很多的注意，以實現高性能多晶片模組(MCM)及系統封裝(SiP)。但是，在半導體封裝的演進中，需要更多的改良。
本發明的實施例包含具有視窗中介層的3D積體電路封裝以及此半導體封裝的形成方法。
在實施例中，半導體封裝包含基底。上半導體晶粒配置在基底上方。具有視窗的中介層配置在基底與上半導體晶粒之間以及互連至基底與上半導體晶粒。下半導體晶粒配置在中介層的視窗中以及互連至上半導體晶粒。
在另一實施例中，半導體封裝包含基底。上半導體晶粒配置在基底上方。中介層配置在基底與上半導體晶粒之間以及互連至基底與上半導體晶粒。下半導體晶粒配置在與中介層相同的平面中以及互連至上半導體晶粒。
在另一實施例中，半導體晶粒配對包含上半導體晶粒。中介層配置在上半導體晶粒下方以及互連至上半導體晶粒。下半導體晶粒配置在與中介層相同的平面中以及互連至上半導體晶粒。
說明具有視窗中介層的3D積體電路封裝及此半導體封裝的形成方法。在下述說明中，揭示眾多特定細節，例如封裝架構及材料體系，以助於完整瞭解本發明的實施例。習於此技藝者將瞭解，不用這些特定細節，仍可實施本發明的實施例。在其它情形中，未詳述例如積體電路設計佈局等習知特點，以免不必要地模糊本發明的實施例。此外，須瞭解，圖式中所示的各實施例是說明表示的且不一定依比例繪製。
此處所述的一或更多實施例以視窗中介層併入於三維(3D)積體電路(IC)封裝為目標。舉例而言，矽中介層可以用於CPU及記憶體以及其它裝置的3D堆疊。一或更多實施例特別用於10奈米節點及之外的產品。某些實施例包含矽中介層以用於高密度互連(例如，繞行及扇出)形成。以類似於半導體IC晶粒上的互連層之線處理的後端之方式，處理矽中介層。
習知的矽中介層典型上佔據主動晶粒下方的整個層。此外，習知的3D堆疊IC典型上要求經過主動晶粒之一而形成的一或更多矽穿孔(TSV)。TSV穿過的主動晶粒是昂貴的。而且，在3D堆疊IC結構中，通常要求此底部主動晶粒的背面上之再分佈層(RDL)來管理TSV及晶粒-晶粒互連(例如，LMI墊)。長RDL互連線影響高速I/O性能。因此，此處所述的一或更多實施例在任何主動裝置中不用 TSV即能3D IC堆疊。而且，在實施例中，包含矽中介層，以及多個主動晶粒層中至少之一與中介層共用相同的垂直平面，節省Z高度。
在實施例中，矽中介層包含在上主動晶粒(T)之下方以及在上晶粒下方提供視窗，以致於下主動晶粒(B)直接堆疊於上晶粒之下。下主動晶粒及中介層設於3D堆疊結構中的相同垂直位準上。在一此實施例中，在任一主動晶粒中不需要矽穿孔(TSV)，即可取得二主動晶粒的3D IC堆疊。中介層藉由中級互連(MLI)而附著至封裝基底。中介層包含矽穿孔，矽穿孔提供封裝基底至主動晶粒之間的垂直電路徑。在實施例中，MLI凸塊又包含於下主動晶粒上。在此處所述的新架構中，可以維持例如凸塊間距轉換、被動集成、層間介電質(ILD)保護等等矽中介層的優點。在實施例中，中介層材料是矽。但是，也可替代地使用玻璃、有機物或陶瓷。
此處所述及與一或更多實施例有關的特點包含但不限於(a)以在上主動晶粒之下設置視窗以用於下主動晶粒及上主動晶粒的直接堆疊之方式設計及組裝的矽中介層，(b)中介層及下主動晶粒設於3D堆疊中相同的垂直位準上，(c)在任何主動晶粒中不要求矽穿孔即可取得3D IC堆疊，(d)在下晶粒上的矽穿孔是選加的，以及(e)(a)-(d)的交換及組合。
圖1A顯示根據本發明的實施例之具有視窗中介層的3D積體電路封裝之平面視圖，作為此處所涵蓋的通用概 念之實例。圖1B顯示根據本發明的實施例之圖1A的具有視窗中介層的3D積體電路封裝之剖面視圖。
參考圖1A及1B，半導體封裝100(或是半導體封裝的一部份)包含基底102。上半導體晶粒104配置在基底102上方。具有視窗108的中介層106互連至基底102(例如，藉由中級互連(MLI)110)及上半導體晶粒104(例如，藉由第一級(FLI)互連112)以及配置在基底102及上半導體晶粒104之間。下半導體晶粒114配置在中介層106的視窗108中以及互連至上半導體晶粒104(例如，藉由互連116)。下半導體晶粒114未具有矽穿孔(TSV)且未直接互連至基底102。取代地，下半導體晶粒114的主動側118面對上半導體晶粒104的主動側120，以及離開基底102。根據本發明的實施例，如圖1A所示，下半導體晶粒114配置在中介層106的封閉視窗108中，其中，視窗108完全圍繞下半導體晶粒114。在實施例中，也如圖1A中所示，上半導體晶粒104完全重疊下半導體晶粒114。因此，在實施例中，3D封裝在主動晶粒中未包含矽穿孔以及涉及上及下晶粒的面對面配置。
在實施例中，視窗中介層106由矽組成。但是，其它實施例包含例如但不限於玻璃、陶瓷、或有機材料等材料組成的視窗中介層。在實施例中，視窗中介層106包含或不包含被動裝置。在實施例中，視窗中介層106具有高密度互連、矽穿孔及精密間距微凸塊。
在實施例中，下主動晶粒114代表未堆疊(單晶片)或 堆疊(多晶片)配置。在實施例中，下晶粒114是類比或記憶體裝置。在實施例中，上主動晶粒104代表單晶片或是一邊接一邊(例如多晶片封裝(MCP))配置，於下將配合圖6A和6B來詳述後者。在實施例中，上主動晶粒104具有完全厚度或是薄化(或包含堆疊晶粒)。在實施例中，上晶粒104是CPU或記憶體裝置。
習知的3D堆疊IC架構典型上要求穿過至少一主動晶粒之矽穿孔。矽穿孔穿過的主動晶粒是昂貴的，這至少部份導因於產生矽穿孔本身之相關成本。此外，昂貴的晶粒面積由矽穿孔以及矽穿孔禁入區消耗。因此，至少某些實施例於此提供無矽穿孔方式給3D封裝。
在實施例中，上半導體晶粒104配置成提供電力給下半導體晶粒114。在實施例中，上半導體晶粒104配置成便於下半導體晶粒114與基底102之間的通訊，例如，經由基底102中的路由。在實施例中，下半導體晶粒104未具有矽穿孔。因此，經由上晶粒104上的互連線以及中介層106而間接地取得下晶粒114與基底102之間的連接。因此，在參考圖1A時，對於3D IC，下及上主動晶粒面對面堆疊。但是，須瞭解，在替代實施例中，如同參考圖2的下述中詳述般，藉由使用下晶粒上的矽穿孔，直接連接下晶粒。
半導體晶粒104或114中之一或二者可由半導體基底形成，例如單晶矽基底。也可以考慮例如但不限於III-V族材料及鍺或矽鍺材料基底等其它材料。半導體晶粒104 或114的主動側(分別為120或118)可為半導體裝置形成於上的側。在實施例中，半導體晶粒104或114的主動側120或118分別包含複數半導體裝置，例如但不限於由晶粒互連結構互連成功能電路而藉以形成積體電路之電晶體、電容器及電阻器。如同習於此技藝者將瞭解般，半導體晶粒的裝置側包含設有積體電路及互連之主動部。根據多個不同實施例，半導體晶粒可為任何適當的積體電路裝置，包含但不限於微處理器(單一或多核心)、記憶體裝置、晶片組、圖形裝置、特定應用積體電路。
堆疊晶粒設備100特別適用於將記憶體晶粒與邏輯晶粒一起封裝。舉例而言，在一實施例中，晶粒104或晶粒114中之一是記憶體晶粒。另一晶粒是邏輯晶粒。在本發明的實施例中，記憶體晶粒是記憶體裝置，例如但不限於靜態隨機存取記憶體(SRAM)、動態存取記憶體(DRAM)、非依電性記憶體(NVM)，以及，邏輯晶粒是邏輯裝置，例如但不限於微處理器及數位訊號處理器。
根據本發明的實施例，晶粒互連結構112或116或中介層106至基底102互連結構110中之一或更多由金屬凸塊陣列組成。在一實施例中，各金屬凸塊由例如但不限於銅、黃金、或鎳等金屬組成。取決於特定應用，基底102為可撓基底或是堅硬基底。在實施例中，基底102具有複數電走線設置於其中。在實施例中，也形成外部接解層。在一實施例中，外部接觸層包含球柵陣列(BGA)。在其它實施例中，外部接觸層包含例如但不限於陸面柵陣列 (LGA)或針柵陣列(PGA)。在實施例中，使用銲球且銲球由鉛組成或是無鉛的，例如，黃金及錫銲材或是銀及錫銲材的合金。
圖2顯示根據本發明的另一實施例之另一具有視窗中介層的3D積體電路封裝之剖面視圖，作為此處涵蓋的通用概念的另一實例。
參考圖2，半導體封裝200(或是半導體封裝的一部份)包含基底202。上半導體晶粒204配置於基底202上方。具有視窗208的中介層206互連至基底202(例如，藉由中級互連(MLI)210)及上半導體晶粒204(例如，藉由第一級(FLI)互連212)以及配置在基底202及上半導體晶粒204之間。下半導體晶粒214配置在中介層206的視窗208中以及互連至上半導體晶粒204(例如，藉由互連216)。下半導體晶粒214具有矽穿孔(TSV)250且藉由例如互連252而直接互連至基底202。確切而言，下半導體晶粒214的主動側218面離開上半導體晶粒204的主動側220，以及面向基底202。根據本發明的實施例，下半導體晶粒214配置在中介層206的封閉視窗208中，其中，視窗208完全圍繞下晶粒214。在實施例中，上半導體晶粒204完全重疊下半導體晶粒214。因此，在實施例中，3D封裝包含設有矽穿孔及中級互連的下晶粒及面向與上晶粒有關的背向。被封裝的晶粒及封裝200的材料之特徵及配置同於或類似於上述有關封裝100所述之特徵及配置。
整體而言，在實施例中，再參考圖1A、1B及2，在 3D堆疊IC封裝中包含視窗中介層。中介層在上主動晶粒之下提供視窗以用於上及下主動晶粒的3D堆疊。圖3A/3B、4A/B、5A/B、6A/B、7A/B、及8A/B顯示具有視窗中介層的堆疊之IC上及下晶粒配對的不同實施例。如同與圖9相關的下述更詳細說明所述般，這些對最終封裝於基底上。
在第一實例中，包含具有單一封閉視窗(例如，完全圍繞視窗)的中介層。圖3A及3B分別顯示根據本發明的實施例之半導體晶粒配對的平面視圖及剖面視圖。
參考圖3A及3B，半導體晶粒配對300包含上半導體晶粒304。中介層306配置於上半導體晶粒304之下及互連至上半導體晶粒304(例如，藉由第一級互連(FLI)312)。下半導體晶粒314與中介層306配置在相同平面中，以及，互連至上半導體晶粒304(例如，藉由互連316)。下半導體晶粒314配置在中介層306的封閉視窗308中。在實施例中，如圖3A中所示，上半導體晶粒304完全重疊下半導體晶粒314。晶粒配對300的材料以及晶粒之特徵及配置同於或類似於上述有關封裝100或200的晶粒配對之材料以及特徵及配置。
在第二實例中，包含具有多個封閉視窗(例如完全圍繞視窗)的中介層。圖4A及4B分別顯示根據本發明的另一實施例之另一半導體晶粒配對的平面視圖及剖面視圖。
參考圖4A及4B，半導體晶粒配對400包含上半導體晶粒404。中介層406配置於上半導體晶粒404之下及互 連至上半導體晶粒404(例如，藉由第一級互連(FLI)412)。四個下半導體晶粒414、460、462及464與中介層406配置在相同平面中，以及，互連至上半導體晶粒404(例如，藉由互連416)。下半導體晶粒414、460、462、及464各配置在中介層406的各別封閉視窗408、470、472及474中。在實施例中，如圖4A中所示，上半導體晶粒404完全重疊下半導體晶粒414、460、462及464。晶粒配對400的材料以及晶粒之特徵及配置同於或類似於上述有關封裝100或200的晶粒配對之材料以及特徵及配置。
在第三實例中，包含具有開放視窗(例如僅有部份圍繞視窗)的中介層。圖5A及5B分別顯示根據本發明的另一實施例之另一半導體晶粒配對的平面視圖及剖面視圖。
參考圖5A及5B，半導體晶粒配對500包含上半導體晶粒504。中介層506配置於上半導體晶粒504之下及互連至上半導體晶粒504(例如，藉由第一級互連(FLI)512)。下半導體晶粒514與中介層506配置在相同平面中，以及，互連至上半導體晶粒504(例如，藉由互連516)。下半導體晶粒514配置在中介層506的開放視窗508中。在實施例中，如圖5A中所示，上半導體晶粒504僅部份重疊下半導體晶粒514。在實施例中(未顯示)，下晶粒大於上晶粒。晶粒配對500的材料以及晶粒之特徵及配置同於或類似於上述有關封裝100或200的晶粒配對之材料以及特徵及配置。
在第四實例中，具有開放視窗的中介層之配置中包含 多個上晶粒。圖6A及6B分別顯示根據本發明的另一實施例之另一半導體晶粒配對的平面視圖及剖面視圖。
參考圖6A及6B，半導體晶粒配對600包含上半導體晶粒604。中介層606配置於上半導體晶粒604之下及互連至上半導體晶粒604(例如，藉由第一級互連(FLI)612)。下半導體晶粒614與中介層606配置在相同平面中，以及，互連至上半導體晶粒604(例如，藉由互連616)。下半導體晶粒614配置在中介層606的封閉視窗608中。包含一或更多增加的上半導體晶粒680，且一或更多增加的上半導體晶粒680與上半導體晶粒604配置在相同平面中，以及互連至中介層(例如。藉由第一級互連(FLI)613)。在實施例中，如圖6A中所示，上半導體晶粒604完全地重疊下半導體晶粒614。晶粒配對600的材料以及晶粒之特徵及配置同於或類似於上述有關封裝100或200的晶粒配對之材料以及特徵及配置。
在第五實例中，具有封閉視窗的多組件中介層(例如，完全圍繞視窗)。圖7A及7B分別顯示根據本發明的另一實施例之另一半導體晶粒配對的平面視圖及剖面視圖。
參考圖7A及7B，半導體晶粒配對700包含上半導體晶粒704。中介層706配置於上半導體晶粒704之下及互連至上半導體晶粒704(例如，藉由第一級互連(FLI)712)。中介層706由二或更多離散單元組成(在此情形中，四個離散單元706A、706B、706C、及707D)。下 半導體晶粒714與中介層706配置在相同平面中，以及，互連至上半導體晶粒704(例如，藉由互連716)。下半導體晶粒714配置在中介層706的封閉視窗708中。具體而言，下半導體晶粒714配置在中介層706的的二或更多離散單元(在此情形中，四個離散單元706A、706B、706C、及707D)的封閉視窗708中。在實施例中，如圖7A中所示，上半導體晶粒704完全地重疊下半導體晶粒714。晶粒配對700的材料以及晶粒之特徵及配置同於或類似於上述有關封裝100或200的晶粒配對之材料以及特徵及配置。
在第六實例中，包含在相同平面中與中介層邊鄰邊的下晶粒。圖8A及8B分別顯示根據本發明的另一實施例之另一半導體晶粒配對的平面視圖及剖面視圖。
參考圖8A及8B，半導體晶粒配對800包含上半導體晶粒804。中介層806配置於上半導體晶粒804之下及互連至上半導體晶粒804(例如，藉由第一級互連(FLI)812)。下半導體晶粒814配置在與中介層相同的平面中，且互連至上半導體晶粒804(例如，藉由互連816)。下半導體晶粒814配置成與中介層806相鄰但不在中介層806之內。在實施例中，如圖8A及8B中所示，上半導體晶粒804僅部份地重疊下半導體晶粒814。晶粒配對800的材料以及晶粒之特徵及配置同於或類似於上述有關封裝100或200的晶粒配對之材料以及特徵及配置。
再參考圖3A/3B、4A/B、5A/B、6A/B、7A/B以及 8A/B，在實施例中，各對之各別的下半導體晶粒未具有矽穿孔(TSV)。在實施例中，下半導體晶粒的主動側面對上半導體晶粒的主動側。在另一實施例中，各對之各別的下半導體晶粒具有矽穿孔(TSV)。在實施例中，下半導體晶粒的主動側面離開上半導體晶粒的主動側。須瞭解，也可考慮與圖3A/3B、4A/B、5A/B、6A/B、7A/B以及8A/B相關說明之晶粒配對的各種交換及組合。舉例而言，在實施例中，可以製造晶粒配對400及500、或是晶粒配對400及600、或晶粒配對400、500及600、或晶粒配對800及400、或其它這些實施例的特點組合。
在另一態樣中，於此提供用於製造具有視窗中介層的3D積體電路封裝之方法。在第一實例中，圖9顯示根據本發明的實施例之具有視窗中介層的3D積體電路封裝的製造方法之流程900。
參考圖9的製程流程900，流程的上晶粒902部份包含以捲帶形式910來設置上晶粒。流程的下晶粒904部份包含以捲帶形式912來設置下晶粒。然後，使用熱壓接合(TCB)以將下晶粒堆疊於上晶粒914上。流程的視窗中介層906部份包含設置具有視窗及可能具有矽穿孔、中級互連(MLI)凸塊及第一級互連(FLI)墊的中介層。在916中，具有矽穿孔及再分佈層(RDL)的中介層(例如矽中介層)從操作晶圓解除接合以及安裝於切粒帶上。雷射及/或水噴射切割可以用以設置視窗。在918中，來自914的堆疊與中介層接合(例如藉由TCB)。如同在920中般，流程的封 裝基底908部份包含在例如托盤上設置封裝基底。在922，以CAM及/或使用視窗中介層上的中級互連(MLI)的銅下填充(CUF)，將晶粒配對與封裝基底上的具有視窗中介層的晶粒配對相耦合。因此，再度參考處理流程900，FLI首先由下晶粒、上晶粒、及視窗中介層的3D堆疊形成，然後，使用MLI以將晶粒配對附著至封裝基底。須瞭解，下晶粒可以具有或不具有MLI凸塊。此外，視窗中介層可由多件組成。而且，在晶粒配對中可以包含增加的晶粒。
因此，可以製造包含中介層的晶粒配對以作為部份封裝製程。如同有關圖9所述般，包含中介層之任何各種多晶粒配對接著耦合至封裝基底。因此，在實施例中，半導體封裝包含基底。上半導體晶粒配置在基底上方。具有視窗的中介層配置在基底與上半導體晶粒之間及互連至基底與上半導體晶粒。下半導體晶粒配置在中介層的視窗中以及互連至上半導體晶粒。
在一此實施例中，如同與圖3A及3B有關的說明所述般，下半導體晶粒配置在中介層的封閉視窗中。在特定的此實施例中，也如同與圖3A及3B有關的說明所述般，上半導體晶粒完全地重疊下半導體晶粒。
在另一此實施例中，包含一或更多增加的下半導體晶粒。如同與圖4A及4B有關的說明所述般，一或更多增加的下半導體晶粒配置在中介層的一或更多增加的封閉視窗中。在特定的此實施例中，也如同與圖4A及4B有關的說 明所述般，上半導體晶粒完全地重疊下半導體晶粒以及一或更多增加的下半導體晶粒。
在另一此實施例中，如同與圖5A及5B有關的說明所述般，下半導體晶粒配置在中介層的開放視窗中。在特定的此實施例中，也如同與圖5A及5B有關的說明所述般，上半導體晶粒僅部份地重疊下半導體晶粒。
在另一此實施例中，包含一或更多增加的下半導體晶粒。如同與圖6A及6B有關的說明所述般，一或更多增加的上半導體晶粒配置在與上半導體晶粒相同平面中之基底上方。在特定的此實施例中，也如同與圖6A及6B有關的說明所述般，上半導體晶粒完全地重疊下半導體晶粒。
在另一此實施例中，中介層由二或更多離散單元組成。如同與圖7A及7B有關的說明所述般，下半導體晶粒配置在中介層的二或更多離散單元的封閉視窗中。在特定的此實施例中，也如同與圖7A及7B有關的說明所述般，上半導體晶粒完全地重疊下半導體晶粒。
在另一實施例中，半導體封裝包含基底。上半導體晶粒配置在基底上方。中介層配置在基底與上半導體晶粒之間及互連至基底與上半導體晶粒。下半導體晶粒配置在與中介層相同的平面中以及互連至上半導體晶粒。在一此實施例中，如同與圖8A及8B有關的說明所述般，下半導體晶粒配置成相鄰於但不在中介層之內。在特定的此實施例中，如同與圖8A及8B有關的說明所述般，上半導體晶粒僅部份地重疊下半導體晶粒。
再度參考上式各種晶粒配對，在實施例中，下半導體晶粒未具有矽穿孔且未直接互連至基底。在實施例中，下半導體晶粒的主動側面對上半導體晶粒的主動側，以及朝向離開基底。在另一實施例中，下半導體晶粒具有矽穿孔且直接互連至基底。在實施例中，下半導體晶粒的主動側面離開上半導體晶粒的主動側，以及朝向基底。
在第二實例中，圖10顯示根據本發明的另一實施例之具有視窗中介層的3D積體電路封裝的製造方法之製程流程1000。
參考圖10的製程流程1000，流程的上晶粒1002部份包含以捲帶形式1010來設置上晶粒。流程的下晶粒1004部份包含以捲帶形式1012來設置下晶粒。然後，使用熱壓接合(TCB)以將下晶粒堆疊於上晶粒1014上。流程的視窗中介層1006部份包含設置具有視窗及可能具有矽穿孔、中級互連(MLI)凸塊及第一級互連(FLI)墊的中介層。在1016中，具有矽穿孔及再分佈層(RDL)的中介層(例如矽中介層)從操作晶圓解除接合以及安裝於切粒帶上。雷射及/或水噴射切割可以用以設置視窗。在1018中，流程的封裝基底1008部份包含在例如托盤上設置封裝基底。在1020，來自1016的視窗中介層與基底接合(舉例而言，藉由TCB或CAM/CUF)。在1022，藉由例如TCB或CAM/CUF，將來自1014的堆疊與中介層/基底組合(來自1020)相接合。因此，再度參考處理流程1000，首先形成MLI。須瞭解，下晶粒可以具有或不具有MLI凸塊。此 外，視窗中介層可由多件組成。而且，在晶粒配對中可以包含增加的晶粒。
對於封裝，可以使用很多其它選項以組裝及WIP晶粒配對。最佳選項取決於所需的尺寸特點，例如用於堆疊之相對晶粒尺寸、懸垂尺寸、製程再使用、等等。
關於上述至少某些實施例，上晶粒熱配置包含使用例如但不限於直接附著至上晶粒的背側之散熱器或是集成的熱分散器(HIS)等特點。此處所述的實施例能夠造成在主動晶粒中不要求矽穿孔之3D IC封裝。此外，可以維持矽中介層的傳統優點。
在實施例中，為了更低成本的封裝及組裝技術，執行第一級互連(FLI)間距至更寬鬆的中級互連(MLI)間距之轉換。在實施例中，被動組件(例如，電容器、電阻器、或電感器)設計成中介層。在實施例中，取得主動晶粒層間介電質(ILD)從封裝(例如MLI)驅動應力解除耦合(亦即，保護)。但是，在替代實施例中，使用另一具有矽穿孔及MLI凸塊的主動晶粒以取代中介層。
在實施例中，用於下晶粒及視窗中介層之FLI凸塊間距是不同的，例如，對於高頻寬，以較精細的間距用於下晶粒/上晶粒FLI(例如，約40μm間距)，以及，對於期望FLI較大面積時，以較寬鬆的間距用於視窗中介層/上晶粒FLI(例如，約90μm間距)。在一此實施例中，此方式在上晶粒上產生雙模式凸塊高度變形。但是，雙模式凸塊高度分佈可以操控作為下晶粒，以及，視窗中介層獨立地附著 至對應的上晶粒。在特定的此實施例中，以晶粒上銲材用於上晶粒或下晶粒/視窗中介層。在實施例中，FLI下填充選項包含但不限於(a)上晶粒上的WLUF，(b)視窗中介層及下晶粒EF-TCB，(c)銅下填充(CUF)、或(d)MUF。
此處所述的一或更多實施例能夠堆疊例如JEDEC wide I/O記憶體等各式各樣的高頻寬記憶體、在CPU之下的各式各樣其它小裝置(或是任何有關的其它邏輯晶粒)。此外，在實施例中，使用矽中介層有助於降低晶粒尺寸及封裝成本。在實施例中，關於矽中介層的併入，可以容納因頻寬或及/或例如SoC等新特點而I/O數成長的邏輯晶片。假使邏輯晶粒尺寸為了更低成本而維持小時，需要更高的I/O凸塊密度，這要求更精細的凸塊間距及封裝基底上更精細的特點(例如，線/間隔器/穿孔、等等)，造成更高的封裝成本。藉由使用矽中介層，在實施例中，藉由使晶粒能夠縮小及更低成本的粗特點基底，而取得更低的產品成本。
本發明的一或更多實施例提供例如低成本CPU及記憶體堆疊等3D IC堆疊，以符合低功率高產品性能。在實施例中，能夠造成主動晶粒上無矽穿孔之CPU和eDRAM的堆疊，以及助於取得低成本。在實施例中，使用矽中介層以管理邏輯晶粒上的高I/O密度。類似地，實施例以3D IC堆疊工件為目的，以將記憶體加在CPU/GPU上。在實施例中，以成本有效的方式以及使用矽中介層而在主動晶粒中不具有TSV之賦能之主動晶粒的3D堆疊，將中介 層與3D IC相結合。
圖11是根據本發明的實施例之電腦系統1100。如同所示之電腦系統1100(也稱為電子系統1100)具體實施根據本文獻中揭示之數個揭示的實施例中的任一實施例及它們的均等範圍之具有視窗中介層的3D積體電路封裝。電腦系統1100可為例如筆記型電腦等行動裝置。電腦系統1100可為例如無線智慧型手機等行動裝置。電腦系統1100可為桌上型電腦。電腦系統1100可為手持閱讀器。
在實施例中，電子系統1100是電腦系統，其包含系統匯流排1120以電耦合電子系統1100的各種組件。系統匯流排1120是單一匯流排或是根據不同實施例之多個匯流排的任何組何。電子系統1100包含電壓源1130，提供電力給積體電路1110。在某些實施例中，電壓源1130經由系統匯流排1120而供應電流給積體電路1110。
積體電路1110電耦合至系統匯流排1120以及包含根據實施例之任何電路或是多個電路的組合。在實施例中，積體電路1110包含任何型式的處理器1112。如同此處所使用般，處理器1112意指任何型式的電路，例如但不限於微處理器、微控制器、圖形處理器、數位訊號處理器、或其它處理器。在實施例中，處理器1112是此處所揭示之具有視窗中介層的3D積體電路封裝。在實施例中，在處理器的快取記憶體中發現SRAM實施例。能包含於積體電路1110中的其它型式的電路是客製化電路或是特定應用積體電路(ASIC)，例如用於諸如蜂巢式電話、智慧型電 話、呼叫器、可攜式電腦、雙向無線電、及類似的電子系統等無線裝置中的通訊電路1114。在實施例中，處理器1110包含例如靜態隨機存取記憶體(SRAM)等晶粒上記憶體1116。在實施例中，處理器1110包含例如嵌入式動態隨機存取記憶體(eDRAM)等嵌入式晶粒上記憶體1116。
在實施例中，積體電路1110與後續的積體電路1111互補。有用的實施例包含雙處理器1113及雙通訊電路1115以及例如SRAM等雙晶粒上記憶體1117。在實施例中，雙積體電路1110包含例如eDRAM等嵌入式晶粒上記憶體1117。
在實施例中，電子系統1100包含外部記憶體1140，外部記憶體可以包含適於特定應用的一或更多記憶體元件，例如RAM形式的主記憶體1142、一或更多硬碟機1144、及/或處理例如碟片、光碟(CD)、數位可變碟片(DVD)等可移除式媒體1146之一或更多驅動器、快閃記憶體驅動器、以及此技藝中習知的其它可移除式媒體。根據實施例，外部記憶體1140也是例如具有視窗中介層的3D積體電路封裝中之嵌入式記憶體1148。
在實施例中，電子系統1100也包含顯示裝置1150、音頻輸出1160。在實施例中，電子系統1100包含例如控制器1170等輸入裝置，其可為鍵盤、滑鼠、軌跡球、遊戲控制器、麥克風、語音辨識裝置、或任何輸入資訊至電子系統1100中的其它輸入裝置。在實施例中，輸入裝置1170是相機。在實施例中，輸入裝置1170是數位聲音記 錄器。在實施例中，輸入裝置1170是相機及數位聲音記錄器。
如同此處所示，積體電路1110以多個不同實施例實施，包含根據數個揭示的實施例中任何實施例及其均等實施例之具有視窗中介層的3D積體、電子系統、電腦系統、製造積體電路的一或更多方法、以及包含不同實施例中於此揭示的根據數個揭示的實施例中任何實施例及其均等實施例之具有視窗中介層的3D積體電路封裝之電子組件的一或更多製造方法。根據數個揭示的具有視窗中介層的3D積體電路封裝及其均等中的任一實施例，元件、材料、幾何形狀、尺寸、及操作序列都可以變化以適合包含陣列接點數、用於嵌入在處理器安裝基底中微電子晶粒之陣列接點配置。
因此，已揭示具有視窗中介層的3D積體電路封裝以及形成此半導體封裝的方法。在實施例中，半導體封裝包含基底。上半導體晶粒配置在基底上方。具有視窗的中介層配置在基底與上半導體晶粒之間以及互連至基底及上半導體晶粒。下半導體晶粒配置在中介層的視窗中及互連至上半導體晶粒。在另一實施例中，半導體封裝包含基底。上半導體晶粒配置在基底上方。中介層配置在基底與上半導體晶粒之間及互連至基底與上半導體晶粒。下半導體晶粒配置在與中介層相同的平面中及互連至上半導體晶粒。
100‧‧‧半導體封裝
102‧‧‧基底
104‧‧‧半導體晶粒
106‧‧‧中介層
108‧‧‧視窗
110‧‧‧中級互連
112‧‧‧第一級互連
114‧‧‧下晶粒
116‧‧‧互連
118‧‧‧主動側
120‧‧‧主動側
200‧‧‧半導體封裝
202‧‧‧基底
204‧‧‧上半導體晶粒
206‧‧‧中介層
208‧‧‧視窗
210‧‧‧中級互連
212‧‧‧第一級互連
214‧‧‧下晶粒
216‧‧‧互連
218‧‧‧主動側
220‧‧‧主動側
250‧‧‧矽穿孔
252‧‧‧互連
300‧‧‧半導體晶粒配對
304‧‧‧上半導體晶粒
306‧‧‧中介層
308‧‧‧視窗
312‧‧‧第一級互連
314‧‧‧下半導體晶粒
316‧‧‧互連
400‧‧‧半導體晶粒配對
404‧‧‧上半導體晶粒
406‧‧‧中介層
408‧‧‧視窗
412‧‧‧第一級互連
414‧‧‧下半導體晶粒
416‧‧‧互連
460‧‧‧下半導體晶粒
462‧‧‧下半導體晶粒
464‧‧‧下半導體晶粒
470‧‧‧視窗
472‧‧‧視窗
474‧‧‧視窗
500‧‧‧半導體晶粒配對
504‧‧‧上半導體晶粒
506‧‧‧中介層
508‧‧‧視窗
512‧‧‧第一級互連
514‧‧‧下半導體晶粒
516‧‧‧互連
600‧‧‧半導體晶粒配對
604‧‧‧上半導體晶粒
606‧‧‧中介層
608‧‧‧視窗
612‧‧‧第一級互連
613‧‧‧第一級互連
614‧‧‧下半導體晶粒
616‧‧‧互連
680‧‧‧上半導體晶粒
700‧‧‧半導體晶粒配對
704‧‧‧上半導體晶粒
706‧‧‧中介層
706A‧‧‧單元
706B‧‧‧單元
706C‧‧‧單元
706D‧‧‧單元
708‧‧‧視窗
712‧‧‧第一級互連
714‧‧‧下半導體晶粒
716‧‧‧互連
800‧‧‧半導體晶粒配對
804‧‧‧上半導體晶粒
806‧‧‧中介層
812‧‧‧第一級互連
814‧‧‧下半導體晶粒
816‧‧‧互連
1100‧‧‧電腦系統
圖1A顯示根據本發明的實施例之具有視窗中介層的3D積體電路封裝之平面視圖。
圖1B顯示根據本發明的實施例之圖1A的具有視窗中介層的3D積體電路封裝之剖面視圖。
圖2顯示根據本發明的另一實施例之另一具有視窗中介層的3D積體電路封裝之剖面視圖。
圖3A及3B分別顯示根據本發明的實施例之半導體晶粒配對的平面視圖及剖面視圖。
圖4A及4B分別顯示根據本發明的另一實施例之另一半導體晶粒配對的平面視圖及剖面視圖。
圖5A及5B分別顯示根據本發明的另一實施例之另一半導體晶粒配對的平面視圖及剖面視圖。
圖6A及6B分別顯示根據本發明的另一實施例之另一半導體晶粒配對的平面視圖及剖面視圖。
圖7A及7B分別顯示根據本發明的另一實施例之另一半導體晶粒配對的平面視圖及剖面視圖。
圖8A及8B分別顯示根據本發明的另一實施例之另一半導體晶粒配對的平面視圖及剖面視圖。
圖9顯示根據本發明的實施例之具有視窗中介層的3D積體電路封裝的製造方法之流程圖。
圖10顯示根據本發明的另一實施例之具有視窗中介層的3D積體電路封裝的另一製造方法之流程圖。
圖11是根據本發明的實施例之電腦系統圖。
100‧‧‧半導體封裝
102‧‧‧基底
104‧‧‧半導體晶粒
106‧‧‧中介層
108‧‧‧視窗
110‧‧‧中級互連
112‧‧‧第一級互連
114‧‧‧下晶粒
116‧‧‧互連
118‧‧‧主動側
120‧‧‧主動側

Claims (30)

  1. 一種半導體封裝，包括：基底；上半導體晶粒，配置在該基底上方；具有視窗的中介層，該中介層配置在該基底與該上半導體晶粒之間且互連至該基底與該上半導體晶粒；以及下半導體晶粒，配置在該中介層的該視窗中，且互連至該上半導體晶粒。
  2. 如申請專利範圍第1項之半導體封裝，其中，該下半導體晶粒未包括矽穿孔且未直接互連至該基底。
  3. 如申請專利範圍第1項之半導體封裝，其中，該下半導體晶粒的主動側面對該上半導體晶粒的主動側、且離開該基底。
  4. 如申請專利範圍第1項之半導體封裝，其中，該下半導體晶粒包括矽穿孔且直接互連至該基底。
  5. 如申請專利範圍第1項之半導體封裝，其中，該下半導體晶粒的主動側面離開該上半導體晶粒的主動側、且朝向該基底。
  6. 如申請專利範圍第1項之半導體封裝，其中，該下半導體晶粒配置在該中介層的封閉視窗中。
  7. 如申請專利範圍第6項之半導體封裝，其中，該上半導體晶粒完全地重疊該下半導體晶粒。
  8. 如申請專利範圍第6項之半導體封裝，又包括一或更多增加的下半導體晶粒，該一或更多增加的下半導體晶 粒配置在該中介層的一或更多增加的封閉視窗中。
  9. 如申請專利範圍第8項之半導體封裝，其中，該上半導體晶粒完全重疊該下半導體晶粒以及該一或更多增加的下半導體晶粒。
  10. 如申請專利範圍第1項之半導體封裝，其中，該下半導體晶粒配置在該中介層的開放視窗中。
  11. 如申請專利範圍第10項之半導體封裝，其中，該上半導體晶粒僅部份地重疊該下半導體晶粒。
  12. 如申請專利範圍第1項之半導體封裝，又包括一或更多增加的上半導體晶粒，該一或更多增加的上半導體晶粒配置在與該上半導體晶粒相同平面中的基底上方且互連至該中介層。
  13. 如申請專利範圍第12項之半導體封裝，其中，該上半導體晶粒完全地重疊該下半導體晶粒。
  14. 如申請專利範圍第1項之半導體封裝，其中，該中介層包括二或更多離散單元，以及，其中該下半導體晶粒配置在該中介層的二或更多離散單元的封閉視窗中。
  15. 如申請專利範圍第14項之半導體封裝，其中，該上半導體晶粒完全地重疊該下半導體晶粒。
  16. 一種半導體封裝，包括：基底；上半導體晶粒，配置在該基底上方；中介層，配置在該基底與該上半導體晶粒之間以及互連至該基底與該上半導體晶粒；以及 下半導體晶粒，配置在與該中介層相同的平面中，以及互連至該上半導體晶粒。
  17. 如申請專利範圍第16項之半導體封裝，其中，該下半導體晶粒配置成相鄰於該中介層，但不在該中介層之內。
  18. 如申請專利範圍第16項之半導體封裝，其中，該上半導體晶粒僅部份地重疊該下半導體晶粒。
  19. 如申請專利範圍第16項之半導體封裝，其中，該下半導體晶粒未包括矽穿孔以及未直接互連至該基底。
  20. 如申請專利範圍第16項之半導體封裝，其中，該下半導體晶粒的主動側面對該上半導體晶粒的主動側、且離開該基底。
  21. 如申請專利範圍第16項之半導體封裝，其中，該下半導體晶粒包括矽穿孔且直接互連至該基底。
  22. 如申請專利範圍第16項之半導體封裝，其中，該下半導體晶粒的主動側面離開該上半導體晶粒的主動側、且朝向該基底。
  23. 一種半導體晶粒配對，包括：上半導體晶粒；中介層，配置在該上半導體晶粒下方且互連至該上半導體晶粒；以及下半導體晶粒，配置在與該中介層相同的平面中且互連至該上半導體晶粒。
  24. 如申請專利範圍第23項之半導體晶粒配對，其 中，該下半導體晶粒配置在該中介層的封閉視窗中。
  25. 如申請專利範圍第24項之半導體晶粒配對，又包括一或更多增加的下半導體晶粒，該一或更多增加的下半導體晶粒配置在該中介層的一或更多增加的封閉視窗中。
  26. 如申請專利範圍第23項之半導體晶粒配對，其中，該下半導體晶粒配置在該中介層的開放視窗中。
  27. 如申請專利範圍第23項之半導體晶粒配對，又包括一或更多增加的上半導體晶粒，該一或更多增加的上半導體晶粒配置在與該上半導體晶粒相同平面且互連至該中介層。
  28. 如申請專利範圍第23項之半導體晶粒配對，其中，該中介層包括二或更多離散單元，以及，其中，該下半導體晶粒配置在該中介層的二或更多離散單元的封閉視窗中。
  29. 如申請專利範圍第23項之半導體晶粒配對，其中，該下半導體晶粒配置成相鄰於該中介層，但不在該中介層之內。
  30. 如申請專利範圍第23項之半導體晶粒配對，其中，該下半導體晶粒未包括矽穿孔，以及，其中，該下半導體晶粒的主動側面對該上半導體晶粒的主動側。
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