CN113178433A - 三维集成电路封装件及其形成方法 - Google Patents

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Abstract

提供3D IC封装件及其形成方法。该3D IC封装件包括：第一IC管芯，包括位于第一IC管芯的背侧处的第一衬底；第二IC管芯，堆叠在第一IC管芯的背侧处并且面向第一衬底；TSV，穿过第一衬底并且电连接第一IC管芯和第二IC管芯，该TSV具有TSV单元，该TSV单元包括围绕TSV的TSV单元边界；以及保护模块，在第一衬底中制造，其中，保护模块电连接至TSV，并且保护模块位于TSV单元内。

Description

三维集成电路封装件及其形成方法
技术领域
本发明的实施例涉及三维集成电路封装件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了快速的增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比前一代更小和更复杂的电路。然而，这些进步增加了IC处理和制造的复杂性，并且为了要实现这些进步，需要IC处理和制造中的类似发展。在IC演化的主流过程中，功能密度(即，每个芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺制造的最小组件)减小。然而，这种主流演化需要遵循摩尔定律，对设施建设进行巨额投资。因此，一直需要开发具有更低功耗、更好性能、更小芯片面积和更低成本的IC。
发明内容
本发明的实施例提供了一种三维(3D)集成电路(IC)封装件，包括：第一集成电路管芯，所述第一集成电路管芯包括位于所述第一集成电路管芯的背侧处的第一衬底；第二集成电路管芯，堆叠在所述第一集成电路管芯的背侧处并且面向所述第一衬底；衬底通孔(TSV)，穿过所述第一衬底并且电连接所述第一集成电路管芯和所述第二集成电路管芯，所述衬底通孔具有衬底通孔单元，所述衬底通孔单元包括围绕所述衬底通孔的衬底通孔单元边界；以及保护模块，在所述第一衬底中制造，其中，所述保护模块电连接至所述衬底通孔，并且所述保护模块位于所述衬底通孔单元边界内。
本发明的另一实施例提供了一种三维(3D)集成电路(IC)封装件，包括：第一集成电路管芯，所述第一集成电路管芯包括位于所述第一集成电路管芯的背侧处的第一衬底；第二集成电路管芯，堆叠在所述第一集成电路管芯的前侧处；混合接合(HB)结构，接合所述第一集成电路管芯和所述第二集成电路管芯，所述混合接合结构具有围绕所述混合接合结构的混合接合区域；以及保护模块，在所述第一衬底中制造，其中，所述保护模块电连接至所述混合接合结构，并且所述保护模块位于所述混合接合区域内。
本发明的又一实施例提供了一种形成三维集成电路封装件的方法，包括：提供第一集成电路管芯，所述第一集成电路管芯包括位于所述第一集成电路管芯的背侧处的第一衬底；穿过所述第一衬底制造衬底通孔(TSV)，所述衬底通孔具有衬底通孔单元，所述衬底通孔单元包括围绕所述衬底通孔的衬底通孔单元边界；在所述第一衬底中制造保护模块，其中，所述保护模块电连接至所述衬底通孔，并且所述保护模块位于所述衬底通孔单元边界内；提供第二集成电路管芯，所述第二集成电路管芯位于所述第一集成电路管芯的背侧处并且面向所述第一衬底；以及将所述第二集成电路管芯接合至所述第一集成电路管芯的背侧，所述第一集成电路管芯和所述第二集成电路管芯通过所述衬底通孔电连接。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。另外，附图是说明性的，作为本发明的实施例的示例，而不旨在进行限制。
图1是示出根据一些实施例的3D IC封装件的示意图。
图2是根据一些实施例的图1的示例3D IC封装件的截面图。
图3是根据一些实施例的位于图2的IC管芯的背侧处的TSV单元的截面图。
图4是示出根据一些实施例的图3的TSV单元的图。
图5是示出根据一些实施例的另一TSV单元的图。
图6是示出根据一些实施例的具有背侧路由的图3的TSV单元的截面图。
图7是示出根据一些实施例的天线规则检查的方法的流程图。
图8是根据一些实施例的位于图2的IC管芯的前侧处的HB区域的截面图。
图9是示出根据一些实施例的图8的HB区域的图。
图10是根据一些实施例的用于制造3D IC封装件的方法1000的流程图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
在IC设计的多个步骤(也称为“数据准备阶段”)和工艺中的最后一系列检查(称为“物理验证”)之后，生成IC布局。在此验证工艺中，常见检查的示例包括设计规则检查(DRC)、布局与原理图(LVS)、寄生提取、天线规则检查(将在下面进行详细讨论)和电气规则检查(ERC)。当完成所有验证时，IC布局中的数据转换为行业标准格式，通常是基于矢量的格式(诸如GDSII或OASIS)，并且发送到称为制造室的半导体代工厂。然后，代工厂通过掩模数据准备(MDP)工序将数据转换为一组指令，光掩模写入器可通过该指令生成物理掩模(光掩模)，以用于半导体器件制造的光刻工艺。最新的MDP工序需要与可制造性设计相关的附加步骤，诸如分辨率增强技术(RET)和光学邻近校正(OPC)。通过使用一系列的光掩模，除了其他工艺之外，还制造了具有一个或多个管芯(芯片)的晶圆。
天线效应，更正式地是等离子体诱导的栅极氧化物损坏，是在集成电路的制造期间可能潜在地引起产量和可靠性问题的效应。在使用金属氧化物半导体(MOS)技术的集成电路(IC)的制造中，通常采用涉及带电离子的工艺，诸如等离子体蚀刻工艺和离子注入工艺。作为示例，在用于形成栅极多晶硅(poly)图案或互连金属线图案的等离子体蚀刻工艺期间，静电电荷可能积聚在浮置栅极多晶硅电极上。栅极多晶硅电极上的产生的电压可能会变得很大，以至于电荷可能流入栅极氧化物，被俘获在栅极氧化物中或流过栅极氧化物。这些电荷可以显著地降低栅极氧化物的强度，并且导致MOS器件的可靠性故障。
每个多晶硅栅极区域收集与其自身面积成比例的静电电荷。通过多晶硅接触件连接至较大的多晶硅几何结构或较大的互连金属几何结构的较小的栅极氧化物区域会积聚不成比例的电荷量(在接地或负偏置晶圆的情况下为正等离子)，并且可能遭受严重损坏。这种机制通常被称为天线效应，因为较大的多晶硅或互连金属区用作天线来收集流过易受腐蚀的栅极氧化物的静电电荷。天线效应的强度与暴露的导体面积和栅极氧化物面积之间的比率成正比。
代工厂通常提供天线规则，该规则是为了避免天线效应而提供的。违反天线规则称为天线违反。当存在任何天线规则违反时，IC设计人员将采取措施修复天线规则违反。
另外，通常提供片上静电放电(ESD)。片上ESD保护机制通常以两种方式工作。首先，通过使用低阻抗放电通道安全地消除ESD电流瞬变，防止IC结构中的热损坏。其次，通过将任何ESD感应电压钳制到安全水平，以避免电介质退化或破裂。理想情况下，可以在IC上实现完整的ESD保护解决方案，创建从IC上任何引脚到每个其他引脚的有效放电通道。
三维集成电路(3D IC)是通过堆叠硅晶圆或管芯以及使用例如衬底通孔(TSV)、混合接合(HB)或Cu-Cu连接将它们垂直互连而制造的IC，与传统的二维工艺相比，它们可以作为单个器件，以更低的功耗和更小的占位空间实现性能提升。在微电子学和纳米电子学中，3D IC是利用垂直方向(即Z方向)以实现电气性能优势的几种3D集成方案中的一种。在3DIC芯片中，天线效应具体地称为封装天线效应。封装天线是由于在蚀刻TSV和HB结构期间生成的电荷而造成的多晶硅栅极断裂而引起的。
根据本发明的实施例，因为3D IC通常可以具有TSV和HB结构，并且天线二极管放置在TSV单元中(即，如下面进一步讨论的，其中没有放置有源半导体器件的“保留”区内)或HB区域中，而不是与任何特定的功能性单元相关联。就芯片面积、IC速度和功耗而言，集中化方法(即，TSV单元或HB区域中的一个天线二极管保护相邻功能单元中的许多晶体管)更为有效。将天线二极管放置在TSV单元内部可利用TSV单元内部的芯片面积，否则无法用于放置任何有源半导体器件。除了在TSV单元或HB区域中添加天线二极管之外，相邻功能单元中的晶体管的栅极结构可以具有扩大的多晶硅面积，为该特定晶体管提供进一步的天线效应保护。这些技术也适用于ESD保护。
图1是示出根据一些实施例的3D IC封装件100的示意图。在图1所示的示例中，3DIC封装件100包括三个堆叠的IC管芯102、104和106，但是任何期望数量(例如，四个、六个、九个等等)的堆叠的IC管芯都在本发明的范围内。取决于3D IC封装件100所执行的预期功能，可以包括各种IC管芯类型。例如，3D IC封装件100可以是膝上型计算机、平板计算机、智能电话、音频/视频播放器、蜂窝电话、视频游戏机、电视、收音机或其他电子器件的主处理器。在一些实施例中，两个IC管芯(例如，IC管芯102和104)类似地配置，使得两个IC管芯中的一个(例如，IC管芯102)可以在发生故障的情况下被另一个(例如，IC管芯104)替代，并且可以绕过故障的IC管芯(例如，IC管芯104)。
在一些实施例中，3D IC封装件100是完整的系统级封装件(SiP)，其中IC管芯102是通用处理器，并且IC管芯104和106可以是动态随机存取存储器(DRAM)、图形处理器、音频/视频处理器、数字无线电接收器、闪存(或其他固态存储器)、通信处理器(可能包括WiFi(802.11)接口、全球定位卫星(GPS)接收器、蓝牙接口、第二处理器、电源管理单元或装置100所使用的其他通信接口的任何组合。这些IC管芯类型仅作为示例列出，并且不排除其他类型的IC管芯。
在一些实施例中，可以以2.5D IC配置将3D IC封装件100可选地安装到未示出的半导体中介层(例如，硅中介层)。中介层具有从3D IC封装件100水平安装的一个或多个附加IC管芯。在一个非限制性示例中，附加IC管芯中的一个是主系统处理器，附加IC管芯中的另一个是系统总线，并且IC管芯102、104和106是三个DRAM管芯。
三个堆叠的IC管芯102、104和106中的每个具有前侧(F)和背侧(B)。在图1所示的示例中，IC管芯102的背侧面向IC管芯104的前侧；IC管芯104的背侧面向IC管芯106的前侧。IC管芯102、104和106通过互连结构110彼此连接，互连结构110诸如衬底通孔(TSV)(在将IC管芯制造在硅衬底上的情况下，也称为硅通孔)、金属图案、导电通孔、再分布层、混合接合(HB)结构等。本文的讨论适用于在任何类型的半导体衬底(诸如硅衬底和绝缘体上硅(SOI)衬底)上制造的IC管芯。虽然图1仅示出了IC管芯102和104之间以及IC管芯104和106之间的五个互连结构110，但是这仅是出于说明目的。可以提供任何期望数量的互连结构110。
图2是根据一些实施例的图1的示例3D IC封装件100的截面图。在图2所示的示例中，每个IC管芯102、104和106具有衬底122，诸如未示出的晶体管的前段制程(FEOL)结构以及包括多层互连(MLI)结构124的后段制程(BEOL)结构。MLI结构124包括多个金属层和连接那些多个金属层的通孔等。在一个非限制性示例中，MLI结构124包括第一金属(M1)层、第二金属(M2)层、第三金属(M3)层、第四金属(M4)层、第五金属(M5)层，一直到第十二金属(M12)层。可以通过MLI结构124实现IC管芯104的复杂路由。位于IC管芯102的前侧处的焊料凸块126可以用于将3D IC封装件100与其他结构(诸如上述的半导体中介层)接合。由于IC管芯104在前侧和背侧处分别与IC管芯102和IC管芯106接口，因此为了简单起见，下面仅详细讨论IC管芯104。
在图2所示的示例中，存在两类互连结构110，即，互连结构110a和互连结构110b。互连结构110a包括TSV 112和HB结构114。TSV112穿过衬底122并且连接在MLI结构124和HB结构114之间。HB结构114包括两层：混合接合接触结构和混合接合金属层，将在下面参考图8进行详细描述。HB结构114还与其他HB结构114一起用于IC管芯104和106的接合。具体地，HB结构114与另一侧(即，从IC管芯106突出)上的另一HB结构114接合以形成HB结构对，并且该HB结构对的混合接合金属层接合在一起。这样，IC管芯104和106通过TSV 112和HB结构114在IC管芯104的背侧处接合并且电连接。互连结构110a的细节将在下面参考图3至图6详细讨论。
另一方面，在IC管芯104的前侧处，互连结构110b包括另一个HB结构114(例如，图2所示的IC管芯104和102之间的最左侧)。类似地，HB结构114与其他HB结构114一起用于IC管芯104和102的接合。具体地，HB结构114与另一侧(即，从IC管芯102突出)上的另一HB结构114接合以形成HB结构对，并且该HB结构对的混合接合金属层接合在一起。这样，IC管芯104和102接合。互连结构110b的细节将在下面参考图3至图6详细讨论。
图3是根据一些实施例的位于图2的IC管芯104的背侧处的TSV单元132的截面图。图4是示出根据一些实施例的图3的TSV单元132的图。图5是示出根据一些实施例的图3的TSV单元132的布局的图。通常，将天线二极管136放置在TSV单元132中，用于IC管芯104的天线效应保护。与在一些2D IC中不同，天线二极管136未放置在任何功能单元中，并且不与IC管芯104中的任何特定晶体管相关联。而是将天线二极管136放置在TSV单元132中。应当注意，天线二极管136是天线保护模块的一个非限制性示例。其他合适的天线保护模块在本发明的范围内。
在图3所示的示例中，互连结构110a包括位于IC管芯104的背侧处的(背侧)TSV112等。TSV112位于TSV单元132中。功能单元134紧邻TSV单元112。功能单元134可以是在IC设计阶段从单元库中选择的标准单元。在图3所示的非限制性示例中，晶体管138位于功能单元134中，但是未示出的其他组件也可以位于功能单元134中。TSV112的一端连接至零金属(M0)层中的金属图案140。应当注意，这仅是一个示例，并且TSV 112可以连接至其他层中的其他金属图案(例如，M1层中的金属图案)。在一个非限制性示例中，TSV 112依次从外到内包括：未示出的衬垫、未示出的扩散阻挡层和未示出的导电材料。在一个实施例中，通过以下操作形成TSV结构112。首先，通过一个或多个蚀刻工艺形成延伸至M0层中的金属图案140的TSV开口。在形成TSV开口之后，在TSV开口的侧壁上形成衬垫以用作隔离层，使得TSV结构112的导电材料和衬底122不彼此直接接触。之后，在衬垫上和TSV开口的底部上共形地形成扩散阻挡层。扩散阻挡层用于防止稍后将形成的导电材料迁移到不期望的区域。在形成扩散阻挡层之后，使用导电材料填充TSV开口。然后，通过平坦化工艺(诸如化学机械抛光(CMP)工艺)去除TSV开口的外侧上的过量的衬垫、扩散阻挡层和导电材料，但是可以使用任何合适的去除工艺。
然而，在TSV 112的制造期间，在蚀刻工艺中生成电荷。那些电荷(在图3中示意性地示出为“e-”)可以流向并且积聚在功能单元134中的晶体管138的栅极139上。具体地，在该示例中，电荷流过的电路径是从TSV 112经由金属图案140和示意性电路径142到达晶体管138的栅极结构139。示意性电路径142表示诸如M1层和M2层的其他金属层中的电路径。结果，栅极结构139的多晶硅电极上的电压可能变得很大，以至于电荷可以流入栅极结构139的栅极氧化物中，被俘获在栅极氧化物中或流过栅极氧化物。如上所述，这些电荷可以显著降低栅极氧化物的强度，并且导致MOS器件的可靠性故障。
在2D IC封装件中，可以将天线二极管放置在存在天线效应或违反天线规则的特定功能单元(例如，功能单元134)中。天线二极管产生另一条电路径以释放电荷。然而，将天线二极管放置在特定功能单元中是补救性的(即，仅在识别天线效应之后)，并且有时在特定功能单元中没有足够的芯片面积来容纳天线二极管。可选地，可以在每个功能单元中放置天线二极管以预先解决该问题。然而，天线二极管的额外电容会使2D IC变慢，并且更耗电。应当注意，就天线效应保护而言，天线电容器可以以与天线二极管相同的方式起作用。
相反，在3D IC(例如，图1和图2中所示的3D IC封装件100)中，通常使用TSV(例如，TSV 112)。天线二极管136不与任何特定的功能单元(例如，功能单元134)相关联。而是将天线二极管136放置在TSV单元132中。集中化的方法(即，TSV单元中的一个天线二极管保护相邻功能单元中的许多晶体管)在芯片面积、IC速度和功耗方面更有效。具体地，在图3的示例中，天线二极管136放置在TSV单元132中。天线二极管136通过通孔137和M0层中的金属图案140与TSV 112连接，但是其他连接方式(例如，通过其他金属层中的金属图案)也在本发明的范围内。
在一个实施例中，除了在TSV单元132中添加天线二极管136之外，晶体管138的栅极结构139具有扩大的多晶硅面积。这可以通过例如并联多个晶体管来实现。当晶体管139是FinFET时，这也可以通过例如针对一个FinFET使用多个鳍(例如，两个鳍、三个鳍、五个鳍等)结构来实现。扩大的多晶硅面积可以为特定功能单元中的特定晶体管提供进一步的天线效应保护。
参考图4，TSV单元132具有TSV单元边界144。TSV112位于TSV单元132的中间。TSV单元132也称为保留区(KOZ)132，因为不允许将有源半导体器件(即，用于传输/处理信号的晶体管)放置在保留区132中，以避免TSV 112与保持区132内部的有源半导体器件之间的干扰(例如，TSV引起的应力)。换句话说，如果将任何有源半导体器件放置在保留区132内部，则有源半导体器件的行为可能受到负面影响，并且可能发生电损坏。保留区132是防止任何有源半导体器件受到干扰影响的保守方法。应当注意，在本发明中，TSV单元132和保留区132可互换使用。
然而，由于天线二极管136是无源半导体器件(即，不用于传输/处理信号的晶体管)，因此允许将天线二极管136放置在保留区132中(即，TSV单元边界144内部)。
另一方面，避免了将天线二极管放置得太靠近TSV 112，因为工艺变化可能导致TSV 112与天线二极管136之间的距离比预期的更近。距离过近可能导致物理损坏。因此，应将天线二极管136放置在具有TSV缓冲区边界147的TSV缓冲区146外侧。
总之，将天线二极管136或通常是天线保护模块放置在TSV单元132中，更具体地放置在保留区144内部，而在TSV缓冲区146外侧。TSV单元132的尺寸通常大于功能单元134的尺寸。将天线二极管136放置在TSV单元132内部(即，保留区132)利用了TSV单元132内部的芯片面积，而该芯片面积无法用于放置任何有源半导体器件。
如图4所示，TSV 112和TSV单元边界144之间的距离为D1，而TSV 112和TSV缓冲区边界147之间的距离为D2。在一个非限制性示例中，D1为5μm，而D2为3μm。在另一个非限制性示例中，D1为3μm，而D2为1μm。应当注意，图4中所示的形状和尺寸大小仅用于说明。其他形状和尺寸大小在本发明的范围内。
如图4所示，为了布局设计的目的，可以将TSV单元132分成多行。在一个实施例中，将天线二极管136放置成行，这意味着将天线二极管136防止在一行148上。将天线二极管136放置在一行上可以与某些布局规则兼容。
图5是示出根据一些实施例的另一TSV单元132’的图。如上所述，在公开的实施例中提供了片上ESD保护以保护IC器件。片上ESD保护机制通常以两种方式工作。通常，通过将ESD保护模块136’放置在TSV单元132’内部，通过低阻抗放电通道安全地消散ESD电流，这防止IC结构中的热损坏。
图5类似于图4。除了ESD保护模块136’与图4的天线二极管136不同之外。可以用作ESD保护模块136’的器件包括二极管、双极晶体管、MOSFET和可控硅整流器(SCR)等。ESD保护模块136’通常大于图4的天线二极管136，因为ESD电流通常大于天线效应的电流。在图5所示的非限制性示例中，ESD保护模块136’包括并联连接的多个二极管，以处理相对较大的ESD电流。
同样，ESD保护模块136’以与图4中相同的方式放置在保留区132’内部(即，在本发明中可互换使用的TSV单元132’)而在TSV缓冲区146外侧。由于ESD保护模块136’不是有源半导体器件，所以可以放置在保留区132’内部。为了简化起见，不再重复其他细节，因为图5与图4类似。
应当注意，天线保护模块(例如，天线二极管136)和ESD保护模块136’通常可以称为保护模块。
图6是示出根据一些实施例的具有背侧路由150的图3的TSV单元132的截面图。图7是示出根据一些实施例的天线规则检查的方法900的流程图。虚线X-X’之上的部分与图3中的相同，而虚线X-X’下方的部分是背侧路由150。在图6所示的非限制性示例中，背侧路由150包括位于两个金属层中的两个金属图案、连接在这连个金属图案之间的通孔154和焊料凸块126。在背侧路由150的制造期间生成的电荷也可以流向并且积聚在晶体管138的栅极结构130处。因此，需要天线规则检查方法700来解决具有TSV 112的IC管芯104的问题。
如图7所示，方法700通常包括两个步骤。在步骤702处，针对具有(背侧)TSV 112的IC管芯104运行第一天线规则检查。TSV112具有放置在TSV112的保留区132(即，TSV单元132)内部的天线二极管136。在一个实施例中，可以为特定端口步骤702生成多晶硅面积参数和结面积参数，它们可以在以后使用。在步骤704处，针对图6中所示的背侧路由150运行第二天线规则检查。在一个实施例中，较早生成的多晶硅面积参数和结面积参数可以用于第二天线规则检查。这样，天线规则检查方法700可以解决在两侧(即，图6中所示的线X-X’之上和下方)上的潜在的天线规则违反。
图8是根据一些实施例的位于图2的IC管芯104的前侧处的HB区域133的截面图。图9是示出根据一些实施例的图8的HB区域133的图。通常，将天线二极管136放置在HB区域133(即，围绕HB结构114的区域)中，用于IC管芯104的天线效应保护。与在2D IC中不同，天线二极管136未放置在任何功能单元中，并且不与IC管芯104中的任何特定晶体管相关联。相反，天线二极管136放置在HB区域133中。
混合接合(HB)是可用于晶圆至晶圆、管芯至晶圆以及管芯至管芯互连的技术。在混合接合中，利用晶圆接合机使用不同的材料将两个结构接合在一起。具体地，通常在室温下，使用两种技术的组合将两个管芯/晶圆接合在一起，即电介质至电介质接合和金属至金属接合。在一个实施例中，电介质至电介质接合之后是金属至金属接合。在一个实施例中，金属至金属接合是铜至铜接合。混合接合可实现每平方毫米250000至1百万个互连结构，比其他技术(诸如微凸块)要多得多。
在图8所示的示例中，互连结构110b包括位于IC管芯104的前侧处的HB结构114。HB结构114位于HB区域(即，在本发明中可互换使用的HB单元)133中。功能单元134紧邻HB区域133。功能单元134可以是在IC设计阶段从单元库中选择的标准单元。在图8所示的非限制性示例中，晶体管138位于功能单元134中，但是未示出的其他组件也可以位于功能单元134中。
HB结构114包括混合接合金属层116和位于混合接合金属层116下方的混合接合接触结构118。在一个实施例中，混合接合接触结构188是通孔。混合接合接触结构188连接至未示出的MLI结构的顶部金属层中的金属图案162。在图8所示的非限制性示例中，顶部金属层是第十二金属(M12)层。
然而，在HB结构114的制造期间，在蚀刻工艺中生成电荷。那些电荷(在图8中示意性地示出为“e-”)可以流向并且积聚在功能单元134中的晶体管138的栅极结构139上。具体地，在该示例中，电荷流过的电路径是从HB结构114经由金属图案162和示意性电路径142到达晶体管138的栅极结构139。示意性电路径142表示其他金属层(诸如M1层至M12层之间的所有金属层)中的电路径。结果，栅极结构139的多晶硅电极上的电压可能变得很大，以至于电荷可以流入栅极结构139的栅极氧化物中，被俘获在栅极氧化物中或流过栅极氧化物。如上所述，这些电荷可以显著降低栅极氧化物的强度，并且导致MOS器件的可靠性故障。
同样，与在2D IC中不同，在2D IC中可以将天线二极管放置在存在天线效应或违反天线规则的特定功能单元(例如，功能单元134)中，在3D IC中(例如，图1和图2所示的IC封装件100中)，天线二极管136不与任何特定的功能单元(例如，功能单元134)相关联。相反，将天线二极管136放置在HB区域133中。集中化的方法(即，在HB区域中的一个天线二极管保护相邻功能单元中的许多晶体管)在芯片面积、IC速度和功耗方面更有效。具体地，在图8的示例中，天线二极管136放置在HB区域133中。天线二极管136通过与示意性电路径142类似的示意性电路径143与HB结构114连接。
在一个实施例中，除了在HB区域133中添加天线二极管136之外，晶体管138的栅极结构139具有扩大的多晶硅面积。这可以通过例如并联多个晶体管来实现。当晶体管139是FinFET时，这也可以通过例如针对一个FinFET使用多个鳍(例如，两个鳍、三个鳍、五个鳍等)结构来实现。扩大的多晶硅面积可以为特定功能单元中的特定晶体管提供进一步的天线效应保护。
参考图9，HB区域133具有HB区域边界160。HB结构114位于HB区域133的中间。与图4所示的TSV单元132不同，HB区域不具有保留区(KOZ)并且不具有缓冲区，因为HB结构114位于IC管芯104的前侧的顶部上。允许将天线二极管136放置在HB区域133中的任何位置。在一些实施例中，天线二极管136不与HB结构114重叠。在其他实施例中，天线二极管136可以与HB结构114重叠。在非限制性示例中，HB结构114和天线二极管136之间的距离D3是三个接触的多晶硅节距(CPP)。在另一个非限制性示例中，HB结构114和天线二极管136之间的距离D3是两个接触的多晶硅节距(CPP)。在又一个非限制性示例中，HB结构114和天线二极管136之间的距离D3是一个接触的多晶硅节距(CPP)。应当注意，图9中所示的形状和尺寸大小仅用于说明。其他形状和尺寸大小在本发明的范围内。
类似地，出于布局设计的目的，HB区域133可以被分成多行。在一个实施例中，天线二极管136放置在“一行上”，这意味着天线二极管136放置在未示出的一行上。将天线二极管136放置成行可以与某些布局规则兼容。
类似地，可以以与图5所示相同的方式将ESD保护模块放置在HB区域133中。为简单起见，未详细讨论将ESD保护模块放置在HB区域133中的细节。
图10是根据一些实施例的用于制造3D IC封装件的方法1000的流程图。如图10所示，方法1000在步骤1002开始。在步骤1002处，提供第一IC管芯(例如，图2所示的IC管芯104)。第一IC管芯具有位于第一IC管芯的背侧处的第一衬底(即，图2所示的衬底122)。在步骤1004处，穿过第一衬底制造TSV(例如，图3所示的TSV 112)。TSV具有TSV单元(例如，图3所示的TSV单元132)。在一个实施例中，通过以下操作形成TSV结构。首先，通过一个或多个蚀刻工艺，形成延伸至M0层中的金属图案的TSV开口。在形成TSV开口之后，在TSV开口的侧壁上形成衬垫以用作隔离层，使得TSV的导电材料和衬底彼此不直接接触。之后，在衬垫上和TSV开口的底部上共形地形成扩散阻挡层。扩散阻挡层用于防止稍后将形成的导电材料迁移到不期望的区域。在形成扩散阻挡层之后，使用导电材料填充TSV开口。然后，通过平坦化工艺(诸如化学机械抛光(CMP)工艺)去除TSV开口的外侧上的过量的衬垫、扩散阻挡层和导电材料，但是可以使用任何合适的去除工艺。
在步骤1006处，在第一衬底中制造保护模块(例如，图4所示的天线二极管136、图5所示的ESD保护模块136’)。保护模块电连接至TSV，并且保护模块位于TSV单元内。在步骤1008处，将第二IC管芯(例如，图2所示的IC管芯106)提供在第一IC管芯的背侧处并且面向第一衬底。在步骤1010处，将第二IC管接合至第一IC管芯的背侧。第一IC管芯和第二IC管芯通过TSV电连接。在一个实施例中，使用混合接合(即，通过利用HB结构)将第二IC管芯接合至第一IC管芯的背侧，并且将TSV电连接至HB结构。
根据一些公开的实施例，提供了一种3D IC封装件。该3D IC封装件包括：第一IC管芯，该第一IC管芯包括位于第一IC管芯的背侧处的第一衬底；第二IC管芯，堆叠在第一IC管芯的背侧处并且面向第一衬底；TSV，穿过第一衬底并且电连接第一IC管芯和第二IC管芯，该TSV具有TSV单元，该TSV单元包括围绕该TSV的TSV单元边界；以及保护模块，在第一衬底中制造，其中，保护模块电连接至TSV，并且保护模块位于TSV单元内。
在上述3D IC封装件中，其中，所述保护模块是配置为向所述第一集成电路管芯提供天线效应保护的天线保护模块。
在上述3D IC封装件中，其中，所述保护模块是配置为向所述第一集成电路管芯提供天线效应保护的天线保护模块，所述天线保护模块是天线二极管。
在上述3D IC封装件中，其中，所述保护模块是配置为向所述第一集成电路管芯提供静电放电保护的静电放电(ESD)保护模块。
在上述3D IC封装件中，其中，所述保护模块是配置为向所述第一集成电路管芯提供静电放电保护的静电放电(ESD)保护模块，所述静电放电保护模块包括并联连接的多个二极管。
在上述3D IC封装件中，其中，所述保护模块是配置为向所述第一集成电路管芯提供静电放电保护的静电放电(ESD)保护模块，所述静电放电保护模块是以下中的一种：双极晶体管、金属氧化物半导体场效应晶体管(MOSFET)和可控硅整流器(SCR)。
在上述3D IC封装件中，其中，所述衬底通孔单元是所述衬底通孔的保留区(KOZ)。
在上述3D IC封装件中，其中，所述保护模块位于所述衬底通孔的衬底通孔缓冲区外侧。
在上述3D IC封装件中，其中，所述衬底通孔单元具有多个行，并且所述保护模块放置在所述多个行中的一行上。
在上述3D IC封装件中，其中，所述第一集成电路管芯包括位于功能单元中的晶体管，所述晶体管具有扩大的栅极多晶硅面积。
根据一些公开的实施例，提供了另一种3D IC封装件。该3D IC封装件包括：第一IC管芯，该第一IC管芯包括位于第一IC管芯的背侧处的第一衬底；第二IC管芯，堆叠在第一IC管芯的前侧处；HB结构，接合第一IC管芯和第二IC管芯，该HB结构具有围绕该HB结构的HB区域；以及保护模块，在第一衬底中制造，其中，保护模块电连接至HB结构，并且保护模块位于HB区域内。
在上述3D IC封装件中，其中，所述保护模块是配置为向所述第一集成电路管芯提供天线效应保护的天线保护模块。
在上述3D IC封装件中，其中，所述保护模块是配置为向所述第一集成电路管芯提供天线效应保护的天线保护模块，所述天线保护模块是天线二极管。
在上述3D IC封装件中，其中，所述保护模块是配置为向所述第一集成电路管芯提供静电放电保护的静电放电(ESD)保护模块。
在上述3D IC封装件中，其中，所述保护模块是配置为向所述第一集成电路管芯提供静电放电保护的静电放电(ESD)保护模块，所述静电放电保护模块包括并联连接的多个二极管。
在上述3D IC封装件中，其中，所述第一集成电路管芯包括位于功能单元中的晶体管，所述晶体管具有扩大的栅极多晶硅面积。
在上述3D IC封装件中，其中，所述保护模块通过多层互连(MLI)结构电连接至所述混合接合结构。
在上述3D IC封装件中，其中，所述保护模块通过多层互连(MLI)结构电连接至所述混合接合结构，所述混合接合结构包括混合接合金属层和混合接合接触结构，所述混合接合接触结构电连接所述混合接合金属层和所述多层互连结构。
根据进一步公开的实施例，提供了一种方法。该方法包括：提供第一IC管芯，第一IC管芯包括位于第一IC管芯的背侧处的第一衬底；穿过第一衬底制造衬底通孔(TSV)，TSV具有TSV单元；在第一衬底中制造保护模块，其中，保护模块电连接至TSV，并且保护模块位于硅通孔内；提供第二IC管芯，第二IC管芯位于第一IC管芯的背侧处并且面向第一衬底；以及使用TSV将第二IC管芯连接至第一IC管芯的背侧。
在上述方法中，其中，所述保护模块是以下中的一种：天线保护模块，配置为向所述第一集成电路管芯提供天线效应保护；以及静电放电(ESD)保护模块，配置为向所述第一集成电路管芯提供静电放电保护。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种三维(3D)集成电路(IC)封装件，包括：
第一集成电路管芯，所述第一集成电路管芯包括位于所述第一集成电路管芯的背侧处的第一衬底；
第二集成电路管芯，堆叠在所述第一集成电路管芯的背侧处并且面向所述第一衬底；
衬底通孔(TSV)，穿过所述第一衬底并且电连接所述第一集成电路管芯和所述第二集成电路管芯，所述衬底通孔具有衬底通孔单元，所述衬底通孔单元包括围绕所述衬底通孔的衬底通孔单元边界；以及
保护模块，在所述第一衬底中制造，其中，所述保护模块电连接至所述衬底通孔，并且所述保护模块位于所述衬底通孔单元边界内。
2.根据权利要求1所述的三维集成电路封装件，其中，所述保护模块是配置为向所述第一集成电路管芯提供天线效应保护的天线保护模块。
3.根据权利要求2所述的三维集成电路封装件，其中，所述天线保护模块是天线二极管。
4.根据权利要求1所述的三维集成电路封装件，其中，所述保护模块是配置为向所述第一集成电路管芯提供静电放电保护的静电放电(ESD)保护模块。
5.根据权利要求4所述的三维集成电路封装件，其中，所述静电放电保护模块包括并联连接的多个二极管。
6.根据权利要求4所述的三维集成电路封装件，其中，所述静电放电保护模块是以下中的一种：双极晶体管、金属氧化物半导体场效应晶体管(MOSFET)和可控硅整流器(SCR)。
7.根据权利要求1所述的三维集成电路封装件，其中，所述衬底通孔单元是所述衬底通孔的保留区(KOZ)。
8.根据权利要求1所述的三维集成电路封装件，其中，所述保护模块位于所述衬底通孔的衬底通孔缓冲区外侧。
9.一种三维(3D)集成电路(IC)封装件，包括：
第一集成电路管芯，所述第一集成电路管芯包括位于所述第一集成电路管芯的背侧处的第一衬底；
第二集成电路管芯，堆叠在所述第一集成电路管芯的前侧处；
混合接合(HB)结构，接合所述第一集成电路管芯和所述第二集成电路管芯，所述混合接合结构具有围绕所述混合接合结构的混合接合区域；以及
保护模块，在所述第一衬底中制造，其中，所述保护模块电连接至所述混合接合结构，并且所述保护模块位于所述混合接合区域内。
10.一种形成三维集成电路封装件的方法，包括：
提供第一集成电路管芯，所述第一集成电路管芯包括位于所述第一集成电路管芯的背侧处的第一衬底；
穿过所述第一衬底制造衬底通孔(TSV)，所述衬底通孔具有衬底通孔单元，所述衬底通孔单元包括围绕所述衬底通孔的衬底通孔单元边界；
在所述第一衬底中制造保护模块，其中，所述保护模块电连接至所述衬底通孔，并且所述保护模块位于所述衬底通孔单元边界内；
提供第二集成电路管芯，所述第二集成电路管芯位于所述第一集成电路管芯的背侧处并且面向所述第一衬底；以及
将所述第二集成电路管芯接合至所述第一集成电路管芯的背侧，所述第一集成电路管芯和所述第二集成电路管芯通过所述衬底通孔电连接。
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