KR101227872B1 - 3ｄ ｉｃ를 위한 ｅｓｄ 보호 구조 - Google Patents

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Abstract

3D IC를 위한 정전기 방전(ESD) 보호 구조가 제공된다. ESD 보호 구조는 제 1 활성층, 관통 실리콘 비아(TSV) 디바이스 및 제 2 활성층을 포함한다. TSV는 제 1 활성층 내에 배치되고, 제 2 활성층에는 제 1 활성층이 적층된다. 제 2 활성층은 기판 및 ESD 보호 디바이스를 포함하고, ESD 보호 디바이스는 기판에 내장된 도핑 영역을 가지고, ESD 보호 디바이스는 TSC 디바이스에 전기적으로 접속된다.

Description

3Ｄ ＩＣ를 위한 ＥＳＤ 보호 구조{ESD PROTECTION STRUCTURE FOR 3D IC}
본 발명은 정전기 방전(ESD : electrostatic discharge) 보호 구조에 관한 것이다. 특히, 본 발명은 3차원(3D) 집적 회로(IC : integrated circuit)를 위한 ESD 보호 구조에 관한 것이다.
회로 설계들의 복잡도 개선 및 반도체 제조 공정들의 급속한 개발과, 회로 성능에 대한 요구와 함께, 집적 회로(IC)들은 회로 성능을 증가시키기 위하여 3차원(3D) 구조를 가지도록 개발되고 있다. 또한, 상이한 공정 기술들이 3D 회로의 상이한 층들에서 사용될 수 있으므로, 제조 비용을 감소시키기 위하여, 상이한 공정들이 회로 요건에 따라 사용될 수 있고 그 다음으로 칩들이 적층된다.
다양한 칩들의 상호접속들은 관통 실리콘 비아(TSV : through-silicon via)들을 통해 구현되고, TSV들은 수직 접속들을 위한 칩들 또는 웨이퍼들 사이에서 제조되며, 이것은 현재의 3D IC 제조 기술에서 칩들의 상호접속들을 달성하기 위한 새로운 기술이다. 기존의 IC 패키지 본딩(IC package bonding) 기술 및 범프(bump)들을 이용하는 적층 기술과 상이하게, TSV들을 이용함으로써, 3D 구조에서의 칩들의 최대 적층 밀도 및 그 최소 크기가 달성되고, 디바이스 속도(device speed)가 개선되고, 신호 지연 및 전력 소비가 감소되므로, 3D IC의 가장 중요한 기술들 중 하나이다.
그러나, 3D IC는 칩들의 복수의 층들에 의해 형성되고, 상이한 칩들에 대한 공정 기술들 및 공급 전압들이 대게 상이하고, TSV 디바이스는 상이한 칩들을 접속하기 위해 이용되므로, 다양한 고전압 정전기 또는 잡음들이 TSV 디바이스를 통과할 수 있고, 예를 들어, 인체 모델(HBM : human-body model), 기계 모델(MM : machine model), 대전 디바이스 모델(CDM : charged-device model) 또는 필드 유도 모델(FIM : field-induced model)의 정전기가 TSV를 통해 적층된 칩들로 전달될 수 있고, 이것은 3D IC 또는 TSV 디바이스의 손상을 발생시킬 수 있다.
기존의 3D IC에서는, TSV를 접속하기 위하여 TSV에 인접하게 정전기 방전(ESD) 보호 디바이스를 배치함으로써, TSV에서의 정전기가 ESD 보호 디바이스를 통해 IC의 외부로 방전될 수 있다. 이러한 방법은 3D IC를 보호할 수 있지만, 3D IC의 제조 단계들이 증가하므로, 3D IC의 제조가 더욱 복잡하고 그 생산 비용이 증가한다.
발명은 ESD 보호를 효율적으로 달성할 수 있으면서 IC의 제조 비용을 감소시킬 수 있는 3차원(3D) 집적 회로(IC)를 위한 정전기 방전(ESD) 보호 구조를 제공하는 것을 목적으로 한다.
발명은 3D IC를 위한 ESD(정전기 방전) 보호 구조를 제공한다. ESD 보호 구조는 제 1 활성층, 관통 실리콘 비아(TSV : through-silicon via) 디바이스 및 제 2 활성층을 포함한다. TSV 디바이스는 제 1 활성층 내에 배치되고, 제 2 활성층에는 제 1 활성층이 적층된다. 제 2 활성층은 기판 및 ESD 보호 디바이스를 포함하고, ESD 보호 디바이스는 기판 내에 내장된 도핑 영역을 가지며, ESD 보호 디바이스는 TSV 디바이스에 전기적으로 접속된다.
발명의 실시예에서, 기판은 P형(P-type) 기판이고, 도핑 영역은 N형 도핑 영역이다.
발명의 실시예에서, 제 2 활성층은 기판 및 ESD 보호 디바이스 사이에 양호하게 웰(well)을 더 포함한다.
발명의 실시예에서, 기판은 P형 기판이고, 웰은 N형 웰이고, 도핑 영역은 P형 도핑 영역이다.
발명의 실시예에서, 제 2 활성층은 배선층(wire layer) 및 제 1 금속 컨택층(metal contact layer)을 더 포함한다. 제 1 금속 컨택층은 제 2 활성층의 상부 표면 위에 위치되고, ESD 보호 디바이스는 배선층 및 제 1 금속 컨택층을 통해 TSV 디바이스의 제 1 단부에 전기적으로 접속된다.
발명의 실시예에서, 제 1 활성층은 제 1 활성층의 제 1 표면 위에 위치된 제 2 금속 컨택층을 더 포함하고, TSV 디바이스의 제 1 단부는 제 2 금속 컨택층을 통해 제 1 금속 컨택층에 전기적으로 접속된다.
발명의 실시예에서, 제 1 활성층은 제 1 활성층의 제 2 표면 위에 위치된 제 3 금속 컨택층을 더 포함하고, TSV 디바이스의 제 2 단부는 제 1 금속 컨택층을 통해 접지(ground)에 전기적으로 접속된다.
발명의 실시예에서, 제 1 활성층은 제 1 웨이퍼 또는 제 1 다이(die)이다.
발명의 실시예에서, 제 2 활성층은 제 2 웨이퍼 또는 제 2 다이이다.
상기 설명들에 따르면, 발명에서는, ESD 보호 효과를 달성하기 위하여 ESD 보호 디바이스가 능동 디바이스(active device)에 인접하게 배치되고, ESD 보호 디바이스의 전도 전압(conducting voltage)은 능동 디바이스의 파괴 전압(breakdown voltage)보다 작다. 또한, 증가하는 추가적인 제조 단계들을 회피하고 3D IC의 생산 비용을 절감하기 위하여, ESD 보호 디바이스는 TSV 디바이스의 층과 상이한 층에 있는 활성층 내에 배치된다.
발명의 상기 언급된 특징들 및 장점들과 다른 특징들 및 장점들이 이해하기 쉽도록 하기 위하여, 도면들과 함께 동반된 몇몇 예시적인 실시예들이 이하에 구체적으로 설명된다.
본 발명에 따르면, 3D IC를 위한 정전기 방전(ESD) 보호 구조를 제공함으로써, ESD 보호를 효율적으로 달성할 수 있으면서 IC의 제조 비용을 감소시킬 수 있는 기술적 효과가 달성된다.
첨부 도면들은 발명의 추가적인 이해를 제공하기 위해 포함되어 있고, 이 명세서에 병합되어 그 일부를 구성한다. 도면들은 발명의 실시예들을 예시하고, 그 설명과 함께 발명의 원리들을 설명하는데 도움이 된다.
도 1은 발명의 실시예에 따른 3차원(3D) 집적 회로IC)를 위한 정전기 방전(ESD) 보호 구조의 개략적인 도면이다.
도 2는 발명의 또 다른 실시예에 따른 3D IC를 위한 ESD 보호 구조의 개략적인 도면이다.
도 3은 발명의 또 다른 실시예에 따른 3D IC를 위한 ESD 보호 구조의 개략적인 도면이다.
도 4는 발명의 또 다른 실시예에 따른 3D IC를 위한 ESD 보호 구조의 개략적인 도면이다.
도 5는 발명의 또 다른 실시예에 따른 3D IC를 위한 ESD 보호 구조의 개략적인 도면이다.
발명의 개념은 3D IC 및 TSV 디바이스가 정전기 방전에 의해 손상되는 것을 보호하기 위하여, 관통 실리콘 비아(TSV) 디바이스와, 3차원(3D) 집적 회로(IC)의 정전기 방전(ESD) 보호 디바이스를 조합하는 것이다.
발명은 여러 상이한 형태들로 실시될 수 있고, 본 명세서에서 설명된 실시예들에 한정되는 것으로 해석되지 않아야 하지만, 발명의 응용들을 설명하기 위해 복수의 실시예들이 이하에 제공되며, 오히려, 이 개시 내용이 철저하고 완전하며 발명의 개념을 당업자들에게 충분히 전달하도록 이 실시예들이 제공된다. 첨부 도면들에서, 상이한 층들 및 영역들의 크기들과, 상대적인 크기들은 명료함을 위해 대게는 과장된다. 당업자들은 3D IC에 적합한 부품들이 실제적인 요건에 따라 기판 위에 모두 배치될 수 있다는 것을 이해해야 하지만, 간략함을 위하여, 발명의 구조만이 도면들 각각에서 예시되어 있고, 기판 위의 다른 회로 부품들은 예시되어 있지 않다.
본 명세서에서 사용된 용어들은 특정 실시예들을 설명하기 위해서만 이용되며, 발명을 한정하기 위하여 이용되지는 않는다. 예를 들어, 달리 한정되지 않으면, 단수 형태의 용어 "one(하나)" 또는 "the(그)"는 복수 형태를 표현할 수도 있다. "first(제 1)" 및 "second(제 2)"와 같은 용어들은 하나의 디바이스, 하나의 영역 또는 하나의 층을 또 다른 디바이스, 또 다른 영역 또는 또 다른 층과 구별하기 위해서만 이용되지만, 이러한 용어들은 다양한 디바이스들, 영역들 및 층들 등을 설명하기 위해 이용된다. 그러므로, 제 1 영역은 발명의 취지로부터 벗어나지 않으면서 제 2 영역으로 칭할 수도 있고, 나머지들은 유추에 의해 추론된다.
또한, "under(아래)", "on(위)", "up(위쪽)", "down(아래쪽)" 등과 같은 공간 방위 용어들은 도면에서 디바이스 또는 특성과 다른 디바이스 또는 다른 특성 사이의 관계를 설명하기 위해 이용된다. 공간 방위 용어는 도면에서 예시된 디바이스의 방위 외에 디바이스의 상이한 방위들을 포괄할 수 있음에 주목해야 한다. 예를 들어, 도면의 디바이스가 뒤집어져 있는 경우, 다른 디바이스들 또는 특성들의 "아래" 또는 "밑"에 위치된 디바이스는 다른 디바이스들 또는 특성들의 "상부"에 위치되도록 다시 방위가 정해진다. 그러므로, 공간 방위 용어 "아래"는 "상부" 및 "밑"의 2개의 방위들을 포함할 수 있다.
도 1은 발명의 실시예에 따른 3D IC를 위한 ESD 보호 구조의 개략적인 도면이다. 도 1을 참조하면, 3D IC(100)는 제 1 활성층(102) 및 제 2 활성층(104)을 포함한다. 제 1 활성층(102) 및 제 2 활성층(104)은 각각 웨이퍼 및/또는 다이일 수 있다(즉, 제 1 활성층(102) 및 제 2 활성층(104)은 동시에 웨이퍼들 또는 다이들일 수 있거나, 제 1 활성층(102) 및 제 2 활성층(104) 중 하나는 웨이퍼이고 제 1 활성층(102) 및 제 2 활성층(104) 중 다른 하나는 다이이며, 그 반대도 마찬가지이다).
제 1 활성층(102)은 제 1 표면(F1) 및 제 2 표면(F2)을 가지고, 능동 디바이스들(A1 및 A2), 베이스(BS1) 및 복수의 관통 실리콘 비아(TSV) 디바이스들(T1, T2)을 포함하고, 여기서, 베이스(BS1)는 제 1 활성층(102)의 제 1 표면(F1) 위에 위치되어 있는, 예를 들어, 산화물층(oxide layer) 또는 반도체-온-절연체(SOI : semiconductor on insulator)이다. 각각의 TSV 디바이스의 제 2 단부는 제 1 활성층(102)의 제 2 표면(F2) 위의 제 3 금속 컨택층(C3)을 통과하며 접지(GND)에 전기적으로 접속되고, 각각의 TSV 디바이스의 제 1 단부는 제 1 활성층(102)의 제 1 표면(F1)을 통과한다.
능동 디바이스들(A1 및 A2)은 베이스(BS1) 위에 위치되고, TSV 디바이스들(T1 및 T2)과 TSV 디바이스들(T2 및 T3) 사이에 각각 위치되어 있다. 능동 디바이스들(A1 및 A2)은 배선층(L1)을 통해 제 3 금속 컨택층(C3)에 전기적으로 접속된다. 본 실시예에서, 능동 디바이스(A1)는 P형 금속 산화물 반도체(PMOS : P-type metal oxide semiconductor) 트랜지스터이며, 이것은 N형 웰(NW1)과, N형 웰(NW1) 내의 게이트(G1), 소스 및 드레인(즉, 게이트(G1)의 두 측면들에 위치된 P형 도핑 영역들(P+))에 의해 형성되고, 능동 디바이스(A1)의 게이트(G1), 소스 및 드레인은 배선층(L1)을 통해 제 3 금속 컨택층(C3)에 전기적으로 접속된다.
또한, 본 실시예에서, 능동 디바이스(A2)는 N형 금속 산화물 반도체(NMOS : N-type metal oxide semiconductor) 트랜지스터이며, 이것은 P형 기판(B1)과, P형 기판(B1) 내의 게이트(G2), 소스 및 드레인(즉, 게이트(G2)의 두 측면들에 위치된 N형 도핑 영역들(N+))에 의해 형성되고, 능동 디바이스(A2)의 게이트(G2), 소스 및 드레인은 배선층(L1)을 통해 제 3 금속 컨택층(C3)에 전기적으로 접속된다. 배선층(L1)의 재료는 예를 들어, 알루미늄(aluminium) 또는 구리(copper)이다.
제 2 활성층(104)은 P형 기판(B2), P형 기판(B2) 위에 위치된 능동 디바이스들(A3 및 A4) 및 적어도 하나의 ESD 보호 디바이스(E1)를 포함한다. 본 실시예에서, 능동 디바이스(A3)는 PMOS 트랜지스터이고, 이것은 N형 웰(NW2)과, N형 웰(NW2) 내의 게이트(G3), 소스 및 드레인(즉, 게이트(G3)의 두 측면들에서의 P형 도핑 영역들(P+))에 의해 형성된다. 능동 디바이스(A4)는 NMOS 트랜지스터이고, 이것은 P형 기판(B2)과, P형 기판(B2) 내의 게이트(G4), 소스 및 드레인(즉, 게이트(G4)의 두 측면들에 위치된 N형 도핑 영역들(N+))에 의해 형성된다. 또한, ESD 보호 디바이스(E1)는 N형 도핑 영역(N+)이고, 이것은 능동 디바이스(A3) 및 능동 디바이스(A4) 사이에 위치되어 있다.
능동 디바이스(A3)의 게이트(G3), 능동 디바이스(A4)의 게이트(G4) 및 ESD 보호 디바이스(E1)(본 실시예에서는 N형 도핑 영역(N+)임)는 배선층(L2)을 통해 서로 접속되고, 배선층(L2)은 제 2 활성층(104)의 상부 표면 위의 제 1 금속 컨택층(C1)을 통해 TSV 디바이스(T2)의 제 1 단부에 전기적으로 접속된다. 배선층(L2)의 재료는 예를 들어, 알루미늄 또는 구리이다. 능동 디바이스(A3)의 2개의 P형 도핑 영역들(P+) 중 하나는 배선층(L2) 및 제 1 금속 컨택층(C1)을 통해 TSV 디바이스(T1)에 전기적으로 접속되고, 능동 디바이스(A4)의 2개의 N형 도핑 영역들(N+) 중 하나는 배선층(L2) 및 제 1 금속 컨택층(C1)을 통해 TSV 디바이스(T3)에 전기적으로 접속된다.
ESD 보호 디바이스(E1) 및 P형 기판(B2)에 의해 형성되는 다이오드의 전도 전압은 능동 디바이스(A3)의 게이트(G3) 또는 능동 디바이스(A4)의 게이트(G4)의 파괴 전압보다 작기 때문에, 웨이퍼(또는 다이)가 마찰 또는 다른 이유들로 인해 정전기 전하들(예를 들어, 본 실시예에서는 P형 기판(B2)에 의해 운반되는 정전기 양전하들)을 운반할 때, P형 기판(B2) 내의 정전기 전하들이 능동 디바이스(A3)의 게이트(G3) 또는 능동 디바이스(A4)의 게이트(G4)로 유입되어 능동 디바이스(A3 또는 A4)를 손상시키는 것을 방지하기 위하여, 정전기 전하들은 ESD 보호 디바이스(E1), 배선층(L2), 제 1 금속 컨택층(C1), TSV 디바이스(T2) 및 제 3 금속 컨택층(C3)에 의해 형성되는 정전기 방전(ESD) 전류 경로를 통해 접지(GND)로 방전될 수 있다.
고급 반도체 제조 공정 중에, 능동 디바이스(A3 또는 A4)의 게이트 파괴 전압은 ESD 보호 디바이스(E1) 및 P형 기판(B2)에 의해 형성되는 다이오드의 전도 전압보다 대게는 작으므로, ESD 보호 디바이스(E1)의 도핑 농도는 증가되도록 요구된다는 점에 주목해야 한다. 이와 같은 방식으로, ESD 보호 효과를 달성하기 위하여, ESD 보호 디바이스(E1)의 전도 전압은 능동 디바이스(A3) 또는 능동 디바이스(A4)의 게이트 파괴 전압보다 작다. 또한, P형 기판(B2)에 의해 운반되는 전하들은 정전기 음전하들일 수도 있고, 이 경우, 능동 디바이스(A3 또는 A4)의 손상을 회피하기 위하여, 정전기 음전하들은 상기 언급된 ESD 전류 경로를 통해 외부로 방전될 수도 있다.
상기 설명들에 따르면, 능동 디바이스의 파괴 전압보다 작은 전도 전압을 갖는 ESD 보호 디바이스를 능동 디바이스들(A3 및 A4)에 인접하게 배치함으로써, 3D IC(100)의 정전기 전하들은 능동 디바이스(A3 또는 A4)의 손상을 회피하기 위하여, 비교적 낮은 임계 전압을 갖는 ESD 전류 경로로 안내될 수 있다. TSV 디바이스들의 것과 상이한 층에 있는 활성층에 ESD 보호 디바이스를 배치함으로써, 추가적인 제조 단계들의 증가가 회피된다. 즉, 능동 디바이스들(A3 및 A4)에 인접하게 ESD 보호 디바이스(E1)를 배치함으로써, ESD 보호 디바이스를 TSV 디바이스에 인접하게 제조하기 위한 기존의 기술에서와 같이 마스크들의 개수를 증가시키지 않으면서, 제조 공정 도중에 마스크 패턴만 수정되도록 요구된다. 그러므로, 본 실시예에 의해 개시된 3D IC의 ESD 보호 구조에 따르면, 3D IC의 생산 비용이 크게 감소될 수 있다.
상기 실시예에서의 능동 디바이스들의 개수 및 패턴들은 예시적인 실시예로서만 이용되고, 발명은 그것으로 한정되지 않는다는 점에 주목해야 한다. 또한, 웨이퍼(또는 다이) 위에서 정전기가 발생될 때, 정전기 전하들은 P형 기판(B2)에 존재하는 것으로만 한정되지 않고, 능동 디바이스(A3)의 N형 웰(NW2)에도 존재할 수 있다. 능동 디바이스(A3)의 N형 웰(NW2) 내의 정전기 전하들이 디바이스를 손상시키는 것을 방지하기 위하여, N형 웰(NW2) 내의 정전기 전하들을 제거하도록 또 다른 ESD 디바이스가 N형 웰(NW2) 내에 배치될 수 있다. 도 2는 발명의 또 다른 실시예에 따른 3D IC를 위한 ESD 보호 구조의 개략적인 도면이다. 도 2를 참조하면, 본 실시예의 3D IC(200)와 도 1의 실시예의 3D IC(100) 사이의 차이점은, 3D IC(200)의 N형 웰(NW2)이 능동 디바이스(A3)에 인접하게 위치된 ESD 보호 디바이스(E2)를 더 포함한다는 점이다.
본 실시예에서, ESD 보호 디바이스(E2)는 배선층(L2) 및 제 1 금속 컨택층(C1)을 통해 제 1 활성층(102)의 TSV 디바이스(T1)에 전기적으로 접속되는 P형 도핑 영역(P+)이며, ESD 보호 디바이스(E2) 및 N형 웰(NW2)에 의해 형성되는 다이오드의 전도 전압은 능동 디바이스(A3)의 파괴 전압보다 작으므로, N형 웰(NW2)에서 정전기 전하들(예를 들어, 정전기 음전하들)이 발생될 때, N형 웰(NW2) 내의 정전기 전하들이 능동 디바이스(A3)의 게이트(G3) 또는 능동 디바이스(A4)의 게이트(G4)에 유입되어 능동 디바이스(A3 또는 A4)를 손상시키는 것을 방지하기 위하여, 정전기 전하들은 ESD 보호 디바이스(E2), 배선층(L2), 제 1 금속 컨택층(C1), TSV 디바이스(T2) 및 제 3 금속 컨택층(C3)에 의해 형성되는 ESD 전류 경로를 통해 접지(GND)로 안내될 수 있다. N형 웰(NW2)에 의해 운반되는 전하들은 정전기 양전하들일 수도 있고, 이 경우, 능동 디바이스(A3 또는 A4)를 손상시키는 것을 회피하기 위하여, 정전기 양전하들이 상기한 ESD 전류 경로를 통해 외부로 방전될 수도 있다는 점에 주목해야 한다.
도 3은 발명의 또 다른 실시예에 따른 3D IC를 위한 ESD 보호 구조의 개략적인 도면이다. 도 2를 참조하면, 본 실시예의 3D IC(300)와 도 1의 실시예의 3D IC(100)의 차이점은, 3D IC(300)에서, ESD 보호 디바이스(E1), 제 1 금속 컨택층(C1), 능동 디바이스(A3)의 게이트(G3) 및 능동 디바이스(A4)의 게이트(G4)에 원래 결합된 배선층(L2)이 여기서는 배선층들(L2A 및 L2B)로 분할된다는 점이다. 즉, 능동 디바이스(A4)의 게이트(G4)는 도 2에 도시된 바와 같이 배선층(L2) 및 제 1 금속 컨택층(C1)을 통해 직접 TSV 디바이스(T2)에 전기적으로 접속될 수 없지만, 배선층(L2B), ESD 보호 디바이스(E1), 배선층(L2A) 및 제 1 금속 컨택층(C1)을 통해 TSV 디바이스(T2)를 전기적으로 접속해야 한다.
그러므로, P형 기판(B2) 내의 정전기 전하들은 능동 디바이스(A4)의 게이트(G4)를 통해 흐르는 전류 경로와는 다른 비교적 작은 임피던스를 갖는 전류 경로(즉, ESD 보호 디바이스(E1)의 N형 도핑 영역(N+), 배선층(L2A), 제 1 금속 컨택층(C1), TSV 디바이스(T2) 및 제 3 금속 컨택층(C3)을 통해 접지(GND)로 흐름)를 통해 접지(GND)로 방전되므로, 능동 디바이스(A4)의 게이트(G4)는 손상으로부터 보호된다.
상기 실시예에서, 제 1 활성층(102) 내의 TSV 디바이스들(T1, T2 및 T3)의 제 1 단부들은 제 1 활성층(102)의 제 1 표면(F1)을 통과하고, 제 1 금속 컨택층(C1)에 직접 접속된다. 그러나, 일부 실시예들에서, TSV 디바이스들(T1, T2 및 T3)의 제 1 단부들은 먼저 또 다른 금속 컨택층에 접속될 수 있고, 그 다음으로, 제 1 금속 컨택층(C1)에 전기적으로 접속될 수 있다. 도 4는 발명의 또 다른 실시예에 따른 3D IC(400)를 위한 ESD 보호 구조의 개략적인 도면이다. 도 4에서, 제 1 활성층(102)의 제 2 표면(F2)은 TSV 디바이스들(T1, T2 및 T3)의 제 1 단부들에 접속되는 제 2 금속 컨택층(C2)을 더 포함하고, 제 2 활성층(104)의 제 1 금속 컨택층(C1)에 전기적으로 접속된다. 이와 유사하게, 본 실시예의 3D IC(400)의 ESD 전류 경로가 3D IC(100)의 ESD 전류 경로에 비해 제 2 금속 컨택층(C2)을 더 포함한다고 하는 차이점이 그 사이에 있지만, 본 실시예의 3D IC(400)는 제 2 활성층(104)에서 정전기 전하들을 제거하기 위하여 도 1의 3D IC(100)의 방법과 동일한 방법을 이용할 수 있고, 당업자들은 상기한 실시예들에 따라 3D IC(400)의 동작 원리를 추론할 수 있으므로, 그 상세한 설명들은 반복되지 않는다.
또한, 도 1의 실시예에서, 제 1 활성층(102) 및 제 2 활성층(104)은 3D IC(100)를 형성하기 위해 페이스-투-백(face-to-back) 적층 공정을 통해 적층되지만, 발명은 그것으로 한정되지 않는다. 바꾸어 말하면, 본 실시예에서는, 2개의 활성층들이 3D IC를 형성하기 위해 페이스-투-페이스(face-to-face) 적층 공정을 통해 적층될 수도 있다.
구체적으로, 도 5는 발명의 또 다른 실시예에 따른 3D IC의 개략적인 도면이다. 도 4 및 도 5를 참조하면, 3D IC(400)의 디바이스와 유사한 디바이스들은 도 5에서 유사한 참조 번호들을 가지므로, 그 구체적인 설명들은 반복되지 않는다. 본 실시예의 3D IC(500) 및 도 4의 3D IC(400) 사이의 차이점은, 3D IC(500)의 제 1 활성층(102) 및 제 2 활성층(104)은 페이스-투-페이스 적층 공정을 통해 적층되지만, 3D IC(400)의 제 1 활성층(102) 및 제 2 활성층(104)은 페이스-투-백 적층 공정을 통해 적층된다는 점이다. 그러므로, 3D IC(500)의 ESD 전류 경로는 3D IC(400)의 ESD 전류 경로와 동일하고, 당업자들은 상기한 실시예들에 따라 3D IC(500)의 동작 원리를 추론할 수 있으므로, 그 상세한 설명들은 반복되지 않는다.
또한, ESD 보호 디바이스들(E1 및 E2)은 P형 기판(B2) 및 N형 웰(NW2)에서 구현되는 것으로 한정되지 않으며, N형 도핑된 ESD 보호 디바이스(E1)가 P형 도핑된 ESD 보호 디바이스(E1)로 변경되기만 하면, ESD 보호 디바이스(E1)는 N형 기판 상에서 구현될 수도 있다. 또한, P형 도핑된 ESD 보호 디바이스(E2)가 N형 도핑된 ESD 보호 디바이스(E2)로 변경되기만 하면, ESD 보호 디바이스(E2)는 P형 웰에서 구현될 수도 있다.
요약하면, 발명에서는, ESD 보호 효과를 달성하기 위하여 ESD 보호 디바이스가 능동 디바이스에 인접하게 배치되며, ESD 보호 디바이스의 전도 전압은 능동 디바이스의 파괴 전압보다 작다. 또한, TSV 디바이스의 층과 상이한 층에 있는 활성층에서 ESD 보호 디바이스를 배치함으로써, ESD 보호 디바이스 및 능동 디바이스는 동일한 활성층에 있으며, 제조 공정 중에, 추가적인 제조 단계들을 증가시키지 않고 마스크 패턴만 수정함으로써, ESD 보호 디바이스가 원래의 제조 단계들에 따라 제조될 수 있으므로, 3D IC의 생산 비용이 절감된다.
발명의 범위 또는 취지로부터 벗어나지 않으면서 발명의 구조들에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 점이 당업자들에게 명백할 것이다. 전술한 바를 고려하면, 이 발명의 수정들 및 변형들이 다음의 청구항들 및 그 등가물들의 범위 내에 속할 경우, 본 발명은 발명의 수정들 및 변형들을 포괄하도록 의도된다.

Claims (9)

  1. 3차원(3D) 집적 회로(IC)를 위한 정전기 방전(ESD : electrostatic discharge) 보호 구조로서,
    제 1 활성층;
    상기 제 1 활성층 내에 배치된 관통 실리콘 비아(TSV : through-silicon via) 디바이스; 및
    상기 제 1 활성층이 적층된 제 2 활성층을 포함하고,
    상기 제 2 활성층은,
    기판;
    상기 기판 내에 내장되고 ESD 보호 디바이스를 형성하는 도핑 영역으로서, 상기 도핑 영역은 상기 TSV 디바이스에 전기적으로 접속되는, 상기 도핑 영역; 및
    배선층; 및
    상기 제 2 활성층의 상부 표면 위에 위치된 제 1 금속 컨택층으로서, 상기 도핑 영역은 상기 배선층 및 상기 제 1 금속 컨택층을 통해 상기 TSV 디바이스의 제 1 단부에 전기적으로 접속되는, 상기 제 1 금속 컨택층을 포함하는, 3차원 집적 회로를 위한 정전기 방전 보호 구조.
  2. 청구항 1에 있어서,
    상기 기판은 P형 기판이고, 상기 도핑 영역은 N형 도핑 영역인, 3차원 집적 회로를 위한 정전기 방전 보호 구조.
  3. 청구항 1에 있어서,
    상기 제 2 활성층은 상기 기판 및 상기 ESD 보호 디바이스 사이에 내장된 웰(well)을 더 포함하는, 3차원 집적 회로를 위한 정전기 방전 보호 구조.
  4. 청구항 3에 있어서,
    상기 기판은 P형 기판이고, 상기 웰은 N형 웰이고, 상기 도핑 영역은 P형 도핑 영역인, 3차원 집적 회로를 위한 정전기 방전 보호 구조.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 제 1 활성층은 상기 제 1 활성층의 제 2 표면 위에 위치된 제 2 금속 컨택층을 더 포함하고,
    상기 TSV 디바이스의 상기 제 1 단부는 상기 제 2 금속 컨택층을 통해 상기 제 1 금속 컨택층에 전기적으로 접속되는, 3차원 집적 회로를 위한 정전기 방전 보호 구조.
  7. 청구항 6에 있어서,
    상기 제 1 활성층은 상기 제 1 활성층의 제 1 표면 위에 위치된 제 3 금속 컨택층을 더 포함하고,
    상기 TSV 디바이스의 제 2 단부는 상기 제 1 금속 컨택층을 통해 접지에 전기적으로 접속되는, 3차원 집적 회로를 위한 정전기 방전 보호 구조.
  8. 청구항 1에 있어서,
    상기 제 1 활성층은 제 1 웨이퍼 또는 제 1 다이(die)인, 3차원 집적 회로를 위한 정전기 방전 보호 구조.
  9. 청구항 8에 있어서,
    상기 제 2 활성층은 제 2 웨이퍼 또는 제 2 다이인, 3차원 집적 회로를 위한 정전기 방전 보호 구조.
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