CN115995436A - 半导体封装及其制造方法 - Google Patents

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Abstract

一种半导体封装包含封装基板、半导体芯片以及复数个接合引线。封装基板包含连接垫。半导体芯片设置在封装基板上，并包含芯片垫、接合垫以及重分布层。接合垫比芯片垫靠近半导体芯片的外缘。重分布层连接在芯片垫与接合垫之间。接合引线以并联的方式连接在连接垫与接合垫之间。借由上述配置，可有效降低线路的感抗。

Description

半导体封装及其制造方法
技术领域
本揭示是关于一种半导体封装及其制造方法。
背景技术
在半导体封装中，线路的使用，特别是较长的线路，可能会造成电源供应方面的问题(例如：电流不足)，此问题是线路的感抗(inductive reactance)所导致。
发明内容
有鉴于此，本揭示的一目的在于提出一种供电稳定的半导体封装。
为达成上述目的，依据本揭示的一些实施方式，一种半导体封装包含封装基板、第一半导体芯片以及复数个第一接合引线。封装基板包含第一连接垫。第一半导体芯片设置在封装基板上，并包含第一芯片垫、第一接合垫以及第一重分布层。第一接合垫比第一芯片垫靠近第一半导体芯片的外缘。第一重分布层连接在第一芯片垫与第一接合垫之间。第一接合引线以并联的方式连接在第一连接垫与第一接合垫之间。
在本揭示的一或多个实施方式中，第一芯片垫为电源垫或接地垫，其作为第一半导体芯片的供电介面。
在本揭示的一或多个实施方式中，第一半导体芯片进一步包含第二芯片垫，第二芯片垫通过第二接合引线电性连接封装基板。第二芯片垫为数据信号垫或是指令或地址信号垫。
在本揭示的一或多个实施方式中，第一半导体芯片进一步包含第二接合垫以及第二重分布层，第二重分布层连接在第二芯片垫与第二接合垫之间。封装基板进一步包含第二连接垫。第二接合引线连接在第二连接垫与第二接合垫之间，且第二接合引线为第二连接垫与第二接合垫之间唯一的导电路径。
在本揭示的一或多个实施方式中，第一接合引线中的一或多者的截面积大于第二接合引线的截面积。
在本揭示的一或多个实施方式中，所述复数个第一接合引线包含第一引线以及第二引线。第一引线与第二引线各具有第一端以及第二端，第一端接触第一半导体芯片的第一接合垫，而第二端接触封装基板的第一连接垫。
在本揭示的一或多个实施方式中，第一引线的第一端接触第二引线的第一端。
在本揭示的一或多个实施方式中，第一引线的第二端与第二引线的第二端分离。
在本揭示的一或多个实施方式中，半导体封装进一步包含第二半导体芯片，第二半导体芯片设置在第一半导体芯片上。第一接合引线延伸进入第一半导体芯片与第二半导体芯片之间的间隙。
在本揭示的一或多个实施方式中，第二半导体芯片包含芯片垫、接合垫以及重分布层。第二半导体芯片的重分布层连接在第二半导体芯片的芯片垫与第二半导体芯片的接合垫之间。半导体封装进一步包含复数个第二接合引线，第二接合引线以并联的方式连接在封装基板的第二连接垫与第二半导体芯片的接合垫之间。第二半导体芯片的该芯片垫为电源垫或接地垫。
依据本揭示的一些实施方式，一种半导体封装的制造方法包含：提供封装基板，封装基板包含第一连接垫；在封装基板上设置半导体芯片，半导体芯片包含第一芯片垫、第一接合垫以及第一重分布层，其中第一接合垫比第一芯片垫靠近半导体芯片的外缘，第一重分布层连接在第一芯片垫与第一接合垫之间；以及形成复数个第一接合引线，第一接合引线以并联的方式连接在封装基板的第一连接垫与半导体芯片的第一接合垫之间。
在本揭示的一或多个实施方式中，第一芯片垫为电源垫或接地垫，其作为半导体芯片的供电介面。
在本揭示的一或多个实施方式中，半导体芯片进一步包含第二芯片垫、第二接合垫以及第二重分布层。第二重分布层连接在第二芯片垫与第二接合垫之间。第二芯片垫为数据信号垫或是指令或地址信号垫。半导体封装的制造方法进一步包含：以第二接合引线连接第二接合垫与封装基板的第二连接垫，其中第二接合引线为第二连接垫与第二接合垫之间唯一的导电路径。
在本揭示的一或多个实施方式中，第一接合引线中的一或多者的截面积大于第二接合引线的截面积。
在本揭示的一或多个实施方式中，形成第一接合引线的步骤包含：将第一引线从封装基板的第一连接垫牵引至半导体芯片的第一接合垫；以及将第二引线从第一接合垫的位置牵引至封装基板的第一连接垫，所述位置为第一接合垫与第一引线连接之处。
在本揭示的半导体封装中，半导体芯片的接合垫经由多条并联的接合引线连接至封装基板的连接垫，此配置可有效降低线路(包含接合引线以及重分布层)的感抗。
应当理解，以上的一般描述及以下的详细描述仅是范例，目的在于提供对本案所请发明的更进一步的解说。
附图说明
参照以下图式阅读下文中详述的实施方式，可更透彻地理解本揭示：
图1为绘示依据本揭示一实施方式的半导体封装的俯视示意图；以及
图2为绘示图1所示的半导体封装沿线段1-1’的剖面示意图。
具体实施方式
以下详细介绍本揭示的实施方式，并且在图式中绘出示例性的实施方式。图式与说明书中尽可能使用相同的元件符号来代表相同或相似的元件。
请参照图1与图2。图1为绘示依据本揭示一实施方式的半导体封装100的俯视示意图。图2为绘示图1所示的半导体封装100沿线段1-1’的剖面示意图。半导体封装100包含封装基板190以及堆叠设置在封装基板190上的一或多个半导体芯片。在所示的实施方式中，半导体封装100包含第一半导体芯片110以及第二半导体芯片120，第一半导体芯片110设置在封装基板190上方，第二半导体芯片120设置在第一半导体芯片110上方，并与第一半导体芯片110保持间隙G。
于一些实施方式中，半导体封装100为存储器封装，第一半导体芯片110与第二半导体芯片120包含动态随机存取存储器(DRAM)芯片。于一些实施方式中，封装基板190为铜箔基板(copper clad laminate，CCL)。
如图1与图2所示，于一些实施方式中，半导体封装100进一步包含粘胶层130，粘胶层130设置在第一半导体芯片110与第二半导体芯片120之间。第二半导体芯片120通过粘胶层130固定在第一半导体芯片110上。于一些实施方式中，半导体封装100可包含另一粘胶层(图未示)，第一半导体芯片110可通过所述另一粘胶层固定在封装基板190上。
如图1与图2所示，第二半导体芯片120具有下表面120L以及上表面120U，上表面120U与下表面120L相对。下表面120L面对第一半导体芯片110，而上表面120U远离第一半导体芯片110。第二半导体芯片120包含多组的芯片垫122(chip pad)、接合垫124(bondingpad)以及重分布层126(redistribution layer)。芯片垫122、接合垫124以及重分布层126设置在第二半导体芯片120的上表面120U，换言之，第二半导体芯片120的上表面120U为第二半导体芯片120的主动表面(active surface)。在此配置下，第二半导体芯片120被称为是“面向上(face up)”。
如图1与图2所示，芯片垫122靠近上表面120U的中央设置，而接合垫124靠近上表面120U的边缘设置。换言之，接合垫124比芯片垫122靠近第二半导体芯片120的外缘。重分布层126连接在芯片垫122与接合垫124之间。具体而言，重分布层126具有相对的两端，分别接触芯片垫122与接合垫124。芯片垫122与接合垫124经由重分布层126电性连接。
如图1与图2所示，第一半导体芯片110具有下表面110L以及上表面110U，上表面110U与下表面110L相对。下表面110L面对封装基板190，而上表面110U远离封装基板190。第一半导体芯片110包含多组的芯片垫112、接合垫114以及重分布层116。芯片垫112、接合垫114以及重分布层116设置在第一半导体芯片110的上表面110U，换言之，第一半导体芯片110的上表面110U为第一半导体芯片110的主动表面。在此配置下，第一半导体芯片110被称为是“面向上”。
如图1与图2所示，芯片垫112靠近上表面110U的中央设置，而接合垫114靠近上表面110U的边缘设置。换言之，接合垫114比芯片垫112靠近第一半导体芯片110的外缘。重分布层116连接在芯片垫112与接合垫114之间。具体而言，重分布层116具有相对的两端，分别接触芯片垫112与接合垫114。芯片垫112与接合垫114经由重分布层116电性连接。
如图1与图2所示，于一些实施方式中，第二半导体芯片120的芯片垫122靠近上表面120U的中央排列成一或多列。于一些实施方式中，第二半导体芯片120的接合垫124靠近上表面120U的边缘排列成一或多列。同理，第一半导体芯片110的芯片垫112可靠近上表面110U的中央排列成一或多列，第一半导体芯片110的接合垫114可靠近上表面110U的边缘排列成一或多列。
如图1与图2所示，于一些实施方式中，第二半导体芯片120的芯片垫122包含一或多个电源垫VDD(power pad)、一或多个接地垫GND(ground pad)、一或多个数据信号垫DQ(data signal pad)及一或多个指令或地址信号垫CA(command/address signal pad)。电源垫VDD与接地垫GND作为第二半导体芯片120的供电介面，数据信号垫DQ用以传递数据信号，而指令或地址信号垫CA用以传递指令/地址信号。
如图1与图2所示，于一些实施方式中，第二半导体芯片120的接合垫124包含一或多个电源接合垫BV、一或多个接地接合垫BG、一或多个数据接合垫BD及一或多个指令或地址接合垫BC。每个电源接合垫BV经由重分布层126电性连接其中一电源垫VDD，每个接地接合垫BG经由重分布层126电性连接其中一接地垫GND，每个数据接合垫BD经由重分布层126电性连接其中一数据信号垫DQ，每个指令或地址接合垫BC经由重分布层126电性连接其中一指令或地址信号垫CA。
同理，第一半导体芯片110的芯片垫112可包含一或多个电源垫VDD、一或多个接地垫GND、一或多个数据信号垫DQ及一或多个指令或地址信号垫CA，第一半导体芯片110的接合垫114可包含一或多个电源接合垫BV、一或多个接地接合垫BG、一或多个数据接合垫BD及一或多个指令或地址接合垫BC。第一半导体芯片110的电源垫VDD、接地垫GND、数据信号垫DQ、指令或地址信号垫CA、电源接合垫BV、接地接合垫BG、数据接合垫BD及指令或地址接合垫BC的配置或连接关系可以是与第二半导体芯片120的对应元件类似、相同或实质上相同。
如图1与图2所示，封装基板190包含复数个上连接垫192。上连接垫192设置在封装基板190的上表面190U，并且在第一半导体芯片110的一侧排列成一或多列。半导体封装100进一步包含复数个接合引线140，每个接合垫114、124通过至少一接合引线140连接至封装基板190的其中一个上连接垫192。其中连接第一半导体芯片110的接合垫114的接合引线140可延伸进入第一半导体芯片110与第二半导体芯片120之间的间隙G。于一些实施方式中，接合引线140包含金、银、其他合适的导电材料或上述材料的任意组合。
如图1与图2所示，接合垫114、124中的至少一者是通过并联的两个以上的接合引线140连接至上连接垫192，换言之，所述两个以上的接合引线140在接合垫114或124与对应的上连接垫192之间形成并联电路。在所示的实施方式中，接合引线140包含第一引线141以及第二引线142。第一引线141与第二引线142各具有第一端E1以及第二端E2，第一端E1接触其中一个接合垫114或124，而第二端E2接触其中一个上连接垫192。将两个以上的接合引线140以并联的方式连接在接合垫114或124与上连接垫192之间，可有效降低线路(包含接合引线140以及重分布层116或126)的感抗。
如图1与图2所示，于一些实施方式中，电源接合垫BV以及接地接合垫BG中的至少一者是通过并联的两个以上的接合引线140连接其中一个上连接垫192。如上所述，使用并联的两个以上的接合引线140可有效降低线路的感抗，因此，将此手段应用在通常需要较大电流的电源联机上，能使第一半导体芯片110以及第二半导体芯片120获得稳定的供电。于一些实施方式中，每个电源接合垫BV以及接地接合垫BG通过并联的两个以上的接合引线140连接其中一个上连接垫192。
如图1与图2所示，于一些实施方式中，数据信号垫DQ以及指令或地址信号垫CA中的至少一者是通过恰好一条接合引线140电性连接封装基板190，因数据或指令/地址信号的传输所需的电流通常较小。于一些实施方式中，每个数据信号垫DQ以及指令或地址信号垫CA通过恰好一条接合引线140电性连接封装基板190。
如图1与图2所示，于一些实施方式中，接合引线140可包含第三引线143，第三引线143具有第一端以及第二端，第二端与第一端相对。第三引线143的第一端接触其中一个数据接合垫BD或是指令或地址接合垫BC，第三引线143的第二端接触封装基板190的其中一个上连接垫192。第三引线143为数据接合垫BD或是指令或地址接合垫BC与对应的上连接垫192之间唯一的导电路径。
如图1与图2所示，于一些实施方式中，第一引线141以及第二引线142(即连接电源接合垫BV或接地接合垫BG的引线)中的至少一者的截面积大于第三引线143(即连接数据接合垫BD或是指令或地址接合垫BC的引线)的截面积。举例而言，第一引线141以及第二引线142中的至少一者的线径大于第三引线143的线径。借由上述配置，可以更进一步降低电源线路的感抗。
于一些实施方式中，连接电源接合垫BV或接地接合垫BG的重分布层116或126的截面积大于连接数据接合垫BD或是指令或地址接合垫BC的重分布层116或126的截面积。于一些实施方式中，连接电源接合垫BV或接地接合垫BG的重分布层116或126的宽度大于连接数据接合垫BD或是指令或地址接合垫BC的重分布层116或126的宽度。
如图1与图2所示，于一些实施方式中，第一引线141的第一端E1接触第二引线142的第一端E1。于一些实施方式中，第一引线141的第二端E2与第二引线142的第二端E2分离。于一些实施方式中，形成第一引线141与第二引线142的方式如下：将第一引线141从上连接垫192牵引至接合垫114或124，接着将第二引线142从接合垫114或124的位置牵引至上连接垫192，所述位置为接合垫114或124与第一引线141连接之处。
如图1与图2所示，于一些实施方式中，封装基板190进一步包含复数个下连接垫194以及复数个内部线路196。下连接垫194设置在封装基板190的下表面190L。内部线路196延伸穿越封装基板190，并连接在上连接垫192与下连接垫194之间。于一些实施方式中，内部线路196可包含导电线路、导电通孔或其组合。
如图1与图2所示，于一些实施方式中，半导体封装100进一步包含设置在封装基板190下方的复数个对外连接端子150，每个对外连接端子150设置在其中一个下连接垫194上并接触其中一个下连接垫194。于一些实施方式中，对外连接端子150可包含焊锡球(solderball)、焊锡凸块(solder bump)或其组合。
如图1与图2所示，于一些实施方式中，半导体封装100进一步包含成型模料160(molding compound)，成型模料160设置在封装基板190上，并包覆第一半导体芯片110、第二半导体芯片120以及接合引线140。具体而言，成型模料160覆盖第二半导体芯片120的上表面120U、第一半导体芯片110与第二半导体芯片120的侧面以及封装基板190的上表面190U。
接着，参照图1与图2介绍半导体封装100的制造方法。
半导体封装100的制造方法从步骤S1开始，步骤S1包含：提供封装基板190，封装基板190包含上连接垫192。
半导体封装100的制造方法接续至步骤S3，步骤S3包含：在封装基板190上设置第一半导体芯片110，第一半导体芯片110包含芯片垫112、接合垫114以及重分布层116，重分布层116连接在芯片垫112与接合垫114之间。
于一些实施方式中，步骤S3包含：利用粘胶层(图未示)将第一半导体芯片110固定在封装基板190的上表面190U。
半导体封装100的制造方法接续至步骤S5，步骤S5包含：形成复数个接合引线140，接合引线140以并联的方式连接在封装基板190的其中一个上连接垫192与第一半导体芯片110的接合垫114之间。于一些实施方式中，接合引线140是利用球焊(ball bonding)的方式形成。
于一些实施方式中，步骤S5包含：将第一引线141从封装基板190的上连接垫192牵引至接合垫114，接着将第二引线142从接合垫114的位置牵引至上连接垫192，所述位置为接合垫114与第一引线141连接之处。于一些实施方式中，第一引线141与第二引线142所耦接的芯片垫112为电源垫VDD或接地垫GND。
于一些实施方式中，半导体封装100的制造方法进一步包含：利用第三引线143将第一半导体芯片110的数据接合垫BD或是指令或地址接合垫BC连接至封装基板190的其中一个上连接垫192。
于一些实施方式中，半导体封装100的制造方法进一步包含：在第一半导体芯片110上设置第二半导体芯片120(例如：利用粘胶层130将第二半导体芯片120固定在第一半导体芯片110的上表面110U)；以及形成复数个接合引线140，接合引线140以并联的方式连接在封装基板190的其中一个上连接垫192与第二半导体芯片120的接合垫124之间。于一些实施方式中，半导体封装100的制造方法进一步包含：在封装基板190上设置成型模料160，成型模料160将第一半导体芯片110、第二半导体芯片120以及接合引线140包覆。
在本揭示的半导体封装中，半导体芯片的接合垫经由多条并联的接合引线连接至封装基板的连接垫，此配置可有效降低线路(包含接合引线以及重分布层)的感抗。
尽管已以特定实施方式详细地描述本揭示，但其他实施方式亦是可能的。因此，所附权利要求书的精神与范围不应限定于本文中所描述的实施方式。
对于本发明领域技术人员而言，显然可在不脱离本揭示的范围或精神下对本揭示的结构进行各种修饰与更动。有鉴于此，本揭示旨在涵盖落入以下权利要求书内的各种变化。
【符号说明】
100:半导体封装
110:第一半导体芯片
110L,120L,190L:下表面
110U,120U,190U:上表面
112,122:芯片垫
114,124:接合垫
116,126:重分布层
120:第二半导体芯片
130:粘胶层
140:接合引线
141:第一引线
142:第二引线
143:第三引线
150:对外连接端子
160:成型模料
190:封装基板
192:上连接垫
194:下连接垫
196:内部线路
BC:指令或地址接合垫
BD:数据接合垫
BG:接地接合垫
BV:电源接合垫
CA:指令或地址信号垫
DQ:数据信号垫
E1:第一端
E2:第二端
G:间隙
GND:接地垫
VDD:电源垫。

Claims (15)

1.一种半导体封装，其特征在于，包含：
封装基板，包含第一连接垫；
第一半导体芯片，设置在该封装基板上，并包含第一芯片垫、第一接合垫以及第一重分布层，其中该第一接合垫比该第一芯片垫靠近该第一半导体芯片的外缘，该第一重分布层连接在该第一芯片垫与该第一接合垫之间；以及
复数个第一接合引线，以并联的方式连接在该第一连接垫与该第一接合垫之间。
2.根据权利要求1所述的半导体封装，其特征在于，该第一芯片垫为电源垫或接地垫，该电源垫或该接地垫作为该第一半导体芯片的供电介面。
3.根据权利要求2所述的半导体封装，其特征在于，该第一半导体芯片进一步包含第二芯片垫，该第二芯片垫通过第二接合引线电性连接该封装基板，其中该第二芯片垫为数据信号垫或是指令或地址信号垫。
4.根据权利要求3所述的半导体封装，其特征在于，该第一半导体芯片进一步包含第二接合垫以及第二重分布层，该第二重分布层连接在该第二芯片垫与该第二接合垫之间，该封装基板进一步包含第二连接垫，其中该第二接合引线连接在该第二连接垫与该第二接合垫之间，且该第二接合引线为该第二连接垫与该第二接合垫之间唯一的导电路径。
5.根据权利要求3所述的半导体封装，其特征在于，该些第一接合引线中的一或多者的截面积大于该第二接合引线的截面积。
6.根据权利要求1所述的半导体封装，其特征在于，该些第一接合引线包含第一引线以及第二引线，该第一引线与该第二引线各具有第一端以及第二端，其中该第一端接触该第一半导体芯片的该第一接合垫，该第二端接触该封装基板的该第一连接垫。
7.根据权利要求6所述的半导体封装，其特征在于，该第一引线的该第一端接触该第二引线的该第一端。
8.根据权利要求6所述的半导体封装，其特征在于，该第一引线的该第二端与该第二引线的该第二端分离。
9.根据权利要求1所述的半导体封装，其特征在于，进一步包含第二半导体芯片，该第二半导体芯片设置在该第一半导体芯片上，其中该些第一接合引线延伸进入该第一半导体芯片与该第二半导体芯片之间的间隙。
10.根据权利要求9所述的半导体封装，其特征在于，该第二半导体芯片包含芯片垫、接合垫以及重分布层，该第二半导体芯片的该重分布层连接在该第二半导体芯片的该芯片垫与该第二半导体芯片的该接合垫之间，其中该半导体封装进一步包含复数个第二接合引线，该些第二接合引线以并联的方式连接在该封装基板的第二连接垫与该第二半导体芯片的该接合垫之间，其中该第二半导体芯片的该芯片垫为电源垫或接地垫。
11.一种半导体封装的制造方法，其特征在于，包含：
提供封装基板，该封装基板包含第一连接垫；
在该封装基板上设置半导体芯片，该半导体芯片包含第一芯片垫、第一接合垫以及第一重分布层，其中该第一接合垫比该第一芯片垫靠近该半导体芯片的外缘，该第一重分布层连接在该第一芯片垫与该第一接合垫之间；以及
形成复数个第一接合引线，该些第一接合引线以并联的方式连接在该封装基板的该第一连接垫与该半导体芯片的该第一接合垫之间。
12.根据权利要求11所述的半导体封装的制造方法，其特征在于，该第一芯片垫为电源垫或接地垫，该电源垫或该接地垫作为该半导体芯片的供电介面。
13.根据权利要求12所述的半导体封装的制造方法，其特征在于，该半导体芯片进一步包含第二芯片垫、第二接合垫以及第二重分布层，该第二重分布层连接在该第二芯片垫与该第二接合垫之间，该第二芯片垫为数据信号垫或是指令或地址信号垫，其中该半导体封装的制造方法进一步包含：
以第二接合引线连接该第二接合垫与该封装基板的第二连接垫，其中该第二接合引线为该第二连接垫与该第二接合垫之间唯一的导电路径。
14.根据权利要求13所述的半导体封装的制造方法，其特征在于，该些第一接合引线中的一或多者的截面积大于该第二接合引线的截面积。
15.根据权利要求11所述的半导体封装的制造方法，其特征在于，该形成该些第一接合引线包含：
将第一引线从该封装基板的该第一连接垫牵引至该半导体芯片的该第一接合垫；以及
将第二引线从该第一接合垫的位置牵引至该封装基板的该第一连接垫，其中该位置为该第一接合垫与该第一引线连接之处。
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