CN104115226A - 堆叠存储器体系结构中的单独微通道电压域 - Google Patents

堆叠存储器体系结构中的单独微通道电压域 Download PDF

Info

Publication number
CN104115226A
CN104115226A CN201180076440.XA CN201180076440A CN104115226A CN 104115226 A CN104115226 A CN 104115226A CN 201180076440 A CN201180076440 A CN 201180076440A CN 104115226 A CN104115226 A CN 104115226A
Authority
CN
China
Prior art keywords
memory
microchannel
voltage
dice
storage arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201180076440.XA
Other languages
English (en)
Other versions
CN104115226B (zh
Inventor
A.谢菲尔
R.萨拉斯瓦特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104115226A publication Critical patent/CN104115226A/zh
Application granted granted Critical
Publication of CN104115226B publication Critical patent/CN104115226B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Power Sources (AREA)

Abstract

本文涉及堆叠存储器体系结构中的单独微通道电压域。存储器装置的实施例包括含有一个或更多个耦合的存储器管芯的存储器栈和与存储器栈耦合的逻辑芯片，其中，存储器栈的第一存储器管芯包括多个微通道，逻辑芯片包括存储器控制器。每个微通道包括单独的电压域，并且为多个微通道的每个微通道控制电压电平。

Description

堆叠存储器体系结构中的单独微通道电压域
 
技术领域
本发明的实施例一般涉及电子装置领域，并且更具体地说，涉及堆叠存储器体系结构中的单独微通道电压域 。
背景技术
为了提供用于计算操作的更密集存储器，已开发了涉及具有多个紧密耦合存储器元素的存储器装置（可称为3D堆叠存储器或堆叠存储器）的概念。3D堆叠存储器可包括DRAM（动态随机存取存储器）存储器元素的耦合层或封装，其可称为存储器栈。
堆栈存储器可用于在单个装置或封装中提供大量的计算机存储器，其中，装置或封装也可包括某些系统组件，如存储器控制器和CPU（中央处理单元）。
然而，在诸如WideIO的多通道3D堆叠DRAM体系结构的常规实现中，用于数据路径、编解码器和计时的电压域（可称为电压Vint）跨体系结构的多个微通道的每个微通道是相同的。为此，不可能修改电压电平以在存储器装置的每个微通道内有效地操作。
附图说明
在附图中，本发明的实施例以示例方式而不是限制方式示出，图中，相似的标号表示类似的元素。
图1是堆叠存储器装置的图示和实施例；
图2示出3D堆叠存储器的一实施例；
图3是具有多个电压域的存储器管芯的一实施例的图示；
图4A是为存储器栈的每个微通道薄片提供单独电源域的堆叠存储器装置的一实施例的图示；
图4B是为存储器栈的每个微通道管芯提供单独电源域的堆叠存储器装置的一实施例的图示；
图5A示出提供用于微通道的电源控制的存储器设备或系统的一实施例；
图5B是存储器装置的一实施例的存储器控制器的图示；
图5C是示出在设备或系统的一实施例中与动态电压引擎的存储器控制器交互的流程图；
图6是堆叠存储器装置的一实施例的体系结构的图示；
图7是示出包括堆叠存储器装置的移动计算装置的一实施例的框图；以及
图8示出包括堆叠存储器的计算系统的一实施例。
具体实施方式
本发明的实施例一般涉及堆叠存储器体系结构中的单独微通道电压域。
在本文中使用时：
“3D堆叠存储器”（其中，3D指示三维）或“堆叠存储器”指包括一个或更多个耦合的存储器层、存储器封装或其它存储器元素的计算机存储器。存储器（称为存储器栈）可垂直堆叠或水平（如并排）堆叠，或者另外包含耦合在一起的存储器元素。具体而言，堆叠存储器DRAM装置或系统可包括具有多个DRAM层的存储器装置。堆叠存储器装置也可包括装置中的系统元素（其可称为逻辑芯片），其中，逻辑芯片可包括CPU（中央处理单元）、存储器控制器和其它有关系统元素，这些元素可包括电源主机芯片，其中，存储器栈与电源主机芯片堆叠在一起。在一些实施例中，逻辑芯片可以是应用处理器或附图处理单元(GPU)。3D堆叠存储器可包括但不限于WideIO存储器装置。
“微通道”是3D存储器栈内的逻辑的独立存储器通道。通常，如果3D存储器栈包括不止一个存储器通道，则存储器通道被称为微通道，否则，存储器栈是单通道3D存储器栈。
在诸如WideIO的多通道3D堆叠DRAM体系结构中，用于数据路径、编解码器和计时的电压域（可称为电压Vint）跨体系结构的多个通道是相同的。每微通道的单独电压域不可用，并且因此通过调整本地Vint的每微通道电源效率优化是不可能的。
在一些实施例中，存储器控制器包括更有效地控制DRAM栈功耗的能力。在一些实施例中，可为具有多通道DRAM栈的平台提供更高电源效率。在一些实施例中，通过装置的存储器控制和CPU启用电压控制特征。
在一些实施例中，设备、系统或方法规定堆叠存储器装置的每个微通道具有单独的本地Vint，并且每个微通道的本地Vint可调整。在一些实施例中，每个微通道的Vint由管芯上电源发生器供应，该发生器可以是单独的专用电源发生管芯（电源主机芯片）的一部分，或者电源发生器可集成到作为3D堆叠存储器的一部分的逻辑芯片元素（如包括CPU的片上系统）中。
在一些实施例中，通过特定微通道的电源硅通孔(TSV)连接堆叠存储器装置的每个Vint域轨道。在一些实施例中，在寄宿不同微通道的瓦片（tile）的每个存储器管芯的多个Vint域之间无连接。
在一些实施例中，备选实现在每个DRAM管芯内集成Vint发生器。在一些实施例中，存储器栈的每个DRAM管芯包含与DRAM管芯寄宿的微通道一样多的单独Vint域和发生器。在此类实现中，逻辑芯片中的DVS（动态电压缩放）引擎生成控制每个Vint电压发生器的控制字，由此使能Vint域的单独缩放。
在一些实施例中，DVS引擎为堆叠存储器装置的每个单独微通道计划活动因子。在一些实施例中，至少部分基于活动因子，DVS引擎动态放大或缩小用于堆叠存储器装置的每个微通道的Vint域，由此允许与具有单个电压域的常规装置相比改进的节能策略。
在一些实施例中，存储器栈中存储器管芯的常规Vint域被分割成用于相应微通道的瓦片（或存储器管芯的其它部分）的每个薄片的单独Vint域（管芯的每个瓦片具有独立于管芯的其它瓦片的Vint域），或者可被分割成每个管芯是微通道（每个管芯具有独立于存储器栈的其它管芯的Vint域）。在一些实施例中，通过TSV柱连接属于相同微通道（具有存储器栈的某个薄片）的瓦片的Vint域。在一些实施例中，Vint域连接到其专用Vint发生器或者通过从存储器控制或其它控制器发送的控制字可自由调整以有效控制所有DRAM瓦片。在一些实施例中，每CPU控制字的Vint控制提供在Vint发生器位于DRAM管芯上时可使用的实现方案。在一些实施例中，通过改变模式寄存器中的特定比特，每个DRAM支持用于调整其本地Vint电压域值的模式。
在一些实施例中，存储器装置包括含有一个或更多个耦合存储器管芯的存储器栈和与存储器栈耦合的逻辑芯片，其中，存储器栈的第一存储器管芯包括多个微通道，逻辑芯片包括存储器控制器。每个微通道包括单独的电压域，并且为多个微通道的每个微通道控制电压电平。
在一些实施例中，方法包括跟踪存储器装置的第一微通道的业务，存储器装置包括与一个或更多个耦合的存储器管芯的存储器栈耦合的逻辑芯片，存储器装置包括多个微通道，每个微通道具有电压域；检测第一微通道的业务模式；确定与微通道的电压改变有关的优点；以及请求微通道的电压的改变。
图1是堆叠存储器装置的图示和实施例。在一些实施例中，堆叠存储器装置100包括含有一个或更多个DRAM管芯层120的存储器栈，管芯层120与诸如逻辑芯片110的系统元素紧密耦合在一起，逻辑芯片110可以是SoC或其它系统元素。
在一些实施例中，逻辑芯片110可包括用于存储器栈120的每个微通道的电压域的控制。在一些实施例中，存储器栈或逻辑芯片110包括用于存储器栈的每个微通道的单独电压发生器。在一些实施例中，逻辑芯片110利用微通道电压域的控制来控制存储器装置100的功耗。
图2示出3D堆叠存储器的一实施例。在此图示中，3D堆叠存储器装置200包括诸如逻辑芯片210的与在本文中也称为存储器栈的一个或更多个DRAM存储器管芯层220耦合的系统元素。在一些实施例中，存储器栈220包括多个微通道。在一些实施例中，系统元素210可以是片上系统(SoC)或其它类似元素。此图和随后附图的元素是为了说明而示出，并且未按比例绘出。每个管芯层可包括温度补偿自刷新(TCSR)电路以解决热问题，其中，TCSR和模式寄存器(MR)可以是装置的管理逻辑的一部分，并且其中，MC可包括用于由TCSR调整刷新率的热偏移比特。管芯层和系统元素可热耦合在一起。
虽然图2示出逻辑芯片210耦合在一个或更多个存储器管芯层220的存储器栈下面的实现，但实施例不限于此布置。例如，在一些实施例中，系统元素210可与存储器栈220相邻放置，并且因此可按并排布置与存储器栈220耦合在一起。在一些实施例中，系统元素210可包括电源主机芯片，其中，电源主机芯片可提供用于存储器装置的微通道的单独Vint域的电源。
在此图示，DRAM存储器管芯层包括四个存储器管芯层，这些层是第一存储器管芯层230、第二存储器管芯层240、第三存储器管芯层250和第四存储器管芯层260。然而，实施例不限于存储器栈220中任何特定数量的存储器管芯层，并且可包括更多或更少数量的存储器管芯层。在其它元素中，系统元素210可包括用于存储器栈220的存储器控制器212。在一些实施例中，每个存储器管芯层（顶部或最外存储器管芯层可能例外，例如这个图示中的第四存储器管芯层260，可包括或不包括TSV）包括多个硅通孔(TSV) 205以通过存储器管芯层的硅衬底提供路径。在一些实施例中，DRAM存储器栈220可提供用于每个Vint域的Vint电源引脚/微凸起。
在一些实施例中，存储器栈220包括多个微通道，其中，存储器栈的瓦片的每个薄片是微通道（如存储器220的瓦片290的所示薄片），或者其中，每个管芯是单独的微通道。在一些实施例中，每个微通道包括具有电压Vint的单独电压域。在一些实施例中，用于每个微通道的Vint可在每个管芯上生成。在一些实施例中，用于每个微通道的Vint发生器280在诸如电源主机芯片的系统元素210中生成，并且在一些实施例中，用于每个微通道的Vint发生器282定位在每个存储器管芯230-260中。
图3是具有多个电压域的存储器管芯的一实施例的图示。在此图示中，DRAM管芯300包括四个瓦片（或管芯的其它部分）。在一些实施例中，每个瓦片包含具有电压Vint的单独电压域，电压Vint能够独立于另一瓦片的Vint调整。在此示例中，DRAM管芯包括具有电压Vint0的域_0 305、具有电压Vint1的域_1 310、具有电压Vint2的域_2 315和具有电压Vint3的域_3 320。在一些实施例中，可独立于其它Vint值控制每个电压域。在一些实施例中，存储器栈的其它DRAM管芯具有瓦片的相同划分，垂直栈中的瓦片形成表示特定微通道的薄片。
图4A和图4B示出两个不同的微通道实现：
图4A是为存储器栈的每个微通道薄片提供单独电源域的堆叠存储器装置的一实施例的图示。在图4A所示的实现中，瓦片的每个薄片或列是微通道，并且因此每DRAM存储器管芯的瓦片数量等于微通道的数量。在一些实施例中，堆叠存储器装置400包括逻辑芯片410和与逻辑芯片410耦合在一起的一个或多个存储器管芯420的存储器栈。在此特定图示中，存储器栈包括4个管芯，其中每个管芯包括4个微通道（μCH0、μCH1、μCH2和μCH3），并且其中微通道通过多个TSV与系统芯片耦合。在此图示中，有跨每个管芯的单独Vint域（Vint0、Vint1、Vint2和Vint3），其中存储器栈中每个管芯中存在Vint域的相同分隔以形成管芯的薄片，并且Vint域的连接通过TSV形成。在一些实施例中，堆叠存储器装置400包括用于每个微通道的单独电源域，具有用于每个微通道的电压供应或控制单元。
在此图示中，用于每个微通道的电压供应位于逻辑芯片410中，因此在衬底与DRAM 3D栈之间，其中，逻辑芯片410可包括具有本地电压供应的电源主机芯片和用于每个微通道的控制单元。在一些实施例中，位于相同列（且因此相同薄片）中的管芯的瓦片或其它部分共享由在逻辑芯片410的控制器或CPU的相应Vint控制单元供应或控制的公共Vint域。在一些实施例中，列中的管芯瓦片由通过存储器栈运行的TSV连接。在一些实施例中，用于微通道的电压域的电源由例如用于第一电压域的Vint0供应或控制单元422、用于第二电压域的Vint1供应或控制单元424、用于第三电压域的Vint2供应或控制单元426 和用于第四电压域的Vint3供应或控制单元428供应或控制。
图4B是为存储器栈的每个微通道管芯提供单独电源域的堆叠存储器装置的一实施例的图示。在图4B所示的实现中，每个DRAM存储器管芯是单独的微通道，并且因此管芯的数量是微通道的数量。在一些实施例中，堆叠存储器装置401包括逻辑芯片411和与逻辑芯片411耦合的一个或更多个存储器管芯421的存储器栈。在此特定图示中，存储器栈包括四个管芯，其中，每个管芯包括单个微通道（μCH0、μCH1、μCH2或μCH3），以及其中，微通道通过多个TSV与系统芯片耦合。在此图示中，有跨每个管芯的单独Vint域（Vint0、Vint1、Vint2和Vint3），并且其中Vint域的连接通过TSV进行。在一些实施例中，堆叠存储器装置401包括用于每个微通道的单独电源域，具有用于每个微通道的电压供应或控制单元。
在此图示中，用于每个微通道的电压供应位于逻辑芯片411中，因此在衬底与DRAM 3D栈之间，其中，逻辑芯片411可包括具有本地电压供应的电源主机芯片和用于每个微通道的控制单元。在一些实施例中，每个管芯具有由系统元素411的相应Vint供应或控制单元供应或控制的Vint域。在一些实施例中，每个管芯与通过存储器栈运行的特定TSV连接。在一些实施例中，用于微通道的电压域的电源由例如用于第一电压域的Vint0供应或控制单元423、用于第二电压域的Vint1供应或控制单元425、用于第三电压域的Vint2供应或控制单元427 和用于第四电压域的Vint3供应或控制单元429供应或控制。
图5A示出提供用于微通道的电源控制的存储器设备或系统的一实施例。在一些实施例中，堆叠存储器装置500包括含有多个微通道的存储器栈520和逻辑芯片510，其中，逻辑芯片510包括存储器控制器530和转向块512，转向块512提供用于存储器栈520的多个微通道的电源功率的逻辑。在一些实施例中，转向块512包括动态电压缩放引擎516，其中，动态电压缩放引擎包括用于生成控制字514以控制微通道电压域的电压的能力。
在一些实施例中，动态电压缩放引擎516包括用于确定存储器栈520的每个电压域的电压电平的逻辑。在一些实施例中，动态电压缩放引擎516至少部分基于从存储器栈520的DRAM管芯收到的反馈信息。在一些实施例中，动态电压缩放引擎516的操作至少部分基于查找表，查找表接收来自观测用于每个微通道的业务的业务监视器的数据。在一些实施例中，动态电压缩放引擎生成向Vint电源发生器发出的控制字514或类似命令，其中，电源发生器580可共同位于逻辑管芯中（电源因而通过TSV供应）。在一些实施例中，控制字直接馈送到栈，其中，栈包含在存储器管芯上本地的Vint电源发生器580。
图5B是存储器装置的一实施例的存储器控制器的图示。在一些实施例中，存储器控制器530包括业务跟踪器532以跟踪用于堆叠存储器装置500的数据业务，其中，特定实现中业务跟踪器的使用在图5C中示出。
图5C是示出在设备或系统的一实施例中与动态电压引擎的存储器控制器交互的流程图。在一些实施例中，由诸如图5B所示存储器控制器530的业务跟踪器532的存储器控制器业务跟踪器540监视到特定微通道n的业务。
在一些实施例中，如果存储器控制器检测到某个典型的业务流模式，其中，此类模式指示长的闲置阶段542，则基于存储器控制器的业务预测算法可识别用于修改Vint的功率优点，如由于为微通道544指示的长闲置状态原因而降低微通道n的Vint。在一些实施例中，存储器控制器向动态电压引擎546传送请求微通道n的Vint改变的请求，动态电压引擎546可操作以修改微通道548的Vint。
图6是堆叠存储器装置的一实施例的体系结构的图示。在一些实施例中，堆叠存储器装置的每个微通道由存储器栈中的一个DRAM管芯驱动。图6示出包含两个管芯和四个管芯的存储器装置的某些体系结构。在一些实施例中，存储器栈可包括每个通道的单独C/A（命令和地址）总线。在一些实施例中，存储器栈可包括所有通道的公共C/A总线。
在此图示中，第一体系结构610示出具有用于每个通道的单独C/A总路线的双管芯栈；第二体系结构620示出具有用于每个通道的公共C/A总路线的双管芯栈；第三体系结构630示出具有用于每个通道的单独C/A总路线的四管芯栈；以及第四体系结构640示出具有用于所有通道的公共C/A总路线的四管芯栈。
图6示出在栈增长时跨DRAM管芯的IO的不同形式的C/A总线拓扑和分割。在一些实施例中，对于每个此类实现，能够应用如图4A所示Vint的域分割和控制。
图7是示出包括堆叠存储器装置的移动计算装置的一实施例的框图。计算装置700表示包括移动计算装置的计算装置，如膝上型或笔记本计算机、上网本、平板计算机（包括具有触摸屏而无单独键盘的装置、具有触摸屏和键盘的装置、具有称为“即时”操作的快速启动的装置及通常在操作中连接到网络，称为“始终连接”的装置）、移动电话或智能电话、启用无线的电子阅读器或其它无线移动装置。将理解的是，某些组件是概括示出，并且并非此类装置的所有组件均在装置700中示出。组件可通过一个或更多个总线或其它连接705连接。
装置700包括执行装置700的主要处理操作的处理器710。处理器710能够包括一个或更多个物理装置，如微处理器、应用处理器、微控制器、可编程逻辑装置或其它处理部件。处理器710执行的处理操作包括应用、装置功能或两者执行所处的操作平台或操作系统的执行。处理操作包括关于与人类用户或者与其它装置的I/O（输入/输出）有关的操作、与电源管理有关的操作或与将装置700到连接另一装置有关的操作。处理操作也可包括与音频I/O、显示器I/O或两者有关的操作。
在一个实施例中，装置700包括音频子系统720，该子系统表示与提供音频功能到计算装置相关联的硬件（如音频硬件和音频电路）和软件（如驱动程序和编解码器）组件。音频功能能够包括扬声器、耳机或两种此类音频输出及麦克风输入。用于此类功能的装置能够集成到装置700中，或者连接到装置700。在一个实施例中，通过提供由处理器710接收和处理的音频命令，用户与装置700交互。
显示子系统730表示提供具有视觉、触觉或两种元素的显示以便用户与计算装置交互的硬件（如显示装置）和软件（如驱动程序）组件。显示子系统730包括显示接口732，显示接口包括用于向用户提供显示的特定屏幕或硬件装置。在一个实施例中，显示接口732包括独立于处理器710执行与显示有关的至少一些处理的逻辑。在一个实施例中，显示子系统730包括提供输出和输入到用户的触摸屏装置。
I/O控制器740表示与和用户的交互有关的硬件装置和软件组件。I/O控制器740能够用于管理作为音频子系统720、显示子系统730或两种此类子系统的一部分的硬件。另外，I/O控制器740示出用于连接到装置700的另外装置的连接点，用户可能通过它与装置交互。例如，能够附连到装置700的装置可能包括麦克风装置、扬声器或立体声系统、视频系统或其它显示装置、键盘或小键盘装置或用于与诸如读卡器或其它装置的特定应用一起使用的其它I/O装置。
如上所提及的，I/O控制器740可与音频子系统720、显示子系统730或两种此类子系统交互。例如，通过麦克风或其它音频装置的输入能够提供用于装置700的一个或更多个应用或功能的输入或命令。另外，能够作为显示输出的替代或附加而还提供音频输出。在另一示例中，如果显示子系统包括触摸屏，则显示装置也充当输入装置，它至少部分能够由I/O控制器740管理。装置700上也能够有另外的按钮或开关以提供I/O控制器740管理的I/O功能。
在一个实施例中，I/O控制器740管理诸如加速计、相机、光传感器或其它环境传感器或装置700中能够包括的其它硬件。输入能够是直接用户交互的一部分以及提供环境输入到装置以影响其操作（如过滤噪声，为亮度检测调整显示器，为相机应用闪光灯或其它特征）。
在一个实施例中，装置700包括管理电池电能使用、电池的充电和与节能操作有关的特征的电源管理750。
在一些实施例中，存储器子系统760包括用于在装置700中存储信息的存储器装置。处理器710可对存储器子系统760的元素进行数据读取和写入。存储器能够包括非易失性（具有如果到存储器装置的电源中断而不改变的状态）、易失性（具有如果到存储器装置的电源中断而不确定的状态）存储器装置或两种此类存储器。存储器760能够存储应用数据、用户数据、音乐、照片、文档或其它数据及与装置700的应用和功能的执行有关的装置数据（无论长期还是暂时）。
在一些实施例中，存储器子系统760可包括堆叠存储器装置762，堆叠存储器装置762包括一个或更多个存储器管芯层的存储器栈，并且包括具有单独电压域的多个微通道。在一些实施例中，堆叠存储器装置762包括用于微通道电压域764的控制的电源管理子系统，其中，电源管理子系统764包括动态电压缩放引擎以生成调整每个微通道中的电压电平的信号或命令。
连接性770包括硬件装置（例如，用于无线通信、有线通信或两者的连接器和通信硬件）和软件组件（例如，驱动程序、协议栈）以允许装置700与外部装置进行通信。装置能够是诸如其它计算装置、无线接入点或基站的单独装置及诸如耳机、打印机或其它装置的外设。
连接性770能够包括多个不同类型的连接性。概括而言，装置700示为具有蜂窝连接性772和无线连接性774。蜂窝连接性772通常指由无线载波提供的蜂窝网络连接性，如经4G/LTE（长期演进）、GSM（全球移动通信系统）或变化或衍生、CDMA（码分多址）或变化或衍生、TDM（时分复用）或变化或衍生或其它蜂窝服务标准提供。无线连接性774指不是蜂窝的无线连接性，并且能够包括个人区域网络（如蓝牙）、局域网（如Wi-Fi）、宽域网（如WiMAX）和其它无线通信。连接性可包括一个或更多个全向或定向天线776。
外设连接780包括硬件接口和连接器以及形成外设连接的软件组件（例如，驱动程序、协议栈）。将理解的是，装置700能够到是其它计算装置的外设装置（“到”782）以及具有与其连接的外设装置（“来自”784）。装置700可通常包括“对接”连接器以连接到其它计算装置，用于诸如管理（例如，下载，上载，改变或同步）装置700上的内容的目的。另外，对接连接器能够允许装置700连接到某些外设，这些外设允许装置700控制例如到视听或其它系统的内容输出。
除专有对接连接器或其它专有连接硬件外，装置700能够经普通或基于标准的连接器形成外设连接780。普通类型能够包括通用串行总线(USB)连接器（它能够包括多个不同硬件接口的任何接口）、包括MiniDisplayPort (MDP)的DisplayPort、高清晰多媒体接口(HDMI)、Firewire或其它类型。
图8示出包括堆叠存储器的计算系统的一实施例。在此图示，未示出与所述描述有关的某些标准和熟知的组件。计算系统可包括计算机、服务器、游戏控制台或其它计算设备。在一些实施例中，计算装置800包括互连或交叉805或其它通信部件用于数据的传送。计算系统800可包括诸如与互连805耦合以便处理信息的一个或更多个处理器810的处理部件。处理器810可包括一个或更多个物理处理器和一个或更多个逻辑处理器。为简明起见，互连805被示为单个互连，但可表示多个不同互连或总线，并且到此类互连的组件连接可不同。图8所示互连805是表示任何一个或更多个单独物理总线、点到点连接或通过适当桥接器、适配器或控制器连接的两者的抽象名称。
在一些实施例中，计算系统800还包括作为用于存储信息和要由处理器810执行的指令的主存储器814的随机存取存储器(RAM)或其它动态存储装置或元素。RAM存储器包括要求刷新存储器内容的动态随机存取存储器(DRAM)和不要求刷新内容但成本增大的静态随机存取存储器(SRAM)。在一些实施例中，主存储器可包括应用的活动的存储装置，应用包括由计算系统的用户在网络浏览活动中使用的浏览器应用。DRAM存储器可包括同步动态随机存取存储器(SDRAM)（包括时钟信号以控制信号）和扩展数据输出动态随机存取存储器(EDO DRAM)。在一些实施例中，系统的存储器可包括某些寄存器或其它专用存储器。
在一些实施例中，主存储器814包括堆叠存储器815，其中，堆叠存储器包括多个微通道，每个微通道包括可由堆叠存储器的控制器控制的单独电压域。堆叠存储器815可包括如图1-6所示的存储器。
计算系统800也可包括只读存储器(ROM) 816或其它静态存储装置以便存储用于处理器810的静态信息和指令。计算系统800可包括用于某些元素的存储的一个或更多个非易失性存储器元素818。
在一些实施例中，计算系统800包括一个或更多个输入装置830，其中，输入装置包括键盘、鼠标、触摸垫、话音命令识别、手势识别或用于提供输入到计算系统的其它装置中的一项或更多项。
计算系统800也可经互连805耦合到输出显示器840。在一些实施例中，显示器840可包括液晶显示器(LCD)或用于向用户显示信息或内容的任何其它显示技术。在一些环境中，显示器840可包括也用作输入装置的至少一部分的触摸屏。在一些环境中，显示器840可以是或者可以包括音频装置，如用于提供音频信息的扬声器。
一个或更多个传送器或接收器845也可耦合到互连805。在一些实施例中，计算系统800可包括用于接收或传送数据的一个或更多个端口850。计算系统800可还包括用于经无线电信号接收数据的一个或更多个全向或定向天线855。
计算系统800也可包括电源装置或系统860，电源装置或系统860可包括电源、电池、太阳能电池、燃料电池或用于提供电力或发电的其它系统或装置。电源装置或系统860提供的电力可根据需要分布到计算系统800的元素。
在上面的描述中，为了解释，陈述了许多细节以便提供本发明的详尽理解。然而，本领域的技术人员将明白，本发明可在没有这些特定细节中的一些细节的情况下实施。在其它情况下，熟知的结构和装置以框附图式示出。所示组件之间可以有中间结构。本文中所述或所示组件可具有未示出或描述的另外输入或输出。
各种实施例可包括各种过程。这些过程可由硬件组件执行，或者可在计算机程序或机器可执行指令中实施，计算机程序或机器可执行指令可用于促使用指令编程的通用或专用处理器或逻辑电路执行过程。备选地，过程可由硬件和软件的组合执行。
各种实施例的部分可提供为计算机程序产品，计算机程序产品可包括其上存储有计算机程序指令的计算机可读媒体，计算机程序指令可用于将计算机（或其它电子装置）编程以便由一个或更多个处理器执行以执行根据某些实施例的过程。计算机可读媒体可包括但不限于软盘、光盘、压缩盘只读存储器(CD-ROM)和磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡、闪存或适合用于存储电子指令的其它类型的计算机可读媒体。另外，实施例也可作为计算机程序产品下载，其中，程序可从远程计算机传送到请求计算机。
许多方法以其最基本形式进行描述，但过程可添加到任何方法或从其删除，并且信息能够添加到任何所述消息或从中减除而不脱离本发明的基本范围。本领域技术人员将明白，能够进行许多其它修改和适应。特定实施例不是提供用于限制本发明而是用于说明本发明。本发明的实施例的范围不由上面提供的特定示例确定，而只由随附的权利要求确定。
如果说，元素“A”耦合到元素“B”或与其耦合，则元素A可直接耦合到元素B，或者通过例如元素C间接耦合。说明书或权利要求陈述组件、特征、结构、过程或特性A“促使”组件、特征、结构、过程或特性B时，它表示“A”至少是“B”的部分原因，但也可以有帮助促使“B”的至少另一组件、特征、结构、过程或特性。如果说明书陈述“可”、“可能”或“能够”包括某个组件、特征、结构、过程或特性，则该组件、特征、结构、过程或特性不要求包括。如果说明书或权利要求提及“一”元素，则这不表示只有一个所述元素。
实施例是本发明的实现或示例。说明书中提到的“一实施例”、“一个实施例”、“一些实施例”或“其它实施例”表示结合实施例所述的特定特征、结构或特性包括在至少一些实施中，但不必是所有实施例中。出现的各种“一实施例”、“一个实施例”或“一些实施例”不一定全部指相同的实施例。类似地，应领会的是，在本发明的示范实施例的以上描述中，本发明的各种特征有时组合在单个实施例、附图或其描述中以便简化公开内容和帮助理解各种发明方面的一个或多个方面。然而，本公开的此方法不是要理解为反映要求保护的发明需要比每个权利要求明确阐述的更多特性的意图。而是，如随附权利要求所反映的，发明的方面依赖比单个上述公开实施例所有特性更少的特性。因此，权利要求据此明确合并到此说明书中，其中每个权利要求独立作为本发明的单独实施例。

Claims (27)

1. 一种存储器装置，包括：
存储器栈，包括一个或更多个耦合的存储器管芯，其中所述存储器栈包括多个微通道；以及
与所述存储器栈耦合的逻辑芯片，所述逻辑芯片包括存储器控制器；
其中所述多个微通道的每个微通道包括单独的电压域；以及
其中单独为所述多个微通道的每个微通道控制电压电平。
2. 如权利要求1所述的存储器装置，其中所述一个或更多个存储器管芯的每个存储器管芯包括多个瓦片，以及其中存储器管芯的每个瓦片是独立于所述存储器管芯的其它瓦片的微通道。
3. 如权利要求2所述的存储器装置，其中所述存储器栈包括多个存储器管芯，以及其中第一存储器管芯的第一瓦片和第二存储器管芯的第一瓦片通过第一微通道的硅通孔(TSV)连接。
4. 如权利要求1所述的存储器装置，其中每个所述存储器管芯是独立于所述其它存储器管芯的微通道。
5. 如权利要求1所述的存储器装置，其中所述逻辑芯片包括提供命令以控制所述多个微通道的每个微通道中的所述电压电平的动态电压引擎。
6. 如权利要求5所述的存储器装置，其中所述动态电压引擎接收来自每个微通道的反馈。
7. 如权利要求1所述的存储器装置，其中所述存储器控制器包括业务跟踪器，所述存储器控制器至少部分基于数据的业务模式来确定微通道的电压改变。
8. 如权利要求1所述的存储器装置，还包括用于每个所述微通道的电压发生器。
9. 如权利要求8所述的存储器装置，其中用于所述多个微通道的所述电压发生器位于所述逻辑芯片中。
10. 如权利要求9所述的存储器装置，其中此处所述逻辑元素是电源主机芯片。
11. 如权利要求8所述的存储器装置，其中用于所述多个微通道的所述电压发生器位于所述存储器栈的所述一个或更多个存储器管芯中。
12. 一种方法，包括：
跟踪存储器装置的第一微通道的业务，所述存储器装置包括与一个或更多个耦合的存储器管芯的存储器栈耦合的逻辑芯片，所述存储器装置包括多个微通道，每个微通道具有电压域；
检测所述第一微通道的业务模式；
确定与所述微通道的电压改变有关的优点；以及
请求所述微通道的所述电压的改变。
13. 如权利要求12所述的方法，其中请求所述微通道的所述电压的改变包括生成要引导到用于所述微通道的电源发生器的控制字。
14. 如权利要求13所述的方法，其中用于所述微通道的所述电源发生器位于所述逻辑芯片中。
15. 如权利要求14所述的方法，其中所述逻辑元素是电源主机芯片。
16. 如权利要求12所述的方法，其中用于所述微通道的所述电压发生器是所述存储器栈的存储器管芯。
17. 如权利要求12所述的方法，其中所述一个或更多个存储器管芯的每个存储器管芯包括多个瓦片，以及其中存储器管芯的每个瓦片是独立于所述存储器管芯的其它瓦片的微通道。
18. 如权利要求12所述的方法，其中电压改变的请求将由所述控制芯片的动态电压引擎作出。
19. 一种系统，包括：
处理器，用于处理所述系统的数据；
传送器、接收器或两者，与全向天线耦合以传送数据，接收数据或两者；以及
用于存储数据的存储器，所述存储器包括堆叠存储器装置，所述堆叠存储器装置包括：
存储器栈，包括一个或更多个耦合的存储器管芯，其中所述存储器栈包括多个微通道；以及
与所述存储器栈耦合的逻辑芯片，所述逻辑芯片包括存储器控制器；
其中所述多个微通道的每个微通道包括单独的电压域；以及
其中单独为所述多个微通道的每个微通道控制电压电平。
20. 如权利要求19所述的系统，其中所述一个或更多个存储器管芯的每个管芯包括多个瓦片，以及其中存储器管芯的每个瓦片是独立于所述存储器管芯的其它瓦片的微通道。
21. 如权利要求20所述的系统，其中所述存储器栈包括多个存储器管芯，以及其中第一存储器管芯的第一瓦片和第二存储器管芯的第一瓦片通过第一微通道的硅通孔(TSV)连接。
22. 如权利要求19所述的系统，其中每个所述存储器管芯是独立于所述其它存储器管芯的微通道。
23. 如权利要求19所述的系统，其中所述存储器装置还包括用于每个所述微通道的电压发生器。
24. 如权利要求23所述的系统，其中用于所述多个微通道的所述电压发生器位于所述逻辑芯片中。
25. 如权利要求24所述的系统，其中所述逻辑芯片是电源主机芯片。
26. 如权利要求23所述的系统，其中用于所述多个微通道的所述电压发生器位于所述存储器栈的所述一个或更多个存储器管芯中。
27. 一种其上存储有表示指令序列的数据的非暂时性计算机可读存储媒体，所述指令序列在由处理器执行时促使所述处理器执行包括以下的操作：
跟踪存储器装置的第一微通道的业务，所述存储器装置包括与一个或更多个耦合的存储器管芯的存储器栈耦合的逻辑芯片，所述存储器装置包括多个微通道，每个微通道具有电压域；
检测所述第一微通道的业务模式；
确定与所述微通道的电压改变有关的优点；以及
请求所述微通道的所述电压的改变。
CN201180076440.XA 2011-12-23 2011-12-23 堆叠存储器体系结构中的单独微通道电压域 Active CN104115226B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/067286 WO2013095676A1 (en) 2011-12-23 2011-12-23 Separate microchannel voltage domains in stacked memory architecture

Publications (2)

Publication Number Publication Date
CN104115226A true CN104115226A (zh) 2014-10-22
CN104115226B CN104115226B (zh) 2018-02-06

Family

ID=48669315

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180076440.XA Active CN104115226B (zh) 2011-12-23 2011-12-23 堆叠存储器体系结构中的单独微通道电压域

Country Status (6)

Country Link
US (1) US9230614B2 (zh)
KR (1) KR101678751B1 (zh)
CN (1) CN104115226B (zh)
DE (1) DE112011106009T5 (zh)
TW (2) TWI598876B (zh)
WO (1) WO2013095676A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104575585A (zh) * 2015-01-15 2015-04-29 西安华芯半导体有限公司 一种dram扩展结构及dram扩展方法
CN107039056A (zh) * 2015-11-26 2017-08-11 三星电子株式会社 层叠存储装置以及具有该层叠存储装置的存储器封装
CN110520989A (zh) * 2017-05-08 2019-11-29 美光科技公司 存储器阵列
CN111158451A (zh) * 2019-12-31 2020-05-15 瓴盛科技有限公司 电子设备及供电方法
US11631678B2 (en) 2017-07-27 2023-04-18 Micron Technology, Inc. Memory arrays comprising memory cells
US11864386B2 (en) 2018-11-29 2024-01-02 Micron Technology, Inc. Memory arrays

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490003B2 (en) * 2011-03-31 2016-11-08 Intel Corporation Induced thermal gradients
US9658678B2 (en) * 2011-03-31 2017-05-23 Intel Corporation Induced thermal gradients
US8913443B2 (en) * 2011-09-19 2014-12-16 Conversant Intellectual Property Management Inc. Voltage regulation for 3D packages and method of manufacturing same
DE112011105998T5 (de) 2011-12-23 2014-09-18 Intel Corporation Speicheroperationen unter Verwendung von Systemtemperatursensordaten
US9465430B2 (en) 2013-05-23 2016-10-11 Industrial Technology Research Institute Memory with variable operation voltage and the adjusting method thereof
US9391453B2 (en) 2013-06-26 2016-07-12 Intel Corporation Power management in multi-die assemblies
KR20150041385A (ko) * 2013-10-08 2015-04-16 에스케이하이닉스 주식회사 반도체 칩 및 그를 포함하는 반도체 집적회로
US9419606B2 (en) * 2013-11-18 2016-08-16 Taiwan Semiconductor Manufacturing Company Limited Stacked semiconductor arrangement
KR102100709B1 (ko) * 2013-11-29 2020-04-16 에스케이하이닉스 주식회사 반도체 칩의 스큐를 튜닝하는 반도체 시스템
US9298201B2 (en) 2013-12-18 2016-03-29 International Business Machines Corporation Power delivery to three-dimensional chips
JP6672626B2 (ja) * 2015-07-22 2020-03-25 富士通株式会社 半導体装置および半導体装置の制御方法
KR20170030307A (ko) * 2015-09-09 2017-03-17 삼성전자주식회사 분리 배치된 커패시터를 갖는 메모리 장치
KR20170135063A (ko) * 2016-05-30 2017-12-08 삼성전자주식회사 피이드백 제어 회로를 포함하는 전압 발생기 및 메모리 장치
US10083722B2 (en) 2016-06-08 2018-09-25 Samsung Electronics Co., Ltd. Memory device for performing internal process and operating method thereof
US10170448B2 (en) 2016-12-07 2019-01-01 Micron Technology, Inc. Apparatus and method of power transmission sensing for stacked devices
US10825815B2 (en) 2017-05-08 2020-11-03 Micron Technology, Inc. Memory arrays
KR102475892B1 (ko) 2017-07-26 2022-12-08 삼성전자주식회사 집적 회로, 집적 회로에게 전력을 공급하는 방법 및 시스템
KR102416942B1 (ko) * 2017-11-13 2022-07-07 에스케이하이닉스 주식회사 적층 반도체 장치 및 반도체 시스템
US20190393204A1 (en) * 2018-06-21 2019-12-26 Xcelsis Corporation Eliminating defects in stacks
TWI697905B (zh) * 2018-08-07 2020-07-01 日商東芝記憶體股份有限公司 半導體記憶裝置
US11348909B2 (en) 2018-09-28 2022-05-31 Intel Corporation Multi-die packages with efficient memory storage
US11320883B2 (en) * 2018-09-28 2022-05-03 Intel Corporation Multi-die stacks with power management
US11164847B2 (en) 2019-12-03 2021-11-02 Intel Corporation Methods and apparatus for managing thermal behavior in multichip packages
TWI792754B (zh) 2021-12-09 2023-02-11 力晶積成電子製造股份有限公司 具有高資料頻寬的記憶體裝置
US20240221823A1 (en) * 2022-12-30 2024-07-04 Atomera Incorporated Dynamic Random Access Memory System Including Single-Ended Sense Amplifiers And Methods For Operating Same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100074038A1 (en) * 2008-09-19 2010-03-25 Hermann Ruckerbauer Memory Dies for Flexible Use and Method for Configuring Memory Dies
CN101836257A (zh) * 2007-10-23 2010-09-15 惠普开发有限公司 三维存储器模块架构
US20110121811A1 (en) * 2009-11-23 2011-05-26 International Business Machines Corporation Power delivery in a heterogeneous 3-d stacked apparatus
US20110194326A1 (en) * 2010-02-11 2011-08-11 Takuya Nakanishi Memory dies, stacked memories, memory devices and methods
CN102216997A (zh) * 2009-02-24 2011-10-12 莫塞德技术公司 包括主器件的堆叠的半导体器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7136987B2 (en) 2004-03-30 2006-11-14 Intel Corporation Memory configuration apparatus, systems, and methods
US7521950B2 (en) * 2005-10-07 2009-04-21 International Business Machines Corporation Wafer level I/O test and repair enabled by I/O layer
US8327158B2 (en) * 2006-11-01 2012-12-04 Texas Instruments Incorporated Hardware voting mechanism for arbitrating scaling of shared voltage domain, integrated circuits, processes and systems
US8513791B2 (en) * 2007-05-18 2013-08-20 International Business Machines Corporation Compact multi-port CAM cell implemented in 3D vertical integration
KR20100003911A (ko) * 2008-07-02 2010-01-12 삼성전자주식회사 3차원 메쉬 기반 전력분배 네트워크를 갖는 멀티 칩 패키지및 이의 전력분배 방법
US8027215B2 (en) * 2008-12-19 2011-09-27 Unity Semiconductor Corporation Array operation using a schottky diode as a non-ohmic isolation device
US8271855B2 (en) * 2008-12-22 2012-09-18 Unity Semiconductor Corporation Memory scrubbing in third dimension memory
US9105323B2 (en) * 2009-01-23 2015-08-11 Micron Technology, Inc. Memory device power managers and methods
US8247906B2 (en) * 2009-07-06 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying power to integrated circuits using a grid matrix formed of through-silicon vias
US8466024B2 (en) * 2010-12-13 2013-06-18 International Business Machines Corporation Power domain controller with gated through silicon via having FET with horizontal channel
US8569861B2 (en) * 2010-12-22 2013-10-29 Analog Devices, Inc. Vertically integrated systems
US8949102B2 (en) * 2011-02-24 2015-02-03 Cadence Design Systems, Inc. Method and system for power delivery network analysis
US8547769B2 (en) * 2011-03-31 2013-10-01 Intel Corporation Energy efficient power distribution for 3D integrated circuit stack

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101836257A (zh) * 2007-10-23 2010-09-15 惠普开发有限公司 三维存储器模块架构
US20100074038A1 (en) * 2008-09-19 2010-03-25 Hermann Ruckerbauer Memory Dies for Flexible Use and Method for Configuring Memory Dies
CN102216997A (zh) * 2009-02-24 2011-10-12 莫塞德技术公司 包括主器件的堆叠的半导体器件
US20110121811A1 (en) * 2009-11-23 2011-05-26 International Business Machines Corporation Power delivery in a heterogeneous 3-d stacked apparatus
US20110194326A1 (en) * 2010-02-11 2011-08-11 Takuya Nakanishi Memory dies, stacked memories, memory devices and methods

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104575585A (zh) * 2015-01-15 2015-04-29 西安华芯半导体有限公司 一种dram扩展结构及dram扩展方法
CN107039056A (zh) * 2015-11-26 2017-08-11 三星电子株式会社 层叠存储装置以及具有该层叠存储装置的存储器封装
CN107039056B (zh) * 2015-11-26 2022-01-11 三星电子株式会社 层叠存储装置以及具有该层叠存储装置的存储器封装
CN110520989A (zh) * 2017-05-08 2019-11-29 美光科技公司 存储器阵列
CN110520989B (zh) * 2017-05-08 2023-09-29 美光科技公司 存储器阵列
USRE49715E1 (en) 2017-05-08 2023-10-24 Micron Technology, Inc. Memory arrays
US11631678B2 (en) 2017-07-27 2023-04-18 Micron Technology, Inc. Memory arrays comprising memory cells
US11864386B2 (en) 2018-11-29 2024-01-02 Micron Technology, Inc. Memory arrays
CN111158451A (zh) * 2019-12-31 2020-05-15 瓴盛科技有限公司 电子设备及供电方法

Also Published As

Publication number Publication date
US20130279276A1 (en) 2013-10-24
TW201346903A (zh) 2013-11-16
TWI514378B (zh) 2015-12-21
DE112011106009T5 (de) 2014-12-18
WO2013095676A1 (en) 2013-06-27
KR101678751B1 (ko) 2016-11-23
US9230614B2 (en) 2016-01-05
KR20140097520A (ko) 2014-08-06
TWI598876B (zh) 2017-09-11
CN104115226B (zh) 2018-02-06
TW201619962A (zh) 2016-06-01

Similar Documents

Publication Publication Date Title
CN104115226A (zh) 堆叠存储器体系结构中的单独微通道电压域
EP2901456B1 (en) 3d memory configurable for performance and power
US7568115B2 (en) Power delivery and power management of many-core processors
CN104115227A (zh) 使用系统热传感器数据的存储器操作
CN102292715B (zh) 存储器装置功率管理器及其方法
CN103946980B (zh) 允许装置互连中的变化的堆栈式存储器
CN103946981B (zh) 具有提供偏移互连的接口的堆叠式存储器
US9460762B2 (en) Interfaces and die packages, and appartuses including the same
US20190034106A1 (en) Power down mode for universal flash storage (ufs)
CN104704530B (zh) 对于显示子系统的混合显示帧缓冲器
CN104115229A (zh) 动态存储器性能调节
CN204791989U (zh) 耐高电压的字线驱动器和包含该字线驱动器的存储器及其系统
CN106575145A (zh) 芯片上系统中存储器访问的功率管理
CN107039059A (zh) 存储器封装，包括其的存储器模块及存储器封装操作方法
KR101805343B1 (ko) 동작 제어를 위한 장치 명령에 응답하는 메모리 장치
WO2014004029A1 (en) Mechanism for facilitating dynamic multi-mode memory packages in memory systems
JP2022097390A (ja) 動的ｕｓｂ－ｃモード選択ｏｓｐｍポリシー方法及び装置
CN104813403A (zh) 存储器感应放大器电压调制
US20210167014A1 (en) Apparatus and method to increase effective capacitance with layout staples

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant