TWI514378B - 在堆疊的記憶體架構中之分離的微通道電壓域 - Google Patents

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Description

在堆疊的記憶體架構中之分離的微通道電壓域
本發明之實施例一般關於電子裝置的領域，且更特別地是關於在堆疊的記憶體架構中之分離的微通道電壓域。
為了用於算操作提供更密集的記憶體，已開發出涉及具有複數個緊密耦接的記憶體元件之記憶體裝置的概念(其可被稱為3D堆疊的記憶體、或堆疊的記憶體)。3D堆疊的記憶體可包括DRAM(動態隨機存取記憶體)記憶體元件的耦接層或封裝，其可被稱為記憶體堆疊。
堆疊的記憶體可用來在單一裝置或封裝中提供大量計算機記憶體，其中裝置或封裝亦可包括某些系統元件，例如記憶體控制器和CPU(中央處理單元)。
然而，在如WideIO之多通道3D堆疊的DRAM架構之傳統實作中，用於資料路徑、編解碼器和時脈的電壓域(其可被稱為電壓Vint)橫跨架構之多個通道之各者係相同的。基於此項原因，修改電壓準位以在記憶體之每個微通道內有效地操作係不可能的。
本發明之實施例一般關於在堆疊的記憶體架構中之分離的微通道電壓域。
如本文所使用：
「3D堆疊的記憶體」(這裡的3D表示三維)或「堆疊的記憶體」意味著包括一或多個耦接的記憶體層、記憶體封裝、或其他記憶體元件的計算機記憶體。記憶體(稱為記憶體堆疊)可垂直堆疊或水平(例如並排)堆疊，或包含耦接在一起的記憶體元件。尤其是，堆疊的記憶體DRAM裝置或系統可包括具有複數個DRAM層的記憶體裝置。堆疊的記憶體裝置在裝置中亦可包括系統元件(其可被稱為邏輯晶片)，其中邏輯晶片可包括CPU(中央處理單元)、記憶體控制器、及其他相關系統元件，其可包括電源主晶片，其中記憶體堆疊係與電源主晶片堆疊在一起。在一些實施例中，邏輯晶片可以是應用處理器或圖形處理單元(GPU)。3D堆疊的記憶體可包括，但不限於WideIO記憶體裝置。
「微通道」係為一種在3D記憶體堆疊內之邏輯、獨立的記憶體通道。一般來說，若3D記憶體堆疊包含一個以上的記憶體通道，記憶體通道便稱為微通道，否則，記憶體堆疊便是單通道3D記憶體堆疊。
在如WideIO之多通道3D堆疊的DRAM架構中，用於資料路徑、編解碼器和時脈的電壓域(其可被稱為電壓Vint)橫跨架構之多個通道係相同的。每個微通道之分離的電壓域係不可用的，因而不可能藉由調整區域Vint使每個微通道的功率效率最佳化。
在一些實施例中，記憶體控制器包括更有效地控制DRAM堆疊功率消耗的能力。在一些實施例中，具有多通 道DRAM堆疊的平台可能具有較高的功率效率。在一些實施中，透過裝置的記憶體控制和CPU能啟動電壓控制功能。
在一些實施例中，一種設備、系統、或方法提出了堆疊的記憶體裝置之每個微通道具有一分離的區域Vint，且用於每個微通道的區域Vint係可調整的。在一些實施例中，用於每個微通道的Vint被晶粒上電源產生器供應電源，其可以是分離的專用電源產生器晶粒(電源主晶片)之一部分，或電源產生器可被整合至為3D堆疊的記憶體之一部分的邏輯晶片元件(例如包括CPU的單晶片系統)中。
在一些實施例中，堆疊的記憶體裝置之每個Vint域框係透過特定微通道之電源穿透矽通孔(TSV)來連接。在一些實施例中，在控制不同微通道之區塊的每個記憶體晶粒之多個Vint域間沒有任何連線。
在一些實施例中，另一實作整合每個DRAM晶粒內的Vint產生器。在一些實施例中，記憶體堆疊的每個DRAM晶粒包含與控制微通道的DRAM晶粒一樣多之分離的Vint域和產生器。在上述實作中，邏輯晶片中的DVS(動態電壓調整)引擎產生控制每個Vint電壓產生器的控制字，以能夠個別調整Vint域。
在一些實施例中，DSV引擎映射堆疊的記憶體裝置之每個個別微通道的活性因數。在一些實施例中，基於至少部分的活性因數，DVS引擎動態地按比例放大或縮小用於 堆疊的記憶體裝置之每個微通道的Vint域，藉此使改良的省電策略與具有單一電壓域的傳統裝置作比較。
在一些實施例中，記憶體堆疊中的記憶體晶粒之傳統Vint域被分成用於個別微通道的每層區塊(具有一與晶粒之其他區塊分離的Vint域之晶粒的每層區塊)(或記憶體晶粒的其他部分)之分離的Vint域，或可與為微通道的每個晶粒分離(具有與記憶體堆疊之其他晶粒分離的Vint域之每個晶粒)。在一些實施例中，屬於相同微通道(具有某一層的記憶體堆疊)之區塊的Vint域係透過TSV柱來連接。在一些實施例中，Vint域係連接其專用Vint產生器或可透過從記憶體控制或其他控制器傳送的控制字來調整以有效地控制所有DRAM區塊。在一些實施例中，每個CPU控制字的Vint控制提出一種實作方法，其當Vint產生器位於DRAM晶粒上時係為可用的。在一些實施例中，每個DRAM支援藉由改變模式暫存器中的特定位元來調整其區域Vint電壓域的模式。
在一些實施例中，記憶體裝置包括包括一或多個耦接記憶體晶粒的記憶體堆疊，其中記憶體堆疊的一第一記憶體晶粒包括多個微通道、以及耦接於記憶體堆疊的一邏輯晶片，邏輯晶片包括一記憶體控制器。每個微通道包括一分離的電壓域，且為複數個微通道之各者控制一電壓準位。
在一些實施例中，一種方法包括追蹤關於一記憶體裝置之一第一微通道的流量，記憶體裝置包括耦接於一或多 個耦接記憶體晶粒之一記憶體堆疊的一邏輯晶片，記憶體裝置包括複數個微通道，每個微通道具有一電壓域；偵測關於第一微通道的一流量模式；判斷有關微通道之電壓之變化的優勢；及要求改變微通道之電壓。
第1圖係堆疊的記憶體裝置之圖示和實施例。在一些實施例中，堆疊記憶體裝置100包括一記憶體堆疊，記憶體堆疊包括一或多個緊密耦接於一系統元件(例如，邏輯晶片110，其可以是SoC或其他系統元件)的DRAM晶粒層120。
在一些實施例中，邏輯晶片110可包括為記憶體堆疊120之每個微通道控制電壓域。在一些實施例中，記憶體堆疊或邏輯晶片110包括用於記憶體堆疊之每個微通道之分離的電壓產生器。在一些實施例中，邏輯晶片110利用控制微通道電壓域以控制記憶體裝置100的功率消耗。
第2圖繪示3D堆疊的記憶體之實施例。在此圖示中，3D堆疊的記憶體裝置200包括耦接於一或多個DRAM記憶體晶粒層220的系統元件(例如邏輯晶片210)，本文中亦稱為記憶體堆疊。在一些實施例中，記憶體堆疊220包括多個微通道。在一些實施例中，系統元件210可以是單晶片系統(SoC)或其他類似元件。此附圖和下列附圖之元件係為了說明而顯示，而不是按比例繪製的。每個晶粒層可包括一溫度補償自動更新(TCSR)電路以解決熱問題，其中TCSR和模式暫存器(MR)可以是裝置之管理邏輯的一部分，而其中MC可包括用於藉由 TCSR調整更新率的熱偏移位元。晶粒層和系統元件可被熱耦接在一起。
儘管第2圖繪示邏輯晶片210係在一或多個記憶體晶粒層220之記憶體堆疊下耦接的實作，但本實施例並不以此配置為限。例如，在一些實施例中，系統元件210可位於記憶體堆疊220鄰近，因而可與記憶體堆疊220並排地耦接。在一些實施例中，系統元件210可包括一電源主晶片，其中電源主晶片可為記憶體裝置的微通道之分離的Vint域提供電源。
在此圖示中，DRAM記憶體晶粒層包括四個記憶體晶粒層，這些層為第一記憶體晶粒層230、第二記憶體晶粒層240、第三記憶體晶粒層250、及第四記憶體晶粒層260。然而，本實施例並不限於記憶體堆疊220中之任何特定數量的記憶體晶粒層，而是可包括更多或更少數量的記憶體晶粒層。在其他元件之中，系統元件210可包括用於記憶體堆疊220的記憶體控制器212。在一些實施例中，每個記憶體晶粒層(除了上層、或最外層記憶體晶粒層，如本圖示中的第四記憶體晶粒層260之可能的例外，其可能或可能不包括TSV)包括複數個穿透矽通孔(TSV)205以提供通過記憶體晶粒層之矽基板的路徑。在一些實施例中，DRAM記憶體堆疊220可為每個Vint域設置Vint電源針腳/微凸塊。
在一些實施例中，記憶體堆疊220包括複數個微通道，其中記憶體堆疊的每層區塊係為一微通道(如所示之 記憶體堆疊220的區塊290層)，或其中每個晶粒係為一分離的微通道。在一些實施例中，每個微通道包括一具有電壓Vint之分離的電壓域。在一些實施例中，用於每個微通道的Vint可在每個晶粒上產生。在一些實施例中，用於每個微通道的Vint產生器280可在如電源主晶片的系統元件210中產生，而在一些實施例中，用於每個微通道的Vint產生器282係位於每個記憶體晶粒230-260中。
第3圖係具有多個電壓域的記憶體晶粒之實施例的圖示。在此圖示中，DRAM晶粒300包括四個區塊(或晶粒的其他部分)。在一些實施例中，每個區塊包含一具有電壓Vint之分離的電壓域，其能與另一區塊的Vint分開調整。在本實例中，DRAM晶粒包括一具有電壓Vint0的域_0 305、一具有電壓Vint1的域_1 310、一具有電壓Vint2的域_2 315、及一具有電壓Vint3的域_3 320。在一些實施例中，每個電壓域可與其他Vint值分開控制。在一些實施例中，記憶體堆疊的其他DRAM晶粒具有相同分區的區塊，在形成一層之垂直堆疊中的區塊代表一特定微通道。
第4A圖和第4B圖繪示兩種不同的微通道實作：
第4A圖係對記憶體堆疊之每個微通道層提供一分離的電源域的堆疊記憶體裝置之實施例的圖示。在第4A圖所示之實作中，每層或每行的區塊係為一微通道，因而每個DRAM記憶體晶粒的區塊數量等於微通道數量。在一些實施例中，堆疊記憶體裝置400包括一邏輯晶片410和一 或多個耦接於邏輯晶片410之記憶體晶粒420的記憶體堆疊。在此特定圖示中，記憶體堆疊包括四個晶粒，其中每個晶粒包括四個微通道(μCH0、μCH1、μCH2、和μCH3)，而其中微通道係藉由複數個TSV來耦接於系統晶片。在此圖示中，橫跨每個晶粒有分離的Vint域(Vint0、Vint1、Vint2、和Vint3)，在記憶體堆疊中之每個晶粒中存在相同間隔的Vint域以形成晶粒層，且透過TSV來連接Vint域。在一些實施例中，堆疊記憶體裝置400包括用於每個微通道之分離的電源域，以及用於每個微通道的電壓供應或控制單元。
在此圖示中，用於每個通道的電壓供應係位於邏輯晶片410中，由此在基板與DRAM 3D堆疊之間，其中邏輯晶片410可包括具有用於每個微通道之區域電壓供應和控制單元的一電源主晶片。在一些實施例中，位於同一行(因而是同一層)中的晶粒之區塊或其他部分共享被邏輯晶片410之控制器或CPU中的個別Vint控制單元供電或控制的一共同Vint域。在一些實施例中，在行中的晶粒區塊係由行經記憶體堆疊的TSV連接。在一些實施例中，用於微通道之電壓域的電源係被例如用於第一電壓域的Vint0電源或控制單元422、用於第二電壓域的Vint1電源或控制單元424、用於第三電壓域的Vint2電源或控制單元426、及用於第四電壓域的Vint3電源或控制單元428供電或控制。
第4B圖係對記憶體堆疊之每個微通道晶粒提供一分 離的電源域之堆疊記憶體裝置之實施例的圖示。在第4B圖所示之實作中，每個DRAM記憶體晶粒係為分離的微通道，因而晶粒數係為微通道數。在一些實施例中，堆疊記憶體裝置401包括一邏輯晶片411和一或多個耦接於邏輯晶片411之記憶體晶粒421的記憶體堆疊。在此特定圖示中，記憶體堆疊包括四個晶粒，其中每個晶粒包括單一微通道(μCH0、μCH1、μCH2、或μCH3)，而其中微通道係藉由複數個TSV來耦接於系統晶片。在此圖示中，橫跨每個晶粒有單一Vint域(Vint0、Vint1、Vint2、或Vint3)，且透過TSV來連接Vint域。在一些實施例中，堆疊記憶體裝置401包括一用於每個微通道之分離的電源域，以及用於每個微通道的電壓供應或控制單元。
在此圖示中，用於每個通道的電壓供應係位於邏輯晶片411中，從而在基板與DRAM 3D堆疊之間，其中邏輯晶片411可包括具有用於每個微通道之區域電壓供應和控制單元的一電源主晶片。在一些實施例中，每個晶粒具有被系統元件411之個別Vint電源或控制單元供電或控制的Vint域。在一些實施例中，每個晶粒係與行經記憶體堆疊的特定TSV連接。在一些實施例中，用於微通道之電壓域的電源係被例如用於第一電壓域的Vint0電源或控制單元423、用於第二電壓域的Vint1電源或控制單元425、用於第三電壓域的Vint2電源或控制單元427、及用於第四電壓域的Vint3電源或控制單元429供電或控制。
第5A圖繪示提供微通道之電源控制的記憶體設備或 系統之實施例。在一些實施例中，堆疊記憶體裝置500包括一記憶體堆疊520，其包括複數個微通道和一邏輯晶片510，其中邏輯晶片510包括一記憶體控制器530、及提供用於記憶體堆疊520的複數個微通道之電源控制的邏輯之操縱方塊512。在一些實施例中，操縱方塊512包括一動態電壓調整引擎516，其中動態電壓調整引擎包括產生控制字514以控制微通道電壓域的電壓之能力。
在一些實施例中，動態電壓調整引擎516包括用來決定記憶體堆疊520的每個電壓域之電壓準位的邏輯。在一些實施例中，動態電壓調整引擎516之操作係基於至少部分從記憶體堆疊520之DRAM晶粒收到的反饋資訊。在一些實施例中，動態電壓調整引擎516之操作係基於至少部分藉由觀察關於每個微通道之流量的流量監控器來從中接收資料的查找表。在一些實施例中，動態電壓調整引擎產生一發出給Vint電源產生器的控制字514或類似命令，其中電源產生器580可共同位於邏輯晶粒中(接著透過TSV來供應電源)。在一些實施例中，控制字被直接饋送至堆疊，其中堆疊包含位於記憶體晶粒本地端上的Vint電源產生器580。
第5B圖係記憶體裝置之一實施例的記憶體控制器之圖示。在一些實施例中，記憶體控制器530包括一流量追蹤器532用來追蹤關於堆疊記憶體裝置500的資料流量，其中在一特定實作中的流量追蹤器之使用係繪示於第5C圖中。
第5C圖係繪示在設備或系統之實施例中與動態電壓引擎互動的記憶體控制器之流程圖。在一些實施例中，藉由一記憶體控制器流量追蹤器(例如第5B圖所示之記憶體控制器530的流量追蹤器532)來監控往特定微通道n的流量540。
在一些實施例中，若記憶體控制器偵測某種典型的流量流模式，其中這類模式表示長時間的閒置相位542，則接著基於記憶體控制器的流量預測演算法可識別一電源優勢來修改Vint，例如因為對微通道表示長時間的閒置狀態而降低微通道n的Vint 544。在一些實施例中，記憶體控制器傳送對微通道n之請求Vint改變的請求給動態電壓引擎546，其可操作以修改微通道的Vint 548。
第6圖係堆疊記憶體裝置之一實施例的架構之圖示。在一些實施例中，堆疊記憶體裝置之每個微通道係被記憶體堆疊中的一個DRAM晶粒驅動。第6圖繪示關於包含兩個晶粒以及四個晶粒之記憶體裝置的某些架構。在一些實施例中，記憶體堆疊可包括用於每個通道之分離的C/A(命令和位址)匯流排。在一些實施例中，記憶體堆疊可包括用於所有通道之共同的C/A匯流排。
在此圖示中，第一架構610繪示具有用於每個通道之分離的C/A匯流排的雙晶粒堆疊；第二架構620繪示具有用於每個通道之共同的C/A匯流排的雙晶粒堆疊；第三架構630繪示具有用於每個通道之分離的C/A匯流排的四晶粒堆疊；而第四架構640繪示具有用於每個通道之共同的 C/A匯流排的四晶粒堆疊。
第6圖繪示不同形式的C/A匯流排拓樸以及當堆疊增長時分割跨DRAM晶粒的IO。在一些實施例中，對於上述每個實作而言，能應用如第4A圖所示之Vint域分割和控制。
第7圖係繪示包括堆疊記憶體裝置之行動計算裝置的實施例之方塊圖。計算裝置700表示包括如膝上型或筆記型電腦、小筆電、平板電腦(包括具有觸控螢幕而沒有單獨鍵盤的裝置、具有觸控螢幕和鍵盤兩者的裝置、具有快速啟動的裝置，稱為「即時啟動」操作、及通常在操作過程中連接網路的裝置，稱為「永久連接」)、行動電話或智慧型手機、無線啟動電子閱讀器、或其他無線行動裝置之行動計算裝置的計算裝置。將了解在裝置700中一般會顯示某些元件，但不會顯示上述裝置的所有元件。可藉由一或多個匯流排或其他連線705來連接元件。
裝置700包括處理器710，其進行裝置700的主要處理操作。處理器710能包括一或多個實體裝置，例如微處理器、應用處理器、微控制器、可程式化邏輯裝置、或其他處理工具。處理器710所進行的處理操作包括執行於其上執行應用程式、裝置功能、或這兩者之作業平台或作業系統。處理操作包括相關於與人類用戶或與其他裝置I/O(輸入/輸出)的操作、相關於電源管理的操作、相關於連至另一裝置之連接裝置700或這兩者的操作。處理操作可包括與音頻I/O、顯示I/O、或這兩者相關的操作。
在一實施例中，裝置700包括音頻子系統720，其表示與對計算裝置提供音頻功能關聯的硬體(例如音頻硬體和音頻電路)及軟體(例如驅動程式和編解碼器)元件。音頻功能可包括揚聲器、耳機、或兩者之音頻輸出以及麥克風輸入。用於上述功能的裝置能整合到裝置700中、或連接裝置700。在一實施例中，使用者藉由提供處理器710所接收並處理的音頻命令與裝置700互動。
顯示子系統730表示硬體(例如顯示裝置)及軟體(例如驅動程式)元件，其為使用者提供具有視覺、觸覺、或這兩者元素的顯示以與計算裝置互動。顯示子系統730包括顯示介面732，其包括用來對使用者提供顯示的特定螢幕或硬體裝置。在一實施例中，顯示介面732包括與處理器710分離的邏輯以進行至少一些與顯示相關的處理。在一實施例中，顯示子系統730包括對使用者提供輸出和輸入兩者的觸控螢幕裝置。
I/O控制器740表示關於與使用者互動的硬體裝置和軟體元件。I/O控制器740能操作以管理為音頻子系統720、顯示子系統730、或上述這兩者子系統之一部分的硬體。另外，I/O控制器740繪示用於連接裝置700之額外裝置的連接點，使用者透過其可能與裝置互動。例如，能附接於裝置700的裝置可能包括麥克風裝置、揚聲器或立體音響系統、視頻系統或其他顯示裝置、鍵盤或小鍵盤裝置、或與如讀卡機或其他裝置之特定應用程式一起使用的其他I/O裝置。
如上所述，I/O控制器740可與音頻子系統720、顯示子系統730、或上述這兩者子系統互動。例如，透過麥克風或其他音頻裝置的輸入能提供用於裝置700之一或多個應用程式或功能的輸入或命令。另外，能提供音頻輸出而非顯示輸出或除了顯示輸出還能提供音頻輸出。在另一實例中，若顯示子系統包括觸控螢幕，則顯示裝置亦當作輸入裝置，其能至少部分由I/O控制器740管理。在裝置700上還能有額外的按鈕或開關以提供I/O控制器740所管理的I/O功能。
在一實施例中，I/O控制器740管理如加速度計、照相機、光感測器或其他環境感測器、或能包括在裝置700中之其它硬體的裝置。輸入可以是部分之直接使用者互動，並對裝置提供環境輸入以影響其操作(例如過濾雜訊、調整顯示器來光度偵測、施用用於照相機的閃光燈、或其他特徵)。
在一實施例中，裝置700包括管理電池電源使用、充電電池、以及與省電操作相關之特徵的電源管理750。
在一些實施例中，記憶體子系統760包括用來儲存資訊在裝置700中的記憶體裝置。處理器710可對記憶體子系統760之元件讀取和寫入資料。記憶體能包括非揮發性(若中斷給記憶體裝置的電源，則具有不改變的狀態)、揮發性(若中斷給記憶體裝置的電源，則具有不確定的狀態)記憶體裝置、或上述這兩者記憶體。記憶體760能儲存應用程式資料、使用者資料、音樂、相片、文件、或其 他資料、以及與執行裝置700之應用程式和功能相關的裝置資料(無論是長期或暫時的)。
在一些實施例中，記憶體子系統760可包括堆疊記憶體裝置762，其包括一或多個記憶體晶粒層的記憶體堆疊且包括複數個具有分離之電壓域的微通道。在一些實施例中，堆疊記憶體裝置762包括用於控制微通道電壓域的電源管理子系統764，其中電源管理子系統764包括一動態電壓調整引擎，用來產生信號或命令以調整每個微通道中的電壓準位。
連接性770包括硬體裝置(例如，用於無線通訊、有線通訊、或這兩者的連接器和通訊硬體)及軟體元件(例如，驅動程式、協定堆疊)以使裝置700能與外部裝置通訊。裝置可以是如其他計算裝置、無線存取點或基地台之分離的裝置、以及如耳機、印表機、或其他裝置的周邊裝置。
連接性770能包括多種不同類型的連接性。為了概括，故以蜂巢式連接性772和無線連接性774來繪示裝置700。蜂巢式連接性772一般係指無線載波所提供(例如，透過4G/LTE(長期演進技術)、GSM(全球行動通信系統)或變化或衍生物、CDMA(碼分多重存取)或變化或衍生物、TDM(分時多工)或變化或衍生物、或其他蜂巢式服務標準所提供)的蜂巢式網路連接性。無線連接性774係指非蜂巢式的無線連接性，且能包括個人區域網路(例如藍牙)、區域網路(例如WiFi)、廣域網路 (例如WiMax)、及其他無線通訊。連接性可包括一或多個全向或定向天線776。
周邊連線780包括硬體介面和連接器、以及軟體元件(例如，驅動程式、協定堆疊)以構成周邊連線。將了解裝置700可能是連至其他計算裝置的周邊裝置(「至」782)，以及具有連接到它的周邊裝置(「從」784)。裝置700為了例如管理(例如下載、上載、改變、或同步)裝置700上之內容而通常可包括「對接」連接器來連接其它計算裝置。另外，對接連接器能允許裝置700連接允許裝置700控制將內容輸出至例如視聽或其他系統的某些周邊裝置。
除了專屬的對接連接器或其他專屬的連接硬體之外，裝置700還能透過共同或基於標準的連接器來構成周邊連線780。共同類型能包括通用序列匯流排(USB)連接器(其可包括一些不同硬體介面之任一者)、包括微型顯示埠(MDP)的顯示埠、高解析多媒體介面(HDMI)、火線(Firewire)、或其他類型。
第8圖繪示包括堆疊記憶體之計算系統的一實施例。在此圖示中，並未顯示出與本說明無密切關係的某些標準和熟知元件。計算系統可包括計算機、伺服器、遊戲機、或其他計算設備。依據一些實施例，計算系統800包含互連或接線805或其他用於傳送資料的通訊工具。計算系統800可包括一處理工具，例如用於處理資訊之一或多個耦接於互連805的處理器810。處理器810可包含一或多個 實體處理器和一或多個邏輯處理器。互連805為了簡單起見而繪示成單一互連，但可能表示多個不同互連或匯流排且連至上述互連的元件連線可能會有所不同。第8圖所示之互連805係為一種抽象概念，表示由適當橋接器、配接器、或控制器連接之任一或更多分離的實體匯流排、點對點連線、或這兩者。
在一些實施例中，計算系統800更包含隨機存取記憶體(RAM)或其他動態儲存裝置或作為主記憶體814的元件來儲存資訊和待由處理器810執行的指令。RAM記憶體包括需要刷新記憶體內容的動態隨機存取記憶體(DRAM)，及不需要刷新內容但增加了成本的靜態隨機存取記憶體(SRAM)。在一些實施例中，主記憶體可包括應用程式之有效儲存，其中應用程式包括用於由計算系統之使用者在網路瀏覽活動中使用的瀏覽器應用程式。DRAM記憶體可包括同步動態隨機存取記憶體(SDRAM)，其包括用來控制信號的時脈信號、及擴展的資料輸出動態隨機存取記憶體(EDO DRAM)。在一些實施例中，系統之記憶體可包括某些暫存器或其他專用記憶體。
在一些實施例中，主記憶體814包括堆疊記憶體815，其中堆疊記憶體包括複數個微通道，每個微通道包括可被堆疊記憶體之控制器控制之分離的電壓域。堆疊記憶體815可包括如第1-6圖所示之記憶體。
計算系統800還可包含唯讀記憶體(ROM)816或其 他靜態儲存裝置來儲存靜態資訊和用於處理器810的指令。計算系統800可包括一或多個用於儲存某些元件的非揮發性記憶體元件818。
在一些實施例中，計算系統800包括一或多個輸入裝置830，其中輸入裝置包括鍵盤、滑鼠、觸控墊、語音命令辨識、手勢辨識、或用來提供輸入給計算系統的其他裝置之一或更多者。
計算系統800亦可透過互連805耦接輸出顯示器840。在一些實施例中，顯示器840可包括液晶顯示器(LCD)或任何其他顯示技術，用來對使用者顯示資訊或內容。在一些實施例中，顯示器840可包括一觸控螢幕，其亦作為至少部分的輸入裝置。在一些實施例中，顯示器840可以是或可包括如用來提供音頻資訊之揚聲器的音頻裝置。
一或多個傳送器或接收器845亦可耦接互連805。在一些實施例中，計算系統800可包括一或多個用於接收或傳送資料的埠口850。計算系統800更可包括一或多個用於透過無線電信號來接收資料的全向或定向天線855。
計算系統800還可包含一電源裝置或系統860，其可包含電源、電池、太陽能電池、燃料電池、或用來提供或產生電力的其他系統或裝置。可依據計算系統800之元件所需地分配電源裝置或系統860所提供的電力。
在上述說明中，為了說明之目的，提出了許多具體細節以提供對於本發明的全面性了解。然而，本領域之熟知 技術者將清楚明白無需這些具體細節便可實行本發明。在其他實例中，以方塊圖形式來顯示熟知的結構和裝置。在所述之元件間可能有中間結構。本文所述或所示之元件可具有未顯示或未說明的額外輸入或輸出。
各種實施例可包括各種程序。這些程序可由硬體元件進行或可以電腦程式或機器可執行指令來實作，其可用來使通用或專用處理器或以指令程式化的邏輯電路進行程序。替代地，可由硬體與軟體之組合來進行程序。
部分的各種實施例可被提供作為電腦程式產品，其可包括具有儲存於其上之電腦程式指令的電腦可讀媒體，其可用來程式化由一或多個處理器執行的電腦(或其他電子裝置)以進行根據某些實施例之程序。電腦可讀媒體可包括，但不限於軟碟、光碟、唯讀光碟機記憶體(CD-ROM)、和磁光碟機、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可程式化唯讀記憶體(EPROM)、電子可抹除可程式化唯讀記憶體(EEPROM)、磁性或光學卡、快閃記憶體、或可適用於儲存電子指令的其他類型之電腦可讀媒體。再者，實施例亦可被下載作為電腦程式產品，其中程式可從一遠端電腦被傳送至一請求電腦。
許多方法係以其最基本的形式來說明，但在不脫離本發明之基本範圍下，能添加程序至任一方法中並從中刪除且資訊能從所述信息中增加或減少。本領域之熟知技術者將清楚明白能作出許多進一步的修改和修正。特定實施例並非被提供用來限制本發明，而是用來說明它。並非由上 面提出的具體實例，而是僅由下面的申請專利範圍來界定本發明之實施例的範圍。
如果說元件「A」係耦接至或耦接於元件「B」，則元件A可直接耦接至元件B或例如透過元件C來間接耦接。當本說明書或申請專利範圍敘述元件、特徵、結構、程序、或特性A「導致」元件、特徵、結構、程序、或特性B時，則意味著「A」係為「B」之至少部分的原因，但可能還有有助於導致「B」的至少一其他元件、特徵、結構、程序、或特性。若本說明書指示「可」、「可能」、或「可以」包括元件、特徵、結構、程序、或特性，則不需要包括特定元件、特徵、結構、程序、或特性。若本說明書或申請專利範圍提到「一」元件，則這並非意味著只有其中一個所述之元件。
實施例係為本發明之實作或實例。在本說明書中提到的「一實施例」、「一個實施例」、「一些實施例」、或「其他實施例」係表示關聯於本實施例所述之特定特徵、結構、或特性係包括在至少一些實施例，而不一定在所有實施例中。「一實施例」、「一個實施例」、或「一些實施例」的各種出現不一定全指相同的實施例。應了解在本發明之示範實施例的上述說明中，為了精簡本揭露並協助了解各種發明態樣之一或更多者，各種特徵有時候在單一實施例、附圖、或其說明中被組合在一起。然而，本揭露之此種方法並非解釋成希望所主張的本發明需要比每個申請專利範圍中所明確記載的特徵更多。反之，如下面的申 請專利範圍所反映，本發明態樣存在著比單一上述所揭露之實施例的所有特徵更少的特徵。於是，申請專利範圍特此被併入本說明中，每個專利申請範圍依據其本身而作為本發明之單獨實施例。
100‧‧‧堆疊記憶體裝置
110‧‧‧邏輯晶片
120‧‧‧記憶體堆疊
200‧‧‧堆疊記憶體裝置
205‧‧‧穿透矽通孔
210‧‧‧邏輯晶片
212‧‧‧記憶體控制器
220‧‧‧記憶體堆疊
230‧‧‧第一記憶體晶粒層
240‧‧‧第二記憶體晶粒層
250‧‧‧第三記憶體晶粒層
260‧‧‧第四記憶體晶粒層
280‧‧‧Vint產生器
282‧‧‧Vint產生器
290‧‧‧區塊
300‧‧‧DRAM晶粒
305‧‧‧域_0
310‧‧‧域_1
315‧‧‧域_2
320‧‧‧域_3
400‧‧‧堆疊記憶體裝置
410‧‧‧邏輯晶片
420‧‧‧記憶體晶粒
Vint0‧‧‧Vint域
Vint1‧‧‧Vint域
Vint2‧‧‧Vint域
Vint3‧‧‧Vint域
422‧‧‧Vint0電源或控制單元
424‧‧‧Vint1電源或控制單元
426‧‧‧Vint2電源或控制單元
428‧‧‧Vint3電源或控制單元
401‧‧‧堆疊記憶體裝置
411‧‧‧邏輯晶片
421‧‧‧記憶體晶粒
423‧‧‧Vint0電源或控制單元
425‧‧‧Vint1電源或控制單元
427‧‧‧Vint2電源或控制單元
429‧‧‧Vint3電源或控制單元
500‧‧‧堆疊記憶體裝置
510‧‧‧邏輯晶片
512‧‧‧操縱方塊
514‧‧‧控制字
516‧‧‧動態電壓調整引擎
520‧‧‧記憶體堆疊
530‧‧‧記憶體控制器
532‧‧‧流量追蹤器
580‧‧‧電源產生器
610‧‧‧第一架構
620‧‧‧第二架構
630‧‧‧第三架構
640‧‧‧第四架構
700‧‧‧計算裝置
705‧‧‧連線
710‧‧‧處理器
720‧‧‧音頻子系統
730‧‧‧顯示子系統
732‧‧‧顯示介面
740‧‧‧I/O控制器
750‧‧‧電源管理
760‧‧‧記憶體子系統
762‧‧‧堆疊記憶體裝置
764‧‧‧電源管理子系統
770‧‧‧連接性
772‧‧‧蜂巢式連接性
774‧‧‧無線連接性
776‧‧‧天線
780‧‧‧周邊連線
800‧‧‧計算系統
805‧‧‧互連
810‧‧‧處理器
814‧‧‧主記憶體
815‧‧‧堆疊記憶體
816‧‧‧唯讀記憶體
818‧‧‧非揮發性記憶體元件
830‧‧‧輸入裝置
840‧‧‧輸出顯示器
845‧‧‧傳送器/接收器
850‧‧‧埠口
855‧‧‧天線
860‧‧‧電源裝置或系統
本發明之實施例經由在附圖中的舉例，而非限定來說明，在附圖中的相同參考數字係指類似元件。
第1圖係堆疊記憶體裝置之圖示和實施例；第2圖繪示3D堆疊記憶體之實施例；第3圖係具有多個電壓域的記憶體晶粒之實施例的圖示；第4A圖係對記憶體堆疊之每個微通道層提供一分離的電源域的堆疊記憶體裝置之實施例的圖示；第4B圖係對記憶體堆疊之每個微通道晶粒提供一分離的電源域之堆疊記憶體裝置之實施例的圖示；第5A圖繪示提供微通道之電源控制的記憶體設備或系統之實施例；第5B圖係記憶體裝置之實施例的記憶體控制器之圖示；第5C圖係繪示在設備或系統之實施例中與動態電壓引擎互動的記憶體控制器之流程圖；第6圖係堆疊記憶體裝置之實施例的架構之圖示；第7圖係繪示包括堆疊記憶體裝置之行動計算裝置的 實施例之方塊圖；及第8圖繪示包括堆疊記憶體之計算系統的實施例。
400‧‧‧堆疊記憶體裝置
410‧‧‧邏輯晶片
420‧‧‧記憶體晶粒
Vint0‧‧‧Vint域
Vint1‧‧‧Vint域
Vint2‧‧‧Vint域
Vint3‧‧‧Vint域
422‧‧‧Vint0電源或控制單元
424‧‧‧Vint1電源或控制單元
426‧‧‧Vint2電源或控制單元
428‧‧‧Vint3電源或控制單元

Claims (26)

  1. 一種記憶體裝置，包含：一記憶體堆疊，包括複數個耦接記憶體晶粒，其中該記憶體堆疊包括複數個微通道；及一邏輯晶片，耦接於該記憶體堆疊，該邏輯晶片包括一記憶體控制器，該記憶體控制器包括一流量追蹤器以追蹤該等微通道之各者的流量；其中該複數個微通道之各者包括一分離的電壓域；且其中為該複數個微通道之各者分別地控制一電壓準位，包括該記憶體控制器以：偵測關於該複數個微通道之第一微通道的一流量模式；回應於該偵測的流量模式，判斷有關該第一微通道之一電壓之變化的一優勢；及基於至少部分用於該判斷的優勢來要求改變該第一微通道之該電壓。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該複數個記憶體晶粒之各者包括複數個區塊，且其中一記憶體晶粒的每個區塊係為一與該記憶體晶粒的其他區塊分離的微通道。
  3. 如申請專利範圍第2項所述之記憶體裝置，其中一第一記憶體晶粒的一第一區塊和一第二記憶體晶粒的一第一區塊係由用於一第一微通道的一穿透矽通孔(TSV)連接。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中該複數個記憶體晶粒之各者係為一與其他記憶體晶粒分離的微通道。
  5. 如申請專利範圍第1項所述之記憶體裝置，其中該邏輯晶片包括一動態電壓引擎，用來提供命令以控制該複數個微通道之各者中的該電壓準位。
  6. 如申請專利範圍第5項所述之記憶體裝置，其中該動態電壓引擎從每個微通道接收反饋。
  7. 如申請專利範圍第1項所述之記憶體裝置，更包含用於該些微通道之各者的一電壓產生器。
  8. 如申請專利範圍第7項所述之記憶體裝置，其中用於該複數個微通道的該些電壓產生器係位於該邏輯晶片中。
  9. 如申請專利範圍第8項所述之記憶體裝置，其中該邏輯元件係為一電源主晶片。
  10. 如申請專利範圍第7項所述之記憶體裝置，其中用於該複數個微通道的該些電壓產生器係位於該記憶體堆疊的該一或多個記憶體晶粒中。
  11. 一種關於在堆疊的記憶體架構中之分離的微通道電壓域的方法，包含：使用一流量追蹤器來追蹤關於一記憶體裝置之複數個微通道之各者的流量，該記憶體裝置包括耦接於複數個耦接記憶體晶粒之一記憶體堆疊的一邏輯晶片，該記憶體堆疊包括該複數個微通道，該複數個微通道之每個微通道具 有一電壓域；偵測關於該複數個微通道之第一微通道的一流量模式；回應於該偵測的流量模式，判斷有關該第一微通道之一電壓之變化的一優勢；及基於至少部分用於該判斷的優勢來要求改變該第一微通道之該電壓。
  12. 如申請專利範圍第11項所述之方法，其中要求改變該微通道之該電壓包括產生一控制字以導向用於該微通道的一電源產生器。
  13. 如申請專利範圍第11項所述之方法，其中用於該微通道的該電壓產生器係位於該記憶體堆疊的一記憶體晶粒中。
  14. 如申請專利範圍第11項所述之方法，其中該複數個記憶體晶粒之各者包括複數個區塊，且其中一記憶體晶粒的每個區塊係為一與該記憶體晶粒的其他區塊分離的微通道。
  15. 如申請專利範圍第11項所述之方法，其中改變一電壓的一要求係由該控制晶片的一動態電壓引擎產生。
  16. 一種關於在堆疊的記憶體架構中之分離的微通道電壓域的系統，包含：一處理器，用來處理該系統的資料；一傳送器、接收器、或兩者，耦接於一全方向天線以傳送資料、接收資料、或兩者；及 一記憶體，用來儲存資料，該記憶體包括一堆疊的記憶體裝置，該堆疊的記憶體裝置包括：一記憶體堆疊，包括複數個耦接記憶體晶粒，其中該記憶體堆疊包括複數個微通道；及一邏輯晶片，耦接於該記憶體堆疊，該邏輯晶片包括一記憶體控制器，該記憶體控制器包括一流量追蹤器以追蹤該等微通道之各者的流量；其中該複數個微通道之各者包括一分離的電壓域；且其中為該複數個微通道之各者分別地控制一電壓準位，包括該記憶體控制器以：偵測關於該複數個微通道之第一微通道的一流量模式；回應於該偵測的流量模式，判斷有關該第一微通道之一電壓之變化的一優勢；及基於至少部分用於該判斷的優勢來要求改變該第一微通道之該電壓。
  17. 如申請專利範圍第16項所述之系統，其中該一或多個記憶體晶粒之各者包括複數個區塊，且其中一記憶體晶粒的每個區塊係為一與該記憶體晶粒的其他區塊分離的微通道。
  18. 如申請專利範圍第17項所述之系統，其中一第一記憶體晶粒的一第一區塊和一第二記憶體晶粒的一第一區塊係由用於一第一微通道的一穿透矽通孔(TSV)連接。
  19. 如申請專利範圍第16項所述之系統，其中該複數 個記憶體晶粒之各者係為一與其他記憶體晶粒分離的微通道。
  20. 如申請專利範圍第16項所述之系統，其中該記憶體裝置更包含用於該些微通道之各者的一電壓產生器。
  21. 如申請專利範圍第20項所述之系統，其中用於該複數個微通道的該些電壓產生器係位於該邏輯晶片中。
  22. 如申請專利範圍第21項所述之系統，其中該邏輯晶片係為一電源主晶片。
  23. 如申請專利範圍第20項所述之系統，其中用於該複數個微通道的該些電壓產生器係位於該記憶體堆疊的該一或多個記憶體晶粒中。
  24. 一種非暫態電腦可讀儲存媒體，具有儲存於其上之表現指令串的資料，當一處理器執行指令時使該處理器進行下列操作：使用一流量追蹤器來追蹤關於一記憶體裝置之複數個微通道之各者的流量，該記憶體裝置包括耦接於複數個耦接記憶體晶粒之一記憶體堆疊的一邏輯晶片，該記憶體堆疊包括該複數個微通道，該複數個微通道之每個微通道具有一電壓域；偵測關於該複數個微通道之第一微通道的一流量模式；回應於該偵測的流量模式，判斷有關該第一微通道之一電壓之變化的一優勢；及基於至少部分用於該判斷的優勢來要求改變該第一微 通道之該電壓。
  25. 如申請專利範圍第1項所述之記憶體裝置，其中該邏輯晶片更包括一操縱方塊，該操縱方塊包括一動態電壓調整引擎，該動態電壓調整引擎包括用來決定該記憶體堆疊的每個該電壓域之該電壓準位的邏輯。
  26. 如申請專利範圍第25項所述之記憶體裝置，其中該動態電壓調整引擎之操作係基於至少部分追蹤關於每個該微通道之該流量的該流量追蹤器來接收資料的查找表。
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