CN110520989A - 存储器阵列 - Google Patents

存储器阵列 Download PDF

Info

Publication number
CN110520989A
CN110520989A CN201880025498.3A CN201880025498A CN110520989A CN 110520989 A CN110520989 A CN 110520989A CN 201880025498 A CN201880025498 A CN 201880025498A CN 110520989 A CN110520989 A CN 110520989A
Authority
CN
China
Prior art keywords
electrode
source
drain regions
electrically coupled
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880025498.3A
Other languages
English (en)
Other versions
CN110520989B (zh
Inventor
M·C·罗伯茨
S·D·唐
F·D·菲什伯恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110520989A publication Critical patent/CN110520989A/zh
Application granted granted Critical
Publication of CN110520989B publication Critical patent/CN110520989B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种存储器阵列，其包括绝缘材料及存储器单元的垂直交替层级。所述存储器单元个别地包含晶体管，所述晶体管包括中间具有沟道区的第一源极/漏极区及第二源极/漏极区以及可操作地接近所述沟道区的栅极。所述沟道区的至少部分水平地定向以用于所述第一源极/漏极区与所述第二源极/漏极区之间的所述部分中的水平电流流动。所述存储器单元个别地包含电容器，所述电容器包括中间具有电容器绝缘体的第一电极及第二电极。所述第一电极电耦合到所述第一源极/漏极区。所述阵列中的多个所述电容器的第二电容器电极彼此电耦合。感测线结构竖向延伸通过所述垂直交替层级。不同存储器单元层级中的所述晶体管中的个别者的所述第二源极/漏极区中的个别者电耦合到所述竖向延伸的感测线结构。

Description

存储器阵列
技术领域
本文中所揭示的实施例涉及存储器阵列。
背景技术
存储器是一种类型的集成电路，且用于计算机系统中以存储数据。存储器可经制造在一或多个个别存储器单元阵列中。可使用数字线(其也可被称为位线、数据线或感测线)及存取线(其也可被称为字线)写入或读取存储器单元。感测线可沿阵列的列导电地互连存储器单元，且存取线可沿阵列的行导电地互连存储器单元。可通过感测线及存取线的组合唯一地寻址每一存储器单元。
存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在缺失电力的情况下存储数据达延长的时间段。按照惯例，将非易失性存储器指定为具有至少约10年的保留时间的存储器。易失性存储器消散，且因此被刷新/重写以维持数据存储。易失性存储器可具有毫秒或更短的保留时间。无论如何，存储器单元经配置为以在至少两种不同可选状态下保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两种以上电平或状态的信息。
电容器是可用于存储器单元中的一种类型的电子组件。电容器具有通过电绝缘材料分离的两个电导体。作为电场的能量可静电地存储在此材料中。取决于绝缘体材料的组成，存储场将是易失性的或非易失性的。例如，仅包含SiO2的电容器绝缘体材料将是易失性的。一种类型的非易失性电容器是具有铁电材料作为绝缘材料的至少部分的铁电电容器。铁电材料的特征在于具有两种稳定的极化状态且由此可包括电容器及/或存储器单元的可编程材料。铁电材料的极化状态可通过施加合适编程电压而改变，且在移除编程电压之后保持不变(至少达一定时间)。每一极化状态具有与另一极化状态不同的电荷存储电容，且理想地可用来写入(即，存储)及读取存储器状态而不反转极化状态，直到期望此极化状态反转。不太令人满意的是，在具有铁电电容器的一些存储器中，读取存储器状态的动作可反转极化。因此，在确定极化状态时，进行存储器单元的重写以在极化状态确定之后立即将存储器单元置于预读状态。无论如何，由于形成电容器的部分的铁电材料的双稳特性，并入铁电电容器的存储器单元理想地是非易失性的。除铁电材料以外的可编程材料可用作电容器绝缘体以使电容器是非易失性的。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括中间具有半导电沟道区的一对导电源极/漏极区。导电栅极与沟道区相邻且通过薄栅极绝缘体与沟道区分离。将合适电压施加到栅极会允许电流从源极/漏极区中的一者流过沟道区到另一者。当从栅极移除电压时，在很大程度上防止电流流过沟道区。场效应晶体管还可包含额外结构，例如可逆可编程电荷存储/捕获区，作为栅极绝缘体与导电栅极之间的栅极构造的部分。
一种类型的晶体管是铁电场效应晶体管(FeFET)，其中栅极构造的至少某个部分(例如，栅极绝缘体)包括铁电材料。场效应晶体管中的铁电材料的两种不同极化状态的特征可能在于晶体管的不同阈值电压(Vt)或针对选定操作电压的不同沟道导电率。而且，可通过施加合适编程电压来改变铁电材料的极化状态，且这导致高沟道电导或低沟道电导中的一者。由铁电极化状态引起的高及低电导在移除栅极编程电压之后保持不变(至少达一定时间)。可通过施加不干扰铁电极化的小漏极电压来读取沟道状态。除铁电材料以外的可编程材料可用作栅极绝缘体以使晶体管是非易失性的。
附图说明
图1是根据本发明的实施例的包括存储器阵列的衬底片段的示意性截面视图。
图2是沿图1中的线2-2截取的截面视图，且尺度小于图1。
图3是沿图1中的线3-3截取的截面视图，且尺度与图2一样较小。
图4是沿图2及3中的线4-4截取的截面视图，且尺度小于图2。
图5是沿图2及3中的线5-5截取的截面视图，且尺度与图4一样较小。
图6是根据本发明的实施例的包括存储器阵列的另一衬底片段的示意性截面视图。
图7是根据本发明的实施例的包括存储器阵列的另一衬底片段的示意性截面视图。
图8是根据本发明的实施例的包括存储器阵列的另一衬底片段的示意性截面视图。
图9是根据本发明的实施例的包括存储器阵列的另一衬底片段的示意性截面视图。
图10是根据本发明的实施例的包括存储器阵列的另一衬底片段的示意性截面视图，且是沿图11及12中的线10-10截取的。
图11是沿图10中的线11-11截取的截面视图，且尺度大于图10。
图12是沿图10中的线12-12截取的截面视图，且尺度与图11一样较大。
图13是由图1到5所展示的衬底的前驱体衬底的示意性透视图，且是沿图14中的线13-13截取的。
图14是沿图13中的线14-14截取的截面视图，且尺度大于图13。
图15是图13衬底在由图13所展示的处理步骤之后的处理步骤的截面视图，且是沿图16中的线15-15截取的。
图16是沿图15中的线16-16截取的截面视图，且尺度与图14一样较大。
图17是图15衬底在由图15所展示的处理步骤之后的处理步骤的截面视图，且是沿图18中的线17-17截取的。
图18是沿图17中的线18-18截取的截面视图，且尺度与图14一样较大。
图19是图17衬底在由图17所展示的处理步骤之后的处理步骤的截面视图，且是沿图20中的线19-19截取的。
图20是沿图19中的线20-20截取的截面视图，且尺度与图14一样较大。
图21是图19衬底在由图19所展示的处理步骤之后的处理步骤的截面视图，且是沿图22中的线21-21截取的。
图22是沿图21中的线22-22截取的截面视图，且尺度与图14一样较大。
图23是图21衬底在由图21所展示的处理步骤之后的处理步骤的截面视图，且是沿图24中的线23-23截取的。
图24是沿图23中的线24-24截取的截面视图，且尺度与图14一样较大。
图25是图23衬底在由图23所展示的处理步骤之后的处理步骤的截面视图，且是沿图26中的线25-25截取的。
图26是沿图25中的线26-26截取的截面视图，且尺度与图14一样较大。
图27是图25衬底在由图25所展示的处理步骤之后的处理步骤的截面视图，且是沿图28中的线27-27截取的。
图28是沿图27中的线28-28截取的截面视图，且尺度与图14一样较大。
图29是如图28中所展示的衬底在由图28所展示的处理步骤之后的处理步骤的截面视图，且尺度与图14一样较大。
图30是图29衬底在由图29所展示的处理步骤之后的处理步骤的截面视图，且尺度与图14一样较大。
图31是如图30中所展示的衬底在由图30所展示的处理步骤之后的处理步骤的截面视图，是沿图32中的线31-31截取的，且尺度与图30一样大。
图32是沿图31中的线32-32截取的截面视图，且尺度与图14一样较大。
图33是图31衬底在由图31所展示的处理步骤之后的处理步骤的截面视图，且是沿图34中的线33-33截取的。
图34是沿图33中的线34-34截取的截面视图，且尺度与图14一样大。
图35是图33衬底在由图33所展示的处理步骤之后的处理步骤的截面视图，且是沿图36中的线35-35截取的。
图36是沿图35中的线36-36截取的截面视图，且尺度与图14一样较大。
图37是图35衬底在由图35所展示的处理步骤之后的处理步骤的截面视图，且是沿图38中的线37-37截取的。
图38是沿图37中的线38-38截取的截面视图，且尺度与图14一样较大。
图39是图37衬底在由图37所展示的处理步骤之后的处理步骤的截面视图，且是沿图40中的线39-39截取的。
图40是沿图39中的线40-40截取的截面视图，且尺度与图14一样较大。
图41是图39衬底在由图39所展示的处理步骤之后的处理步骤的截面视图，且是沿图42中的线41-41截取的。
图42是沿图41中的线42-42截取的截面视图，且尺度与图14一样大。
图43是图41衬底在由图41所展示的处理步骤之后的处理步骤的截面视图，且是沿图44中的线43-43截取的。
图44是沿图43中的线44-44截取的截面视图，且尺度与图14一样较大。
图45是图43衬底在由图43所展示的处理步骤之后的处理步骤的截面视图，且是沿图46中的线45-45截取的。
图46是沿图45中的线46-46截取的截面视图，且尺度与图14一样较大。
图47是图45衬底在由图45所展示的处理步骤之后的处理步骤的截面视图，且是沿图48中的线47-47截取的。
图48是沿图47中的线48-48截取的截面视图，且尺度与图14一样较大。
图49是图47衬底在由图47所展示的处理步骤之后的处理步骤的截面视图，且是沿图50中的线49-49截取的。
图50是沿图49中的线50-50截取的截面视图，且尺度与图14一样较大。
图51是图49衬底在由图49所展示的处理步骤之后的处理步骤的截面视图，且是沿图52中的线51-51截取的。
图52是沿图51中的线52-52截取的截面视图，且尺度与图14一样较大。
具体实施方式
本发明的实施例包含存储器阵列。参考图1到5展示及描述第一实例实施例。此实施例包含包括相对于基础衬底11制造的存储器阵列10的衬底结构或构造8。衬底11可包括导电/导体/传导(即，本文中电传导)、半导电/半导体/半传导及绝缘/绝缘体/绝缘性(即，本文中电绝缘)材料中的任何一或多者。各种材料已竖向形成在基础衬底11上方。材料可在图1到5所描述的材料的旁边、竖向向内或竖向向外。例如，集成电路的其它部分或完全制造的组件可经提供在基础衬底11上方、周围或内部的某处。用于操作存储器阵列内的组件的控制及/或其它外围电路也可被制造，且可或可非完全或部分位于存储器阵列或子阵列内。此外，多个子阵列也可独立地、串联地或以其它方式彼此相对地制造及操作。如本文献中所使用，“子阵列”也可被认为是阵列。
构造8包含(分别)绝缘材料16(例如，包括沉积到200埃到500埃的厚度的碳掺杂氮化硅[2到10碳原子百分比]、氮化硅、及/或掺杂或非掺杂二氧化硅，基本上由其组成，或由其组成)及存储器单元19的垂直交替层级12及14。为清楚起见，图1中展示仅三个存储器单元轮廓19，尽管图1中可见到三个完整存储器单元及三个部分存储器单元。类似地，图2及3中展示仅六个存储器单元轮廓19，尽管图2及3中可见到更多存储器单元。存储器单元层级14的厚度可与绝缘材料层级12的厚度相同或不同，其中展示不同且更大的厚度(例如，500埃到2,000埃)。构造8被展示为具有七个垂直交替层级12及14，尽管可形成更少或更多(例如，数十、数百等)的垂直交替层级12及14。因此，更多层级12及14可位于所描绘层下方且位于基础衬底11上方及/或更多层级12及14可位于所描绘层上方。
存储器单元19个别地包括晶体管25及电容器34。晶体管25包括中间具有沟道区24(例如，掺杂半导体材料，例如多晶硅，但不是本征导电的)的第一源极/漏极区20及第二源极/漏极区22(例如，导电掺杂半导体材料，例如每一者为多晶硅)。在一些实施例中(但未展示)，导电掺杂半导体区及/或半导电区(例如，LDD及/或晕区)可位于沟道区24与源极/漏极区20及22中的一者或两者之间。
栅极26或27(例如，元素金属、两种或更多种元素的混合物或合金、导电金属化合物及导电掺杂半导电材料中的一或多者)可操作地接近沟道区24。具体来说，在所描绘实例中，栅极绝缘体材料28(例如，二氧化硅、氮化硅、氧化铪、其它高k绝缘体材料及/或铁电材料)位于栅极26/27与沟道区24之间。在一个实施例中且如所展示，个别存储器单元层级14包括栅极26及另一个栅极27，其中在所述个别存储器单元层级14中此类栅极中的一者(例如，栅极26)位于另一者(例如，栅极27)正上方。沟道区24的至少部分水平地定向以用于第一源极/漏极区20与第二源极/漏极区22之间的部分中的水平电流流动。在所描绘的实例实施例中，所有沟道区24水平地定向以便水平电流从中流过。无论如何，在将合适电压施加到栅极26及/或27时，导电沟道可在栅极绝缘体材料28附近形成沟道区24内使得电流能够在源极/漏极区20与22之间流动。
在一个实施例中且如所展示，在直线水平横截面(例如，由图3所展示的横截面)中沟道区24包括环形物40。在一个实施例中且如所展示，在直线水平横截面(例如，由图2所展示的横截面)中栅极26包括环形物44。在一个实施例中且如所展示，在直线水平横截面(例如，由图3所展示的横截面)中第一源极/漏极区20包括环形物41。在一个实施例中且如所展示，在直线水平横截面(例如，由图3所展示的横截面)中第二源极/漏极区22包括环形物42。
栅极26及27中的一者或两者可为沿行或列互连多个晶体管的存取线(例如，展示两个存取线90x及90y)的部分。无论如何，在包含栅极26及27两者的一个实施例中，此类栅极彼此直接电耦合。作为实例，且仅以实例的方式，一或多个阶梯区15(图2、3及5中展示一个)可经提供在阵列10的端处或作为阵列10的部分提供。如所展示，阶梯区15包括其中个别地具有导电通孔97(例如，金属材料)的交错接触开口96，导电通孔97将个别存储器单元层级14中的垂直堆叠栅极26及27直接电耦合在一起。导电通孔97可与相应导电控制及/或存取线(未展示)连接以单独地存取每一存储器单元层级14中的栅极线对26、27。
电容器34包括中间具有电容器绝缘体50(例如，二氧化硅、氮化硅、氧化铪、其它高k绝缘体材料及/或铁电材料)的第一电极46及第二电极48(例如，每一电极是导电掺杂半导电材料及/或金属材料)。第二电容器电极材料48及电容器绝缘体50由于尺度而在图3中不能单独地区分。第一电极46电耦合到，在一个实施例中直接电耦合到，第一源极/漏极区20。阵列10中的多个电容器34的第二电极48彼此电耦合，在一个实施例中彼此直接电耦合。在一个实施例中，阵列10中的所有电容器的所有此类第二电极都彼此电耦合，且在一个实施例中彼此直接电耦合。在一个实施例中且如所展示，在直线垂直横截面(例如，由图1所展示的横截面)中第二电极48位于第一电极46正上方及正下方。在一个实施例中且如所展示，在直线水平横截面(例如，由图3所展示的横截面)中第一电极46包括环形物45，且在一个实施例中，在直线水平横截面(例如，由图3所展示的横截面)中第二电极48包括环形物53。在一个实施例中且如所展示，在直线垂直横截面(例如，由图1所展示的横截面)中一个栅极26或27(例如，26)在电容器34正上方纵向延伸，且在一个实施例中，在直线垂直横截面(例如，由图1所展示的横截面)中另一栅极26或27(例如，27)在电容器34正下方纵向延伸。
在一个实施例中，电容器-电极结构52(例如，实心或空心柱、实心或空心壁等)竖向延伸通过垂直交替层级12及14，其中不同存储器单元层级14中的个别电容器34的第二电极48中的个别者电耦合到，在一个实施例中直接电耦合到，竖向延伸的电容器-电极结构52。电容器-电极结构52的实例材料是金属材料及导电掺杂半导体材料。在一个实施例中且如所展示，电容器-电极结构52垂直延伸或在偏离垂直10°内延伸。在一个实施例中且如所展示，电容器-电极结构52包括水平纵向伸长且将个别第二电容器直接电耦合在一起的竖向延伸壁55。在一个实施例中，仅以实例的方式，此是阵列中的不同存储器单元层级14中的多个电容器34的第二电容器电极48可如何彼此电耦合的一个实例。在一个实施例中，电容器-电极结构52直接电耦合到位于垂直交替层级12及14上方或下方(展示为在上方)的水平伸长的电容器-电极构造29(例如，线或板)。在一个实施例中，(若干)构造29可将阵列内的所有第二电极48直接电耦合在一起。
感测线电耦合到，在一个实施例中直接电耦合到，不同存储器单元层级中的晶体管中的个别者的多个第二源极/漏极区。在一个实施例中且如所展示，感测线结构56(例如，实心或空心柱、实心或中空壁等)竖向延伸通过垂直交替层级12及14，其中不同存储器单元层级14中的个别晶体管25的第二源极/漏极区22中的个别者电耦合到，在一个实施例中直接电耦合到其。在一个实施例中且如所展示，感测线结构56垂直延伸或在偏离垂直10°内延伸。在一个实施例中且如所展示，感测线结构56包括柱59。在一个实施例中且如所展示，感测线结构56包括外围导电掺杂半导电材料58(例如，多晶硅)及中心金属材料芯60(例如，氮化钛及/或钨)。在一个实施例中，感测线结构56直接电耦合到位于垂直交替层级12及14上方或下方(展示为在下方)的水平纵向伸长的感测线57。
如所展示，可提供用于存储器单元层级14的子层中的合适隔离的实例绝缘体材料47(例如，氮化硅)及绝缘体材料49(例如，二氧化硅)。
图6中展示存储器阵列10的替代实施例构造8a。已在适当的情况下使用来自上述实施例的相同数字，其中一些构造差异是用后缀“a”指示。为清楚起见，展示仅一个层级14a及两个层级12。晶体管25a的沟道区包括在直线垂直横截面(例如，由图1所展示的横截面)中彼此竖向隔开的两个沟道片段24a。在一个此类实施例中，此两个沟道片段24a彼此直接电耦合，且在如所展示的一个此类实施例中通过第一源极/漏极区20a如此耦合。在一个实施例中且如所展示，在任何直线垂直横截面中电容器34a的第二电极48a既不位于第一电极46a正上方也不位于第一电极46a正下方。在一个实施例中且如所展示，在直线垂直横截面(例如，由图1所展示的横截面)中第一电极46a位于第二电极48a正上方及正下方。可使用如本文中关于其它实施例所展示及/或所描述的(若干)任何其它属性或方面。
图7展示存储器阵列10的另一实例替代实施例构造8b，其中个别存储器单元包括晶体管25b及电容器34b。在适当的情况下使用来自上述实施例的相同数字，其中一些构造差异是用后缀“b”指示。而且，展示仅一个层级14b及两个层级12。晶体管25b仅包括与沟道区24相关联的单个栅极26(例如，无额外栅极27)。此被展示为位于沟道区24上方，尽管此可替代地位于沟道区24下方。因此，电容器34b可被认为是单面的，而电容器34及34a可被认为是至少双面的(例如，相对于电容器电极48、48a的顶面及底面)。可使用如本文中关于其它实施例所展示及/或所描述的(若干)任何其它属性或方面。
在一个实施例中，存储器单元层级中的个别者不具有在所述个别存储器单元层级中位于彼此正上方及正下方的存储器单元中的两者。例如，且仅以实例的方式，关于图1到7的上述实施例展示此类实例实施例。替代地，且仅以实例的方式，存储器单元层级中的个别者可包括存储器单元中的两者，其中在所述个别存储器单元层级中所述两个存储器单元中的一者位于另一者正上方。关于图8及存储器阵列10的构造8c展示及描述此第一实例实施例。已在适当的情况下使用来自上述实施例的相同数字，其中一些构造差异是用后缀“c”指示。同样，展示仅一个层级14c及两个层级12。
单个层级14c中的个别存储器单元19被展示为包括晶体管25c及电容器34c。在个别层级14c中存储器单元19中的一者位于另一存储器单元19上方，如实例实施例中所展示。在所展示的一个实施例中，每一电容器34c共享电容器电极48c，电容器电极48c延伸到电容器-电极结构52或是电容器-电极结构52的部分。所描绘的不同晶体管25c的第二源极/漏极区22可例如如所展示那样通过作为感测线结构56的部分的导电材料58及60彼此电耦合，在一个实施例中彼此直接电耦合。每一晶体管25c的第一源极/漏极区20不彼此直接电耦合，且与相应第一电容器电极46c电耦合，在一个实施例中与相应第一电容器电极46c直接电耦合。由此，两个垂直堆叠的存储器单元19(一者位于另一者正上方)经形成在单个存储器单元层级14c内。在一个实施例中，晶体管栅极26及27不彼此直接电耦合，这可实现关于在个别存储器单元层级14c内位于彼此上方及下方的不同晶体管25c的更好的单独存取/控制。可使用如本文中关于其它实施例所展示及/或所描述的(若干)任何其它属性或方面。
关于图9及存储器阵列10的构造8d展示及描述此第二实例实施例。已在适当的情况下使用来自上述实施例的相同数字，其中一些构造差异是用后缀“d”指示。同样，展示仅一个层级14d及两个层级12。实例构造8d与构造8c非常类似，其中每一存储器单元19具有晶体管25d及电容器34c。晶体管25d与晶体管25c的不同之处在于具有沿感测线结构56且在感测线结构56旁边彼此整体地竖向连接的第二源极/漏极区22d。个别存储器单元层级14d仍然包括存储器单元19中的两者，其中在所述个别存储器单元层级中此两个存储器单元19中的一者位于另一者正上方。
在包含栅极26及27两者的一个实施例中，此类栅极不彼此直接耦合。例如，关于图10到12及存储器阵列的构造8e展示及描述此实施例。已在适当的情况下使用来自上述实施例的相同数字，其中一些构造差异是用后缀“e”指示。阶梯区15e包括在其中个别地具有导电通孔97e的交错接触开口96e，交错接触开口96e单独地延伸到个别存储器单元层级14中的不同个别栅极26及27，由此不将个别存储器单元层级14中的栅极26及27直接耦合在一起。
上述实例结构可通过任何现有或尚未开发的技术制造。参考图13到52描述一种制造由图1到5所展示的实施例的实例技术。来自上述实施例的相同数字已用于(若干)前驱体构造、区等/其前驱体材料。
图13及14展示图1到5的构造或堆叠的前驱体的实例部分。根据接下来的描述，所属领域的技术人员可在认识到某些材料将相对于实例方法中的其它材料选择性地蚀刻的情况下选择任何合适的不同材料组合。作为实例，且与上述实例一致，用于绝缘材料层级12的实例材料16是碳掺杂氮化硅(2到10碳原子百分比)。绝缘材料16的实例厚度为200埃到500埃。构造8包含材料或层26、47、49、47及27(从上到下)的堆叠，且所述材料或层中的每一者可被认为是存储器单元层级14内的子层。材料26、47及27中的每一者的实例厚度为100埃到400埃，其中实例栅极材料26及27是n+导电掺杂多晶硅。实例绝缘体材料47是氮化硅。材料26及/或27可为牺牲的且由导电掺杂半导电材料及/或金属材料取代。实例绝缘体材料49是二氧化硅，其中实例厚度为300埃到600埃。构造8已经图案化以形成阶梯区15，借此个别存储器单元层级14中的个别栅极材料26及27形成随后可向上暴露的所谓“阶梯”的最高表面，如将从接下来的论述变得显而易见。实例二氧化硅-绝缘体材料49位于阶梯区15中的阶梯顶上。
参考图15及16，开口33已以偏移或交错方式形成在所描绘材料堆叠中且穿过所描绘材料堆叠。实例开口33的中心相对于感测线结构56(未展示)以及环形物40、41、42及44(未展示)的中心居中。
参考图17及18，图15及16的衬底构造8已经受合适蚀刻，借此材料49已相对于其它所描绘材料横向地/径向地选择性蚀刻以有效地加宽存储器单元层级14内的开口33。关于上述实例材料，实例蚀刻化学物质是稀释的HF。实例最高氮化硅绝缘体层47保护其下方的实例二氧化硅-绝缘体材料49免于在阶梯区15中被蚀刻。
参考图19及20，已如所展示沉积第二电容器电极材料48(例如，30埃到60埃的氮化钛)、电容器绝缘体50/栅极绝缘体28(例如，30埃到60埃的二氧化硅及/或高k绝缘体)及第一电容器电极材料46-第一源极/漏极材料20(例如，50埃到100埃的导电掺杂多晶硅)。第二电容器电极材料48及电容器绝缘体50/栅极绝缘体28由于尺度而不能在图19中单独地区分，也不能在后续对应奇数图中区分。绝缘体材料50/28可为在其沉积之后立即进行原位蒸汽生成以便致密化(例如，在650℃到1000℃，在大气压或次大气压下，且在存在O2及H2的情况下)的二氧化硅。材料46/20已经沉积而足以填充开口33的横向加宽部分，但理想地不足以填充此类开口的较窄部分的中心部分。
参考图21及22，已如所展示那样蚀刻材料46/20以形成完成的第一电容器电极46及第一源极/漏极区20(以及(分别)对应环形物45及41)。用来进行所述材料的实例所描绘的选择性蚀刻的实例蚀刻化学物质是四甲基氢氧化铵(TMAH)。
参考图23及24，已如所展示那样沉积且随后回蚀本征或合适掺杂的沟道材料硅24以设置沟道长度(例如，200埃)并界定沟道环形物40。用于所述材料的实例蚀刻化学物质是TMAH。
参考图25及26，已沉积更多氧化硅-绝缘体材料49以有效地填充通过蚀刻图23及24中所展示的沟道材料24形成的所描绘凹口/间隙，之后选择性地蚀刻(例如，稀释的HF)氧化硅-绝缘体材料49以从开口33的主要部分移除此氧化硅-绝缘体材料49。
参考图27及28，已蚀刻绝缘体材料50/28，之后蚀刻氮化钛第二电容器电极材料48，以从开口33的主要部分内移除绝缘体材料50/28。实例蚀刻化学物质分别包含稀释的HF以及过氧化氢及硫酸的组合。此后，已合适地蚀刻实例氮化硅绝缘体材料47(例如，使用热磷酸)以移除最高层47且如所展示那样使材料47在存储器单元层级14内横向地凹入。此也由此暴露第二电容器电极材料48的竖向最高表面及竖向最低表面，其中已在存储器单元层级14中移除氮化硅绝缘体材料47。
参考图29，实例氮化钛材料48已经受选择性蚀刻(例如，使用硫酸及过氧化氢)，以足以如所展示那样使氮化钛材料48横向地/径向地凹入且在绝缘体材料50/28与实例氮化硅47之间的氮化硅47的径向内端(相对于开口33)处形成竖向间隙/凹口。
参考图30，已在通过图29中所展示的蚀刻形成的竖向间隙/凹口内形成绝缘体材料49。用于生产图30构造的实例技术是保形沉积实例二氧化硅-绝缘体材料49，之后进行回蚀(例如，使用稀释的HF)以移除此二氧化硅-绝缘体材料49，但所描绘间隙/凹口中接纳的二氧化硅-绝缘体材料49除外。
参考图31及32，已沉积更多实例n+导电掺杂多晶硅栅极材料26、27以填充图30中所展示的剩余间隙/凹口，之后选择性地蚀刻材料26、27(例如，使用TMAH)以使其如所展示那样横向地凹入。
参考图33及34，已沉积实例氮化硅-绝缘体材料47以填充通过图31及32中所展示的蚀刻形成的间隙，之后选择性地蚀刻氮化硅-绝缘体材料47(例如，使用热磷酸)以从开口33的主要部分内移除此氮化硅-绝缘体材料47。
参考图35及36，已通过选择性蚀刻(例如HF)移除如上文关于图25及26(图35及36中未展示)所描述那样形成的实例二氧化硅-绝缘体材料49。在确定此蚀刻时，还可蚀刻阶梯区15中的一些二氧化硅-绝缘体材料49(未展示)。替代地，图14中所展示的最高氮化硅绝缘体材料47(未展示)最初可足够厚使得在由图27及28所展示的处理中不移除所有最高氮化硅绝缘体材料47，使得一些最高氮化硅绝缘体材料47(未展示)保留且在移除如图25及26中所展示那样形成的材料49期间保护阶梯区-氧化硅材料49。
参考图37及38，已如所展示那样沉积第二源极/漏极区材料22/材料58，以足以填充通过如图35及36中所展示那样移除材料49形成的间隙。随后，已如所展示那样沉积且平坦化及/或回蚀金属材料60以形成感测线结构56。已如所展示那样移除材料58及60的最高部分且由此形成的开口已被绝缘体材料49堵塞。
参考图39及40，已如所展示那样形成沟槽89(例如，在间距倍增或无间距倍增的情况下使用光刻及减法蚀刻)。此将有效地能够形成存取线90x及90y(尚未展示)的纵向轮廓以及形成电容器-电极结构52(尚未展示)，如将从接下来的讨论变得显而易见。
参考图41及42，已如所展示那样选择性地蚀刻(例如，使用TMAH)实例多晶硅材料26、27，由此形成存取线90x及90y的纵向轮廓。
参考图43及44，实例氮化硅-绝缘体材料47已用来堵塞通过图41及42中所展示的蚀刻形成的间隙/凹口，且接着已从沟槽89的主要部分移除此材料47。
参考图45及46，已选择性地横向蚀刻(例如，使用HF)实例二氧化硅-绝缘体材料49，以足以如所展示那样暴露第二电容器电极材料48的端。
参考图47及48，已沉积额外第二电容器电极材料48以填充沟槽89及通过图45及46中所展示的蚀刻形成的间隙/凹口，因此完成电容器-电极结构52的形成。此时可制造水平伸长的电容器-电极构造29(例如，通过电容器-电极结构52的材料48的减法图案化)。
参考图49及50，接触开口96已经形成在阶梯区15中以向上暴露个别存储器单元层级14内的导电栅极材料26及27且与其重叠。
参考图51及52，已用导电材料填充接触开口96，所述导电材料接着经平坦化以形成导电通孔97。
结论
在一些实施例中，一种存储器阵列包括绝缘材料及存储器单元的垂直交替层级。所述存储器单元个别地包含晶体管，所述晶体管包括中间具有沟道区的第一源极/漏极区及第二源极/漏极区以及可操作地接近所述沟道区的栅极。所述沟道区的至少部分水平地定向以用于所述第一源极/漏极区与所述第二源极/漏极区之间的所述部分中的水平电流流动。所述存储器单元个别地包含电容器，所述电容器包括中间具有电容器绝缘体的第一电极及第二电极。所述第一电极电耦合到所述第一源极/漏极区。所述阵列中的所述多个电容器的第二电容器电极彼此电耦合。感测线结构竖向延伸通过所述垂直交替层级。不同存储器单元层级中的所述晶体管中的个别者的所述第二源极/漏极区中的个别者电耦合到所述竖向延伸的感测线结构。
在一些实施例中，一种存储器阵列包括绝缘材料及存储器单元的垂直交替层级。所述存储器单元个别地包含晶体管，所述晶体管包括中间具有沟道区的第一源极/漏极区及第二源极/漏极区以及可操作地接近所述沟道区的栅极。所述沟道区的至少部分水平地定向以用于所述第一源极/漏极区与所述第二源极/漏极区之间的所述部分中的水平电流流动。所述存储器单元个别地包含电容器，所述电容器包括中间具有电容器绝缘体的第一电极及第二电极。所述第一电极电耦合到所述第一源极/漏极区。电容器-电极结构竖向延伸通过所述垂直交替层级。不同存储器单元层级中的所述电容器中的个别者的所述第二电极中的个别者电耦合到所述竖向延伸的电容器-电极结构。感测线电耦合到所述晶体管中的个别者的多个所述第二源极/漏极区。
在一些实施例中，一种存储器阵列包括绝缘材料及存储器单元的垂直交替层级。所述存储器单元个别地包含晶体管，所述晶体管包括中间具有沟道区的第一源极/漏极区及第二源极/漏极区以及可操作地接近所述沟道区的栅极。所述沟道区的至少部分水平地定向以用于所述第一源极/漏极区与所述第二源极/漏极区之间的所述部分中的水平电流流动。所述存储器单元个别地包含电容器，所述电容器包括中间具有电容器绝缘体的第一电极及第二电极。所述第一电极电耦合到所述第一源极/漏极区。感测线结构竖向延伸通过所述垂直交替层级。不同存储器单元层级中的所述晶体管中的个别者的所述第二源极/漏极区中的个别者电耦合到所述竖向延伸的感测线结构。电容器-电极结构竖向延伸通过所述垂直交替层级。不同存储器单元层级中的所述电容器中的个别者的所述第二电极中的个别者电耦合到所述竖向延伸的电容器-电极结构。
在一些实施例中，一种存储器阵列包括绝缘材料及存储器单元的垂直交替层级。所述存储器单元个别地包含晶体管，所述晶体管包括中间具有沟道区的第一源极/漏极区及第二源极/漏极区以及可操作地接近所述沟道区的栅极。所述沟道区的至少部分水平地定向以用于所述第一源极/漏极区与所述第二源极/漏极区之间的所述部分中的水平电流流动。所述存储器单元个别地包含电容器，所述电容器包括中间具有电容器绝缘体的第一电极及第二电极。所述第一电极电耦合到所述第一源极/漏极区。所述阵列中的多个所述电容器中的第二电容器电极彼此电耦合。感测线电耦合到不同存储器单元层级中的所述晶体管中的个别者的多个所述第二源极/漏极区。所述存储器单元层级中的个别者包括所述存储器单元中的两者，在所述个别存储器单元层级中所述两个存储器单元中的一者位于另一者正上方。
在一些实施例中，一种存储器阵列包括绝缘材料及存储器单元的垂直交替层级。所述存储器单元个别地包含晶体管，所述晶体管包括中间具有沟道区的第一源极/漏极区及第二源极/漏极区以及可操作地接近所述沟道区的栅极。所述沟道区的至少部分水平地定向以用于所述第一源极/漏极区与所述第二源极/漏极区之间的所述部分中的水平电流流动。所述存储器单元个别地包含电容器，所述电容器包括中间具有电容器绝缘体的第一电极及第二电极。所述第一电极电耦合到所述第一源极/漏极区。所述阵列中的多个所述电容器中的所述第二电容器电极彼此电耦合。感测线电耦合到不同存储器单元层级中的所述晶体管中的个别者的多个所述第二源极/漏极区。所述存储器单元层级中的个别者包括所述栅极及另一栅极。在所述个别存储器单元层级中所述栅极及所述另一栅极中的一者位于另一者正上方。

Claims (34)

1.一种存储器阵列，其包括：
绝缘材料及存储器单元的垂直交替层级，所述存储器单元个别地包括：
晶体管，其包括中间具有沟道区的第一源极/漏极区及第二源极/漏极区以及可操作地接近所述沟道区的栅极，所述沟道区的至少部分水平地定向以用于所述第一源极/漏极区与所述第二源极/漏极区之间的所述部分中的水平电流流动；及
电容器，其包括中间具有电容器绝缘体的第一电极及第二电极，所述第一电极电耦合到所述第一源极/漏极区，所述阵列中的多个所述电容器的第二电容器电极彼此电耦合；及
感测线结构，其竖向延伸通过所述垂直交替层级，不同存储器单元层级中的所述晶体管中的个别者的所述第二源极/漏极区中的个别者电耦合到所述竖向延伸的感测线结构。
2.根据权利要求1所述的阵列，其中所有所述沟道区水平地定向以便水平电流从中流过。
3.根据权利要求1所述的阵列，其中所述第一电极直接电耦合到所述第一源极/漏极区。
4.根据权利要求1所述的阵列，其中所述个别第二源极/漏极区直接电耦合到所述竖向延伸的感测线结构。
5.根据权利要求1所述的阵列，其中所述感测线结构直接电耦合到位于所述垂直交替层级上方或下方的水平纵向伸长的感测线。
6.根据权利要求1所述的阵列，其中所述多个电容器的所述第二电容器电极彼此直接电耦合。
7.根据权利要求6所述的阵列，其包括水平纵向伸长且将所述多个电容器的所述第二电容器电极彼此直接电耦合的竖向延伸壁。
8.根据权利要求1所述的阵列，其中在直线垂直横截面中所述第二电极位于所述第一电极正上方及正下方。
9.根据权利要求1所述的阵列，其中在任何直线垂直横截面中所述第二电极不位于所述第一电极正上方及正下方。
10.根据权利要求1所述的阵列，其中在直线垂直横截面中所述第一电极位于所述第二电极正上方及正下方。
11.根据权利要求1所述的阵列，其中所述沟道区包括在直线垂直横截面中相对于彼此竖向隔开的两个沟道片段。
12.根据权利要求11所述的阵列，其中所述两个沟道片段彼此直接电耦合。
13.根据权利要求12所述的阵列，其中所述两个沟道片段通过所述第一源极/漏极区彼此直接电耦合。
14.根据权利要求1所述的阵列，其中所述存储器单元层级中的个别者包括所述存储器单元中的两者，在所述个别存储器单元层中所述两个存储器单元中的一者位于另一者正上方。
15.根据权利要求1所述的阵列，其中所述存储器单元层中的个别者不具有所述存储器单元中的两者，在所述个别存储器单元层中所述两个存储器单元位于彼此正上方及正下方。
16.根据权利要求1所述的阵列，其中所述存储器单元层级中的个别者包括所述栅极及另一栅极，在所述个别存储器单元层级中所述栅极及所述另一栅极中的一者位于另一者正上方。
17.根据权利要求1所述的阵列，其中在直线水平横截面中所述沟道区包括环形物。
18.根据权利要求1所述的阵列，其中在直线水平横截面中所述第一源极/漏极区包括环形物。
19.根据权利要求1所述的阵列，其中在直线水平横截面中所述第二源极/漏极区包括环形物。
20.根据权利要求1所述的阵列，其中在直线水平横截面中所述第一电极包括环形物。
21.根据权利要求1所述的阵列，其中在直线水平横截面中所述第二电极包括环形物。
22.根据权利要求1所述的阵列，其中在直线水平横截面中所述栅极包括环形物。
23.一种存储器阵列，其包括：
绝缘材料及存储器单元的垂直交替层级，所述存储器单元个别地包括：
晶体管，其包括中间具有沟道区的第一源极/漏极区及第二源极/漏极区以及可操作地接近所述沟道区的栅极，所述沟道区的至少部分水平地定向以用于所述第一源极/漏极区与所述第二源极/漏极区之间的所述部分中的水平电流流动；及
电容器，其包括中间具有电容器绝缘体的第一电极及第二电极，所述第一电极电耦合到所述第一源极/漏极区；
电容器-电极结构，其竖向延伸通过所述垂直交替层级，不同存储器单元层级中的所述电容器中的个别者的所述第二电极中的个别者电耦合到所述竖向延伸的电容器-电极结构；及
感测线，其电耦合到所述晶体管中的个别者的多个所述第二源极/漏极区。
24.根据权利要求23所述的阵列，其中所述电容器-电极结构直接电耦合到位于所述垂直交替层级上方或下方的水平伸长的电容器-电极构造。
25.根据权利要求23所述的阵列，其中所述电容器-电极结构包括水平纵向伸长且将所述个别第二电容器直接电耦合在一起的竖向延伸壁。
26.一种存储器阵列，其包括：
绝缘材料及存储器单元的垂直交替层级，所述存储器单元个别地包括：
晶体管，其包括中间具有沟道区的第一源极/漏极区及第二源极/漏极区以及可操作地接近所述沟道区的栅极，所述沟道区的至少部分水平地定向以用于所述第一源极/漏极区与所述第二源极/漏极区之间的所述部分中的水平电流流动；及
电容器，其包括中间具有电容器绝缘体的第一电极及第二电极，所述第一电极电耦合到所述第一源极/漏极区；
感测线结构，其竖向延伸通过所述垂直交替层级，不同存储器单元层级中的所述晶体管中的个别者的所述第二源极/漏极区中的个别者电耦合到所述竖向延伸的感测线结构；及
电容器-电极结构，其竖向延伸通过所述垂直交替层级，不同存储器单元层级中的所述电容器中的个别者的所述第二电极中的个别者电耦合到所述竖向延伸的电容器-电极结构。
27.一种存储器阵列，其包括：
绝缘材料及存储器单元的垂直交替层级，所述存储器单元个别地包括：
晶体管，其包括中间具有沟道区的第一源极/漏极区及第二源极/漏极区以及可操作地接近所述沟道区的栅极，所述沟道区的至少部分水平地定向以用于所述第一源极/漏极区与所述第二源极/漏极区之间的所述部分中的水平电流流动；及
电容器，其包括中间具有电容器绝缘体的第一电极及第二电极，所述第一电极电耦合到所述第一源极/漏极区，所述阵列中的多个所述电容器的第二电容器电极彼此电耦合；
感测线，其电耦合到不同存储器单元层级中的所述晶体管中的个别者的多个所述第二源极/漏极区；及
所述存储器单元层级中的个别者，其包括所述存储器单元中的两者，在所述个别存储器单元层级中所述两个存储器单元中的一者位于另一者正上方。
28.根据权利要求27所述的阵列，其中所有所述沟道区水平地定向以便水平电流从中流过。
29.一种存储器阵列，其包括：
绝缘材料及存储器单元的垂直交替层级，所述存储器单元个别地包括：
晶体管，其包括中间具有沟道区的第一源极/漏极区及第二源极/漏极区以及可操作地接近所述沟道区的栅极，所述沟道区的至少部分水平地定向以用于所述第一源极/漏极区与所述第二源极/漏极区之间的所述部分中的水平电流流动；及
电容器，其包括中间具有电容器绝缘体的第一电极及第二电极，所述第一电极电耦合到所述第一源极/漏极区，所述阵列中的多个所述电容器的第二电容器电极彼此电耦合；
感测线，其电耦合到不同存储器单元层级中的所述晶体管中的个别者的所述第二源极/漏极区中的多者；及
所述存储器单元层级中的个别者，其包括所述栅极及另一栅极，在所述个别存储器单元层级中所述栅极及所述另一栅极中的一者位于另一者正上方。
30.根据权利要求29所述的阵列，其中所述栅极及所述另一栅极彼此直接电耦合。
31.根据权利要求29所述的阵列，其中所述栅极及所述另一栅极不彼此直接电耦合。
32.根据权利要求29所述的阵列，其中在直线垂直横截面中所述栅极及所述另一栅极中的所述一者在所述电容器正上方纵向延伸。
33.根据权利要求29所述的阵列，其中在直线垂直横截面中所述栅极及所述另一栅极中的所述另一者在所述电容器正下方纵向延伸。
34.根据权利要求33所述的阵列，其中在所述直线垂直横截面中所述栅极及所述另一栅极中的所述一者在所述电容器正上方纵向延伸。
CN201880025498.3A 2017-05-08 2018-05-08 存储器阵列 Active CN110520989B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762502999P 2017-05-08 2017-05-08
US62/502,999 2017-05-08
PCT/US2018/031498 WO2018208717A1 (en) 2017-05-08 2018-05-08 Memory arrays

Publications (2)

Publication Number Publication Date
CN110520989A true CN110520989A (zh) 2019-11-29
CN110520989B CN110520989B (zh) 2023-09-29

Family

ID=64015478

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880025498.3A Active CN110520989B (zh) 2017-05-08 2018-05-08 存储器阵列

Country Status (5)

Country Link
US (2) US10607995B2 (zh)
EP (2) EP3635783B1 (zh)
KR (2) KR102400951B1 (zh)
CN (1) CN110520989B (zh)
WO (1) WO2018208717A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116437661A (zh) * 2023-05-24 2023-07-14 北京超弦存储器研究院 存储器及其制造方法、电子设备
WO2023240704A1 (zh) * 2022-06-16 2023-12-21 长鑫存储技术有限公司 半导体结构及其形成方法
WO2023245793A1 (zh) * 2022-06-22 2023-12-28 长鑫存储技术有限公司 半导体结构及其制造方法

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102241839B1 (ko) 2017-05-08 2021-04-20 마이크론 테크놀로지, 인크 메모리 어레이
KR20180131118A (ko) * 2017-05-31 2018-12-10 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
US11043499B2 (en) 2017-07-27 2021-06-22 Micron Technology, Inc. Memory arrays comprising memory cells
US10804273B2 (en) 2017-09-06 2020-10-13 Micron Technology, Inc. Memory arrays comprising vertically-alternating tiers of insulative material and memory cells and methods of forming a memory array
US10707210B2 (en) * 2017-12-07 2020-07-07 Micron Technology, Inc. Devices having a transistor and a capacitor along a common horizontal level, and methods of forming devices
US10950618B2 (en) * 2018-11-29 2021-03-16 Micron Technology, Inc. Memory arrays
US20200202900A1 (en) * 2018-12-21 2020-06-25 Applied Materials, Inc. 3-D DRAM Structure With Vertical Bit-Line
US11295786B2 (en) * 2019-02-06 2022-04-05 Applied Materials, Inc. 3D dram structure with high mobility channel
KR102634622B1 (ko) 2019-02-28 2024-02-08 에스케이하이닉스 주식회사 수직형 메모리 장치
KR20210007737A (ko) * 2019-07-12 2021-01-20 에스케이하이닉스 주식회사 수직형 메모리 장치
KR102634614B1 (ko) * 2019-07-12 2024-02-08 에스케이하이닉스 주식회사 수직형 메모리 장치
KR102638741B1 (ko) 2019-08-19 2024-02-22 삼성전자주식회사 반도체 메모리 소자
US11239238B2 (en) 2019-10-29 2022-02-01 Intel Corporation Thin film transistor based memory cells on both sides of a layer of logic devices
US11335686B2 (en) 2019-10-31 2022-05-17 Intel Corporation Transistors with back-side contacts to create three dimensional memory and logic
US11257822B2 (en) * 2019-11-21 2022-02-22 Intel Corporation Three-dimensional nanoribbon-based dynamic random-access memory
US11056492B1 (en) 2019-12-23 2021-07-06 Intel Corporation Dense memory arrays utilizing access transistors with back-side contacts
WO2021162856A1 (en) * 2020-02-10 2021-08-19 Applied Materials, Inc. 3-d dram structures and methods of manufacture
US11087832B1 (en) 2020-03-02 2021-08-10 Intel Corporation Three-dimensional nanoribbon-based static random-access memory
US11355554B2 (en) 2020-05-08 2022-06-07 Micron Technology, Inc. Sense lines in three-dimensional memory arrays, and methods of forming the same
US11594537B2 (en) 2020-07-06 2023-02-28 Applied Materials, Inc. 3-d dram cell with mechanical stability
KR20220005866A (ko) * 2020-07-07 2022-01-14 에스케이하이닉스 주식회사 반도체 장치
US11495604B2 (en) 2020-07-30 2022-11-08 Micron Technology, Inc. Channel and body region formation for semiconductor devices
US11257821B1 (en) 2020-07-30 2022-02-22 Micron Technology, Inc. Digit line and body contact for semiconductor devices
US11309315B2 (en) 2020-07-30 2022-04-19 Micron Technology, Inc. Digit line formation for horizontally oriented access devices
US11164872B1 (en) 2020-07-30 2021-11-02 Micron Technology, Inc. Underbody contact to horizontal access devices for vertical three-dimensional (3D) memory
KR20220017263A (ko) 2020-08-04 2022-02-11 삼성전자주식회사 반도체 메모리 소자
US11393688B2 (en) 2020-08-04 2022-07-19 Micron Technology, Inc. Semiconductor contact formation
US11227864B1 (en) 2020-08-06 2022-01-18 Micron Technology, Inc. Storage node after three-node access device formation for vertical three dimensional (3D) memory
US11476251B2 (en) 2020-08-06 2022-10-18 Micron Technology, Inc. Channel integration in a three-node access device for vertical three dimensional (3D) memory
US11532630B2 (en) 2020-08-27 2022-12-20 Micron Technology, Inc. Channel formation for vertical three dimensional (3D) memory
US11239117B1 (en) 2020-08-27 2022-02-01 Micron Technology, Inc. Replacement gate dielectric in three-node access device formation for vertical three dimensional (3D) memory
US11329051B2 (en) 2020-08-28 2022-05-10 Micron Technology, Inc. Gate dielectric repair on three-node access device formation for vertical three-dimensional (3D) memory
US11538809B2 (en) 2020-08-31 2022-12-27 Micron Technology, Inc. Metal insulator semiconductor (MIS) contact in three dimensional (3D) vertical memory
US11849573B2 (en) 2020-09-10 2023-12-19 Micron Technology, Inc. Bottom electrode contact for a vertical three-dimensional memory
WO2022061796A1 (en) * 2020-09-27 2022-03-31 Yangtze Memory Technologies Co., Ltd. On-chip capacitors in three-dimensional semiconductor devices and methods for forming the same
US11289491B1 (en) * 2020-09-29 2022-03-29 Micron Technology, Inc. Epitaxtal single crystalline silicon growth for a horizontal access device
US11450693B2 (en) 2020-09-29 2022-09-20 Micron Technology, Inc. Single crystal horizontal access device for vertical three-dimensional (3D) memory and method of forming 3D memory
US11903183B2 (en) 2020-10-01 2024-02-13 Micron Technology, Inc. Conductive line contact regions having multiple multi-direction conductive lines and staircase conductive line contact structures for semiconductor devices
US11696432B2 (en) 2020-10-01 2023-07-04 Micron Technology, Inc. Multi-direction conductive line and staircase contact for semiconductor devices
KR20220049866A (ko) * 2020-10-15 2022-04-22 에스케이하이닉스 주식회사 메모리셀 및 그를 구비한 반도체 장치
KR20220050615A (ko) * 2020-10-16 2022-04-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11950403B2 (en) 2020-10-23 2024-04-02 Micron Technology, Inc. Widened conductive line structures and staircase structures for semiconductor devices
US11393820B2 (en) 2020-10-26 2022-07-19 Micron Technology, Inc. Vertical digit line for semiconductor devices
US11367726B2 (en) 2020-10-26 2022-06-21 Micron Technology, Inc. Vertical digit lines for semiconductor devices
US11342218B1 (en) 2020-11-02 2022-05-24 Micron Technology, Inc. Single crystalline silicon stack formation and bonding to a CMOS wafer
US11495600B2 (en) 2020-11-10 2022-11-08 Micron Technology, Inc. Vertical three-dimensional memory with vertical channel
US11476254B2 (en) 2021-01-29 2022-10-18 Micron Technology, Inc. Support pillars for vertical three-dimensional (3D) memory
US11791260B2 (en) 2021-02-02 2023-10-17 Micron Technology, Inc. Contacts for twisted conductive lines within memory arrays
US11469232B2 (en) * 2021-02-09 2022-10-11 Micron Technology, Inc. Epitaxial silicon within horizontal access devices in vertical three dimensional (3D) memory
US11443780B2 (en) 2021-02-10 2022-09-13 Micron Technology, Inc. Vertical access line multiplexor
US11386948B1 (en) 2021-02-10 2022-07-12 Micron Technology, Inc. Multiplexors under an array of memory cells
US11469230B2 (en) 2021-03-01 2022-10-11 Micron Technology, Inc. Vertically separated storage nodes and access devices for semiconductor devices
US11631681B2 (en) 2021-03-02 2023-04-18 Micron Technology, Inc. Vertical contacts for semiconductor devices
US11587931B2 (en) 2021-03-03 2023-02-21 Micron Technology, Inc. Multiplexor for a semiconductor device
US11380387B1 (en) 2021-03-23 2022-07-05 Micron Technology, Inc. Multiplexor for a semiconductor device
JP2022159956A (ja) 2021-04-05 2022-10-18 キオクシア株式会社 半導体記憶装置
US11616119B2 (en) * 2021-04-21 2023-03-28 Micron Technology, Inc. Integrated assemblies and methods forming integrated assemblies
US11641732B2 (en) 2021-04-22 2023-05-02 Micron Technology, Inc. Self-aligned etch back for vertical three dimensional (3D) memory
TW202318635A (zh) * 2021-08-23 2023-05-01 美商應用材料股份有限公司 用於三維動態隨機存取記憶體的半導體隔離橋
US20230101155A1 (en) * 2021-09-27 2023-03-30 Applied Materials, Inc. Three dimensional memory device and method of fabrication
US11832433B2 (en) 2021-11-15 2023-11-28 Micron Technology, Inc. Array and peripheral area masking

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1525549A (zh) * 1997-04-04 2004-09-01 ���ס�J������ 三维结构存储器的制造方法及使用方法
CN101355085A (zh) * 2007-07-27 2009-01-28 海力士半导体有限公司 半导体器件的竖直浮体单元及其制造方法
CN102522407A (zh) * 2011-12-23 2012-06-27 清华大学 具有垂直晶体管的存储器阵列结构及其形成方法
US20130070506A1 (en) * 2011-09-15 2013-03-21 Elpida Memory Inc. Semiconductor device having stacked layers
US20130095580A1 (en) * 2011-10-18 2013-04-18 Zvi Or-Bach Semiconductor device and structure
CN104115226A (zh) * 2011-12-23 2014-10-22 英特尔公司 堆叠存储器体系结构中的单独微通道电压域
US20160322368A1 (en) * 2015-04-29 2016-11-03 Yale University Three-Dimensional Ferroelectric FET-Based Structures
CN106463510A (zh) * 2014-04-24 2017-02-22 美光科技公司 铁电场效晶体管、以行线和列线方式形成阵列的多个铁电场效晶体管以及形成多个铁电场效晶体管的方法
US20170053906A1 (en) * 2015-08-23 2017-02-23 Monolithic 3D Inc. Semiconductor memory device and structure

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3387286A (en) * 1967-07-14 1968-06-04 Ibm Field-effect transistor memory
JPH09191088A (ja) * 1995-11-09 1997-07-22 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR0179799B1 (ko) * 1995-12-29 1999-03-20 문정환 반도체 소자 구조 및 그 제조방법
DE10139827A1 (de) 2001-08-14 2003-03-13 Infineon Technologies Ag Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich
DE10223505A1 (de) * 2002-05-27 2003-12-11 Infineon Technologies Ag Verfahren zum Herstellen einer Speicherzelle, Speicherzelle und Speicherzellen-Anordnung
US20060255384A1 (en) * 2005-05-13 2006-11-16 Peter Baars Memory device and method of manufacturing the same
KR100689842B1 (ko) 2006-01-06 2007-03-08 삼성전자주식회사 강유전체막을 정보저장요소로 채택하는 플래시 메모리소자들 및 그 제조방법들
US7842990B2 (en) * 2006-02-17 2010-11-30 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device including trench capacitor
JP4745108B2 (ja) 2006-04-06 2011-08-10 株式会社東芝 不揮発性半導体記憶装置
US8143121B2 (en) 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
KR20120069258A (ko) 2010-12-20 2012-06-28 에스케이하이닉스 주식회사 반도체 소자의 수직형 메모리 셀
JP2012244180A (ja) 2011-05-24 2012-12-10 Macronix Internatl Co Ltd 多層接続構造及びその製造方法
US8891285B2 (en) 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP5869112B2 (ja) 2011-06-27 2016-02-24 シン フイルム エレクトロニクス エイエスエイ フレキシブルな基板上に設けられた積層体を含む強誘電体メモリセル中の短絡回路の低減
US9177872B2 (en) 2011-09-16 2015-11-03 Micron Technology, Inc. Memory cells, semiconductor devices, systems including such cells, and methods of fabrication
JP6105266B2 (ja) * 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
US8704221B2 (en) * 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8541826B2 (en) 2011-12-23 2013-09-24 Tsinghua University Memory array structure and method for forming the same
KR20140017272A (ko) 2012-07-31 2014-02-11 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
US8546955B1 (en) * 2012-08-16 2013-10-01 Xilinx, Inc. Multi-die stack package
KR20150020845A (ko) 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 수직 채널을 갖는 반도체 장치, 그를 포함하는 저항 변화 메모리 장치 및 그 제조방법
KR102168936B1 (ko) 2014-03-28 2020-10-22 인텔 코포레이션 수직 반도체 디바이스들을 위한 선택적으로 재성장된 상부 컨택트
US9502471B1 (en) 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
KR102461150B1 (ko) 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
JP6538598B2 (ja) * 2016-03-16 2019-07-03 株式会社東芝 トランジスタ及び半導体記憶装置
US20180057866A1 (en) 2016-08-08 2018-03-01 Exploragen, Inc. Genetic profiling methods for prediction of taste and scent preferences and gustative and olfactive product selection
US10964701B2 (en) 2017-03-31 2021-03-30 Intel Corporation Vertical shared gate thin-film transistor-based charge storage memory
KR102241839B1 (ko) 2017-05-08 2021-04-20 마이크론 테크놀로지, 인크 메모리 어레이
US11043499B2 (en) 2017-07-27 2021-06-22 Micron Technology, Inc. Memory arrays comprising memory cells
KR102524614B1 (ko) 2017-11-24 2023-04-24 삼성전자주식회사 반도체 메모리 소자
US10950618B2 (en) 2018-11-29 2021-03-16 Micron Technology, Inc. Memory arrays

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1525549A (zh) * 1997-04-04 2004-09-01 ���ס�J������ 三维结构存储器的制造方法及使用方法
CN101355085A (zh) * 2007-07-27 2009-01-28 海力士半导体有限公司 半导体器件的竖直浮体单元及其制造方法
US20130070506A1 (en) * 2011-09-15 2013-03-21 Elpida Memory Inc. Semiconductor device having stacked layers
US20130095580A1 (en) * 2011-10-18 2013-04-18 Zvi Or-Bach Semiconductor device and structure
CN102522407A (zh) * 2011-12-23 2012-06-27 清华大学 具有垂直晶体管的存储器阵列结构及其形成方法
CN104115226A (zh) * 2011-12-23 2014-10-22 英特尔公司 堆叠存储器体系结构中的单独微通道电压域
CN106463510A (zh) * 2014-04-24 2017-02-22 美光科技公司 铁电场效晶体管、以行线和列线方式形成阵列的多个铁电场效晶体管以及形成多个铁电场效晶体管的方法
US20160322368A1 (en) * 2015-04-29 2016-11-03 Yale University Three-Dimensional Ferroelectric FET-Based Structures
US20170053906A1 (en) * 2015-08-23 2017-02-23 Monolithic 3D Inc. Semiconductor memory device and structure

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023240704A1 (zh) * 2022-06-16 2023-12-21 长鑫存储技术有限公司 半导体结构及其形成方法
WO2023245793A1 (zh) * 2022-06-22 2023-12-28 长鑫存储技术有限公司 半导体结构及其制造方法
CN116437661A (zh) * 2023-05-24 2023-07-14 北京超弦存储器研究院 存储器及其制造方法、电子设备
CN116437661B (zh) * 2023-05-24 2023-11-24 北京超弦存储器研究院 存储器及其制造方法、电子设备

Also Published As

Publication number Publication date
EP3635783A4 (en) 2020-05-13
EP3859780A1 (en) 2021-08-04
CN110520989B (zh) 2023-09-29
KR20190131592A (ko) 2019-11-26
USRE49715E1 (en) 2023-10-24
KR102275052B1 (ko) 2021-07-09
EP3635783A1 (en) 2020-04-15
EP3635783B1 (en) 2021-04-28
KR20210086726A (ko) 2021-07-08
WO2018208717A1 (en) 2018-11-15
KR102400951B1 (ko) 2022-05-23
US20180323199A1 (en) 2018-11-08
US10607995B2 (en) 2020-03-31

Similar Documents

Publication Publication Date Title
CN110520989A (zh) 存储器阵列
KR102241839B1 (ko) 메모리 어레이
CN111052377B (zh) 包括绝缘材料和存储器单元的垂直交替层的存储器阵列以及形成存储器阵列的方法
KR102401865B1 (ko) 절연 재료 및 메모리 셀의 수직 교번하는 티어를 포함하는 메모리 어레이 및 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하는 메모리 어레이를 형성하는 방법
CN105453267B (zh) 垂直铁电场效晶体管构造
CN110214374A (zh) 个别地包含电容器及竖向延伸晶体管的存储器单元阵列，形成存储器单元阵列的层的方法，及形成个别地包含电容器及竖向延伸晶体管的存储器单元阵列的方法
CN105981171B (zh) 至三维存储器阵列的多级接触及其制造方法
CN110235245A (zh) 存储器单元，具有个别地包括电容器及晶体管的存储器单元且包括多行存取线及多列数字线的阵列，2t-1c存储器单元，及形成具有电容器及上面的存取晶体管的阵列的方法
CN110192278A (zh) 形成电容器阵列的方法、形成个别包括电容器及晶体管的存储器单元的阵列的方法、电容器阵列以及个别包括电容器及晶体管的存储器单元的阵列
US20200350369A1 (en) Memory layout for reduced line loading
TW202044547A (zh) 電晶體及電晶體陣列
CN110192279A (zh) 存储器单元及形成电容器的方法
CN108369956A (zh) 铁电电容器、铁电场效应晶体管及在形成包含导电材料与铁电材料的电子组件时使用的方法
CN107924932A (zh) 交叉点存储器单元阵列及形成交叉点存储器单元阵列的方法
CN109937481A (zh) 形成包括竖直相对的电容器对的阵列的方法及包括竖直相对的电容器对的阵列
US20120020140A1 (en) Resistive memory cell and operation thereof, and resistive memory and operation and fabrication thereof
US10879269B1 (en) Ferroelectric memory device containing a series connected select gate transistor and method of forming the same
US11785781B2 (en) Integrated circuit constructions comprising memory and methods used in the formation of integrated circuitry comprising memory
KR100687051B1 (ko) 스택형 강유전체 메모리 장치, 그 제조 방법, 강유전체메모리 회로 및 구동 방법
US10916287B2 (en) Ferroelectric memory device containing a series connected select gate transistor and method of forming the same
WO2017196918A1 (en) Array of cross point memory cells and methods of forming an array of cross point memory cells
KR102433698B1 (ko) 커패시터 절연체를 사이에 갖는 전도성 커패시터 전극 쌍을 포함하는 커패시터의 적어도 하나의 전도성 커패시터 전극의 적어도 일 부분을 형성하는데 사용되는 방법 및 커패시터를 형성하는 방법
TW202327056A (zh) 記憶體裝置及其製造方法
KR20240081473A (ko) 메모리 디바이스의 크기 효과를 완화하기 위한 인터페이스 막
KR20220153989A (ko) 메모리 디바이스의 크기 효과를 완화하기 위한 인터페이스 막

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant