CN116437661A - 存储器及其制造方法、电子设备 - Google Patents
存储器及其制造方法、电子设备 Download PDFInfo
- Publication number
- CN116437661A CN116437661A CN202310586459.3A CN202310586459A CN116437661A CN 116437661 A CN116437661 A CN 116437661A CN 202310586459 A CN202310586459 A CN 202310586459A CN 116437661 A CN116437661 A CN 116437661A
- Authority
- CN
- China
- Prior art keywords
- electrode
- capacitor
- layer
- memory
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 109
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 53
- 239000003990 capacitor Substances 0.000 claims abstract description 209
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 74
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 74
- 239000004020 conductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 109
- 238000000034 method Methods 0.000 claims description 57
- 230000008569 process Effects 0.000 claims description 49
- 238000005530 etching Methods 0.000 claims description 29
- 239000007787 solid Substances 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 238000003860 storage Methods 0.000 claims description 15
- 239000011810 insulating material Substances 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 8
- 238000000231 atomic layer deposition Methods 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 227
- 239000010408 film Substances 0.000 description 74
- 238000010586 diagram Methods 0.000 description 19
- 238000000059 patterning Methods 0.000 description 17
- 239000000463 material Substances 0.000 description 15
- 238000000576 coating method Methods 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 239000010409 thin film Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000000470 constituent Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000036961 partial effect Effects 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- -1 ITO Chemical class 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
一种存储器及其制造方法、电子设备，存储器包括：所述存储单元包括：晶体管以及电容；所述晶体管包括沟道、第一电极和第二电极以及栅极，所述第二电极与所述位线连接，所述第一电极与所述电容连接；所述栅极环绕所述沟道且通过栅极绝缘层与所述沟道连接；所述电容包括第一电容电极、第二电容电极以及电容介电层，所述第一电容电极与所述第一电极连接；所述第一电容电极、所述第一电极、所述沟道和所述第二电极为一体式结构，且由同一种金属氧化物导电材料形成；本公开存储器降低了生产成本，易于制造。
Description
技术领域
本公开实施例涉及但不限于半导体技术，尤指一种存储器及其制造方法、电子设备。
背景技术
随着动态随机存取存储器（Dynamic Random Access Memory，DRAM）技术的发展，平面的1T1C结构已经趋于极限，为了获取更高的存储电容，更低漏电，更高集成度，新的结构和工艺简单的半导体器件设计成为需求。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供一种存储器，包括：一个或多个沿垂直于衬底的方向堆叠的存储单元，以及位线和字线；所述存储单元包括：晶体管以及电容；
所述晶体管包括沟道、第一电极和第二电极以及栅极，所述第二电极与所述位线连接，所述第一电极与所述电容连接；所述栅极环绕所述沟道且通过栅极绝缘层与所述沟道连接；
所述电容包括第一电容电极、第二电容电极以及电容介电层，所述第一电容电极与所述第一电极连接；
所述第一电容电极、所述第一电极、所述沟道和所述第二电极为一体式结构，且由同一种金属氧化物导电材料形成。
在一些实施例中，所述沟道的电导率与所述第一电容电极、所述第一电极和所述第二电极的电导率相同。
在一些实施例中，所述第一电容电极、所述第一电极、所述沟道和所述第二电极分别为沿平行衬底方向延伸的一体式结构的不同区域。
在一些实施例中，所述一体式结构为沿平行衬底方向且垂直所述位线延伸的线状，其一端与所述位线连接，其中，所述位线为金属、合金或金属氮化物。
在一些实施例中，所述一体式结构为从所述第一电容电极至所述第二电极的区域均为实心结构，所述实心结构的第一电容电极的外侧壁和端面由所述第二电容电极环绕。
在一些实施例中，所述一体式结构的至少部分区域为中空结构；
其中，至少在所述第一电容电极所在的区域为中空结构，且所述一体式结构靠近所述电容的一端具有朝向所述第二电容电极的开口；所述第二电容电极环绕所述第一电容电极的外侧壁并深入到所述开口中，所述第二电容电极通过所述电容介电层与所述第一电容电极的外侧壁和内侧壁连接。
在一些实施例中，所述一体式结构中，与所述沟道、所述第一电极和所述第二电极对应的区域均为实心结构。
在一些实施例中，所述一体式结构中，与所述沟道、所述第一电极和所述第二电极对应的区域为中空结构，且所述中空结构从所述第一电容电极朝向所述位线方向延伸形成杯状结构，所述第二电极至少包含所述杯状结构的底面，所述位线与所述杯状结构的底面连接。
在一些实施例中，每个所述存储单元包含沿垂直位线方向延伸的孔洞，所述孔洞的侧壁为绝缘层，所述孔洞的底部露出对应区域的所述位线；
在所述孔洞的绝缘层上和底部露出的位线上沉积有金属氧化物导电层，所述金属氧化物导电层从远离位线的方向不同区域分别为所述第二电极、沟道、第一电极和第一电容电极。
在一些实施例中，所述孔洞的侧壁的绝缘层为不同的绝缘层，其中，所述孔洞的侧壁对应沟道的区域为所述栅极绝缘层，所述孔洞的侧壁对应所述第一电容电极的区域为电容介电层，所述孔洞的侧壁对应所述第一电极和所述第二电极的区域为隔离层。
在一些实施例中，所述金属氧化物导电层的形状与所述孔洞的形状相适应，形成中空杯状结构，所述金属氧化物导电层形成的中空杯状结构内填充有绝缘填充层。
在一些实施例中，所述绝缘填充层从所述孔洞的底部延伸到所述第一电极区域且未延伸到所述第一电容电极的区域；
未填充所述绝缘填充层的孔洞的内侧壁沉积有所述电容介电层，所述电容介电层的形状与未填充所述绝缘填充层的孔洞的形状相适应；
在形成有电容介电层的孔洞内填充有第二电容电极；所述孔洞的外侧壁对应电容介电层的区域形成有第二电容电极。
在一些实施例中，所述第二电容电极为沿垂直衬底延伸的板状结构，所述第一电容电极伸入到所述板状结构中通过所述电容介电层连接，使得所述第一电容电极和所述第二电容电极的形状互补。
在一些实施例中，所述孔洞的侧壁包含四个面，所述孔洞的侧壁包含上表面和下表面，以及两个侧表面，所述上表面和下表面与所述衬底平行。
在一些实施例中，所述金属氧化物导电材料为氧化铟锡。
在一些实施例中，所述位线与所述沟道或所述第二电极之间的接触为欧姆接触，所述第一电容电极与所述沟道或所述第一电极之间为一体式结构。
在一些实施例中，同层相邻两个所述存储单元共用一条所述位线，且相邻两个所述存储单元镜像对称分布。
在一些实施例中，所述字线沿着垂直衬底的方向延伸，所述位线沿着平行衬底的方向延伸。
本公开实施例还提供了一种存储器的制造方法，包括：
在衬底上形成依次交替设置的导电层和绝缘层；
进行图案化的蚀刻，形成多个垂直衬底的沟槽，各层所述导电层分别形成相互堆叠依次循环分布的图案化结构，每层图案化结构包含位线以及沿垂直所述位线方向延伸的多个分支；
使用介质层填充所述沟槽；
进行图案化的蚀刻，使所述多个分支远离所述位线的一端暴露；
进行湿法选择性刻蚀，去除所述介质层和所述绝缘层包裹的所述各分支形成沿着平行于所述衬底方向延伸的槽体，所述槽体将对应区域的所述位线暴露；
在所述槽体中形成连续分布的金属氧化物导电薄膜，使所述金属氧化物导电薄膜的不同区域形成第一电容电极、第一电极、沟道以及第二电极；所述第二电极与暴露的位线连接；
进行图案化的蚀刻，去除所述介质层和所述绝缘层将所述第一电容电极对应区域的金属氧化物导电薄膜暴露；
在所述第一电容电极对应区域的金属氧化物导电薄膜的外侧壁和内侧壁上依次形成电容介电层以及第二电容电极。
在一些实施例中，包括：
采用原子层沉积工艺，在所述槽体的侧壁和底部形成连续分布的金属氧化物导电薄膜，其中，所述金属氧化物导电薄膜的不同区域形成第一电容电极、第一电极、沟道以及第二电极；所述第二电极与所述槽体底部的位线连接；
在所述槽体中填充绝缘材料，所述绝缘材料从所述槽体底部沿着侧壁填充整个槽体；
进行湿法选择性刻蚀，仅去除所述第一电容电极对应区域的绝缘材料；
在第一电容电极对应区域保留的槽体中依次形成电容介电层以及填充在所述保留的槽体中的第二电容电极。
在一些实施例中，使用介质层填充所述沟槽之后，还包括：
在各层所述绝缘层中形成暴露各层所述导电层侧壁的通道，所述通道将各层所述导电层的侧壁暴露并连通；
在所述通道中依次形成环绕各层所述导电层的侧壁的栅极绝缘层和栅极，各栅极连通形成字线，一条字线与垂直衬底堆叠的各存储单元共用。
在一些实施例中，使用介质层填充所述沟槽之后，还包括：
在同一层相邻两个存储单元之间开设一个垂直方向延伸的通孔，在该通孔内横向刻蚀暴露出相邻两个存储单元对应堆叠的各层存储单元的所述导电层的侧壁，在所述通孔内依次形成栅极绝缘层和字线，所述字线同时与相邻两个存储单元连接；
将共用的所述字线断开为两个沿着垂直衬底方向延伸的字线，且在所述字线之间形成隔离层。
本公开实施例还提供了一种电子设备，包括前面任一所述的存储器。
本公开实施例通过同一种金属氧化物导电材料形成所述第一电容电极、所述第一电极、所述沟道以及所述第二电极，使所述第一电容电极、所述第一电极、所述沟道以及所述第二电极为一体式结构，简化了生产工艺，降低了生产成本，易于制造。
本公开实施例通过所述一体式结构为从所述第一电容电极至所述第二电极的区域均为实心结构，使所述实心结构的第一电容电极的外侧壁和端面由所述第二电容电极环绕，从而增大了第二电容电极与第一电容电极的相对面积，提高了电容的容量。
本公开实施例通过至少在所述第一电容电极所在的区域为中空结构，所述第二电容电极环绕所述第一电容电极的外侧壁并深入到所述开口中，从而增大了第二电容电极与第一电容电极的相对面积，提高了电容的容量。
本公开实施例通过所述第二电容电极为沿垂直衬底延伸的板状结构，所述第一电容电极伸入到所述板状结构中通过所述电容介电层连接，使得所述第一电容电极和所述第二电容电极的形状互补，从而增大了第二电容电极与第一电容电极的相对面积，提高了电容的容量。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本发明的技术方案，并不构成对技术方案的限制。
图1为一示例性实施例提供的存储器沿垂直于衬底方向的截面示意图一；
图1a为示例性实施例提供的存储器的制造过程中形成绝缘层和导电层后的示意图；
图1b为示例性实施例提供的存储器的制造过程中形成栅极后的示意图；
图1c为示例性实施例提供的存储器的制造过程中形成槽体后的示意图；
图1d为示例性实施例提供的存储器的制造过程中形成金属氧化物导电薄膜后的示意图一；
图1e为示例性实施例提供的存储器的制造过程中形成一体式结构后的示意图；
图1f为示例性实施例提供的存储器的制造过程中形成电容介电层后的示意图一；
图2为一示例性实施例提供的存储器沿垂直于衬底方向的截面示意图二；
图2a为示例性实施例提供的存储器的制造过程中形成金属氧化物导电薄膜后的示意图二；
图2b为示例性实施例提供的存储器的制造过程中形成电介质薄膜后的示意图；
图2c为示例性实施例提供的存储器的制造过程中形成一体式结构和绝缘填充层后的示意图；
图2d为示例性实施例提供的存储器的制造过程中形成电容介电层后的示意图二；
图3为一示例性实施例提供的存储器沿垂直于衬底方向的截面示意图三；
图4为一示例性实施例提供的存储器沿垂直于衬底方向的截面示意图四；
图5a为一示例性实施例提供的存储器中栅极的截面示意图一；
图5b为一示例性实施例提供的存储器中栅极的截面示意图二；
图5c为一示例性实施例提供的存储器中栅极的截面示意图三。
具体实施方式
下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。
本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，晶体管是指至少包括栅极、漏电极以及源电极这三个端子的元件。晶体管在漏电极（漏电极端子、漏区域或漏电极）与源电极（源电极端子、源区域或源电极）之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。
在本公开中，可以是第一电极为漏电极、第二电极为源电极，或者可以是第一电极为源电极、第二电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容、其它具有各种功能的元件等。
在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本公开中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成。“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
本公开实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构。
本公开实施例提供了一种存储器，包括：一个或多个沿垂直于衬底的方向堆叠的存储单元，以及位线和字线；所述位线沿着平行于所述衬底的方向延伸；所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储单元；
所述存储单元包括：晶体管以及电容；
所述晶体管包括沟道、第一电极和第二电极以及栅极，所述第二电极与所述位线连接，所述第一电极与所述电容连接；所述栅极环绕所述沟道且通过栅极绝缘层与所述沟道连接；
所述电容包括第一电容电极、第二电容电极以及电容介电层，所述第一电容电极与所述第一电极连接；
所述第一电容电极、所述第一电极、所述沟道和所述第二电极为一体式结构，且由同一种金属氧化物导电材料形成。
在一些实施例中，所述沟道的电导率与所述第一电容电极、所述第一电极和所述第二电极的电导率相同。
在一些实施例中，所述一体式结构为从所述第一电容电极至所述第二电极的区域均为实心结构，所述实心结构的第一电容电极的外侧壁和端面由所述第二电容电极环绕。
在一些实施例中，所述一体式结构的至少部分区域为中空结构；
其中，至少在所述第一电容电极所在的区域为中空结构，且所述一体式结构靠近所述电容的一端具有朝向所述第二电容电极的开口；所述第二电容电极环绕所述第一电容电极的外侧壁并深入到所述开口中，所述第二电容电极通过所述电容介电层同时与所述第一电容电极的外侧壁和内侧壁连接。
在一些实施例中，所述一体式结构中，与所述沟道、所述第一电极和所述第二电极对应的区域均为实心结构。
在一些实施例中，所述一体式结构中，与所述沟道、所述第一电极和所述第二电极对应的区域为中空结构，且所述中空结构从所述第一电容电极朝向所述位线方向延伸形成杯状结构，所述杯状结构的侧壁不同区域为所述第一电容电极、所述第一电极、所述沟道，所述第二电极至少包含所述杯状结构的底面，所述位线与所述杯状结构的底面连接。
下面通过一些示例性实施例对本公开显示基板进行举例说明。
图1为一示例性实施例提供的存储器沿垂直于衬底方向的截面示意图一。在一示例性实施例中，如图1所示，本实施例提供的存储器可以包括：一个或多个沿垂直于衬底1的方向堆叠的存储单元，以及设置在所述衬底1上的字线2和位线3，所述字线2沿着垂直于所述衬底1的方向延伸且贯穿不同层的所述存储单元，所述位线3沿着平行于所述衬底1的方向延伸且与所述存储单元中晶体管连接。图1中字线2垂直衬底方向延伸且相互连接，且在存储单元的沟道对应区域环绕沟道的侧壁分布，位线3垂直纸面向里分布。
在另一些实施例中，所述字线沿着平行衬底方向延伸，所述位线沿着垂直衬底方向延伸。
在一示例性实施例中，如图1所示，存储单元可以包括：晶体管以及电容。一种实施例中，仅含有晶体管和电容的存储单元形成1T1C的结构；所述晶体管分别与所述位线和所述电容连接。本申请的电容可以理解为电容器。
在一示例性实施例中，如图1所示，晶体管包括沟道以及设置在所述沟道上的第一电极和第二电极，第一电极和第二电极分别位于沟道在平行于衬底1方向的相对两侧，第一电极位于沟道远离位线3的一侧；第二电极位于沟道靠近位线3的一侧，与位线3连接。其中，所述第一电极和所述第二电极之间的沟道为水平沟道。
在一示例性实施例中，第二电极、沟道、第一电极和电容在平行衬底的平面内依次设置且排列方向与位线的延伸方向垂直，第二电极与位线连接。
在一示例性实施例中，如图1所示，所述电容包括第一电容电极、第二电容电极32以及电容介电层33，第一电容电极位于第二电容电极32靠近位线3的一侧。电容与晶体管的第一电极电连接。
在一示例性实施例中，如图1所示，所述第一电容电极、所述第一电极、所述沟道和所述第二电极为一体式结构10，且由同一种金属氧化物导电材料形成。一体式结构10为金属氧化物导电膜层。
在一示例性实施例中，所述一体式结构10为沿平行衬底方向且垂直所述位线延伸的线状，其一端与所述位线3连接。
实际应用中一体式结构可以理解为导电线或线状，导电线的一部分被栅极绝缘和栅极环绕，其余部分一端与位线连接，另一端作为第二电极和第一电容电极与第二电容电极连接。所述的一端和另一端是强调两者之间的连接区域，在一些实施例中可以理解为线的端面以及侧面对应的导线，在一些实施例中可以理解为仅为端面。所述连接区域可以是直接连接或间接连接。
在一示例性实施例中，金属氧化物导电膜层可以理解为通电后导电，比如导电率相对较高的金属氧化物，如ITO，或相对较低的金属氧化物，如IGZO。
一些实施例中，金属氧化物导电膜层可以包含铟离子、锌、锡中的至少一种金属。
在一示例性实施例中，金属氧化物导电膜层可以采用导体材料，例如，ITO、IZO等。所述沟道的电导率与所述第一电容电极、所述第一电极和所述第二电极的电导率相同，这样一次工艺形成同一个膜层后一次工艺图案化后不需要对膜层进行进一步局部处理，或在一次工艺过程中对不同区域进行局部处理。可以简化工艺流程。比如，采用ITO沉积膜层，图案化后形成导电线，不再对该ITO膜层的导电线进行沟道区域的改性，同时ITO或类似的材料导电性较高，可以确保第一电极、第二电极以及电容电极的电阻相对较低。同时沟道可以通过较大的关闭电压关闭。
金属氧化物导电膜层采用导体材料（此处是与通电之前的材料为半导体材料相比而言的），可以简化生产工艺，采用相同的导体材料通过一次工艺形成所述第一电容电极、所述第一电极、所述沟道和所述第二电极。
在一示例性实施例中，可以对沟道区域的金属氧化物导电膜层进行处理，使其具备半导体性质，该半导体性质在栅极的控制下可称为导体或所述导电膜层。比如，ITO膜层沉积后，对沟道区域的ITO的膜层进行改性，使其具备更强的半导体性质，导电性相比其他区域降低。此时可以利于较小的关闭电压就可以关闭晶体管。
在一示例性实施例中，沟道不使用半导体性质的金属氧化物（例如IGZO），而是使用具有导电性更强的金属氧化物（例如ITO或类似材料），这样，第一电容电极和源漏电极位置不需要改性处理，简化工艺流程同时确保电学特性。通过金属位线与类似ITO的源漏或沟道直接接触，该接触电阻较低。
在一示例性实施例中，金属氧化物导电膜层可以采用通电前体现为半导体性质的材料，例如，IGZO。金属氧化物导电膜层采用半导体材料，使存储器关断漏电抑制好，静态功耗低。
其中，可以对第一电容电极、所述第一电极和所述第二电极区域的金属氧化物导电膜层进行处理，使其具备导体性质，使第一电容电极、所述第一电极和所述第二电极区域的金属氧化物导电膜层的电导率大于沟道区域的金属氧化物导电膜层的电导率。第二电极区域的导体性质可以使所述位线与所述沟道或所述第二电极之间的接触为欧姆接触。
在一示例性实施例中，所述第一电容电极、所述第一电极、所述沟道和所述第二电极分别为沿平行衬底方向延伸的一体式结构的不同区域，所述第一电容电极、所述第一电极、所述沟道和所述第二电极的不同区域沿着靠近位线3方向依次设置。
在一示例性实施例中，所述一体式结构的一端与所述位线连接，其中，位线3的材料与所述一体式结构的材料不同，其可以为导电性更高的材料，比如，金属或包含金属的金属氮化物等，或者主要成分为金属，比如，W、Ti、Al等中的至少之一的单金属或合金或金属氮化物等。
当然，在一示例性实施例中，所述一体式结构与所述位线的材料相同，均为ITO或类似ITO的材料形成，这样，整个存储单元的沟道、源漏和电容内电极与所述位线为一体式结构，制作工艺更简单。
在一示例性实施例中，如图1所示，晶体管还包括栅极13以及栅极绝缘层21，栅极13通过栅极绝缘层21与所述沟道连接；
栅极13或字线2可以是如下实施例；
其中一种实施例中，栅极13在沟道对应区域环绕一体式结构10的侧壁，形成环绕栅极（ring gate），如图5a所示；或者，栅极13在沟道对应区域环绕一体式结构10的侧壁，形成“U”型栅极；
其中一种实施例中，栅极13在沟道对应区域为一面栅极（single-side gate），如图5b所示；
其中一种实施例中，栅极13在沟道对应区域为双面栅极（dule-side gate）,双面栅极为独立的围绕在沟道的两侧，在外围区域连接，如图5c所示。该处可以理解为在沟道的部分侧壁环绕，环绕的区域与衬底不平行，比如，可以是大约垂直衬底的侧壁，两个侧壁相对而置。该实施例中，字线的一部分可以是栅极，各栅极连接成字线，字线沿着堆叠的各存储单元的沟道的侧壁延伸，两条字线相向而置，两条字线的主表面均朝向沟道的侧壁。
其中一种实施例中，栅极13在沟道对应区域为双面栅极（dule-side gate）且部分深入到平行衬底的方向，但相互之间物理断开。
上述各种栅极的实施例可以理解为，在垂直衬底的截面图中，栅极可以是闭环，或具有至少一个开口的环，或具有两条沿着垂直衬底方向延伸的线。
在一示例性实施例中，栅极绝缘层21设置在栅极13与一体式结构10的沟道对应区域之间。栅极13与字线2连接。其中，字线2为垂直堆叠的多个晶体管共用的引线，该字线2与各晶体管的栅极连接。在附图1中的叠层结构中，字线为垂直于衬底方向延伸的一根线，栅极13为字线2的一部分。当然，字线也可以是两条线，分别位于沟道的两侧，该两侧大约垂直衬底。
可以通过栅极13对一体式结构10的沟道施加第一电压，使一体式结构10的沟道不导通，关闭晶体管；可以通过栅极13对一体式结构10的沟道施加第二电压，使一体式结构10的沟道导通，打开晶体管。
本公开实施例通过使所述第一电容电极、所述第一电极、所述沟道以及所述第二电极为一体式结构10，且使用导电的金属氧化物，简化了生产工艺，降低了生产成本，易于制造。
在一示例性实施例中，栅极绝缘层21的材料不限，当然可以是高K介质材料，即介电常数K≥3.9的介质材料。所述高K介质材料可以包括但不限于以下至少之一：氧化硅，三氧化二铝（Al2O3），氧化铪。
本申请实施例中，位线可以共用。
比如，同一层存储单元中的一列与一条位线连接，相邻两列存储单元的位线共用，通过一条位线同时与一层存储单元中的两列存储单元。
比如，纵向一列存储单元共用一条位线，相邻列存储单元共用一条位线，这两个相邻列存储单元对应的位线共用，可以通过一条位线同时与垂直衬底的两列存储单元连接。
在一示例性实施例中，如图1所示，同层的所述存储单元形成分别沿行方向和列方向分布的阵列，所述位线3与同层同一列的晶体管共用，具体可以与晶体管的所述第二电极连接。所述行方向可以平行于所述衬底，所述列方向可以平行于所述衬底，行方向和列方向交叉。在一些实施例中，所述行方向和列方向可以垂直。
在一示例性实施例中，如图1所示，同层且相邻的存储单元的晶体管共用一条所述位线，且相邻两个所述存储单元镜像对称分布。
一些实施例中，金属导电作为位线两个侧壁（垂直衬底的侧面）分别与不同的晶体管的沟道或源漏之一连接，因本申请沟道或源漏之一为金属氧化物，因此，位线与沟道或源漏的接触为欧姆接触。
在一示例性实施例中，一体式结构可以是全部实心结构或为至少部分区域为中空结构。
在一示例性实施例中，如图1所示，所述一体式结构10为从所述第一电容电极至所述第二电极的区域均为实心结构，所述实心结构的第一电容电极的外侧壁和端面由所述第二电容电极32环绕。所述一体式结构10可以沿着平行于所述衬底1方向延伸。在平行于所述衬底1方向上，所述一体式结构10包括相对设置的第一端部101和第二端部102。所述第一端部101为所述一体式结构10靠近所述第二电容电极32的一端，所述第一端部101为所述第一电容电极所在区域，作为电容的一个极板。所述第二端部102为所述一体式结构10远离所述第二电容电极32的一端，所述第二端部102为所述第二电极所在区域，作为晶体管的一个电极，与所述位线3连接。
在一示例性实施例中，如图1所示，形成一体式结构10的所述金属氧化物导电材料为氧化铟锡。所述位线与所述沟道或所述第二电极之间的接触为欧姆接触，所述第一电容电极与所述沟道或所述第一电极之间为一体式结构。
在一示例性实施例中，如图1所示，所述第二电容电极32位于所述一体式结构10远离所述位线3的一侧，与所述一体式结构10相互绝缘。所述第二电容电极32包括主体结构321以及设置在所述主体结构321上的凹陷部322，所述凹陷部322沿着平行于所述衬底1方向向着所述主体结构321内侧凹陷，所述凹陷部322位于所述主体结构321靠近所述一体式结构10的第一端部101一侧，将第一端部101的外侧壁和端面环绕，即第二电容电极32将第一电容电极的外侧壁和端面环绕，从而增大了第二电容电极32与第一电容电极的相对面积，提高了电容的容量。
在一示例性实施例中，如图1所示，所述第一端部101的外表面与所述凹陷部的内表面之间设置有所述电容介电层33，电容介电层33将一体式结构10的第一电容电极所在区域与第二电容电极32隔开。
在一示例性实施例中，如图1所示，在垂直于衬底1方向上，不同层的相同列的所述电容的所述电容介电层33可以连接为一体式结构，即，不同层的相同列的所述电容共用同一电容介电层33。
在一示例性实施例中，如图1所示，在垂直于衬底1方向上，在不同层的相同列的所述存储单元中，所述电容的所述电容介电层33沿着垂直于所述衬底1方向呈迂回状，示例的，所述电容的所述电容介电层33沿着垂直于所述衬底1方向呈矩形波浪状。
在一示例性实施例中，如图1所示，至少两个所述电容在垂直于所述衬底方向间隔堆叠；在垂直于所述衬底方向上，相邻所述电容的第二电容电极32的主体结构321连接成一体。
下面通过本实施例存储器的制造过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制造工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制造工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
本实施例中，每层包括多个存储单元，但本公开实施例不限于此，每层可以包括一个存储单元。
在一示例性实施例中，存储器可以为上述任一所述的存储器，存储器的制造过程可以包括：
步骤101，形成图案化的绝缘层和导电层。
形成绝缘层和导电层包括：在衬底1上形成依次交替设置的导电层42和绝缘层41，通过掩膜版进行图案化的蚀刻，形成多个垂直衬底的沟槽，各层所述绝缘层41分别形成相互堆叠依次循环分布的第一图案化结构，各层所述导电层42分别形成相互堆叠依次循环分布的第二图案化结构，每层第二图案化结构包含位线以及沿垂直所述位线方向延伸的多个分支，如图1a所示。
所述导电层用于形成位线以及晶体管的牺牲层，所述导电层可以为金属或金属氮化物等，当然所述导电层可以是不止一层，其中一层是主体结构其导线，另一层保护层或隔离层起防止金属被氧化的作用。
在一示例性实施例中，可以利用化学气相沉积方法沉积所述成绝缘层和导电层。
在一示例性实施例中，所述衬底可以为半导体衬底，比如可以是硅衬底，当然可以是起支撑作用的任何衬底，不仅仅是基底，可以是基底上的外围电路等形成的衬底。
在一示例性实施例中，所述绝缘层起到器件之间的隔离作用，可以是low-K介质层，即介电常数K<3.9的介质层，包括但不限于硅氧化物，比如二氧化硅（SiO2）等。
步骤102，形成栅极和字线。
形成栅极包括：在形成前述图案的衬底1的基础上，先使用介质层填充所述沟槽；所述介质层可以与所述导电层之间的绝缘层材料相同，比如氧化硅，也可以不同。如果材料相同，则后续露出电容电极和形成栅电极时的刻蚀工艺相对简单。
随后，在各层所述绝缘层41中形成暴露各层所述导电层42侧壁的通道，所述通道将各层所述导电层42的侧壁暴露并连通；随后，在所述通道中依次形成环绕各层所述导电层42的侧壁的栅极绝缘层21和栅极13，各栅极13连通形成字线2，一条字线2同时连接垂直衬底堆叠的各存储单元，如图1b所示。
示例的，同一层相邻两个存储单元中的栅极13可以通过同一制备工艺形成。具体地，先在同一层相邻两个存储单元之间开设一个垂直方向延伸的通孔，在该通孔内横向刻蚀暴露出相邻两个存储单元对应堆叠的各层存储单元的所述导电层42的侧壁；随后，在所述通孔内依次形成所述栅绝缘层21和字线13，所述字线13同时与相邻两个存储单元连接；最后，将所述共用的字线13断开为两个沿着垂直衬底方向延伸的字线且在所述字线之间形成第一隔离层107，如图1b所示，所述隔离层也可以是氧化硅，与所述绝缘层材料相同。
步骤103，形成槽体。
形成槽体包括：在形成前述图案的衬底1的基础上，先进行图案化的蚀刻，使所述导电层42的多个分支远离所述位线的一端暴露；随后，进行湿法选择性刻蚀，去除所述介质层和所述绝缘层包裹的所述各分支，形成沿着平行于所述衬底方向延伸的槽体43，所述槽体43将对应区域的所述位线3、栅极绝缘层21以及绝缘层41的内壁暴露，如图1c所示。
步骤104，形成金属氧化物导电薄膜。
形成金属氧化物导电薄膜包括：在形成前述图案的衬底1的基础上，通过原子层沉积工艺，在所述槽体中形成连续分布的金属氧化物导电薄膜201，使所述金属氧化物导电薄膜201的不同区域形成第一电容电极、第一电极、沟道以及第二电极；所述第二电极与暴露的位线3连接，在所述槽体内的金属氧化物导电薄膜201为实心结构，如图1d所示。
在一示例性实施例中，所述金属氧化物导电薄膜包括但不限于以下至少之一：铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)、氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌( Indium Zinc Oxide，IZO)。
步骤105，形成一体式结构。
形成一体式结构包括：在形成前述图案的衬底1的基础上，进行图案化的蚀刻，去除所述介质层、所述绝缘层41以及部分所述金属氧化物导电薄膜，使所述金属氧化物导电薄膜形成一体式结构10，并将所述第一电容电极对应区域的金属氧化物导电薄膜暴露，如图1e所示。
步骤106，形成电容介电层。
形成电容介电层包括：在形成前述图案的衬底1的基础上，通过原子层沉积工艺，在暴露的所述第一电容电极对应区域的金属氧化物导电薄膜的外侧壁和内侧壁上以及所述绝缘层41的侧壁上形成电容介电层33，如图1f所示。该膜层仅位于内侧壁而未将内侧壁填满。
步骤107，形成第二电容电极。
形成第二电容电极包括：在形成前述图案的衬底1的基础上，在衬底上沉积导电薄膜，使所述导电薄膜形成第二电容电极32，至少部分第二电容电极32隔着电容介电层33环绕第一电容电极的外侧壁和端面，如图1所示。其中，第一电容电极和第二电容电极32形成电容。
本公开实施例通过同一种金属氧化物导电材料形成所述第一电容电极、所述第一电极、所述沟道以及所述第二电极，使所述第一电容电极、所述第一电极、所述沟道以及所述第二电极为一体式结构，简化了生产工艺，降低了生产成本，易于制造。
本公开实施例通过所述一体式结构为从所述第一电容电极至所述第二电极的区域均为实心结构，使所述实心结构的第一电容电极的外侧壁和端面由所述第二电容电极环绕，从而增大了第二电容电极与第一电容电极的相对面积，提高了电容的容量。
图2为一示例性实施例提供的存储器沿垂直于衬底方向的截面示意图二。在一示例性实施例中，如图2所示，本公开实施例提供了一种存储器，本公开实施例的存储器与图1所示的存储器的区别在于，所述一体式结构10的至少部分区域为中空结构；其中，至少在所述第一电容电极所在的区域为中空结构，且所述一体式结构10靠近所述电容的一端具有朝向所述第二电容电极32的开口104；所述第二电容电极32环绕所述第一电容电极的外侧壁并深入到所述开口104中，所述第二电容电极32通过所述电容介电层33同时与所述第一电容电极的外侧壁和内侧壁连接。
本公开实施例通过至少在所述第一电容电极所在的区域为中空结构，所述第二电容电极环绕所述第一电容电极的外侧壁并深入到所述开口中，从而增大了第二电容电极与第一电容电极的相对面积，提高了电容的容量。
在一示例性实施例中，如图2所示，所述一体式结构10中，与所述沟道、所述第一电极和所述第二电极对应的区域为中空结构，且所述中空结构从所述第一电容电极朝向所述位线3方向延伸形成杯状结构，所述杯状结构的侧壁不同区域为所述第一电容电极、所述第一电极、所述沟道，所述第二电极至少包含所述杯状结构的底面103，所述位线3与所述杯状结构的底面103连接。
在一示例性实施例中，如图2所示，每个所述存储单元包含垂直位线方向延伸的孔洞20，所述孔洞20的侧壁为绝缘层，所述孔洞20的底部露出对应区域的所述位线3；在所述孔洞20侧壁的绝缘层上和底部露出的位线上沉积有金属氧化物导电层，金属氧化物导电层为一体式结构10。所述金属氧化物导电层从远离位线3的方向不同区域分别为所述第二电极、沟道、第一电极和第一电容电极。
在一示例性实施例中，如图2所示，所述孔洞20的侧壁的绝缘层为不同的绝缘层，其中，所述孔洞20的侧壁对应沟道的区域为所述栅极绝缘层21，该栅极绝缘层为HK膜层，所述孔洞20的侧壁对应所述第一电容电极的区域为电容介电层33，电容介电层也为HK膜层，所述孔洞20的侧壁对应所述第一电极和所述第二电极的区域为第二隔离层，所述隔离层为LK膜层。可以是上述的氧化硅膜层。
在一示例性实施例中，如图2所示，所述金属氧化物导电层的形状与所述孔洞20的形状相适应，形成中空杯状结构，所述金属氧化物导电层形成的中空杯状结构内填充有绝缘填充层15，绝缘填充层15为沿平行于所述衬底方向延伸的实心结构。所述绝缘填充层15从所述孔洞20的底部延伸到所述第一电极区域且未延伸到所述第一电容电极的区域。
在一示例性实施例中，如图2所示，未填充所述绝缘填充层15的孔洞20的内侧壁沉积有所述电容介电层33，所述电容介电层33的形状与未填充所述绝缘填充层15的孔洞20的形状相适应；在形成有电容介电层33的孔洞20内填充有第二电容电极32；所述孔洞20的外侧壁对应电容介电层33的区域形成有第二电容电极32。
在一示例性实施例中，如图2所示，所述第二电容电极32为沿垂直衬底延伸的板状结构，所述第一电容电极伸入到所述板状结构中通过所述电容介电层33连接，使得所述第一电容电极和所述第二电容电极的形状互补。
在一示例性实施例中，如图2所示，所述孔洞20的侧壁包含四个面，所述孔洞20的侧壁包含上表面和下表面，以及两个侧表面，所述上表面和下表面与所述衬底平行。
在一示例性实施例中，如图2所示，所述第二电容电极32位于所述一体式结构10远离所述位线3的一侧，与所述一体式结构10相互绝缘。所述第二电容电极32包括主体结构321以及设置在所述主体结构321上的凸出部323，所述凸出部323沿着平行于所述衬底1方向延伸，所述凸出部323位于所述主体结构321靠近所述一体式结构10的一侧，所述凸出部323设置在孔洞20中，从而增大了第二电容电极32与第一电容电极的相对面积，提高了电容的容量。
在一示例性实施例中，如图2所示，在垂直于衬底1方向上，不同层的相同列的所述电容的所述第二电容电极32的凸出部323，沿着垂直于所述衬底1方向间隔排布。
下面通过本实施例存储器的制造过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制造工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制造工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
本实施例中，每层包括多个存储单元，但本公开实施例不限于此，每层可以包括一个存储单元。
在一示例性实施例中，存储器的制造过程可以包括：
步骤201，形成绝缘层和导电层。其中，步骤201与上述步骤101大体相同。
步骤202，形成栅极。其中，步骤202与上述步骤102大体相同。
步骤203，形成槽体。其中，步骤203与上述步骤103大体相同。
步骤204，形成金属氧化物导电薄膜。
形成金属氧化物导电薄膜包括：在形成前述图案的衬底1的基础上，通过原子层沉积工艺，在所述槽体43的侧壁和底部形成连续分布的金属氧化物导电薄膜201，使所述金属氧化物导电薄膜21的不同区域形成第一电容电极、第一电极、沟道以及第二电极；所述第二电极与所述槽体底部的位线连接，在所述槽体内的金属氧化物导电薄膜201为杯状结构，如图2a所示。
步骤205，形成电介质薄膜。
形成电介质薄膜包括：在形成前述图案的衬底1的基础上，在所述槽体中填充绝缘材料151，所述绝缘材料151从所述槽体底部沿着侧壁填充整个槽体，在所述槽体内的绝缘材料151为实心结构，如图2b所示。
步骤206，形成一体式结构和绝缘填充层。
形成一体式结构和绝缘填充层包括：在形成前述图案的衬底1的基础上，从所述杯状结构的杯口端行湿法选择性刻蚀，仅去除所述第一电容电极对应区域的绝缘材料，使所述金属氧化物导电薄膜形成一体式结构10，并将所述第一电容电极对应区域暴露，使保留的所述绝缘材料形成绝缘填充层15，如图2c所示。
步骤207，形成电容介电层。
形成电容介电层包括：在形成前述图案的衬底1的基础上，通过原子层沉积工艺，在第一电容电极对应区域保留的槽体中形成电容介电层33，如图2d所示。
步骤208，形成第二电容电极。
形成第二电容电极包括：在形成前述图案的衬底1的基础上，在衬底上沉积导电薄膜，使所述第二导电薄膜形成第二电容电极32，至少部分第二电容电极32隔着电容介电层33环绕第一电容电极的外侧壁和内侧壁，如图2所示。其中，第一电容电极和第二电容电极32形成电容。
本实施例提供的方案，简化了工艺流程，易于实施，提高生产效率，具有易于工艺实现、生产成本低和良品率高等优点。
图3为一示例性实施例提供的存储器沿垂直于衬底方向的截面示意图三。在一示例性实施例中，如图3所示，本公开实施例提供了一种存储器，本公开实施例的存储器与图2所示的存储器的区别在于，所述一体式结构中，所述第一电容电极所在的区域为中空结构，与所述沟道、所述第一电极和所述第二电极对应的区域均为实心结构。
在一示例性实施例中，如图3所示，所述第二电容电极32位于所述一体式结构10远离所述位线3的一侧，与所述一体式结构10相互绝缘。所述第二电容电极32包括主体结构321以及设置在所述主体结构321上的一个凸出部323，所述凸出部323沿着平行于所述衬底1方向延伸，所述凸出部323位于所述主体结构321靠近所述一体式结构10的一侧，所述凸出部323设置在所述一体式结构10的中空结构中，从而增大了第二电容电极32与第一电容电极的相对面积，提高了电容的容量。
图4为一示例性实施例提供的存储器沿垂直于衬底方向的截面示意图四。在一示例性实施例中，如图4所示，本公开实施例提供了一种存储器，本公开实施例的存储器与图3所示的存储器的区别在于，所述一体式结构中，与所述沟道、所述第一电极和所述第二电极对应的区域均为实心结构，所述第一电容电极所在的区域包括多个沿垂直于所述衬底的方向堆叠的杯状部106。多个杯状部106的深度相同。
在一示例性实施例中，如图4所示，所述第二电容电极32包括主体结构321以及设置在所述主体结构321上的多个沿垂直于所述衬底的方向堆叠的凸出部323，凸出部323设置在对应的杯状部106中，从而增大了第二电容电极32与第一电容电极的相对面积，提高了电容的容量。
本公开实施例还提供了一种种存储器的制造方法，所述存储器可以为上面任一所述的存储器；所述存储器的制造方法包括：
在衬底上形成依次交替设置的导电层和绝缘层；
进行图案化的蚀刻，形成多个垂直衬底的沟槽，各层所述导电层分别形成相互堆叠依次循环分布的图案化结构，每层图案化结构包含位线以及沿垂直所述位线方向延伸的多个分支；
使用介质层填充所述沟槽；
进行图案化的蚀刻，使所述多个分支远离所述位线的一端暴露；
进行湿法选择性刻蚀，去除每个分支形成沿着平行于所述衬底方向延伸的槽体，所述槽体将对应区域的所述位线暴露；
在所述槽体中形成连续分布的金属氧化物导电薄膜，使所述金属氧化物导电薄膜的不同区域形成第一电容电极、第一电极、沟道以及第二电极；所述第二电极与暴露的位线连接；
进行图案化的蚀刻，将所述第一电容电极对应区域暴露；
在所述第一电容电极对应区域上依次形成电容介电层以及第二电容电极。
在一示例性实施例中，所述存储器的制造方法中，在衬底上形成依次交替设置的导电层和绝缘层之后，还包括：
在所述绝缘层中形成环绕部分所述导电层侧壁的通道，所述通道将部分所述导电层的侧壁暴露；
在所述通道中形成栅极绝缘层；
在所述衬底上形成栅极和字线，至少部分所述栅极设置在所述通道中。
在一些实施例中，所述存储器的制造方法包括：
采用原子层沉积工艺，在所述槽体的侧壁和底部形成连续分布的金属氧化物导电薄膜，使所述金属氧化物导电薄膜的不同区域形成第一电容电极、第一电极、沟道以及第二电极；所述第二电极与暴露的位线连接；
在所述槽体中填充绝缘材料，将所述槽体填满；
进行湿法选择性刻蚀，去除所述第一电容电极对应区域的绝缘材料，使第一电容电极对应区域保留槽体，将所述第一电容电极对应区域暴露；保留所述槽体中第一电极、第二电极和沟道对应区域的绝缘薄膜，形成绝缘填充层；
在第一电容电极对应区域保留的槽体中依次形成电容介电层以及填充在所述保留的槽体中的第二电容电极，所述电容介电层和第二电容电极均为膜层状，或所述第二电容电极为填充整个沟槽的块状，或柱状或线状等。
在一些实施例中，所述存储器的制造方法中，使用介质层填充所述沟槽之后，还包括：
在各层所述绝缘层中形成暴露各层所述导电层侧壁的通道，所述通道将各层所述导电层的侧壁暴露并连通；
在所述通道中依次形成环绕各层所述导电层的侧壁的栅极绝缘层和栅极，各栅极连通形成字线，一条字线与垂直衬底堆叠的各存储单元共用。
在一些实施例中，所述存储器的制造方法中，使用介质层填充所述沟槽之后，还包括：
在同一层相邻两个存储单元之间开设一个垂直方向延伸的通孔，在该通孔内横向刻蚀暴露出相邻两个存储单元对应堆叠的各层存储单元的所述导电层的侧壁，在所述通孔内依次形成栅极绝缘层和字线，所述字线同时与相邻两个存储单元连接；
将共用的所述字线断开为两个沿着垂直衬底方向延伸的字线，且在所述字线之间形成隔离层。
本公开实施例还提供了一种电子设备，包括前述任一实施例所述的存储器。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (23)
1.一种存储器，其特征在于，包括：一个或多个沿垂直于衬底的方向堆叠的存储单元，以及位线和字线；所述存储单元包括：晶体管以及电容；
所述晶体管包括沟道、第一电极和第二电极以及栅极，所述第二电极与所述位线连接，所述第一电极与所述电容连接；所述栅极环绕所述沟道且通过栅极绝缘层与所述沟道连接；
所述电容包括第一电容电极、第二电容电极以及电容介电层，所述第一电容电极与所述第一电极连接；
所述第一电容电极、所述第一电极、所述沟道和所述第二电极为一体式结构，且由同一种金属氧化物导电材料形成。
2.根据权利要求1所述的存储器，其特征在于，所述沟道的电导率与所述第一电容电极、所述第一电极和所述第二电极的电导率相同。
3.根据权利要求1所述的存储器，其特征在于，所述第一电容电极、所述第一电极、所述沟道和所述第二电极分别为沿平行衬底方向延伸的一体式结构的不同区域。
4.根据权利要求3所述的存储器，其特征在于，所述一体式结构为沿平行衬底方向且垂直所述位线延伸的线状，其一端与所述位线连接，其中，所述位线为金属、合金或金属氮化物。
5.根据权利要求4所述的存储器，其特征在于，所述一体式结构为从所述第一电容电极至所述第二电极的区域均为实心结构，所述实心结构的第一电容电极的外侧壁和端面由所述第二电容电极环绕。
6.根据权利要求1-4任一所述的存储器，其特征在于，所述一体式结构的至少部分区域为中空结构；
其中，至少在所述第一电容电极所在的区域为中空结构，且所述一体式结构靠近所述电容的一端具有朝向所述第二电容电极的开口；所述第二电容电极环绕所述第一电容电极的外侧壁并深入到所述开口中，所述第二电容电极通过所述电容介电层与所述第一电容电极的外侧壁和内侧壁连接。
7.根据权利要求6所述的存储器，其特征在于，所述一体式结构中，与所述沟道、所述第一电极和所述第二电极对应的区域均为实心结构。
8.根据权利要求6所述的存储器，其特征在于，所述一体式结构中，与所述沟道、所述第一电极和所述第二电极对应的区域为中空结构，且所述中空结构从所述第一电容电极朝向所述位线方向延伸形成杯状结构，所述第二电极至少包含所述杯状结构的底面，所述位线与所述杯状结构的底面连接。
9.根据权利要求1-4任一所述的存储器，其特征在于，每个所述存储单元包含沿垂直位线方向延伸的孔洞，所述孔洞的侧壁为绝缘层，所述孔洞的底部露出对应区域的所述位线；
在所述孔洞侧壁的绝缘层上和底部露出的位线上沉积有金属氧化物导电层，所述金属氧化物导电层从远离位线的方向不同区域分别为所述第二电极、沟道、第一电极和第一电容电极。
10.根据权利要求9所述的存储器，其特征在于，所述孔洞的侧壁的绝缘层为不同的绝缘层，其中，所述孔洞的侧壁对应沟道的区域为所述栅极绝缘层，所述孔洞的侧壁对应所述第一电容电极的区域为电容介电层，所述孔洞的侧壁对应所述第一电极和所述第二电极的区域为隔离层。
11.根据权利要求9所述的存储器，其特征在于，所述金属氧化物导电层的形状与所述孔洞的形状相适应，形成中空杯状结构，所述金属氧化物导电层形成的中空杯状结构内填充有绝缘填充层。
12.根据权利要求11所述的存储器，其特征在于，所述绝缘填充层从所述孔洞的底部延伸到所述第一电极区域且未延伸到所述第一电容电极的区域；
未填充所述绝缘填充层的孔洞的内侧壁沉积有所述电容介电层，所述电容介电层的形状与未填充所述绝缘填充层的孔洞的形状相适应；
在形成有电容介电层的孔洞内填充有第二电容电极；所述孔洞的外侧壁对应电容介电层的区域形成有第二电容电极。
13.根据权利要求12所述的存储器，其特征在于，所述第二电容电极为沿垂直衬底延伸的板状结构，所述第一电容电极伸入到所述板状结构中通过所述电容介电层连接，使得所述第一电容电极和所述第二电容电极的形状互补。
14.根据权利要求9所述的存储器，其特征在于，所述孔洞的侧壁包含四个面，所述孔洞的侧壁包含上表面和下表面，以及两个侧表面，所述上表面和下表面与所述衬底平行。
15.根据权利要求1所述的存储器，其特征在于，所述金属氧化物导电材料为氧化铟锡。
16.根据权利要求15所述的存储器，其特征在于，所述位线与所述沟道或所述第二电极之间的接触为欧姆接触，所述第一电容电极与所述沟道或所述第一电极之间为一体式结构。
17.根据权利要求1-4任一所述的存储器，其特征在于，同层相邻两个所述存储单元共用一条所述位线，且相邻两个所述存储单元镜像对称分布。
18.根据权利要求1所述的存储器，其特征在于，所述字线沿着垂直衬底的方向延伸，所述位线沿着平行衬底的方向延伸。
19.一种存储器的制造方法，其特征在于，包括：
在衬底上形成依次交替设置的导电层和绝缘层；
进行图案化的蚀刻，形成多个垂直衬底的沟槽，各层所述导电层分别形成相互堆叠依次循环分布的图案化结构，每层图案化结构包含位线以及沿垂直所述位线方向延伸的多个分支；
使用介质层填充所述沟槽；
进行图案化的蚀刻，使所述多个分支远离所述位线的一端暴露；
进行湿法选择性刻蚀，去除所述介质层和所述绝缘层包裹的所述各分支，形成沿着平行于所述衬底方向延伸的槽体，所述槽体将对应区域的所述位线暴露；
在所述槽体中形成连续分布的金属氧化物导电薄膜，使所述金属氧化物导电薄膜的不同区域形成第一电容电极、第一电极、沟道以及第二电极；所述第二电极与暴露的位线连接；
进行图案化的蚀刻，去除所述介质层和所述绝缘层将所述第一电容电极对应区域的金属氧化物导电薄膜暴露；
在所述第一电容电极对应区域的金属氧化物导电薄膜的外侧壁和内侧壁上依次形成电容介电层以及第二电容电极。
20.根据权利要求19所述的存储器的制造方法，其特征在于，包括：
采用原子层沉积工艺，在所述槽体的侧壁和底部形成连续分布的金属氧化物导电薄膜，其中，所述金属氧化物导电薄膜的不同区域形成第一电容电极、第一电极、沟道以及第二电极；所述第二电极与所述槽体底部的位线连接；
在所述槽体中填充绝缘材料，所述绝缘材料从所述槽体底部沿着侧壁填充整个槽体；
进行湿法选择性刻蚀，仅去除所述第一电容电极对应区域的绝缘材料；
在第一电容电极对应区域保留的槽体中依次形成电容介电层以及填充在所述保留的槽体中的第二电容电极。
21.根据权利要求19所述的存储器的制造方法，其特征在于，使用介质层填充所述沟槽之后，还包括：
在各层所述绝缘层中形成暴露各层所述导电层侧壁的通道，所述通道将各层所述导电层的侧壁暴露并连通；
在所述通道中依次形成环绕各层所述导电层的侧壁的栅极绝缘层和栅极，各栅极连通形成字线，一条字线与垂直衬底堆叠的各存储单元共用。
22.根据权利要求21所述的存储器的制造方法，其特征在于，使用介质层填充所述沟槽之后，还包括：
在同一层相邻两个存储单元之间开设一个垂直方向延伸的通孔，在该通孔内横向刻蚀暴露出相邻两个存储单元对应堆叠的各层存储单元的所述导电层的侧壁，在所述通孔内依次形成栅极绝缘层和字线，所述字线同时与相邻两个存储单元连接；
将共用的所述字线断开为两个沿着垂直衬底方向延伸的字线，且在所述字线之间形成隔离层。
23.一种电子设备，其特征在于，包括如权利要求1至18任一所述的存储器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310586459.3A CN116437661B (zh) | 2023-05-24 | 2023-05-24 | 存储器及其制造方法、电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310586459.3A CN116437661B (zh) | 2023-05-24 | 2023-05-24 | 存储器及其制造方法、电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116437661A true CN116437661A (zh) | 2023-07-14 |
| CN116437661B CN116437661B (zh) | 2023-11-24 |
Family
ID=87089276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310586459.3A Active CN116437661B (zh) | 2023-05-24 | 2023-05-24 | 存储器及其制造方法、电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116437661B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977580A (en) * | 1995-12-29 | 1999-11-02 | Lg Semicon Co., Ltd. | Memory device and fabrication method thereof |
| US20090108316A1 (en) * | 2007-10-26 | 2009-04-30 | Weize Xiong | Memory device with memory cell including mugfet and fin capacitor |
| CN110235245A (zh) * | 2017-01-12 | 2019-09-13 | 美光科技公司 | 存储器单元，具有个别地包括电容器及晶体管的存储器单元且包括多行存取线及多列数字线的阵列，2t-1c存储器单元，及形成具有电容器及上面的存取晶体管的阵列的方法 |
| CN110520989A (zh) * | 2017-05-08 | 2019-11-29 | 美光科技公司 | 存储器阵列 |
| US20200227416A1 (en) * | 2019-01-14 | 2020-07-16 | Intel Corporation | 3d 1t1c stacked dram structure and method to fabricate |
| CN113169172A (zh) * | 2018-11-29 | 2021-07-23 | 美光科技公司 | 存储器阵列 |
| CN114171520A (zh) * | 2020-09-11 | 2022-03-11 | 三星电子株式会社 | 半导体存储器件 |
-
2023
- 2023-05-24 CN CN202310586459.3A patent/CN116437661B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977580A (en) * | 1995-12-29 | 1999-11-02 | Lg Semicon Co., Ltd. | Memory device and fabrication method thereof |
| US20090108316A1 (en) * | 2007-10-26 | 2009-04-30 | Weize Xiong | Memory device with memory cell including mugfet and fin capacitor |
| CN110235245A (zh) * | 2017-01-12 | 2019-09-13 | 美光科技公司 | 存储器单元，具有个别地包括电容器及晶体管的存储器单元且包括多行存取线及多列数字线的阵列，2t-1c存储器单元，及形成具有电容器及上面的存取晶体管的阵列的方法 |
| CN110520989A (zh) * | 2017-05-08 | 2019-11-29 | 美光科技公司 | 存储器阵列 |
| CN113169172A (zh) * | 2018-11-29 | 2021-07-23 | 美光科技公司 | 存储器阵列 |
| US20200227416A1 (en) * | 2019-01-14 | 2020-07-16 | Intel Corporation | 3d 1t1c stacked dram structure and method to fabricate |
| CN114171520A (zh) * | 2020-09-11 | 2022-03-11 | 三星电子株式会社 | 半导体存储器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116437661B (zh) | 2023-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN115835626B (zh) | 3d堆叠的半导体器件、3d存储器及其制备方法、电子设备 | |
| JP5476619B2 (ja) | Ｓｏｉ型トランジスタを用いたメモリアレイ | |
| CN109494192B (zh) | 半导体元件以及其制作方法 | |
| CN116367537B (zh) | 一种3d堆叠的半导体器件及其制造方法、电子设备 | |
| CN116723700B (zh) | 一种半导体器件及其制造方法、电子设备 | |
| CN115995494B (zh) | 晶体管、3d堆叠的半导体器件及其制造方法、电子设备 | |
| CN115988875B (zh) | 一种3d堆叠的半导体器件及其制造方法、电子设备 | |
| US7737022B2 (en) | Contact formation | |
| CN115224032A (zh) | 半导体结构及其制造方法 | |
| CN116761423B (zh) | 3d堆叠的半导体器件及其制造方法、3d存储器、电子设备 | |
| CN116209352B (zh) | 半导体器件及其制造方法、存储器、电子设备 | |
| CN117979689A (zh) | 一种半导体器件及其制造方法、电子设备 | |
| CN116437661B (zh) | 存储器及其制造方法、电子设备 | |
| CN117425341A (zh) | 一种3d堆叠的半导体器件、阵列及其制造方法、电子设备 | |
| CN118632520A (zh) | 一种3d堆叠的半导体器件及其制备方法、电子设备 | |
| CN116782644B (zh) | 半导体器件及其制造方法、电子设备 | |
| CN118234233B (zh) | 一种半导体器件及其制造方法、电子设备 | |
| CN116367539B (zh) | 半导体器件、存储器及其制备方法、电子设备 | |
| CN116709776B (zh) | 一种半导体器件及其制造方法、电子设备 | |
| CN118540934A (zh) | 一种3d堆叠的半导体器件及其制造方法、电子设备 | |
| US20240298452A1 (en) | Ferroelectric memory device with stacked capacitors and manufacturing method thereof | |
| CN118524698A (zh) | 3d存储器及其制造方法、电子设备 | |
| CN117425337A (zh) | 一种3d存储器及其制备方法、电子设备 | |
| CN117425335A (zh) | 一种存储系统及其制造方法、电子设备 | |
| CN117425351A (zh) | 一种用于磁存储器的半导体器件、存储结构、电子设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |