CN117425351A - 一种用于磁存储器的半导体器件、存储结构、电子设备 - Google Patents

Abstract

一种用于磁存储器的半导体器件、存储结构、电子设备，所述半导体器件包括多个沿垂直于衬底方向堆叠的晶体管，字线，第一连接电极，第二连接电极；每个所述晶体管包括第一电极，第二电极，沿垂直于所述衬底方向延伸的栅电极，位于所述栅电极侧壁且与所述栅电极绝缘的半导体层；所述第一连接电极连接所述多个晶体管的所述第一电极，所述第二连接电极连接所述多个晶体管的所述第二电极，所述字线沿垂直于所述衬底的方向延伸且贯穿所述多个晶体管。本实施例提供的方案，通过连接多个晶体管的第一电极，连接多个晶体管的第二电极形成多个并联的晶体管，且多个晶体管在垂直方向堆叠，实现可以提供大电流的半导体器件，且占用的面积小。

Description

一种用于磁存储器的半导体器件、存储结构、电子设备

技术领域

本公开实施例涉及但不限于半导体技术，尤指一种用于磁存储器的半导体器件、存储结构、电子设备。

背景技术

磁性随机存储器((Magnetoresistive Random Access Memory，MRAM)是一种基于自旋电子学的新型信息存储器件，具有极快的开关速度、近乎为零的泄露功耗、极高的可靠性等显著优点，是实现存算一体化技术的理想器件之一，但其大电流的需求特性，使得需要使用面积很大的晶体管来提供大电流，导体存储器的体积过大，阻碍了这类存储器的应用。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开实施例提供了一种用于磁存储器的半导体器件、存储结构和电子设备，占用面积小且能提供大电流。

本公开实施例提供了一种用于磁存储器的半导体器件，多个沿垂直于衬底方向堆叠的晶体管，字线，第一连接电极，第二连接电极；每个所述晶体管包括第一电极，第二电极，沿垂直于所述衬底方向延伸的栅电极，位于所述栅电极侧壁且与所述栅电极绝缘的半导体层；所述第一连接电极连接所述多个晶体管的所述第一电极，所述第二连接电极连接所述多个晶体管的所述第二电极，所述字线沿垂直于所述衬底的方向延伸且贯穿所述多个堆叠的晶体管。

一些实施例中，所述半导体层环绕所述栅电极的侧壁形成环形结构。

一些实施例中，所述半导体层的主表面沿垂直于所述衬底的方向延伸。

一些实施例中，在平行于所述衬底的平面上，所述多个晶体管的半导体层的正投影存在交叠。

一些实施例中，所述多个栅电极连接为字线，所述多个晶体管的半导体层在所述字线的侧壁延伸为一体式结构。

一些实施例中，所述多个晶体管的所述栅电极连接形成所述字线，所述字线在各晶体管的叠层中仅沿着垂直衬底的方向延伸。

一些实施例中，同一晶体管的所述第一电极、所述第二电极沿垂直于所述衬底的方向堆叠。

一些实施例中，在平行于所述衬底的平面上，不同晶体管的所述第一电极、所述第二电极的正投影存在交叠。

一些实施例中，所述第一电极和所述第二电极的材料不同。

一些实施例中，所述第一连接电极沿垂直于所述衬底的方向延伸。

一些实施例中，所述第二连接电极沿垂直于所述衬底的方向延伸。

一些实施例中，所述第一电极和第二电极分别环绕所述栅电极的侧壁与所述栅电极绝缘形成环形结构，所述环形结构具有上表面和下表面以及侧面，所述侧面延伸方向垂直衬底；

所述第一连接电极设置在所述第一电极的所述侧面的第一侧，所述第二连接电极设置在所述第一电极的所述侧面的第二侧，且所述第一侧和第二侧位于所述侧面的不同的区域且间隔设置。

本公开实施例提供一种存储结构，包括上述用于磁存储器的半导体器件，还包括，与所述第一连接电极或者第二连接电极连接的数据存储元件。

在一示例性实施例中，所述数据存储元件包括磁隧道结。

在一示例性实施例中，所述磁隧道结设置在所述半导体器件背离所述衬底一侧，或者，所述磁隧道结设置在所述半导体器件朝向所述衬底一侧。

本公开实施例提供一种电子设备，包括上述用于磁存储器的半导体器件，或者，上述存储结构。

本公开实施例包括一种用于磁存储器的半导体器件、存储结构、电子设备，所述用于磁存储器的半导体器件包括多个沿垂直于衬底方向堆叠的晶体管，字线，第一连接电极，第二连接电极；每个所述晶体管包括第一电极，第二电极，沿垂直于所述衬底方向延伸的栅电极，位于所述栅电极侧壁且与所述栅电极绝缘的半导体层；所述第一连接电极连接所述多个晶体管的所述第一电极，所述第二连接电极连接所述多个晶体管的所述第二电极，所述字线沿垂直于所述衬底的方向延伸且贯穿所述多个晶体管。本实施例提供的方案，通过连接多个晶体管的第一电极，连接多个晶体管的第二电极形成多个并联的晶体管，且多个晶体管在垂直方向堆叠，实现可以提供大电流的半导体器件，且占用的面积小。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本发明的技术方案，并不构成对技术方案的限制。

图1A为一示例性实施例提供的半导体器件立体图；

图1B为沿图1A中CC’方向的截面图；

图2为一示例性实施例提供的形成第一导电层至第四导电层后的截面示意图；

图3A为一示例性实施例提供的形成通孔后的截面示意图；

图3B为一示例性实施例提供的形成通孔后的俯视图；

图4为一示例性实施例提供的形成栅电极后的截面示意图；

图5A为一示例性实施例提供的形成第五绝缘层和第六绝缘层后的截面示意图；

图5B为一示例性实施例提供的形成第五绝缘层和第六绝缘层后沿图5A中AA’方向的截面图；

图6为一示例性实施例提供的形成第一连接电极后的截面示意图；

图7A为一示例性实施例提供的形成第七绝缘层和第八绝缘层后的截面示意图；

图7B为一示例性实施例提供的形成第七绝缘层和第八绝缘层后沿图7A中BB’方向的截面图；

图8为一示例性实施例提供的形成第二连接电极后的截面示意图；

图9为一示例性实施例提供的漏极电流和电压曲线示意图；

图10为一示例性实施例提供的存储结构示意图；

图11为另一示例性实施例提供的存储结构示意图。

具体实施方式

下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。

本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。

本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。

在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。

在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。

在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。

在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

本公开所说的“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。

本公开实施例中的“A和B为一体结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构。

图1A为一示例性实施例提供的半导体器件示意图，图1B为图1A所示半导体器件沿CC’方向的截面图。如图1A和图1B所示，本实施例提供的半导体器件可以包括：多个沿垂直于衬底1方向堆叠的晶体管、字线50，第一连接电极31，第二连接电极32，每个所述晶体管可以包括第一电极，第二电极，沿垂直于所述衬底1方向延伸的栅电极12，位于所述栅电极12侧壁且与所述栅电极12绝缘的半导体层10，所述第一连接电极31连接所述多个晶体管的所述第一电极，所述第二连接电极32连接所述多个晶体管的所述第二电极，所述字线50包含沿垂直于衬底1的方向延伸且贯穿所述多个堆叠的晶体管，即贯穿每个晶体管。

这里需要说明的是，字线50至少包含沿着垂直方向延伸的部分，可选的，还可以包含延伸到器件顶部后沿着水平方向延伸的部分，本申请实施例所提到的字线50是指沿着垂直方向延伸的部分，但是不排除字线50还包含在端部沿着其他方向延伸的部分且在端部之间没有分支。

本实施例提供的方案，通过连接多个晶体管的第一电极，连接多个晶体管的第二电极形成多个并联的晶体管，且多个晶体管在垂直方向堆叠，实现可以提供大电流的半导体存储器件，且占用的面积小。可以理解为该结构可应用于大功率器件，比如可与MTJ形成nT1MTJ-MRAM存储器结构，解决MRAM写入大电流问题，与普通MRAM存储单元相比更节省面积，可多层堆叠，利于3D集成，具有成本优势。

在一示例性实施例中，所述字线50可以仅沿着一个方向延伸，不同的晶体管的所述栅电极12可以为所述字线50的一部分，实现字线和栅电极共用，进一步实现器件的微缩。

在一示例性实施例中，所述第一电极可以为源电极，所述第二电极可以为漏电极；或者，所述第一电极可以为漏电极，所述第二电极可以为源电极。

在一示例性实施例中，同一晶体管的所述第一电极、第二电极可以沿垂直于所述衬底1的方向堆叠。第一电极可以设置在第二电极朝向所述衬底一侧。不同的晶体管的第一电极和第二电极的堆叠顺序可以不同，比如，第一晶体管的第一电极设置在所述第一晶体管的第二电极朝向所述衬底一侧，第二晶体管的第一电极设置在所述第二晶体管的第二电极背离所述衬底一侧。但本公开实施例不限于此，同一晶体管的所述第一电极、第二电极可以沿平行于衬底的方向间隔分布。

在一示例性实施例中，在平行于所述衬底1的平面上，不同晶体管的所述第一电极、所述第二电极的正投影可以存在交叠。本实施例中，可以将第一电极，第二电极尽量集中放置，缩小占用的面积。

在一示例性实施例中，在平行于所述衬底1的平面上，所述多个晶体管的第一电极的正投影可以重叠。本实施例中，可以将第一电极尽量集中放置，缩小占用的面积。

在一示例性实施例中，在平行于所述衬底1的平面上，所述多个晶体管的第二电极的正投影可以重叠。本实施例中，可以将第二电极尽量集中放置，缩小占用的面积。

在一示例性实施例中，所述栅电极12或字线50沿着垂直衬底1的方向延伸，具有主表面和两个端面，所述主表面为栅电极12或字线50的侧面，所述侧面的延伸方向大约与衬底1垂直，所述两个端面中的其中一个端面延伸到衬底表面大约与衬底1平行。所述半导体层10可以环绕所述栅电极12或字线50的侧壁，可以理解为所述半导体层10可以环绕所述栅电极12或字线50的主表面。

在一示例性实施例中，所述半导体层10环绕所述栅电极12的侧壁形成环形结构。

在一示例性实施例中，所述半导体层10可以沿垂直于所述衬底1的方向延伸。半导体层10具有两个相向的主表面和主表面之间的侧面，所述主表面环绕所述栅电极12的主表面，所述半导体层10的主表面沿着垂直于衬底1方向延伸，所述半导体层10的膜层的厚度方向为平行衬底1的方向。

在一示例性实施例中，多个堆叠的晶体管的所述半导体层10环绕字线的不同区域，在平行于所述衬底1的平面上，所述多个晶体管的半导体层10的正投影可以存在交叠。

在一示例性实施例中，所述多个晶体管的半导体层10可以为一体式结构。即可以通过一次制备工艺形成所述多个晶体管的半导体层10，不同晶体管的所述半导体层10一体式环绕所述字线50的侧壁。

在一示例性实施例中，所述多个晶体管的栅电极12可以为一体式结构。即可以通过一次制备工艺形成所述多个晶体管的栅电极12，各栅电极12构成沿着垂直方向延伸的字线。

在一示例性实施例中，所述晶体管还包括至少环绕所述栅电极12侧壁的栅绝缘层11。即半导体层10环绕所述栅电极12，但是与栅电极12不接触，栅电极12外侧壁环绕有栅绝缘层11，半导体层10环绕所述栅绝缘层11。

在一示例性实施例中，所述多个晶体管的栅绝缘层11可以为一体式结构。即可以通过一次制备工艺形成所述多个晶体管的栅绝缘层11。

在一示例性实施例中，所述半导体层10可以为全环绕型或部分环绕型，比如，在垂直衬底1的方向上，不同晶体管的所述半导体层10可能有间隙。

在一示例性实施例中，所述第一电极可以环绕所述半导体层10的侧壁。沿所述半导体层10的延伸方向，所述半导体层10包括底壁和顶壁，除底壁和顶壁外的其他面即为半导体10的侧壁。所述第一电极环绕所述半导体层10的侧壁可以全环绕或者部分环绕，以半导体层10包括4个侧壁为例，所述第一电极可以围绕4个侧壁或者部分侧壁。即，在平行于所述衬底1的平面上，所述第一电极与所述半导体层10的接触面的截面为一闭合形状，比如为方形，或者，所述第一电极与所述半导体层10的接触面的截面为非闭合形状。所述第一电极全环绕时，可以增大第一电极与半导体层的接触面积，减小电阻，从而增大电流。

在一示例性实施例中，所述第二电极可以环绕所述半导体层10的侧壁。第二电极环绕所述半导体层10的侧壁可以全环绕或者部分环绕，以半导体层10包括4个侧壁为例，所述第二电极可以围绕4个侧壁或者部分侧壁。即，在平行于所述衬底1的平面上，所述第二电极与所述半导体层10的接触面的截面为一闭合形状，比如为方形，或者，所述第二电极与所述半导体层10的接触面的截面为非闭合形状。所述第二电极全环绕时，可以增大第二电极与半导体层的接触面积，减小电阻，从而增大电流。

在一示例性实施例中，所述字线50沿垂直于衬底1的方向延伸可以是沿着直线方向延伸，或者可以是曲线方向延伸。一些实施例中，每个晶体管的垂直方向延伸的栅电极12可以为直线，且在衬底1上的正投影可以在相同位置，则每个晶体管的栅电极12连接后形成直线型字线。

直线型字线沿平行于衬底1方向的横截面可以处处相同，或不完全相同。本申请实施例不对该直线的横截面特点做限定。

一些实施例中，每个晶体管的垂直方向延伸的栅电极12可以为直线，且在衬底1上的正投影可以在不完全相同的位置，则每个晶体管的栅电极12连接后形成整体沿着垂直衬底1的方向延伸但局部为曲线。

在一示例性实施例中，所述第一电极和第二电极可以使用不同材料制备。第一电极和第二电极使用不同材料制备，便于在制备第一连接电极31之前对第二电极进行选择性刻蚀，刻蚀部分第二电极避免第二电极连接到第一连接电极31，以及，便于在制备第二连接电极32之前对第一电极进行选择性刻蚀，刻蚀部分第一电极避免第一电极连接到第二连接电极32。但本公开实施例不限于此，所述第一电极和第二电极可以使用相同材料制备。

在一示例性实施例中，所述第一连接电极31可以沿垂直于所述衬底1的方向延伸。

在一示例性实施例中，所述第二连接电极32可以沿垂直于所述衬底1的方向延伸。

以两个晶体管堆叠为例。如图1A所示，所述半导体器件可以包括依次设置在衬底1上的第一源电极2、第一绝缘层3、第一漏电极4，第二绝缘层5、第二源电极6、第三绝缘层7、第二漏电极8和第四绝缘层9，贯穿所述第一源电极2、第一绝缘层3、第一漏电极4，第二绝缘层5、第二源电极6、第三绝缘层7、第二漏电极8和第四绝缘层9的栅电极12，环绕栅电极12的栅绝缘层11、环绕所述栅绝缘层11的半导体层10，以及，连接第一源电极2和第二源电极6的第一连接电极31，连接第一漏电极4和第二漏电极8的第二连接电极32，第一连接电极31通过第五绝缘层21与第一漏电极4绝缘，第一连接电极31通过第六绝缘层22与第二漏电极8绝缘，第二连接电极32通过第七绝缘层23与第一源电极2绝缘，第二连接电极32通过第八绝缘层24与第二源电极6绝缘。在另一示例性实施例中，第一源电极2可以是漏电极，第一漏电极4可以为源电极，第二源电极6可以是漏电极，第二漏电极8可以是源电极，本公开实施例对此不作限定。

下面通过本实施例半导体器件的制备过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。

在一示例性实施例中，所述半导体器件的制备方法可以包括：

1)在衬底1上依次沉积第一导电薄膜、第一绝缘薄膜、第二导电薄膜、第二绝缘薄膜、第三导电薄膜、第三绝缘薄膜、第四导电薄膜、第四绝缘薄膜，依次形成第一导电层20、第一绝缘层3、第二导电层40、第二绝缘层5、第三导电层60、第三绝缘层7、第四导电层80、第四绝缘层9，如图2所示。

在一示例性实施例中，所述衬底1可以为绝缘衬底、导电衬底，比如为硅等。若为导电衬底，需要在衬底与器件之间设置隔离层避免影响器件的电学性能。

在一示例性实施例中，所述第一绝缘薄膜、第二绝缘薄膜、第三绝缘薄膜、第四绝缘薄膜可以是low-K材料，即介电常数K<3.9的介质层，比如可以是硅氮化物(SiNx)、硅氧化物(SiOx)和氮氧化硅(SiON)、碳化硅(SiC)中的任意一种或多种。所述第一绝缘薄膜、第二绝缘薄膜、第三绝缘薄膜、第四绝缘薄膜可以相同或不同。

在一示例性实施例中，所述第一导电薄膜、所述第二导电薄膜、所述第三导电薄膜、所述第四导电薄膜包括但不如下至少之一：钨(W),铝(Al),钼(Mo)、钌(Ru)、氮化钛(TiN)和钽(Ta)等。所述第一导电薄膜、第二导电薄膜、第三导电薄膜、第四导电薄膜可以相同或不同。

2)形成过孔K，包括：构图形成贯穿所述第一导电层20、第一绝缘层3、第二导电层40、第二绝缘层5、第三导电层60、第三绝缘层7、第四导电层80、第四绝缘层9的过孔K，如图3A和图3B所示，其中，图3A为沿垂直于衬底方向的截面图，图3B为俯视图。

在一示例性实施例中，可以通过光刻和刻蚀形成所述过孔K。

3)形成半导体层10、栅绝缘层11和栅电极12，包括：

在所述过孔K的侧壁和底壁，依次沉积半导体薄膜和栅极氧化物薄膜，以分别形成半导体层10和栅绝缘层11，在所述过孔K填充栅电极薄膜形成栅电极12，如图4所示。所述栅电极薄膜完全填充所述过孔K沉积半导体薄膜和栅极氧化物薄膜后剩余的区域。所述半导体层10环绕所述栅绝缘层11，所述栅绝缘层11环绕所述栅电极12。

在一示例性实施例中，所述半导体薄膜包括但不限于以下至少之一：IGZO、氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌(Indium Zinc Oxide，IZO)。使用IGZO作为半导体层时，具备低漏电，刷新时间短的优势。

在一示例性实施例中，所述栅极氧化物薄膜可以为High-K介质材料。High-K介质材料可以包括但不限于以下至少之一：氧化硅，氧化铝，氧化铪。

在一示例性实施例中，所述栅电极薄膜可以包括但不限于以下至少之一：钨(W)、铝(Al)、钼(Mo)、钌(Ru)、氮化钛(TiN)和钽(Ta)。所述栅电极薄膜和所述第一导电薄膜、第二导电薄膜可以相同或不同。

在一示例性实施例中，可以通过原子层沉积(Atomic Layer Deposition，ALD)方法沉积所述半导体薄膜、所述栅极氧化物薄膜、所述栅电极薄膜。

在一示例性实施例中，如图3B所示，在平行于所述衬底1的平面上，所述过孔K的正投影可以是方形，但本公开实施例不限于此，所述过孔K的正投影可以是圆形、椭圆形、六边形等等。

4)对所述第二导电层40和第四导电层80进行刻蚀，刻蚀去除位于第一预设区域100的第二导电层40和第四导电层80，形成第一漏电极4和第二漏电极8，在所述第二导电层40被刻蚀的区域沉积第五绝缘薄膜，形成第五绝缘层21，在所述第四导电层80被刻蚀的区域沉积第六绝缘薄膜，形成第六绝缘层22，如图5A和图5B所示，其中，图5A为垂直于衬底1方向的截面图，图5B为图5A中AA’方向截面图。本实施例中，可以使得第一漏电极4通过第五绝缘层21与第一连接电极31绝缘，第二漏电极8通过第六绝缘层22与第一连接电极31绝缘。

5)形成连接所述第一导电层20和第三导电层60的第一连接电极31，如图6所示。

在一示例性实施例中，所述第一连接电极31可以沿垂直于所述衬底1的方向延伸。

图6所示的第一连接电极31的位置和形状仅为示例，本公开实施例不限于此，第一连接电极31可以设置在其他位置，形状可以是其他形状，可以连接所述第一导电层20和第三导电层60即可。

6)对第一导电层20和第三导电层60进行刻蚀，刻蚀去除位于第二预设区域200的第一导电层20和第三导电层60，形成第一源电极2和第二源电极6，在所述第一导电层20被刻蚀的区域沉积第七绝缘薄膜，形成第七绝缘层23，在所述第三导电层60被刻蚀的区域沉积第八绝缘薄膜，形成第八绝缘层24，如图7A和图7B所示，其中，图7A为垂直于衬底1方向的截面图，图7B为图7A中BB’方向截面图。从而可以使得第一源电极2通过第七绝缘层23与第二连接电极32绝缘，第二源电极6通过第八绝缘层24与第二连接电极32绝缘。

7)形成连接所述第一漏电极4和第二漏电极8的第二连接电极32，如图8所示。

在一示例性实施例中，所述第二连接电极32可以沿垂直于所述衬底1的方向延伸。

图8所示的第二连接电极32的位置和形状仅为示例，本公开实施例不限于此，第二连接电极32可以设置在其他位置，形状可以是其他形状，可以连接所述第一漏电极4和第二漏电极8即可。

在一示例性实施中，所述第一连接电极31和所述第二连接电极32可以设置在相对的两侧。

在一示例性实施例中，在平行于所述衬底1的平面上，所述第一源电极2和第二源电极6的正投影可以完全重叠。

在一示例性实施例中，在平行于所述衬底1的平面上，所述第一漏电极4和第二漏电极8的正投影可以完全重叠。

在一示例性实施例中，在平行于所述衬底1的平面上，所述第一源电极2、第一漏电极4、第二源电极6、第二漏电极8的正投影可以存在交叠。

上述实施例中，以两层晶体管的叠加为例进行说明。但本公开实施例不限于此，可以是更多层晶体管叠加，比如3层，4层，或者更多。

图9为不同数量的晶体管堆叠后可提供的电流示意图。如图9所示，曲线L1为一个晶体管的漏电极电流Id-电压Vd曲线图，曲线L22个晶体管堆叠的漏电极电流Id-电压Vd曲线图，曲线L3为3个晶体管堆叠的漏电极电流Id-电压Vd曲线图，曲线L4为4个晶体管堆叠的漏电极电流Id-电压Vd曲线图，可以看到，随着堆叠层数增加，可提供的电流也增大。表1为不同工作电压(Vg)下，Vd＝1V时的Id值。在实际应用中，可以根据工作电压和所需电流确定所需堆叠的晶体管数。在确定堆叠的晶体管数后，可以通过调节第一电极和第二电极之间的介质材料的距离，改变第一电极和第二电极的阻值(可以使用功函数可调节的材料制备第一电极、第二电极，比如，TiN等)，改变第一电极、第二电极沿垂直于衬底方向的厚度等控制能提供的电流。比如，可以减少第一电极和第二电极之间的介质材料的距离，采用低电阻材料制备第一电极、第二电极，增大第一电极、第二电极沿垂直于衬底方向的厚度来增大电流。

表1堆叠层数和电流信息表

本公开实施例还提供一种存储结构，如图10和图11所示，可以包括前述半导体器件和与所述第一连接电极31或者第二连接电极32连接的数据存储元件40。

在一示例性实施例中，所述数据存储元件40可以是用于存储数据的存储器元件。数据存储元件中可以是使用电容器的存储器元件、使用磁隧道结的存储器元件或者使用可变电阻材料(例如，相变材料)的存储器元件。

在一示例性实施例中，所述数据存储元件40比如为磁隧道结。所述磁隧道结可以依次堆叠的自由层41、势垒层42和固定层43。自由层41的磁矩方向可以改变，固定层43的磁矩方向不变。当自由层41与固定层43的磁矩方向关系改变时，磁隧道结可以呈现不同的状态，分别代表0和1，从而实现存储。比如，固定层43的磁矩方向与自由层41的磁矩方向反平行排列时，处于高阻态，可以对应二进制中的“1”；固定层43的磁矩方向与自由层41的磁矩方向平行排列时，处于低阻态，可以对应二进制中的“0”。可以通过加载相同的电压判断输出电流的大小从而判断磁隧道结是处于高阻态还是处于低阻态，即判断存储的信息是“1”还是“0”。所述自由层41可以连接所述第一连接电极31或第二连接电极32。所述固定层43可以连接控制电极33，也可以理解为位线。所述半导体器件可以包括n个垂直堆叠的晶体管，从而形成n个并联的晶体管与一个MTJ串联形成nT1MTJ的存储结构。本实施例提供的存储结构，有效改善MTJ写入大电流问题同时通过多层晶体管堆叠并没有增加晶体管占用衬底的面积，同时更具有性能和成本优势。

在一示例性实施例中，所述磁隧道结可以设置在所述半导体器件背离所述衬底1一侧，或者，所述磁隧道结可以设置在所述半导体器件朝向所述衬底一侧。所述磁隧道结设置在所述半导体器件朝向所述衬底一侧时，可以剥离所述衬底。

在一示例性实施例中，如图10所示，所述第一连接电极31连接到磁隧道结时，所述第二连接电极32可以连接到源线60。

在一示例性实施例中，如图11所示，所述第二连接电极32连接到磁隧道结时，所述第一连接电极31可以连接到源线60。

以MRAM为例，MRAM的信息写入方式是通过电流产生磁场，进而使自由层磁矩发生反转，改变MTJ的电阻，实现信息写入。MRAM的信息读取是检测存储单元的电阻。若存储单元被选通，恒定的小电流从位线经连接线、MTJ到选通的三极管漏极流过，在MTJ两端会产生电位差。根据电位差的大小，可得确定MTJ的电阻，从而知道自由层与固定层磁矩之间的相对取向关系，这种读出方法是非破坏性的。

在一示例性实施例中，所述字线可以包括沿垂直衬底方向延伸的竖直部51和沿平行于衬底方向延伸的水平部52，所述多个晶体管的栅电极12形成所述竖直部的一部分，所述水平部52可以位于所述多个晶体管背离所述衬底1一侧，或者，所述水平部52可以位于所述多个晶体管朝向所述衬底1一侧。

本公开实施例还提供了一种电子设备，包括前述实施例的半导体器件或者存储结构。所述电子设备可以为：智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (16)

1.一种用于磁存储器的半导体器件，其特征在于，包括：多个沿垂直于衬底方向堆叠的晶体管，字线，第一连接电极，第二连接电极；每个所述晶体管包括第一电极，第二电极，沿垂直于所述衬底方向延伸的栅电极，位于所述栅电极侧壁且与所述栅电极绝缘的半导体层；所述第一连接电极连接所述多个晶体管的所述第一电极，所述第二连接电极连接所述多个晶体管的所述第二电极，所述字线沿垂直于所述衬底的方向延伸且贯穿所述多个堆叠的晶体管。

2.根据权利要求1所述的用于磁存储器的半导体器件，其特征在于，所述半导体层环绕所述栅电极的侧壁形成环形结构。

3.根据权利要求1所述的用于磁存储器的半导体器件，其特征在于，所述半导体层的主表面沿垂直于所述衬底的方向延伸。

4.根据权利要求1所述的用于磁存储器的半导体器件，其特征在于，在平行于所述衬底的平面上，所述多个晶体管的半导体层的正投影存在交叠。

5.根据权利要求1所述的用于磁存储器的半导体器件，其特征在于，所述多个栅电极连接为字线，所述多个晶体管的半导体层在所述字线的侧壁延伸为一体式结构。

6.根据权利要求1所述的用于磁存储器的半导体器件，其特征在于，所述多个晶体管的所述栅电极连接形成所述字线，所述字线在各晶体管的叠层中仅沿着垂直衬底的方向延伸。

7.根据权利要求1所述的用于磁存储器的半导体器件，其特征在于，同一晶体管的所述第一电极、所述第二电极沿垂直于所述衬底的方向堆叠。

8.根据权利要求1所述的用于磁存储器的半导体器件，其特征在于，在平行于所述衬底的平面上，不同晶体管的所述第一电极、所述第二电极的正投影存在交叠。

9.根据权利要求1所述的用于磁存储器的半导体器件，其特征在于，所述第一电极和所述第二电极的材料不同。

10.根据权利要求1所述的用于磁存储器的半导体器件，其特征在于，所述第一连接电极沿垂直于所述衬底的方向延伸。

11.根据权利要求1所述的用于磁存储器的半导体器件，其特征在于，所述第二连接电极沿垂直于所述衬底的方向延伸。

12.根据权利要求1所述的半导体器件，其特征在于，所述第一电极和第二电极分别环绕所述栅电极的侧壁与所述栅电极绝缘形成环形结构，所述环形结构具有上表面和下表面以及侧面，所述侧面的延伸方向垂直所述衬底；

所述第一连接电极设置在所述第一电极的所述侧面的第一侧，所述第二连接电极设置在所述第一电极的所述侧面的第二侧，且所述第一侧和第二侧位于所述侧面的不同的区域且间隔设置。

13.一种存储结构，其特征在于，包括如权利要求1至12任一所述的用于磁存储器的半导体器件，还包括，与所述第一连接电极或者第二连接电极连接的数据存储元件。

14.根据权利要求13所述的存储结构，其特征在于，所述数据存储元件包括磁隧道结。

15.根据权利要求14所述的存储结构，其特征在于，所述磁隧道结设置在所述半导体器件背离所述衬底一侧，或者，所述磁隧道结设置在所述半导体器件朝向所述衬底一侧。

16.一种电子设备，其特征在于，包括如权利要求1至12任一所述的用于磁存储器的半导体器件，或者，如权利要求13至15任一所述的存储结构。