CN114171520A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN114171520A
CN114171520A CN202110938165.3A CN202110938165A CN114171520A CN 114171520 A CN114171520 A CN 114171520A CN 202110938165 A CN202110938165 A CN 202110938165A CN 114171520 A CN114171520 A CN 114171520A
Authority
CN
China
Prior art keywords
horizontal direction
semiconductor
pair
memory device
sidewalls
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110938165.3A
Other languages
English (en)
Inventor
申硕浩
姜泰逵
姜秉茂
慎重赞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114171520A publication Critical patent/CN114171520A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体存储器件包括：衬底；半导体图案，在所述衬底上在第一水平方向上延伸；位线，在所述衬底上在垂直于所述第一水平方向的第二水平方向上延伸，所述位线位于所述半导体图案的第一端；字线，在所述半导体图案的侧部在所述衬底上在垂直方向上延伸；电容器结构，位于所述半导体图案的在所述第一水平方向上与所述第一端相对的第二端，所述电容器结构包括连接到所述半导体图案的下电极、与所述下电极间隔开的上电极以及位于所述下电极和所述上电极之间的电容器电介质层；以及电容器接触层，位于所述半导体图案的所述第二端和所述下电极之间，并且包括与所述半导体图案接触的成对的凸表面。

Description

半导体存储器件
相关申请的交叉引用
通过引用将于2020年9月11日在韩国知识产权局提交的并且题目为“Semiconductor Memory Devices”(半导体存储器件)的韩国专利申请No.10-2020-0117044的全部内容合并于此。
技术领域
实施例涉及半导体存储器件。
背景技术
随着电子产品变得越来越小、多功能和具有高性能，在高容量的半导体存储器件中，可以提高集成度以提供高容量的半导体存储器件。
发明内容
实施例可以通过提供一种半导体存储器件来实现，所述半导体存储器件包括：衬底；半导体图案，所述半导体图案在所述衬底上在第一水平方向上延伸；位线，所述位线在所述衬底上在第二水平方向上延伸，所述第二水平方向垂直于所述第一水平方向，所述位线位于所述半导体图案的第一端；字线，所述字线在所述衬底上在垂直方向上延伸，所述字线位于所述半导体图案的侧部；电容器结构，所述电容器结构位于所述半导体图案的在所述第一水平方向上与所述第一端相对的第二端，所述电容器结构包括连接到所述半导体图案的下电极、与所述下电极间隔开的上电极以及位于所述下电极和所述上电极之间的电容器电介质层；以及电容器接触层，所述电容器接触层位于所述半导体图案的所述第二端和所述下电极之间，所述电容器接触层包括与所述半导体图案接触的成对的凸表面。
实施例可以通过提供一种半导体存储器件来实现，所述半导体存储器件包括：衬底；多个半导体图案，所述多个半导体图案在所述衬底上在第一水平方向上延伸，所述多个半导体图案在垂直方向上彼此间隔开；多条位线，所述多条位线在所述衬底上在第二水平方向上延伸，所述第二水平方向垂直于所述第一水平方向，所述多条位线在所述垂直方向上彼此间隔开并且位于所述多个半导体图案中的每一者的第一端；多条字线，所述多条字线在所述衬底上在所述垂直方向上延伸，所述多条字线位于所述多个半导体图案的侧部；电容器结构，所述电容器结构位于所述多个半导体图案中的每一者的在所述第一水平方向上与所述第一端相对的第二端，所述电容器结构包括在所述垂直方向上彼此间隔开的多个下电极；多个支撑层，所述多个支撑层位于所述多个下电极当中的两个相邻的下电极之间；以及多个电容器接触层，所述多个电容器接触层位于所述多个半导体图案中的每一者的所述第二端和所述多个下电极之间，其中，所述多个半导体图案中的每一者的所述第二端包括成对的凹陷部分。
实施例可以通过提供一种半导体存储器件来实现，所述半导体存储器件包括：衬底；多个半导体图案，所述多个半导体图案在所述衬底上在第一水平方向上延伸，所述多个半导体图案在垂直方向上彼此间隔开；多条位线，所述多条位线在所述衬底上在第二水平方向上延伸，所述第二水平方向垂直于所述第一水平方向，所述多条位线在所述垂直方向上彼此间隔开并且位于所述多个半导体图案中的每一者的第一端；成对的栅电极，所述成对的栅电极位于所述衬底上并且在所述第二水平方向上彼此间隔开，所述成对的栅电极在所述垂直方向上延伸并且位于所述多个半导体图案的相对侧；电容器结构，所述电容器结构位于所述多个半导体图案的在所述第一水平方向上与所述第一端相对的第二端，所述电容器结构包括在所述垂直方向上彼此间隔开的多个下电极；多个支撑层，所述多个支撑层在所述垂直方向上与所述多个下电极交替地设置；以及多个电容器接触层，所述多个电容器接触层位于所述多个半导体图案中的每一者的所述第二端和所述多个下电极之间，所述多个电容器接触层包括金属硅化物，其中，所述多个电容器接触层均包括与所述多个半导体图案接触的成对的凸表面。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员而言将是容易理解的，在附图中：
图1是根据实施例的半导体存储器件的单元阵列的等效电路图；
图2是根据实施例的半导体存储器件的透视图；
图3是沿着图2的线A1-A1'和线A2-A2'截取的截面图；
图4是沿着图2的线B1-B1'截取的截面图；
图5是半导体存储器件的俯视图；
图6是图3的区域CX1的放大图；
图7是图5的区域CX2的放大图；
图8是根据实施例的半导体存储器件的截面图；
图9是图8的半导体存储器件的俯视图；
图10是根据实施例的半导体存储器件的截面图；
图11是根据实施例的半导体存储器件的截面图；
图12是根据实施例的半导体存储器件的截面图；
图13至图27B示出了根据实施例的制造半导体存储器件的方法中的各阶段。具体地，图13、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21、图22A、图23A、图24A、图25A、图26A和图27A是沿着图2的线A1-A1'和线A2-A2'截取的截面图。图14B、图15B、图16B、图17B、图18B、图19B、图20B、图22B、图23B、图24B、图25B、图26B和图27B是沿着图2的线B1-B1'截取的截面图。图14C、图15C、图18C、图19C和图22C是半导体存储器件的俯视图。图19D和图19E是图19C的区域CX2的放大图。图22D、图22E和图22F是图22A的区域CX1的放大图。
具体实施方式
图1是根据实施例的半导体存储器件的单元阵列的等效电路图。
参照图1，半导体存储器件的单元阵列可以包括多个子单元阵列SCA。多个子单元阵列SCA可以在第一水平方向X上布置。
子单元阵列SCA可以包括多条位线BL、多条字线WL和多个单元晶体管CTR。一个单元晶体管CTR可以位于一条字线WL和一条位线BL之间。
多条位线BL可以是位于衬底上并且与衬底间隔开的导电图案(例如，金属线)。多条位线BL可以在第二水平方向Y上延伸。一个子单元阵列SCA中的位线BL可以在垂直方向Z上彼此间隔开。
字线WL可以是在垂直方向Z上从衬底延伸的导电图案(例如，金属线)。一个子单元阵列SCA中的字线WL可以在第二水平方向Y上彼此间隔开。
单元晶体管CTR的栅极可以连接到字线WL，并且单元晶体管CTR的源极可以连接到位线BL。单元晶体管CTR可以连接到单元电容器CAP。单元晶体管CTR的漏极可以连接到单元电容器CAP的第一电极，并且单元电容器CAP的第二电极可以连接到接地互连件PP。
图2是根据实施例的半导体存储器件100的透视图。图3是沿着图2的线A1-A1'和线A2-A2'截取的截面图。图4是沿着图2的线B1-B1'截取的截面图。图5是半导体存储器件100的俯视图。图6是图3的区域CX1的放大图。图7是图5的区域CX2的放大图。在图2中，为了便于示出，省略了栅极电介质层DL和上电极UE。
参照图2至图7，半导体存储器件100可以包括位于衬底110上的多个半导体图案AP、多条位线BL、多条字线WL和电容器结构CS。
衬底110可以包括Si、Ge或SiGe。在一种实施方式中，衬底110可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。在一种实施方式中，外围电路和连接到外围电路的互连层可以进一步设置在衬底110的区域上。
多个半导体图案AP可以在衬底110上在第一水平方向X上延伸(例如，纵向地延伸)，并且可以在垂直方向Z上彼此间隔开。模制绝缘层IL可以位于多个半导体图案AP之间。
多个半导体图案AP可以由例如未掺杂的半导体材料或掺杂的半导体材料形成。在一种实施方式中，多个半导体图案AP可以由多晶硅形成。在一种实施方式中，多个半导体图案AP可以包括非晶金属氧化物、多晶金属氧化物或其组合，例如In-Ga基氧化物(IGO)、In-Zn基氧化物(IZO)或In-Ga-Zn基氧化物(IGZO)。在一种实施方式中，多个半导体图案AP可以包括2D材料半导体。在一种实施方式中，2D材料半导体可以包括MoS2、WSe2、石墨烯、碳纳米管或它们的组合。如本文使用的，术语“或”不是排他性术语，例如，“A或B”将包括A、B或者A和B。
多个半导体图案AP可以具有在第一水平方向X上延伸(例如，纵向地延伸)的线或棒形。每个半导体图案AP可以包括在第一水平方向X上或沿着第一水平方向X的沟道区CH以及第一杂质区SD1和第二杂质区SD2，例如，沟道区CH位于第一杂质区SD1和第二杂质区SD2之间。第一杂质区SD1可以连接到位线BL，并且第二杂质区SD2可以连接到电容器结构CS。
字线WL可以位于多个半导体图案AP的至少一个侧壁上，并且在垂直方向Z上延伸。半导体存储器件100可以具有双栅极晶体管结构。在一种实施方式中，每条字线WL可以包括位于多个半导体图案AP之一的相对侧壁上的第一栅电极130A1和第二栅电极130A2。
第一栅电极130A1和第二栅电极130A2可以包括掺杂的半导体材料(掺杂硅、掺杂锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)或金属-半导体化合物(硅化钨、硅化钴、硅化钛等)。
栅极绝缘层140可以位于第一栅电极130A1和半导体图案AP之间以及第二栅电极130A2和半导体图案AP之间。栅极绝缘层140可以由具有比氧化硅或铁电材料更高的介电常数的高k介电材料形成。在一种实施方式中，栅极绝缘层140可以由氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、锆钛酸铅(PZT)、钽酸锶铋(STB)、氧化铋铁(BFO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)或氧化铅钪钽(PbScTaO)形成。
间隙填充绝缘层142可以位于一个半导体图案AP的侧壁上的第一栅电极130A1和与所述一个半导体图案AP相邻的另一半导体图案AP的侧壁上的第二栅电极130A2之间。彼此相邻的第一栅电极130A1和第二栅电极130A2之间的空间可以填充有间隙填充绝缘层142。间隙填充绝缘层142可以包括氧化硅、氮氧化硅、氮化硅、含碳的氧化硅、含碳的氮氧化硅、含碳的氮化硅或它们的组合。
多条位线BL可以在衬底110上在第二水平方向Y上延伸，并且可以在垂直方向Z上彼此间隔开。多条位线BL可以包括掺杂的半导体材料、导电金属氮化物、金属(例如，非化合的金属材料)或金属半导体化合物。
接触层CP1可以位于多条位线BL和连接到其的多个半导体图案AP之间。接触层CP1可以包括金属硅化物材料，例如硅化钛、硅化钨、硅化钴或硅化镍。
电容器接触层CP2可以位于多个半导体图案AP和连接到其的下电极LE之间。在一种实施方式中，如图7所示，半导体图案AP的一端可以相对于第二垂直绝缘结构PL2的侧壁向里凹陷(例如，在朝向位线BL的方向上)，并且电容器接触层CP2的侧壁的一部分可以与第二垂直绝缘结构PL2的侧壁接触(例如，直接接触)。
电容器接触层CP2可以包括金属硅化物材料，例如硅化钛、硅化钨、硅化钴或硅化镍。在一种实施方式中，电容器接触层CP2可以具有大约20mm至大约100nm的厚度。电容器接触层CP2可以通过在形成下电极LE之前在支撑层SL和半导体图案AP的暴露表面上形成阻挡金属层230(参见图20A)并且对阻挡金属层230执行热处理工艺来获得。在一种实施方式中，电容器接触层CP2可以均匀地形成为在半导体图案AP的整个暴露区域上具有相对大的厚度。
第一垂直绝缘结构PL1可以位于半导体图案AP的与多条位线BL相邻的部分的两个侧壁上，并且第二垂直绝缘结构PL2可以位于半导体图案AP的与电容器结构CS相邻的部分的两侧上。第一垂直绝缘结构PL1可以例如在第一杂质区SD1和接触层CP1的侧壁上在垂直方向Z上延伸，并且可以包括第一衬垫152和第一间隙填充层154。第二垂直绝缘结构PL2可以在第二杂质区SD2和电容器接触层CP2的侧壁上在垂直方向Z上延伸，并且可以包括第二衬垫156和第二间隙填充层158。
电容器结构CS可以包括多个下电极LE、电容器电介质层DL和上电极UE。多个下电极LE可以在第一水平方向X上延伸，并且可以在垂直方向Z上彼此间隔开。多个下电极LE均可以具有在第一水平方向X上延伸的内部空间，并且内部空间可以填充有电容器电介质层DL和上电极UE。
多个下电极LE和多个支撑层SL可以在垂直方向Z上交替地布置。多个下电极LE可以与多个半导体图案AP位于相同的垂直高度处(例如，在垂直方向Z上与衬底110的距离相同)。多个支撑层SL可以位于多个下电极LE之间，从而有助于在形成多个下电极LE的工艺中防止多个下电极LE坍塌或倾斜。
多个下电极LE均可以包括在第二水平方向Y上彼此间隔开的成对的第一侧壁LES1、连接到电容器接触层CP2的第二侧壁LES2和在第一水平方向X上延伸的顶表面LEU。如图6所示，多个下电极LE中的每一者的从Y-Z平面观看或视为Y-Z平面的垂直截面可以具有闭环形状。另外，如图7所示，第二侧壁LES2可以相对于第二垂直绝缘结构PL2的侧壁在朝向半导体图案AP的方向上突出。在一种实施方式中，下电极LE的与第二侧壁LES2相邻的端部可以与第二垂直绝缘结构PL2接触。
电容器电介质层DL可以共形地设置在下电极LE的内部空间中以及下电极LE的成对的第一侧壁LES1和支撑层SL的侧壁上。电容器电介质层DL可以不位于下电极LE的顶表面LEU上。
电容器电介质层DL可以由具有比氧化硅或铁电材料更高的介电常数的高k介电材料形成。在一种实施方式中，电容器电介质层DL可以由氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、锆钛酸铅(PZT)、钽酸锶铋(STB)、氧化铋铁(BFO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)或氧化铅钪钽(PbScTaO)形成。
上电极UE可以覆盖多个下电极LE和多个支撑层SL，并且电容器电介质层DL可以位于上电极UE与多个下电极LE和多个支撑层SL之间。
下电极LE和上电极UE可以包括掺杂的半导体材料、诸如氮化钛、氮化钽、氮化铌或氧化钨的导电金属氮化物、诸如钌、铱、钛或钽的金属、诸如氧化铱或氧化铌的导电金属氧化物等。
根据上述实施例，电容器接触层CP2可以通过例如下面将参照图13至图27B描述的制造方法在下电极LE和半导体图案AP之间形成为相对大的厚度。因此，可以减小下电极LE和半导体图案AP之间的电阻，并且半导体存储器件100可以具有优异的操作特性。
图8是根据实施例的半导体存储器件100A的截面图。图9是半导体存储器件100A的俯视图。图8是与图3的区域CX1对应的部分的放大图。图9是与图5的区域CX2对应的部分的放大图。
参照图8和图9，半导体图案AP的侧壁可以包括成对的凹陷部分APR。成对的凹陷部分APR可以相对于中心线CL(例如，平分有源图案AP并且在第一水平方向X上延伸的中心线CL)彼此镜像对称，或者在第二水平方向Y上位于中心线CL(例如，平分有源图案AP并且在第一水平方向X上延伸的中心线CL)两侧。电容器接触层CP2A可以共形地形成在半导体图案AP的成对的凹陷部分APR上，并且下电极LEA的与电容器接触层CP2A接触的第二侧壁LES2A可以朝向半导体图案AP突出。在一种实施方式中，下电极LEA的第二侧壁LES2A可以具有与(例如，凹入的)成对的凹陷部分APR相符或互补的(例如，突出的或凸出的)形状，并且可以相对于中心线CL彼此镜像对称。
在根据实施例的制造工艺中，为了形成下电极LEA，可以形成第二开口OP2以暴露支撑层SL之间的沟道模制层210(参见图19A)的侧壁，并且可以通过经由第二开口OP2对沟道模制层210的暴露侧壁执行侧面凹陷工艺来去除沟道模制层210。在一种实施方式中，可以通过经由第二开口OP2使沟道模制层210的暴露侧壁暴露于蚀刻剂(例如蚀刻气体)来执行侧面凹陷工艺。在侧面凹陷工艺中，半导体图案AP的侧壁的与第二开口OP2相邻的部分可以被蚀刻剂暴露，并且可以在半导体图案AP的侧壁的该部分上形成成对的凹陷部分APR。在一种实施方式中，两个第二开口OP2可以在俯视图与一个半导体图案AP的两个边缘相邻，并且成对的凹陷部分APR可以相对于中心线CL镜像对称。
在去除沟道模制层210之后，可以在半导体图案AP的暴露表面(例如，成对的凹陷部分APR)上形成阻挡金属层230(参见图20A)，然后可以对其进行热处理，从而形成电容器接触层CP2A。因此，电容器接触层CP2A可以包括朝向成对的凹陷部分APR突出的成对的凸表面CP2S。在一种实施方式中，电容器接触层CP2A可以在整个区域上具有相对均匀的厚度，并且下电极LEA的与电容器接触层CP2A接触的第二侧壁LES2A也可以具有朝向成对的凹陷部分APR突出的凸起形状。
下电极LEA可以具有顶表面LEUA，并且可以具有在第二水平方向Y上彼此间隔开的成对的第一侧壁LES1A。下电极LEA的顶表面LEUA可以与支撑层SL接触，并且具有平坦的轮廓，例如没有突出或凹陷。成对的第一侧壁LES1A可以相对于下电极LEA的中心朝向彼此向里凹入。
在一种实施方式中，为了形成下电极LEA，在执行侧面凹陷工艺之后，可以形成阻挡金属层230，并且可以执行蚀刻工艺，以从支撑层SL的侧壁去除阻挡金属层230。在蚀刻工艺中，可以去除填充支撑层SL之间的空间的第一间隙填充材料层240的相对大的部分，在这种情况下，下电极LEA的成对的第一侧壁LES1A的轮廓可以相对于下电极LEA的中心朝向彼此向里凹入。
图10是根据实施例的半导体存储器件100B的截面图。图10是与图3的区域CX1对应的部分的放大图。
参照图10，下电极LEB可以具有顶表面LEUB，并且可以具有在第二水平方向Y上彼此间隔开的成对的第一侧壁LES1B。下电极LEB的顶表面LEUB可以与支撑层SL接触，并且可以具有平坦的轮廓，例如没有突出或凹陷。成对的第一侧壁LES1B可以包括多个弯曲部分。
在一种实施方式中，为了形成下电极LEB，在执行侧面凹陷工艺之后，可以形成阻挡金属层230，并且可以执行蚀刻工艺，以从支撑层SL的侧壁去除阻挡金属层230。在蚀刻工艺中，阻挡金属层230可以根据阻挡金属层230的厚度和蚀刻气氛而具有凹入的侧壁。在这种情况下，形成在阻挡金属层230的侧壁上并且用作下电极LEB的模具的部分的侧面模制层250可以具有多个弯曲部分，并且下电极LEB的位于侧面模制层250上的第一侧壁LES1B可以具有多个弯曲部分。
图11是根据实施例的半导体存储器件100C的截面图。图11示出了沿着图2的线A1-A1'和线A2-A2'截取的截面对应的截面图。
参照图11，字线WLC可以包括第一栅电极130C，并且第一栅电极130C可以在半导体图案AP的一个(例如，仅仅一个)侧壁上在垂直方向Z上延伸。字线WLC可以不位于半导体图案AP的与所述一个侧壁相对的侧壁上。半导体存储器件100C可以具有单栅极晶体管结构。
图12是根据实施例的半导体存储器件100D的截面图。
参照图12，字线WLD可以包括第一栅电极130D，第一栅电极130D可以包围半导体图案AP的所有侧壁，并且在垂直方向Z上延伸。栅极绝缘层140可以位于第一栅电极130D和半导体图案AP之间。半导体存储器件100D可以具有栅极全环绕型晶体管结构。
图13至图27B示出了根据实施例的制造半导体存储器件100的方法中的各阶段。具体地，图13、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21、图22A、图23A、图24A、图25A、图26A和图27A是沿着图2的线A1-A1'和线A2-A2'截取的截面图。图14B、图15B、图16B、图17B、图18B、图19B、图20B、图22B、图23B、图24B、图25B、图26B和图27B是沿着图2的线B1-B1'截取的截面图。图14C、图15C、图18C、图19C和图22C是半导体存储器件100的俯视图。图19D和图19E是图19C的区域CX2的放大图。图22D、图22E和图22F是图22A的区域CX1的放大图。
参照图13，可以通过在衬底110上交替地且顺序地形成牺牲模制层212和沟道模制层210来形成模制堆叠件MS。
在一种实施方式中，沟道模制层210和牺牲模制层212可以由相对于彼此具有蚀刻选择性的材料来形成。在一种实施方式中，沟道模制层210和牺牲模制层212可以是IV族半导体、IV-IV族半导体、II-VI族化合物半导体或III-V族化合物半导体的单晶层，并且可以由不同的材料形成。在一种实施方式中，牺牲模制层212可以由SiGe形成，并且沟道模制层210可以由单晶硅形成。沟道模制层210和牺牲模制层212均可以具有几十nm的厚度(例如，在垂直方向Z上)。
在一种实施方式中，沟道模制层210和牺牲模制层212可以通过外延工艺来形成。在一种实施方式中，外延工艺可以是气相外延(VPE)、诸如超高真空CVD(UHV-CVD)的化学气相沉积工艺、分子束外延或它们的组合。在外延工艺中，可以使用液体或气态前驱物作为形成沟道模制层210和牺牲模制层212必需的前驱物。
参照图14A至图14C，可以在模制堆叠件MS上形成掩模图案，并且可以使用掩模图案作为蚀刻掩模去除模制堆叠件MS的一部分以形成第一开口OP1。沟道模制层210的与半导体图案AP的沟道区CH对应的部分的侧壁210C可以通过第一开口OP1来形成。
之后，可以去除通过第一开口OP1暴露的牺牲模制层212，并且可以在去除了牺牲模制层212的区域中形成模制绝缘层IL。在一种实施方式中，模制绝缘层IL可以使用氮化硅、氧化硅和氮氧化硅中的至少一种形成。
之后，可以在模制堆叠件MS上形成填充第一开口OP1的内部的绝缘层，并且可以通过去除绝缘层的上部来形成第一间隙填充绝缘层222，从而暴露模制堆叠件MS的顶表面。
参照图15A至图15C，可以在模制堆叠件MS上形成掩模图案，并且可以使用掩模图案作为蚀刻掩模来去除模制堆叠件MS的一部分，以形成第二开口OP2。
沟道模制层210的一部分(其侧壁由两个相邻的第二开口OP2限定)可以被称为下电极牺牲图案210P。多个下电极牺牲图案210P均可以是沟道模制层210的在后续工艺中被替换为下电极LE的部分。
在一种实施方式中，多个下电极牺牲图案210P可以在第一水平方向X上延伸并且在第二水平方向Y和垂直方向Z上彼此间隔开。多个下电极牺牲图案210P可以在第一水平方向X上具有大约50nm至大约2,000nm的第一长度L1。多个下电极牺牲图案210P可以在第二水平方向Y上具有大约5nm至大约100nm的第一宽度W1。这里，第一水平方向X可以被称为下电极牺牲图案210P或下电极LE的纵向方向，并且在纵向方向上的纵横比(例如，在第一水平方向X上的第一长度L1与在第二水平方向Y上的第一宽度W1之比)可以为大约5至大约400。
参照图16A和图16B，可以通过去除通过第二开口OP2暴露的牺牲模制层212来形成第三开口OP3。因此，多个下电极牺牲图案210P的顶表面和底表面可以通过第三开口OP3被暴露。
图16B示出了模制绝缘层IL的侧壁通过第三开口OP3被暴露的示例。在一种实施方式中，在去除牺牲模制层212以形成第三开口OP3的工艺中，可以不去除牺牲模制层212的与模制绝缘层IL相邻的部分。在这种情况下，牺牲模制层212的与模制绝缘层IL相邻的部分可以保留，从而覆盖模制绝缘层IL的侧壁，并且模制绝缘层IL可以不通过第三开口OP3而暴露。
参照图17A和图17B，可以在模制堆叠件MS上形成绝缘层以填充第三开口OP3的内部，并且可以对绝缘层执行各向异性蚀刻工艺以形成支撑层SL。支撑层SL可以由例如氮化硅形成。
支撑层SL的侧壁可以与多个下电极牺牲图案210P的侧壁对齐。多个下电极牺牲图案210P和多个支撑层SL可以在垂直方向Z上交替地布置。
之后，可以在模制堆叠件MS上形成填充第二开口OP2的内部的绝缘层，并且可以去除绝缘层的上部，使得模制堆叠件MS的顶表面被暴露，由此形成第二间隙填充绝缘层224。
参照图18A至图18C，可以去除第一开口OP1中的第一间隙填充绝缘层222，并且可以在第一开口OP1中共形地形成栅极绝缘层140。之后，可以在第一开口OP1的两个侧壁上形成导电层，并且可以对导电层执行各向异性蚀刻工艺，从而在第一开口OP1的两个侧壁上形成第一栅电极130A1和第二栅电极130A2。
之后，可以形成填充第一栅电极130A1和第二栅电极130A2之间的空间的间隙填充绝缘层142。
之后，可以在模制堆叠件MS上形成掩模图案，并且可以使用掩模图案作为蚀刻掩模去除模制堆叠件MS的一部分，以使第一开口OP1在第一水平方向X上延伸。半导体图案AP的与第一杂质区SD1和第二杂质区SD2对应的部分的侧壁可以通过延伸的第一开口OP1而暴露。
可以在延伸的第一开口OP1中形成第一垂直绝缘结构PL1和第二垂直绝缘结构PL2。在一种实施方式中，第一垂直绝缘结构PL1可以在半导体图案AP的其中将形成第一杂质区SD1的区域的两个侧壁上在垂直方向Z上延伸，并且第二垂直绝缘结构PL2可以在半导体图案AP的其中将形成第二杂质区SD2的区域的两个侧壁上在垂直方向Z上延伸。
之后，可以通过离子注入工艺将杂质注入到半导体图案AP的一部分中，从而形成第一杂质区SD1和第二杂质区SD2。第一杂质区SD1和第二杂质区SD2可以通过离子注入工艺形成，并且可以限定第一杂质区SD1和第二杂质区SD2之间的沟道区CH。
在一种实施方式中，可以在形成第一栅电极130A1和第二栅电极130A2的工艺之前执行形成第一垂直绝缘结构PL1和第二垂直绝缘结构PL2的工艺。在一种实施方式中，可以在形成第一垂直绝缘结构PL1和第二垂直绝缘结构PL2的工艺之前执行形成第一杂质区SD1和第二杂质区SD2的离子注入工艺。
之后，可以去除第二间隙填充绝缘层224，并且第二开口OP2可以再次被暴露。支撑层SL和下电极牺牲图案210P的侧壁可以在第二开口OP2的侧壁上再次被暴露。
参照图19A至图19E，可以对由第二开口OP2暴露的下电极牺牲图案210P执行侧面凹陷工艺。在侧面凹陷工艺中，可以去除下电极牺牲图案210P(参照图18A)，并且可以暴露半导体图案AP的第二杂质区SD2的侧壁。
在一种实施方式中，可以通过经由第二开口OP2使下电极牺牲图案210P的暴露侧壁暴露于诸如蚀刻气体的蚀刻剂来执行侧面凹陷工艺。可以在蚀刻时间期间执行侧面凹陷工艺，以去除下电极牺牲图案210P的在第二水平方向Y上的宽度的大约一半或者去除沟道模制层210的高度的大约一半。在侧面凹陷工艺中，下电极牺牲图案210P的与其总长度L1(参见图15C)(例如，在第一水平方向X上的长度)对应的侧壁可以暴露于蚀刻气氛，并且可以从下电极牺牲图案210P的通过第二开口OP2暴露的整个侧壁在第二水平方向Y上充分地供应蚀刻剂。
在根据对比示例的制造方法中，可以在下电极牺牲图案210P的侧壁被第二间隙填充绝缘层224阻挡的状态下在下电极牺牲图案210P的在纵向方向(第一水平方向X)上的端部中形成模制沟槽MT2(参见图23B)，并且可以在纵向方向(第一水平方向X)上从模制沟槽MT2去除下电极牺牲图案210P。根据该对比方法，蚀刻剂的供应路径和被去除的材料的移动路径会相对长，并且可能难以精确地控制蚀刻工艺，例如，下电极牺牲图案210P的一部分可能未被完全地去除。
另一方面，根据实施例，可以通过对下电极牺牲图案210P的侧壁执行侧面凹陷工艺来去除下电极牺牲图案210P，因此，可以显著地减小蚀刻剂的供应路径和被去除的材料的移动路径。因此，可以缩短执行蚀刻工艺以去除下电极牺牲图案210P的时间，并且可以改善蚀刻下电极牺牲图案210P的工艺的精确度。
在通过侧面凹陷工艺去除下电极牺牲图案210P之后留下的空间可以被称为第一模制沟槽MT1。支撑层SL的顶表面和底表面以及半导体图案AP的侧壁可以通过第一模制沟槽MT1而暴露。在一种实施方式中，如图19D所示，半导体图案AP的侧壁可以与第二垂直绝缘结构PL2的侧壁位于同一平面上。
在一种实施方式中，在侧面凹陷工艺中，由于暴露于蚀刻剂，所以半导体图案AP的与第二开口OP2相邻的侧壁可以被去除或凹陷特定宽度。因此，如图19E所示，可以在半导体图案AP的侧壁中提供成对的凹陷部分APR(参见图9)。在一种实施方式中，成对的凹陷部分APR可以相对于中心线CL(参见图9)彼此镜像对称。在这种情况下，可以获得上面参照图8和图9描述的半导体存储器件100A。
参照图20A和图20B，可以在去除了下电极牺牲图案210P之后被暴露的半导体图案AP的侧壁、第二垂直绝缘结构PL2的侧壁和支撑层SL的表面上形成阻挡金属层230，并且可以对阻挡金属层230执行热处理工艺，从而在半导体图案AP的侧壁和阻挡金属层230的侧壁之间形成电容器接触层CP2。
在一种实施方式中，阻挡金属层230可以由钛、钽、钴、钨、氮化钛或氮化钽形成。在一种实施方式中，阻挡金属层230可以通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、金属有机CVD工艺或金属有机ALD工艺形成。阻挡金属层230可以形成为大约20nm至大约100nm的厚度。
在一种实施方式中，在热处理工艺中，可以在包括在半导体图案AP的暴露表面中的硅和阻挡金属层230的与半导体图案AP接触的金属材料之间发生硅化，因此形成包括金属硅化物材料的电容器接触层CP2。
在形成阻挡金属层230以形成电容器接触层CP2的工艺中，可以在由第二开口OP2和第一模制沟槽MT1暴露的表面上形成阻挡金属层230，并且阻挡金属层230的源材料可以顺利地供应到半导体图案AP的侧壁。因此，阻挡金属层230可以在半导体图案AP的整个侧壁上形成为相对大的厚度，并且可以改善形成阻挡金属层230的工艺的精确度。
在根据对比示例的制造方法中，下电极牺牲图案210P可以在下电极牺牲图案210P的侧壁被第二间隙填充绝缘层224阻挡的同时在纵向方向(第一水平方向X)上被去除，并且可以在其中去除了下电极牺牲图案210P的空间中形成阻挡金属层230。在这种情况下，下电极牺牲图案210P的在纵向方向上的纵横比可能大，并且可能难以将阻挡金属层230形成为在半导体图案AP上具有足够大的厚度。因此，由于半导体图案AP的组分和阻挡金属层230的组分之间的反应，电容器接触层CP2可能被形成为薄的或非均匀的厚度，由此导致单元晶体管和单元电容器之间的电阻的不期望的增大。
另一方面，根据实施例，阻挡金属层230可以在半导体图案AP的整个侧壁上形成为相对大的厚度，因此，电容器接触层CP2也可以均匀地形成为相对大的厚度。
之后，可以在阻挡金属层230上形成绝缘层以填充第一模制沟槽MT1的内部，并且可以对绝缘层执行回蚀工艺或湿蚀刻工艺，从而暴露支撑层SL的侧壁上的阻挡金属层230，由此形成第一间隙填充材料层240。
第一间隙填充材料层240可以填充两个相邻的支撑层SL之间的空间，并且阻挡金属层230的侧壁可以不被第一间隙填充材料层240覆盖并且可以通过第二开口OP2而暴露。
参照图21，可以对阻挡金属层230和第一间隙填充材料层240执行回蚀工艺或湿蚀刻工艺，从而暴露支撑层SL的侧壁。因此，阻挡金属层230的覆盖支撑层SL的侧壁的部分可以被去除，并且支撑层SL的侧壁可以通过第二开口OP2而暴露。
在一种实施方式中，也可以在回蚀工艺或湿蚀刻工艺中去除第一间隙填充材料层240的一部分，从而第一间隙填充材料层240的侧壁和阻挡金属层230的侧壁可以彼此对齐。因此，可以形成支撑层SL、阻挡金属层230和第一间隙填充材料层240堆叠的垂直板型结构。
参照图22A至图22F，可以在支撑层SL、阻挡金属层230和第一间隙填充材料层240堆叠的结构的侧壁上形成侧面模制层250，之后，可以在侧面模制层250上形成填充第二开口OP2的第二间隙填充材料层260。
在一种实施方式中，侧面模制层250可以由相对于支撑层SL、阻挡金属层230和第一间隙填充材料层240具有蚀刻选择性的材料形成。在一种实施方式中，侧面模制层250可以由多晶硅、氮化硅、氮氧化硅、碳氮化硅或碳氧化硅形成。
在一种实施方式中，支撑层SL的侧壁、阻挡金属层230的侧壁和第一间隙填充材料层240的侧壁可以彼此对齐，因此，该结构可以具有相对平坦的侧壁。在这种情况下，如图22D所示，侧面模制层250可以具有相对平坦的侧壁，因此，可以覆盖支撑层SL的侧壁、阻挡金属层230的侧壁和第一间隙填充材料层240的侧壁。
在一种实施方式中，也可以在阻挡金属层230的回蚀工艺或湿蚀刻工艺期间去除第一间隙填充材料层240的一部分，因此，第一间隙填充材料层240的侧壁可以相对于阻挡金属层230的侧壁向里凹陷。如图22E所示，第一间隙填充材料层240的侧壁可以向里凹陷，并且侧面模制层250的与第一间隙填充材料层240的侧壁接触的侧壁也可以是凹入的。在这种情况下，可以获得上面参照图8和图9描述的半导体存储器件100A。
在一种实施方式中，根据阻挡金属层230的厚度和阻挡金属层230的回蚀工艺或湿蚀刻工艺中的蚀刻气氛，阻挡金属层230和第一间隙填充材料层240均可以具有凹入的侧壁。如图22F所示，阻挡金属层230和第一间隙填充材料层240均可以具有凹入的侧壁，并且多个弯曲部分可以设置在侧面模制层250的与阻挡金属层230和第一间隙填充材料层240接触的侧壁上。在这种情况下，可以获得上面参照图10和图9描述的半导体存储器件100B。
返回参照图22B和图22C，可以在模制堆叠件MS上形成掩模图案，并且可以使用掩模图案作为蚀刻掩模来去除模制堆叠件MS的一部分，以形成位线开口BLH。之后，可以去除通过位线开口BLH暴露的沟道模制层210的一部分，并且位线BL可以在其中去除了沟道模制层210的区域中由导电材料形成。在形成位线BL之前，可以在位线BL和半导体图案AP之间进一步形成由金属硅化物材料形成的接触层CP1。之后，填充位线开口BLH的内部的位线绝缘层BIL可以由绝缘材料形成。
之后，可以在模制堆叠件MS上形成掩模图案，并且可以使用掩模图案作为蚀刻掩模去除模制堆叠件MS的一部分，以形成第二模制沟槽MT2。通过形成第二模制沟槽MT2，可以去除沟道模制层210和牺牲模制层212的位于模制堆叠件MS的在第一水平方向X上的端部的部分。另外，第一间隙填充材料层240的侧壁可以通过第二模制沟槽MT2而暴露。
参照图23A和图23B，可以去除通过第二模制沟槽MT2暴露的第一间隙填充材料层240(参见图22A)，以形成第四开口OP4。在去除第一间隙填充材料层240的工艺中，也可以去除第二间隙填充材料层260，并且可以暴露侧面模制层250的侧壁。
在一种实施方式中，去除第一间隙填充材料层240和第二间隙填充材料层260的工艺可以是湿蚀刻工艺。
在去除第一间隙填充材料层240之后，第四开口OP4可以是由在垂直方向Z上彼此间隔开的两个阻挡金属层230和在第二水平方向Y上彼此间隔开的两个侧面模制层250限定的空间。第四开口OP4的在纵向方向(例如，第一水平方向X)上的一端可以与第二模制沟槽MT2连通(例如，对第二模制沟槽MT2敞开)，并且第四开口OP4的在纵向方向上的另一端可以暴露电容器接触层CP2以及阻挡金属层230的与电容器接触层CP2接触的部分。
参照图24A和图24B，可以去除在第四开口OP4中暴露的阻挡金属层230(参见图23A)。去除阻挡金属层230的工艺可以是湿蚀刻工艺。
在去除阻挡金属层230之后，第四开口OP4可以由在垂直方向Z上彼此间隔开的两个支撑层SL和在第二水平方向Y上彼此间隔开的两个侧面模制层250限定。
参照图25A和图25B，可以在第四开口OP4的内壁上形成下电极LE。
在一种实施方式中，可以在第四开口OP4中的支撑层SL的侧壁和侧面模制层250的侧壁上共形地形成导电层，并且可以去除导电层的位于支撑层SL的在第二模制沟槽MT2中暴露的侧壁上的部分以分离节点，从而在第四开口OP4中形成下电极LE。下电极LE可以形成在由在垂直方向Z上彼此间隔开的两个支撑层SL和在第二水平方向Y上彼此间隔开的两个侧面模制层250限定的空间(例如，第四开口OP4的内部)中。每个下电极LE可以不连接到与其相邻的下电极LE。
在一种实施方式中，可以在第四开口OP4中进一步形成间隙填充绝缘层，从而通过去除导电层的位于支撑层SL的在第二模制沟槽MT2中暴露的侧壁上的部分以分离节点。在这种情况下，在用间隙填充绝缘层填充第四开口OP4的内部之后，可以在去除第二模制沟槽MT2中的间隙填充绝缘层的过程中去除导电层的位于支撑层SL的侧壁上的部分。
参照图26A和图26B，可以去除侧面模制层250(参见图25A)，并且可以暴露下电极LE的侧壁和支撑层SL的侧壁。
下电极LE和支撑层SL可以在垂直方向Z上交替地设置，并且支撑层SL可以有助于防止下电极LE坍塌或倾斜。
参照图27A和图27B，可以在下电极LE的侧壁和支撑层SL的侧壁上形成栅极电介质层DL和上电极UE。
在一种实施方式中，栅极电介质层DL可以共形地设置在下电极LE的位于第四开口OP4中的内壁以及下电极LE的在第二水平方向Y上彼此间隔开的成对的第一侧壁LES1上。另外，栅极电介质层DL也可以设置在支撑层SL的侧壁和衬底110上。
通过执行上述工艺，可以完全地制造半导体存储器件100。
在根据对比示例的制造半导体存储器件的方法中，模制沟槽MT2(参见图23B)可以形成在下电极牺牲图案210P的在纵向方向(第一水平方向X)上的端部处，并且可以在纵向方向(第一水平方向X)上从模制沟槽MT2去除下电极牺牲图案210P。根据该方法，蚀刻剂的供应路径和被去除的材料的移动路径会相对长，并且可能难以精确地控制蚀刻工艺，例如，下电极牺牲图案210P的一部分可能未被完全地去除。
另外，在下电极牺牲图案210P的侧壁被间隙填充绝缘层224阻挡的同时，可以在其中去除了下电极牺牲图案210P的空间中形成阻挡金属层230。在这种情况下，下电极牺牲图案210P的在纵向方向上的纵横比可能大，并且可能难以将阻挡金属层230形成为在半导体图案AP上具有足够大的厚度。因此，由于半导体图案AP的组分和阻挡金属层230的组分之间的反应，电容器接触层CP2可能被形成为薄的或非均匀的厚度，由此导致单元晶体管和单元电容器之间的电阻的不期望的增大。
另一方面，根据实施例，可以通过对下电极牺牲图案210P的侧壁执行侧面凹陷工艺来去除下电极牺牲图案210P，并且可以显著地减小蚀刻剂的供应路径和被去除的材料的移动路径。因此，可以缩短执行蚀刻工艺以去除下电极牺牲图案210P的时间，并且可以改善蚀刻下电极牺牲图案210P的工艺的精确度。
另外，阻挡金属层230可以在半导体图案AP的整个侧壁上形成为相对大的厚度，因此，电容器接触层CP2也可以均匀地形成为相对大的厚度。因此，可以减小下电极LE和半导体图案AP之间的电阻，因此，半导体存储器件100可以具有优异的操作特性。
通过总结和回顾，二维(2D)半导体存储器件的集成度可以由单位存储单元占据的面积来确定，并且2D半导体存储器件的集成度可能正在增加，但是可能仍受到限制。已经考虑了3D半导体存储器件，其中，多个存储单元在垂直方向上堆叠在衬底上以增加存储容量。
一个或更多个实施例可以提供一种三维(3D)半导体存储器件。
一个或更多个实施例可以提供一种具有提高的集成度的三维(3D)半导体存储器件。
在本文中已经公开了示例实施例，尽管采用了特定术语，但特定术语只是以一般的和描述性的意义来使用和解释，而不是出于限制目的。在一些情形下，如本领域技术人员将清楚的，自提交本申请之时起，除非另外明确指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节方面的各种变化。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
衬底；
半导体图案，所述半导体图案在所述衬底上在第一水平方向上延伸；
位线，所述位线在所述衬底上在第二水平方向上延伸，所述第二水平方向垂直于所述第一水平方向，所述位线位于所述半导体图案的第一端；
字线，所述字线在所述衬底上在垂直方向上延伸，所述字线位于所述半导体图案的侧部；
电容器结构，所述电容器结构位于所述半导体图案的在所述第一水平方向上与所述第一端相对的第二端，所述电容器结构包括连接到所述半导体图案的下电极、与所述下电极间隔开的上电极以及位于所述下电极和所述上电极之间的电容器电介质层；以及
电容器接触层，所述电容器接触层位于所述半导体图案的所述第二端和所述下电极之间，所述电容器接触层包括与所述半导体图案接触的成对的凸表面。
2.根据权利要求1所述的半导体存储器件，其中：
所述半导体图案的所述第二端包括成对的凹陷部分，并且
所述成对的凹陷部分相对于平分所述半导体图案并且在所述第一水平方向上延伸的中心线彼此镜像对称。
3.根据权利要求2所述的半导体存储器件，其中：
所述成对的凸表面与所述成对的凹陷部分接触，并且相对于所述中心线彼此镜像对称，并且
所述电容器接触层包括金属硅化物。
4.根据权利要求1所述的半导体存储器件，其中：
所述下电极包括在所述第二水平方向上彼此间隔开的成对的第一侧壁，并且
所述成对的第一侧壁朝向所述下电极的中心向里凹入。
5.根据权利要求1所述的半导体存储器件，其中：
所述下电极包括在所述第二水平方向上彼此间隔开的成对的第一侧壁，并且
所述成对的第一侧壁均包括多个弯曲部分。
6.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括在所述第一水平方向上延伸并且在所述垂直方向上彼此间隔开的两个支撑层，
其中，所述下电极位于所述两个支撑层之间。
7.根据权利要求6所述的半导体存储器件，其中，所述下电极的顶表面与所述两个支撑层中的一个支撑层接触并且是平坦的。
8.根据权利要求6所述的半导体存储器件，其中：
所述下电极包括在所述第二水平方向上彼此间隔开的成对的第一侧壁，并且
所述电容器电介质层沿着所述下电极的所述成对的第一侧壁和所述两个支撑层的侧壁延伸。
9.根据权利要求1所述的半导体存储器件，其中：
所述下电极具有在所述第一水平方向上的第一长度和在所述第二水平方向上的第一宽度，并且
所述第一长度与所述第一宽度之比为5至400。
10.一种半导体存储器件，所述半导体存储器件包括：
衬底；
多个半导体图案，所述多个半导体图案在所述衬底上在第一水平方向上延伸，所述多个半导体图案在垂直方向上彼此间隔开；
多条位线，所述多条位线在所述衬底上在第二水平方向上延伸，所述第二水平方向垂直于所述第一水平方向，所述多条位线在所述垂直方向上彼此间隔开并且位于所述多个半导体图案中的每一者的第一端；
多条字线，所述多条字线在所述衬底上在所述垂直方向上延伸，所述多条字线位于所述多个半导体图案的侧部；
电容器结构，所述电容器结构位于所述多个半导体图案中的每一者的在所述第一水平方向上与所述第一端相对的第二端，所述电容器结构包括在所述垂直方向上彼此间隔开的多个下电极；
多个支撑层，每一个所述支撑层位于所述多个下电极当中的两个相邻的下电极之间；以及
多个电容器接触层，所述多个电容器接触层位于所述多个半导体图案的所述第二端和所述多个下电极之间，
其中，所述多个半导体图案中的每一者的所述第二端包括成对的凹陷部分。
11.根据权利要求10所述的半导体存储器件，其中：
所述多个电容器接触层均包括与所述多个半导体图案中的相应的半导体图案的所述成对的凹陷部分接触的成对的凸表面，并且
所述成对的凹陷部分相对于平分所述多个半导体图案中的所述相应的半导体图案并且在所述第一水平方向上延伸的中心线彼此镜像对称。
12.根据权利要求10所述的半导体存储器件，其中：
所述多个下电极均包括在所述第二水平方向上彼此间隔开的成对的第一侧壁，并且
所述成对的第一侧壁朝向每个下电极的中心向里凹入。
13.根据权利要求12所述的半导体存储器件，其中，所述多个下电极中的每一者的顶表面与所述多个支撑层中的一个支撑层接触并且是平坦的。
14.根据权利要求12所述的半导体存储器件，其中，所述电容器结构还包括：
电容器电介质层，所述电容器电介质层位于所述多个下电极中的每一者的所述成对的第一侧壁和所述多个支撑层的侧壁上；以及
上电极，所述上电极覆盖所述多个下电极和所述电容器电介质层。
15.根据权利要求10所述的半导体存储器件，其中：
所述多个下电极均包括在所述第二水平方向上彼此间隔开的成对的第一侧壁，并且
所述成对的第一侧壁均包括多个弯曲部分。
16.根据权利要求10所述的半导体存储器件，其中：
所述多个下电极均具有在所述第一水平方向上的第一长度和在所述第二水平方向上的第一宽度，并且
所述第一长度与所述第一宽度之比为5至400。
17.一种半导体存储器件，所述半导体存储器件包括：
衬底；
多个半导体图案，所述多个半导体图案在所述衬底上在第一水平方向上延伸，所述多个半导体图案在垂直方向上彼此间隔开；
多条位线，所述多条位线在所述衬底上在第二水平方向上延伸，所述第二水平方向垂直于所述第一水平方向，所述多条位线在所述垂直方向上彼此间隔开并且位于所述多个半导体图案中的每一者的第一端；
成对的栅电极，所述成对的栅电极位于所述衬底上并且在所述第二水平方向上彼此间隔开，所述成对的栅电极在所述垂直方向上延伸并且位于所述多个半导体图案的相对侧；
电容器结构，所述电容器结构位于所述多个半导体图案中的每一者的在所述第一水平方向上与所述第一端相对的第二端，所述电容器结构包括在所述垂直方向上彼此间隔开的多个下电极；
多个支撑层，所述多个支撑层在所述垂直方向上与所述多个下电极交替地设置；以及
多个电容器接触层，所述多个电容器接触层位于所述多个半导体图案的所述第二端和所述多个下电极之间，所述多个电容器接触层包括金属硅化物，
其中，所述多个电容器接触层均包括与所述多个半导体图案中相应的半导体图案接触的成对的凸表面。
18.根据权利要求17所述的半导体存储器件，其中：
所述多个半导体图案中的每一者的所述第二端包括成对的凹陷部分，并且
所述成对的凹陷部分相对于平分每个半导体图案并且在所述第一水平方向上延伸的中心线彼此镜像对称。
19.根据权利要求17所述的半导体存储器件，其中：
所述多个下电极均包括在所述第二水平方向上彼此间隔开的成对的第一侧壁，并且
所述成对的第一侧壁朝向每个下电极的中心向里凹入。
20.根据权利要求17所述的半导体存储器件，其中：
所述多个下电极均包括在所述第二水平方向上彼此间隔开的成对的第一侧壁，并且
所述成对的第一侧壁均包括多个弯曲部分。
CN202110938165.3A 2020-09-11 2021-08-16 半导体存储器件 Pending CN114171520A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200117044A KR20220034540A (ko) 2020-09-11 2020-09-11 반도체 메모리 소자
KR10-2020-0117044 2020-09-11

Publications (1)

Publication Number Publication Date
CN114171520A true CN114171520A (zh) 2022-03-11

Family

ID=80476630

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110938165.3A Pending CN114171520A (zh) 2020-09-11 2021-08-16 半导体存储器件

Country Status (4)

Country Link
US (2) US11653490B2 (zh)
KR (1) KR20220034540A (zh)
CN (1) CN114171520A (zh)
TW (1) TWI777744B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115835626A (zh) * 2022-12-22 2023-03-21 北京超弦存储器研究院 3d堆叠的半导体器件、3d存储器及其制备方法、电子设备
CN116133405A (zh) * 2022-04-25 2023-05-16 北京超弦存储器研究院 一种动态存储器及其制作方法、存储装置
CN116437661A (zh) * 2023-05-24 2023-07-14 北京超弦存储器研究院 存储器及其制造方法、电子设备
WO2023206839A1 (zh) * 2022-04-26 2023-11-02 长鑫存储技术有限公司 半导体结构及其制备方法
WO2024016393A1 (zh) * 2022-07-22 2024-01-25 长鑫存储技术有限公司 一种半导体结构及其制备方法
WO2024060322A1 (zh) * 2022-09-21 2024-03-28 长鑫存储技术有限公司 半导体结构及其制作方法、存储器

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023224794A1 (en) * 2022-05-18 2023-11-23 Applied Materials, Inc. Self-aligned vertical bitline for three-dimensional (3d) dynamic random-access memory (dram) devices
KR20240015018A (ko) * 2022-07-26 2024-02-02 주식회사 에이치피에스피 반도체 소자의 제조 방법
WO2024091422A1 (en) * 2022-10-28 2024-05-02 Lam Research Corporation 3d dynamic random access memory (dram) and methods for fabricating 3d-dram
KR20240064314A (ko) * 2022-11-04 2024-05-13 삼성전자주식회사 반도체 메모리 소자

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
JP2003273246A (ja) * 2002-03-19 2003-09-26 Toshiba Corp 半導体記憶装置、及びその製造方法
US7316953B2 (en) * 2005-05-31 2008-01-08 Nanya Technology Corporation Method for forming a recessed gate with word lines
DE112006004263B4 (de) 2005-09-02 2015-05-13 Google, Inc. Speicherbaustein
KR101357304B1 (ko) 2007-09-11 2014-01-28 삼성전자주식회사 커패시터리스 디램 및 그의 제조 및 동작방법
TWI482209B (zh) * 2008-03-05 2015-04-21 Ind Tech Res Inst 記憶體電容的電極結構及其製造方法
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US9023723B2 (en) 2012-05-31 2015-05-05 Applied Materials, Inc. Method of fabricating a gate-all-around word line for a vertical channel DRAM
KR20140026894A (ko) 2012-08-23 2014-03-06 에스케이하이닉스 주식회사 3차원 적층형 메모리 장치
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
TW201532247A (zh) * 2013-10-16 2015-08-16 Conversant Intellectual Property Man Inc 形成嵌入動態隨機存取記憶體電容器的成本效益佳的方法
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US10636473B2 (en) 2017-07-11 2020-04-28 Tc Lab, Inc. 3D stacked high-density memory cell arrays and methods of manufacture
US10468414B2 (en) 2017-12-28 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory devices
KR102634622B1 (ko) * 2019-02-28 2024-02-08 에스케이하이닉스 주식회사 수직형 메모리 장치

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116133405A (zh) * 2022-04-25 2023-05-16 北京超弦存储器研究院 一种动态存储器及其制作方法、存储装置
WO2023206839A1 (zh) * 2022-04-26 2023-11-02 长鑫存储技术有限公司 半导体结构及其制备方法
WO2024016393A1 (zh) * 2022-07-22 2024-01-25 长鑫存储技术有限公司 一种半导体结构及其制备方法
WO2024060322A1 (zh) * 2022-09-21 2024-03-28 长鑫存储技术有限公司 半导体结构及其制作方法、存储器
CN115835626A (zh) * 2022-12-22 2023-03-21 北京超弦存储器研究院 3d堆叠的半导体器件、3d存储器及其制备方法、电子设备
CN115835626B (zh) * 2022-12-22 2024-04-09 北京超弦存储器研究院 3d堆叠的半导体器件、3d存储器及其制备方法、电子设备
CN116437661A (zh) * 2023-05-24 2023-07-14 北京超弦存储器研究院 存储器及其制造方法、电子设备
CN116437661B (zh) * 2023-05-24 2023-11-24 北京超弦存储器研究院 存储器及其制造方法、电子设备

Also Published As

Publication number Publication date
US20220085023A1 (en) 2022-03-17
US11653490B2 (en) 2023-05-16
TWI777744B (zh) 2022-09-11
KR20220034540A (ko) 2022-03-18
US20230276614A1 (en) 2023-08-31
TW202223892A (zh) 2022-06-16

Similar Documents

Publication Publication Date Title
TWI777744B (zh) 半導體記憶體裝置
KR101833107B1 (ko) 스플릿 게이트 플래시 기술에서의 인터디지테이티드 커패시터
US10998324B2 (en) Semiconductor device comprising work function metal pattern in boundary region and method for fabricating the same
US11917805B2 (en) Semiconductor memory device
US20220352170A1 (en) Semiconductor memory device
US11715760B2 (en) Semiconductor device
CN116266989A (zh) 半导体器件
KR20210052094A (ko) 집적 회로 반도체 소자
US20240099017A1 (en) Semiconductor device
CN116583105A (zh) 半导体设备
CN114582869A (zh) 半导体存储器件
US20230180456A1 (en) Semiconductor memory devices
TWI823394B (zh) 2t-1c結構的半導體記憶體裝置
US20240179888A1 (en) Semiconductor memory devices
US20230301068A1 (en) Semiconductor memory device and method of manufacturing the same
EP4270461A1 (en) 3d-stacked semiconductor device including gate structure with rmg inner spacer protecting lower work-function metal layer
US20240147695A1 (en) Semiconductor memory devices
US20230413526A1 (en) Semiconductor device
CN117156845A (zh) 半导体存储器装置
CN116895645A (zh) 半导体器件
CN116761424A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination