CN114388513A - 闪存 - Google Patents

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Abstract

本发明公开了一种闪存，包括：栅极叠层结构、通道柱、第一导体柱以及第二导体柱以与栅介电层。栅极叠层结构包括彼此电性绝缘的多层栅极层。每一层栅极层包括：第一栅极部、第二栅极部与铁电部。所述第二栅极部的厚度小于所述第一栅极部的厚度。铁电部设置于所述第一栅极部的所述侧壁与所述第二栅极部的侧壁之间。通道柱，贯穿所述栅极叠层结构。第一导体柱以及第二导体柱，设置所述通道柱内并贯穿所述栅极叠层结构。所述第一导体柱与所述第二导体柱彼此分隔开且各自与所述通道柱连接。栅介电层设置于所述第一栅极部的另一侧壁与所述通道柱之间。

Description

闪存
技术领域
本发明是有关于一种非易失性存储器及其制造方法。
背景技术
非易失性存储器(例如闪存)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和其他电子设备所广泛采用的一种存储器。
目前业界较常使用的三维闪存包括或非门(NOR)闪存以及与非门(NAND)闪存。此外，另一种三维闪存为与门(AND)闪存，其可应用在多维度的闪存阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点。因此，三维闪存的发展已逐渐成为目前的趋势。
发明内容
本发明提供一种闪存，具有铁电部与双栅极，可以避免铁电部与栅介电层的介电常数差异过大造成载流子隧穿或注入栅介电层，从而改善读、写操作的效率。
本发明提供一种闪存，包括：栅极叠层结构、通道柱、第一导体柱以及第二导体柱以与栅介电层。栅极叠层结构包括彼此电性绝缘的多层栅极层。每一层栅极层包括：第一栅极部；第二栅极部，与所述第一栅极部的侧壁相邻，其中所述第二栅极部的厚度小于所述第一栅极部的厚度；铁电部，设置于所述第一栅极部的所述侧壁与所述第二栅极部的侧壁之间。通道柱，贯穿所述栅极叠层结构。第一导体柱以及第二导体柱，设置所述通道柱内并贯穿所述栅极叠层结构。所述第一导体柱与所述第二导体柱彼此分隔开且各自与所述通道柱连接。栅介电层设置于所述第一栅极部的另一侧壁与所述通道柱的侧壁之间。
本发明实施例还提供另一种闪存，包括：栅极叠层结构、第二栅极层、通道结构、第一栅介电层及第二栅介电层。栅极叠层结构设置于衬底上。栅极叠层结构包括：栅极层。栅极层包括：第一栅极部；第二栅极部，与所述第一栅极部的侧壁相邻，其中所述第二栅极部的厚度小于所述第一栅极部的厚度；以及铁电部，设置于所述第一栅极部的侧壁与所述第二栅极部的侧壁之间。第二栅极层位于所述栅极层与所述衬底之间，且与所述衬底以及所述栅极层电性绝缘。通道结构贯穿所述栅极叠层结构，且与所述衬底中的掺杂区电性连接。第一栅介电层设置于所述通道结构的侧壁与所述第一栅极部的另一侧壁之间。第二栅介电层，设置于所述通道结构的所述侧壁与所述第二栅极的侧壁之间。
基于上述，本发明实施例的闪存可以避免过大的电场跨在栅介电层而造成载流子隧穿注入的效应，改善栅介电层的介电常数与铁电部的介电常数差异过大造成第一电容器与第二电容器电容值不匹配的问题。故本发明实施例不仅可以提升读写的效率，提升闪存的可靠度，还可以具有较大的存储窗。
此外，在本发明实施例的闪存的制造方法中，可以通过栅介电层、浮置栅、控制栅极层以及铁电部的厚度的设计而轻易调整第一电容器的耦合面积与第二电容器的耦合面积的比值。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A为依据本发明第一实施例所绘示的三维闪存俯视示意图。
图1B为依据本发明实施例所绘示的三维闪存俯视示意图。
图1C为图1B中区域A的数个三维闪存的立体图。
图2A至图2H为图1A的切线I-I′之三维闪存的制造流程的剖面示意图。
图3为图2H中区域B或图5K中区域B′之存储单元旋转90度的放大示意图。
图4A至图4K是依照本发明第二实施例之一种具有两个垂直晶体管的闪存的制造流程的俯视示意图。
图5A至图5K为图4A至图4K的切线II-II′之剖面示意图。
【符号说明】
10、50：叠层存储器结构
12、52：存储单元
100：介电衬底
102、202：叠层结构
104、203、205、207：绝缘层
106、206：牺牲层
108、208：开孔
109、126、204、209、226：栅极部
110、210：栅介电层
112：通道层、通道柱或通道柱
114：绝缘填充层
116：绝缘柱
118、120：接触孔
122：第一导体柱
124：第二导体柱
125、225：铁电部
127、227：势垒层
150、250：栅极层
200：衬底
201：掺杂区
211、211A、211C：氧化物层
211B：氧化物层、栅介电层
212：通道层
228：绝缘衬层
A、B、B′：区域
CP：通道结构
CP1：通道插塞
CP2：通道柱
CSL：共享源极线
GF：填充层
I-I′、II-II′：切线
L1、L2、t0、t1、t2t、t2b、t2s、t3：厚度
MFM：第一电容器
MIS：第二电容器
MFMIS：串联的电容器
PL：导体插塞
R1、R2：凹穴
SK1、SK2：栅极叠层结构
SP：间隙壁
SL：狭缝开口
T1、T2：横向开口
X、Y、Z：方向
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1A为依据本发明第一实施例所绘示的三维闪存俯视示意图。图1B为依据本发明实施例之一所绘示的三维闪存俯视示意图。图1C为图1B中区域A的三维闪存的立体图。图1A的切线I-I′的剖面示意图如图2H所示。图3是图2H的区域B之存储单元旋转90度的放大示意图。
参照图1A、图1B与图1C，在本实施例中，三维闪存包括多个叠层存储器结构10。这些叠层存储器结构10可以阵列的方式排列。在图1A或图1B中，三维闪存具有以阵列的方式排列的10个叠层存储器结构10。在阵列中，奇数列的叠层存储器结构10彼此对准，偶数列的叠层存储器结构10彼此对准，且相邻两列的叠层存储器结构10彼此交错开。此外，这些叠层存储器结构10的数量、位置、定向、间距等并不限于图1C所示。
参照图1A、图1B、图1C与图2H，本实施例的每一个叠层存储器结构10包括设置于介电衬底100上的栅极叠层结构SK1。栅极叠层结构SK1包括彼此交替叠层的多层的栅极层150与多层绝缘层104。上下相邻两层的栅极层150之间通过绝缘层104彼此分隔。为附图清晰简要起见，在图1A、图1B与图1C省略了绝缘层104与介电衬底100。在本实施例的中，栅极叠层结构SK1包括3层的栅极层150与4层的绝缘层104。然而，本发明不以此为限，栅极叠层结构SK1可以包括3层以上或3层以下的栅极层150以及4层以上或4层以下的绝缘层104。
每一栅极层150包括第一栅极部109、第二栅极部126与铁电部125。第一栅极部109可做为浮置栅极层，第二栅极部126可做为控制栅极层。铁电部125夹在第一栅极部109的侧壁与第二栅极部126的侧壁之间，并与其二者形成横向三明治结构。而且铁电部125还延伸包覆第二栅极部126的顶面与底面，而形成纵向三明治结构。在一些实施例中，每一栅极层150还包括势垒层127，其设置于第二栅极部126与铁电部125之间。
三维闪存的每一个叠层存储器结构10还包括通道层112、栅介电层110以及第一导体柱122与第二导体柱124。在一些实施例中，通道层112为环形通道柱，其设置介电衬底100上，并且在其延伸方向(例如Z方向)上为连续的，且纵向贯穿栅极叠层结构SK1。环形通道柱的形状可以是圆形、椭圆形、矩形或多角形，但不限于此。通道层112的外侧壁周围被第一栅极部109与绝缘层104环绕。在图2H中，X、Y、Z方向彼此垂直。
栅介电层110设置介电衬底100上，并且在其延伸方向上为连续的，且纵向贯穿栅极叠层结构SK1。此外，栅介电层110环绕通道层112的外侧壁。而且，栅介电层110设置于第一栅极部109与通道层112之间并与其二者接触，并且设置于绝缘层104与通道层112之间并与其二者接触。
第一导体柱122与第二导体柱124又可以称为第一源极/漏极(S/D)柱122与第二源极/漏极柱124。第一导体柱122与第二导体柱124与通道层112接触。
在一些实施例中，第一源极/漏极柱122与第二源极/漏极柱124设置介电衬底100上且位于通道层112的侧壁之内，并且在其延伸方向上为连续的，且贯穿栅极叠层结构SK1。第一导体柱122与第二导体柱124的侧壁各自与通道层112的内侧壁连接，且第一导体柱122与第二导体柱124彼此之间通过绝缘柱116分隔开，如图1A所示。
在另一些实施例中，第一源极/漏极柱122与第二源极/漏极柱124设置介电衬底100上，架构成穿过通道层112，且凸出于通道层112的外侧壁，如图1B与图1C所示。为附图清晰起见图1B省略了绝缘柱116。在一些实施例中，第一导体柱122与第二导体柱124分别包括中央部分以及围绕中央部分的周边部分，且中央部分的掺杂浓度大于周边部分的掺杂浓度。此浓度差异可用于进行结的电性调整(junction tuning)。
每一层栅极层150及其所环绕周围的通道层112、栅介电层110以及第一导体柱122与第二导体柱124形成一个存储单元12。在图2H中，每一叠层存储器结构10具有在纵向上叠层的3个存储单元12。然而，每一个叠层存储器结构10的存储单元12的等并不以此为限。每一个叠层存储器结构10可以包含更多个或更少个在纵向上叠层的存储单元12。
参照图3，在叠层存储器结构10的存储单元12中，做为控制栅的第二栅极部126、铁电部125与做为浮置栅的第一栅极部109形成第一电容器MFM，而做为浮置栅的第一栅极部109、栅介电层110与通道层112形成第二电容器MIS。第一电容器MFM与第二电容器MIS串联组成电容器MFMIS。
在本实施例中，第一电容器MFM的耦合面积AF是指在X方向上第二栅极部126、铁电部125与第一栅极部109的重迭面积，而第二电容器MIS的耦合面积AI是指在X方向上第一栅极部109、栅介电层110与通道层112的重迭的面积。第一电容器MFM的耦合面积AF与第二栅极部126的厚度L2有关，而第二电容器MIS的耦合面积AI与第一栅极部109的厚度L1的厚度有关。由于第二栅极部126的厚度L2小于第一栅极部109的厚度L1，因此，第一电容器MFM的耦合面积AF小于第二电容器MIS的耦合面积AI。耦合面积AF与耦合面积AI的比值RA与铁电部125以及第一栅极部109的介电常数有关。当铁电部125以及第一栅极部109的介电常数的比值RD愈大(大于1)，则可以通过工艺的控制将耦合面积AF与耦合面积AI的比值RA调整得愈小(小于1)。当铁电部125以及第一栅极部109的介电常数的比值RD愈接近1，则可以通过工艺的控制将耦合面积AF与耦合面积AI的耦合面积比值RA调整得愈接近1。在一些实施例中，介电常数的比值RD大于或等于1，耦合面积的比值RA小于1，甚至小于0.6。在一些实例中，耦合面积的比值RA在0.2至0.5之间。
相较于第二电容器MIS，由于第一电容器MFM具有较小的耦合面积AF，因此，在进行读、写操作时，第一电容器MFM会有较大的压降，因此可以减少跨(across)在第二电容器MIS的电场。因此，可以避免过大的电场造成栅介电层110的隧穿注入效应，从而提升读、写的效率，提升元件的可靠度，并增大存储窗(memory window)。在一些实施例中，耦合面积AF与耦合面积AI的比值RA小于0.5，存储窗可以大于4伏特。
在本发明实施例中，通过控制耦合面积AF与耦合面积AI的耦合面积比值RA来改善第二电容器MIS与第一电容器MFM的电容不匹配的问题，继而提升闪存的可靠度。
上述三维闪存可以依照图2A至图2H的方法来制造，详述如下。
参照图2A，于介电衬底100上形成叠层结构102。叠层结构102又可称为绝缘叠层结构102。介电衬底100例如是形成于硅衬底上的介电层，例如氧化硅层。在本实施例中，叠层结构102由依序交错叠层于介电衬底100上的绝缘层104与牺牲层106所构成。在其他实施例中，叠层结构102可由依序交错叠层于介电衬底100上的牺牲层106与绝缘层104所构成。此外，在本实施例中，叠层结构102的最上层为绝缘层104。绝缘层104例如为氧化硅层。牺牲层106例如为氮化硅层。在本实施例中，叠层结构102具有4层绝缘层104与3层牺牲层106，但本发明不限于此。在其他实施例中，可视实际需求来形成更多层的绝缘层104与更多层的牺牲层106。牺牲层106的厚度t0会与后续形成的栅介电层110、铁电部125以及第二栅极部126的厚度有关。在一些实施例中，牺牲层106的厚度t0的范围可以在20nm至200nm之间，例如约为80nm。
于叠层结构102中形成开孔108。在本实施例中，开孔108的底面暴露出介电衬底100，但本发明不限于此。在其他实施例中，在叠层结构102的最下层为绝缘层104的情况下，开孔108的底部可位于最下层的绝缘层104中，亦即开孔108的底面裸露出最下层的绝缘层104，而未暴露出介电衬底100。或者，在其他实施例中，开孔108的底部还延伸至介电衬底100中。在本实施例中，以俯视角度来看，开孔108具有圆形的轮廓，但本发明不限于此。在其他实施例中，开孔108可具有其他形状的轮廓，例如多边形。
参照图2B，进行拉回(pull back)工艺，以侧向刻蚀牺牲层106，在牺牲层106的末端形成多个凹穴R1。拉回工艺可以是等向性刻蚀、非等向性刻蚀或其组合。
参照图2C，在凹穴R1之中形成第一栅极部109。第一栅极部109的形成方法例如是形成导体层，以覆盖叠层结构102的顶面，并填入开孔108与凹穴R1之中。导体层的材料例如为多晶硅、非晶硅、钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)或硅化钴(CoSix)。此外，在其他实施例中，在形成第一栅极部109之前，可于凹穴R1之中依序形成缓冲层以及势垒层。之后，进行拉回工艺，例如是非等向性刻蚀工艺，以移除凹穴R1以外的导体层，使叠层结构102的顶面以及开孔108之中的绝缘层104的侧壁以及开孔108的底面裸露出来，继而形成彼此分离的第一栅极部109。由于第一栅极部109形成在凹穴R1之中，而凹穴R1的高度约等于牺牲层106的厚度t0，因此，第一栅极部109的厚度L1可以通过改变牺牲层106的厚度t0来调整。
参照图2C与图3，当牺牲层106的厚度t0愈大时，则第一栅极部109的厚度L1愈大。因此，所形成的第二电容器MIS的耦合面积AI愈大，第一电容器MFM的耦合面积AF与第二电容器MIS的耦合面积AI的耦合面积比值RA愈小。当牺牲层106的厚度t0愈小时，则第一栅极部109的厚度L1愈小，所形成的第二电容器MIS的耦合面积AI愈小，第一电容器MFM的耦合面积AF与第二电容器MIS的耦合面积AI的比值RA愈大。
参照图2D，于开孔108的内表面上形成栅介电层110。栅介电层110的形成方法例如是先形成栅介电材料层，以覆盖叠层结构102的顶面，并填入开孔108之中，以覆盖绝缘层104与第一栅极部109。栅介电材料层的材料例如为氧化硅、氮氧化硅或其组合。之后，进行非等向性刻蚀工艺，以移除多余的栅介电材料层，使叠层结构102的顶面以及开孔108的底面裸露出来。栅介电层110的厚度t1例如是2nm至10nm。
于栅介电层110的侧壁上形成通道层112。通道层112例如为未经掺杂的多晶硅层。通道层112的形成方法例如是于叠层结构102的顶面上以及开孔108的内表面与底部上形成通道材料层。然后进行非等向性刻蚀工艺，移除叠层结构102的顶面上以及开孔108的底面上的通道材料层。在本实施例中，由于通道层112形成于开孔108的内表面上，因此通道层112又可称为通道柱112或环形通道层112。通道层112在其延伸方向上(在开孔108的顶部与底部之间)为连续的。在本实施例中，由于以俯视角度来看开孔108具有圆形的轮廓，因此通道柱也具有圆形的轮廓，但本发明不限于此。在其他实施例中，取决于开孔108的形状，以俯视角度来看通道柱也可具有其他形状(例如多边形)的轮廓。此外，栅介电层110位于通道层112与开孔108的内表面之间，且因此覆盖通道柱(通道层112)的外表面。
于开孔108中形成绝缘填充层114。绝缘填充层114例如为氧化硅层。绝缘填充层114的形成方法例如是进行化气相沉积工艺形成覆盖叠层结构102的顶面上、通道层112侧壁以及开孔108的底面的绝缘材料层。然后再进行回刻蚀工艺，以使叠层结构102的顶面以及开孔108的底面裸露出来。绝缘填充层114并未将开孔108填满，而是保留开孔108的中央部分。之后，于开孔108中形成绝缘柱116，以将开孔108的中央部分填满。绝缘柱116与绝缘填充层114的材料具有不同的刻蚀速率。在一些实施例中，绝缘柱116的材料与绝缘填充层114的材料不同，例如为氮化硅层。绝缘柱116的形成方法例如是进行化气相沉积工艺。在其他实施例中，也可以是先以绝缘填充层114将开孔108填满，然后再于绝缘填充层114中形成暴露出介电衬底100的开孔并以绝缘柱116将开孔填满。
参照图2E，于绝缘填充层114中形成接触孔118与接触孔120。接触孔118与接触孔120的底面暴露出介电衬底100。在本实施例中，以俯视角度来看，接触孔118与接触孔120具有圆形的轮廓，但本发明不限于此。在其他实施例中，接触孔118与接触孔120可具有其他形状的轮廓，例如多边形。在本实施例中，接触孔118与接触孔120分别形成于绝缘柱116的相对两侧，且不与绝缘柱116以及通道层112接触，但本发明不限与此。在其他实施例中，接触孔118与接触孔120可与绝缘柱116及/或通道层112接触。接触孔118与接触孔120用以界定本实施例的三维闪存的源极与漏极的位置。
参照图2F，进行扩孔工艺，将接触孔118与接触孔120的尺寸扩大。在一些实施例中，接触孔118与接触孔120各自分别裸露出绝缘柱116以及通道层112。在另一些实施例中，接触孔118与接触孔120各自分别裸露出通道层112，而为裸露出绝缘柱116。绝缘柱116的侧壁被留下来的绝缘填充层114(如虚线所示)覆盖。在本实施例中，将接触孔118与接触孔120的尺寸扩大的方法例如是对接触孔118与接触孔120进行等向性刻蚀工艺。详细地说，在进行等向性刻蚀工艺时，利用绝缘柱116(氮化硅层)以及通道层112(多晶硅层)做为刻蚀停止层，接触孔118与接触孔120周围的绝缘填充层114(氧化硅层)被移除，而接触孔118与接触孔120周围以外的绝缘填充层114(氧化硅层)被留下来(如图1A或1B所示)。如此一来，经扩大尺寸的接触孔118与接触孔120即可与绝缘柱116与通道层112接触。然后，于经扩大尺寸的接触孔118与接触孔120中形成经掺杂的多晶硅层，以形成本实施例的三维闪存的第一导体柱122与第二导体柱124。如此一来，第一导体柱122与第二导体柱124可与通道柱112电性连接。在一些实施例中，第一导体柱122与第二导体柱124通过绝缘柱116彼此分隔开。在另一些实施例中，第一导体柱122与第二导体柱124通过绝缘柱116与留下来的绝缘填充层114彼此分隔开。
参照图2G，移除叠层结构102中的牺牲层106，以于相邻的绝缘层104之间形成横向开口T1。横向开口T1裸露出第一栅极部109以及绝缘层104。移除牺牲层106的方法例如是在叠层结构102中形成狭缝开口(未示出)，然后通过狭缝开口进行选择性刻蚀工艺以移除牺牲层106，而不耗损绝缘层104。
参照图2H，在移除牺牲层106之后，于所形成的横向开口T1中形成铁电部125与第二栅极部126。铁电部125并未将横向开口T1填满；第二栅极部126将横向开口T1剩余的空间填满。铁电部125覆盖横向开口T1的侧壁、顶面与底面。铁电部125的介电常数等于或大于栅介电层110的介电常数。在一些实施例中，铁电部125的介电常数与栅介电层110的介电常数的比值在1至7之间。铁电部125例如是具有Al、Si、Zr、La、Gd或是Y掺质的氧化铪(HfO2)。第二栅极部126又可称为控制栅极层。第二栅极部126的材料例如为多晶硅、非晶硅、钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)或硅化钴(CoSix)。此外，在其他实施例中，在形成铁电部125之后以及形成第二栅极部126之前，可于横向开口T1中依序形成势垒层127。势垒层127的材料例如为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。
铁电部125、势垒层127与第二栅极部126的形成方法如以下所述。在横向开口T1与狭缝开口之中形成铁电材料层。铁电材料层的形成方法例如是CVD。铁电材料层并未将横向开口T1填满。在形成铁电材料层之后，在铁电材料层上以及横向开口T1剩余的空间之中形成势垒层与栅极材料层。之后，进行回刻蚀工艺，移除横向开口T1以外的铁电材料层、势垒层与栅极材料层，以形成铁电部125、势垒层127与第二栅极部126。
请参照图3，在一些实施例中，铁电部125覆盖在第二栅极部126的顶面上的铁电部125具有厚度t2t。覆盖在第二栅极部126的底面上的铁电部125具有厚度t2b。覆盖在第二栅极部126的侧壁上的铁电部125具有厚度t2s。厚度t2t、厚度t2b以及厚度t2s的平均厚度为t2。在一些实施例中，铁电部125是共形层，均匀共形地覆盖在横向开口T1的侧壁、顶面与底面。也就是说，厚度t2t、厚度t2b以及厚度t2s大致相等。当铁电部125的厚度t2愈大时，则第二栅极部126的厚度L2愈小，所形成的第一电容器MFM的耦合面积AF愈小，第一电容器MFM的耦合面积AF与第二电容器MIS的耦合面积AI的比值RA愈小。当铁电部125的厚度t2愈小时，则第二栅极部126的厚度L2愈大，所形成的第一电容器MFM的耦合面积AF愈大，第一电容器MFM的耦合面积AF与第二电容器MIS的耦合面积AI的比值RA愈大。
通过铁电部125的厚度t2以及牺牲层106的厚度t0的调整可以决定第二栅极部126的厚度L2。在一些实施例中，铁电部125的介电常数的范围在15至30之间，栅介电层110的介电常数的范围在3.9至9之间。牺牲层106的厚度t0与第一栅极部109的厚度L1的范围在20nm至200nm之间，栅介电层110的厚度t1范围在3nm至30nm之间，例如5nm。铁电部125的厚度t2范围在10nm至50nm之间，例如20nm。第二栅极部126的厚度L2范围在20nm至150nm之间，例如是40nm。
其后，可以进行金属化工艺及其他的后续工艺。举例来说，当第一导体柱122做为源极，而第二导体柱124做为漏极时，后续的金属化工艺可以形成与第一导体柱122连接的源极线，以及与第二导体柱124连接的位线。
特别一提的是，本发明的三维闪存并不限于叠层存储器结构10的结构，以下将对其他各种结构作说明。在以下各实施例中，与第一实施例相同的元件将以相同的元件符号表示，不再对其作说明。
另一方面，当为了高集成度与高面积利用率而需要更多层的存储单元叠层结构，可将多个本发明的三维闪存叠层形成于衬底上。举例来说，在形成如图2H所示的叠层存储器结构10之后，可再次重复一次或多次叠层存储器结构10的制造步骤，以于叠层存储器结构10上叠层另一个或更多个叠层存储器结构10。如此一来，可有效地降低多层三维闪存的工艺复杂度。在此情况下，上层的叠层存储器结构与下层的叠层存储器结构之间的连接可通过将上层的叠层存储器结构的导体柱与下层的叠层存储器结构的导体柱接触来达成。由于在本发明的叠层存储器结构中导体柱相较于其他元件具有较大的尺寸，因此上层的叠层存储器结构与下层的叠层存储器结构可容易地对准而不易有对准失误的问题发生，且上层的叠层存储器结构的通道柱与下层的叠层存储器结构的通道柱可因此不须完全对准。
图4K是依照本发明第二实施例之一种NOR型闪存的俯视图。图5K是图4K的切线II-II′的剖面示意图。图3是图5K的区域B′之存储单元旋转90度的放大示意图。
参照图4K，在本实施例中，具有两个垂直晶体管的闪存包括多个叠层存储器结构50。这些叠层存储器结构50可以阵列的方式排列。在图4K中，NOR型闪存具有以阵列的方式排列的5个叠层存储器结构50。在阵列中，奇数列的叠层存储器结构50彼此对准，偶数列的叠层存储器结构50彼此对准，且相邻两列的叠层存储器结构50彼此交错开。此外，这些叠层存储器结构50的数量、位置、定向、间距等并不限于图4K所示。
参照图4K与5K，每一个叠层存储器结构50包括设置于衬底200上的栅极叠层结构SK2。栅极叠层结构SK2包括彼此绝缘的栅极层204与栅极层250。栅极层204可以做为选择栅，其位于衬底200与栅极层250之间，且通过绝缘层203与衬底200电性绝缘，并通过绝缘层205与栅极层250电性绝缘。
参照图3与图5K，栅极层250位于绝缘层205与207之间，其包括第一栅极部209、铁电部225与第二栅极部226。第一栅极部209可做为浮置栅极，第二栅极部226可做为控制栅极。铁电部225夹在第一栅极部209的侧壁与第二栅极部226的侧壁之间，并与其二者形成横向三明治结构。铁电部225还延伸包覆并接触第二栅极部226的顶面与底面，而形成纵向三明治结构。
参照图5K，叠层存储器结构50还包括通道结构CP。通道结构CP贯穿栅极叠层结构SK2，且与衬底200中的掺杂区201电性连接。通道结构CP包括通道插塞CP1与通道柱CP2。通道插塞CP1设置于通道柱CP2下方，贯穿部分的绝缘层205、栅极层204与绝缘层203。通道插塞CP1的顶面与通道柱CP2的底面电性连接，且通道插塞CP1的底面与形成在衬底200中的掺杂区201电性连接。通道柱CP2位于通道插塞CP1上方，而且在其延伸方向上为连续的。通道柱CP2还贯穿绝缘层207、栅极层250与另一部分的绝缘层205。在一些实施例中，通道柱CP2包括通道柱212、填充层GF与导体插塞PL。通道柱212的侧壁，在其延伸方向上为连续的，且贯穿绝缘层207、栅极层250与另一部分的绝缘层205。通道柱212的底面与通道插塞CP1的顶面电性连接。填充层GF位于通道柱212内。导体插塞PL位于填充层GF上方，且导体插塞PL的侧壁与通道柱212的侧壁电性连接。此外，导体插塞PL的顶面可与通道柱212、栅介电层210以及绝缘层207的顶面共平面，但不以此为限。
叠层存储器结构50还包括栅介电层211B与栅介电层210。栅介电层211B设置介电衬底100上，环绕通道插塞CP1的外侧壁，且介于通道插塞CP1与栅极层204之间。栅介电层210设置通道插塞CP1上方，环绕通道柱CP2的外侧壁。栅介电层210在其延伸方向上为连续的，且纵向贯穿绝缘层207、栅极层250与另一部分的绝缘层205。而且，栅介电层210设置于第一栅极部209与通道柱212之间并与其二者接触，并且设置于绝缘层207与通道柱212之间并与其二者接触。
参照图4K与5K，叠层存储器结构50还包括共享源极线CSL，贯穿栅极叠层结构SK2，并且与衬底200中的掺杂区201电性连接。共享源极线CSL通过绝缘衬层228与栅极叠层结构SK2电性绝缘。
参照图3与图5K，依据本发明第二实施例，在叠层存储器结构50的存储单元52中，做为控制栅的第二栅极部226、铁电部225与做为浮置栅的第一栅极部209形成第一电容器MFM，而做为浮置栅的第一栅极部209、栅介电层210与通道柱212形成第二电容器MIS。第一电容器MFM与第二电容器MIS串联组成电容器MFMIS。有关第一电容器MFM与第二电容器MIS的内容可以参照以上所述。
上述具有两个垂直晶体管的闪存可以参照图4A至图4K以及图5A至图5K所示的方法来制造，详述如下。
参照图4A与图5A，在衬底200上形成叠层结构202。衬底200可以是半导体衬底，例如硅衬底。在一些实施例中，可依据设计需求于衬底200中形成掺杂区(如，N+掺杂区或N型井区)201。叠层结构202包括由依序叠层在衬底200上的绝缘层203、栅极层204、绝缘层205、牺牲层206与绝缘层207所构成。绝缘层203、205与207包括氧化硅。栅极层204例如为经掺杂的多晶硅层。牺牲层206例如为氮化硅层。在一些实施例中，牺牲层206的厚度t0的范围可以在20nm至200nm之间，例如约800nm。
接着，于叠层结构202中形成开孔208。在本实施例中，开孔208沿着Z方向延伸，其底部暴露出介电衬底100中的掺杂区201的表面，但本发明不限于此。或者，在其他实施例中，开孔208的底部还延伸至介电衬底100的掺杂区201中。在本实施例中，以俯视角度来看，开孔208具有圆形的轮廓，但本发明不限于此。在其他实施例中，开孔208可具有其他形状的轮廓，例如多边形。
然后，参照图4C与图5C，在栅极层204的侧壁形成栅介电层211B。栅介电层211B可以是氧化硅或是高介电常数的介电材料。高介电常数的介电材料是指介电常数大于或等于4以上的材料，例如是氮氧化硅或是氧化铝等。栅介电层211B可以采用以下所述的方法来形成。
首先，参照图4B与图5B，进行热氧化工艺，以在开孔208所裸露的衬底200以与栅极层204的侧壁的表面被氧化而形成氧化物层211。氧化物层211包括氧化物层211A与211B。氧化物层211A形成在衬底200之中的掺杂区201的表面。氧化物层211B形成在栅极层204的侧壁，氧化物层211B的侧壁可以与绝缘层203、205的侧壁切齐，或是凸出于绝缘层203、205的侧壁。在一些实施例中，在牺牲层206的侧壁亦会形成氧化物层211C，因此氧化物层211还包括氧化物层211C。相较于栅极层204与衬底200，牺牲层206的氧化速率较慢，因此自牺牲层206生成的氧化物层211C的厚度比自栅极层204与衬底200生成的氧化物层211A或211B的厚度薄。
之后，在开孔208的侧壁形成间隙壁SP。间隙壁SP的材料与氧化物层211C的材料不同，且在后续的刻蚀工艺中具有不同的刻蚀速率。间隙壁SP的材料可以是氮化物，例如是氮化物。间隙壁SP的形成方法例如是在绝缘层207的顶面上以及开孔208的侧壁与底部形成间隙壁材料层。接着，再对间隙壁材料层进行非等向性刻蚀工艺，以移除绝缘层207的顶面上以及开孔208底部的间隙壁材料层。
然后，参照图4B、图4C、图5B与图5C，以间隙壁SP为掩模，移除衬底200表面上的氧化物层211A。接着，将间隙壁SP移除，之后再移除氧化物层211C，使牺牲层206的侧壁裸露出来。留在栅极层204的侧壁的氧化物层211B则做为栅介电层211B。栅介电层211B的厚度t3例如是5nm至30nm。
然后，参照图4D与图5D，在开孔208之中形成通道插塞CP1。通道插塞CP1例如是以选择性磊晶成长工艺形成的经掺杂的磊晶硅。通道捅塞CP1与衬底200中的掺杂区201电性连接。通道插塞CP1的顶面的高度例如是介于绝缘层205的顶面与底面之间。接着，进行拉回工艺，以侧向刻蚀牺牲层206，在牺牲层206的末端形成凹穴R2。拉回工艺可以是等向性刻蚀、非等向性刻蚀或其组合。
参照图4E与图5E，在凹穴R2之中形成第一栅极部209。第一栅极部209又可称为浮置栅极层。第一栅极部209的形成方法例如是形成导体层，以覆盖叠层结构202的顶面，并填入开孔208与凹穴R2之中。导体层的材料例如为多晶硅、非晶硅、钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)或硅化钴(CoSix)。此外，在其他实施例中，在形成第一栅极部209之前，可于凹穴R2中形成势垒层(未示出)。势垒层的材料例如为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。之后，进行拉回工艺，例如是非等向性刻蚀工艺，以移除凹穴R2以外的势垒层与导体层，使叠层结构202的顶面以及开孔208之中的绝缘层205、207的侧壁以及通道插塞CP1的顶面裸露出来。由于第一栅极部209形成在凹穴R2之中，而凹穴R2的高度约等于牺牲层206的厚度t0，因此，第一栅极部209的厚度L1可以通过改变牺牲层206的厚度t0来调整。
参照图4F与图5F，于开孔208的内表面上形成栅介电层210。栅介电层210的形成方法例如是先形成栅介电材料层，以覆盖叠层结构202的顶面，并填入开孔208之中，以覆盖绝缘层207、第一栅极部209与绝缘层205。栅介电材料层的材料例如为氧化硅或是具有高介电常数的介电材料，例如是氮氧化硅、氧化铝或其组合。之后，进行非等向性刻蚀工艺，以移除多余的栅介电材料层，使叠层结构202的顶面以及通道插塞CP1的顶面裸露出来。
参照图4G与图5G，于开孔208之中形成通道柱CP2。通道柱CP2包括通道柱212、填充层GF以及导体插塞PL。通道柱212例如为未经掺杂的多晶硅层。填充层GF包括绝缘材料，例如是氧化硅。通道插塞PL例如是掺杂的多晶硅。通道柱212、填充层GF以及导体插塞PL的形成方法例如是于绝缘层207的顶面上以及开孔208的内表面与导体插塞PL的顶面上形成依序通道材料层与填充材料层，然后进行化学机械研磨工艺，移除绝缘层207的顶面上的填充材料层与通道材料层。之后，对填充材料层进行非等向性刻蚀工艺，以使留下来的填充层GF的顶面低于通道柱212的顶面，而在填充层GF上方形成凹槽(未示出)。之后，沉积导体材料层，以覆盖绝缘层207的顶面，并填满填充层GF上的凹槽。接着，再进行化学机械研磨工艺移除绝缘层207的顶面上的导体材料层，以形成导体插塞PL。
参照图4H与图5H，进行微影与刻蚀工艺，在叠层结构202中形成狭缝开口SL。狭缝开口SL呈长条状，其沿着Y方向连续延伸。狭缝开口SL的侧壁裸露出绝缘层207、牺牲层206、绝缘层205、栅极层204、绝缘层203，而狭缝开口SL的底面裸露出衬底200中的掺杂区201。
参照图5I，进行等向性刻蚀工艺，通过通过狭缝开口SL的刻蚀剂移除叠层结构202中的牺牲层206，以形成裸露出绝缘层205、207以及第一栅极部209的横向开口T2。移除牺牲层206的方法包括选择性刻蚀工艺。
参照图4J与图5J，在移除牺牲层206之后，于横向开口T2中形成铁电部225与第二栅极部226。第二栅极部226又可称为控制栅极层。铁电部225的介电常数等于或大于栅介电层210的介电常数。在一些实施例中，铁电部225的介电常数与栅介电层210的介电常数的比值在1至7之间。铁电部225的材料例如是具有Al、Si、Zr、La、Gd或是Y掺质的氧化铪(HfO2)。第二栅极部226的材料例如为多晶硅、非晶硅、钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)或硅化钴(CoSix)。在一些实施例中，铁电部225与第二栅极部226之间还包括势垒层227。势垒层227的材料例如为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。
铁电部225、势垒层227与第二栅极部226的形成方法如以下所述。在横向开口T2与狭缝开口SL之中形成铁电材料层。铁电材料层的形成方法例如是化学气相沉积法。铁电材料层并未将横向开口T2填满。在形成铁电材料层之后，在铁电材料层上以及横向开口T2剩余的空间之中形成势垒层与栅极材料层。之后，进行回刻蚀工艺，移除横向开口T2以外的铁电材料层、势垒层与栅极材料层，以形成铁电部225、势垒层227与第二栅极部226。
参照图4K与图5K，在狭缝开口SL之中形成绝缘衬层228与共享源极线CSL。绝缘衬层228的形成方法例如是在绝缘层207的顶面上以及狭缝开口SL之中形成绝缘材料层，然后，再进行非等向性刻蚀工艺，移除绝缘层207的顶面上以及狭缝开口SL的底面上的绝缘材料层，以形成裸露出狭缝开口SL的底面的绝缘衬层228。共享源极线CSL的形成方法例如是在绝缘层207的顶面上以及狭缝开口SL剩余的空间形成导体材料层，然后进行非等向性刻蚀工艺，移除绝缘层207的顶面上的导体材料层，以形成共享源极线CSL。
其后，可以进行金属化工艺及其他的后续工艺。举例来说，后续的金属化工艺可以形成与导体插塞PL电性连接的位线(bit line)与介电层，完成三维闪存。
本发明实施例的闪存将控制栅极层、铁电部与浮置栅极层所形成的第一电容器的耦合面积设计成小于浮置栅极层、栅介电层与通道层所形成的第二电容器的耦合面积，从而使得第一电容器具有较大的压降，以减小跨在第二电容器的电场。藉此，可以避免过大的电场跨在栅介电层而造成载流子隧穿注入的效应，改善栅介电层的介电常数与铁电部的介电常数差异过大造成第一电容器与第二电容器电容值不匹配的问题。故本发明实施例不仅可以提升读写的效率，提升闪存的可靠度，还可以具有较大的存储窗。
此外，在本发明实施例的闪存的制造方法中，可以通过栅介电层、浮置栅、控制栅极层以及铁电部的厚度的设计而轻易调整第一电容器的耦合面积与第二电容器的耦合面积的比值。
此外，本发明的三维闪存具有高集成度与高面积利用率，且符合操作速度快的需求。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种闪存，其中，包括：
栅极叠层结构，设置于介电衬底上，且包括彼此电性绝缘的多层栅极层，每一层栅极层包括：
第一栅极部；
第二栅极部，与所述第一栅极部的侧壁相邻设置，其中所述第二栅极部的厚度小于所述第一栅极部的厚度；
铁电部，设置于所述第一栅极部的所述侧壁与所述第二栅极部的侧壁之间，；以及
通道柱，设置所述介电衬底上，且贯穿所述栅极叠层结构；
第一导体柱以及第二导体柱，设置所述通道柱内并贯穿所述栅极叠层结构，其中所述第一导体柱与所述第二导体柱彼此分隔开且各自与所述通道柱连接；以及
栅介电层，设置于所述第一栅极部的另一侧壁与所述通道柱的侧壁之间。
2.根据权利要求1所述的闪存，其中，所述第二栅极部、所述铁电部与所述第一栅极部具有的第一耦合面积小于所述第一栅极部、所述栅介电层侧壁与所述通道层具有的第二耦合面积。
3.根据权利要求2所述的闪存，其中，所述第一耦合面积与所述第二耦合面积的比值在0.2至0.5之间。
4.根据权利要求1所述的闪存，其中，还包括势垒层，位于所述铁电部与所述栅极层之间。
5.一种闪存，其中，包括：
栅极叠层结构，设置于衬底上，包括：
第一栅极层，包括：
第一栅极部；
第二栅极部，与所述第一栅极部的侧壁相邻；以及
铁电部，设置于所述第一栅极部的侧壁与所述第二栅极部的侧壁之间，所述第二栅极部的厚度小于所述第一栅极部的厚度；以及
第二栅极层，位于所述第一栅极层与所述衬底之间，且与所述衬底以及所述第一栅极层电性绝缘；
通道结构，贯穿所述栅极叠层结构，且与所述衬底电性连接；
第一栅介电层，设置于所述通道结构的侧壁与所述第一栅极部的另一侧壁之间；以及
第二栅介电层，设置于所述通道结构的所述侧壁与所述第二栅极层的侧壁之间。
6.根据权利要求5所述的闪存，其中，所述第二栅极部、所述铁电部与所述第一栅极部具有的第一耦合面积小于所述第一栅极部、所述第一栅介电层与所述通道层具有的第二耦合面积。
7.根据权利要求6所述的闪存，其中，所述第一耦合面积与所述第二耦合面积的比值在0.2至0.5之间。
8.根据权利要求6所述的闪存，其中，还包括：
共享源极线，贯穿所述栅极叠层结构，与所述衬底电性连接；以及
绝缘衬层，位于所述栅极叠层结构与所述共享源极线之间。
9.根据权利要求6所述的闪存，其中，所述通道结构包括：
通道柱，贯穿所述第一栅极层，其中所述通道柱的外侧壁被所述第一栅介电层环绕；以及
通道插塞，设置于所述通道柱下方，贯穿所述第二栅极层，其中所述通道插塞的侧壁被所述第二栅介电层环绕，所述通道插塞的顶面与所述通道柱的底面电性连接，所述通道插塞的底面与所述衬底中的所述掺杂区电性连接。
10.根据权利要求6所述的闪存，还包括势垒层，位于所述铁电部与所述第二栅极层之间。
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