CN118318516A - 包含双深度漏极选择层级隔离结构的三维存储器器件及其形成方法 - Google Patents

Abstract

一种三维存储器器件包括：绝缘层和导电层的交替堆叠；存储器开口，该存储器开口竖直延伸穿过该交替堆叠；以及存储器开口填充结构，该存储器开口填充结构定位在该存储器开口中的相应存储器开口内。复合漏极选择层级隔离结构将每个漏极选择层级导电层分成相应多个导电条带。每个漏极选择层级隔离结构包括竖直延伸穿过每个漏极选择层级导电层的相应第一漏极选择层级隔离材料部分，以及竖直延伸穿过该漏极选择层级导电层中的每个漏极选择层级导电层和位于该漏极选择层级导电层下面的至少最顶部虚设导电层的相应一组第二漏极选择层级隔离材料部分。

Description

包含双深度漏极选择层级隔离结构的三维存储器器件及其形 成方法

相关申请的交叉引用

出于所有目的，本申请要求2022年5月26日提交的名称为“包含双深度漏极选择层级隔离结构的三维存储器器件及其形成方法(THREE-DIMENSIONAL MEMORY DEVICECONTAINING DUAL-DEPTH DRAIN-SELECT-LEVEL ISOLATION STRUCTURES AND METHODS FORFORMING THE SAME)”的美国非临时申请17/804,184号的全部内容的权益并据此将这些内容以引用方式并入。

技术领域

本公开整体涉及半导体器件领域，并且具体地涉及包含双深度漏极选择层级隔离结构的三维存储器器件及其制作方法。

背景技术

三维存储器器件可包括存储器堆叠结构。存储器堆叠结构延伸穿过绝缘层和导电层的交替堆叠。存储器堆叠结构包括设置在导电层的层级处的存储器元件的竖直堆叠。

发明内容

根据本公开的一个方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠由第一背侧沟槽填充结构和第二背侧沟槽填充结构横向界定，其中该导电层从底部到顶部包括字线层级导电层、虚设导电层和漏极选择层级导电层，该漏极选择层级导电层包括由复合漏极选择层级隔离结构横向间隔开的相应多个漏极选择层级导电条带；存储器开口，该存储器开口竖直延伸穿过所述交替堆叠；以及存储器开口填充结构，该存储器开口填充结构定位在该存储器开口中的相应存储器开口内并且包括相应竖直半导体沟道以及存储器元件的相应竖直堆叠，其中该复合漏极选择层级隔离结构中的每个复合漏极选择层级隔离结构包括：相应第一漏极选择层级隔离材料部分，该相应第一漏极选择层级隔离材料部分竖直延伸穿过该漏极选择层级导电层中的每个漏极选择层级导电层并且具有在包括该虚设导电层中的最顶部虚设导电层的顶部表面的水平平面上方的相应底部表面；以及相应一组第二漏极选择层级隔离材料部分，该相应一组第二漏极选择层级隔离材料部分竖直延伸穿过该漏极选择层级导电层中的每个漏极选择层级导电层并且穿过至少该最顶部虚设导电层。

根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：形成绝缘层和导电层的交替堆叠与竖直延伸穿过该交替堆叠的存储器堆叠结构的组合，其中该存储器堆叠结构中的每个存储器堆叠结构包括相应竖直半导体沟道以及存储器元件的相应竖直堆叠，并且其中该导电层从底部到顶部包括字线层级导电层、虚设导电层和漏极选择层级导电层；通过在于该交替堆叠上方形成第一图案化蚀刻掩模之后执行第一各向异性蚀刻工艺来穿过该漏极选择层级导电层形成分立腔体，其中该第一各向异性蚀刻工艺包括第一各向异性选择性蚀刻步骤和第二各向异性选择性蚀刻步骤的多次重复的交替序列，该第一各向异性选择性蚀刻步骤对于该漏极选择层级导电层的材料选择性地蚀刻该绝缘层的材料，该第二各向异性选择性蚀刻步骤对于该绝缘层的该材料选择性地蚀刻该漏极选择层级导电层的该材料，并且其中该第一各向异性蚀刻工艺蚀刻穿过该漏极选择层级导电层中的每个漏极选择层级导电层的未被该第一图案化蚀刻掩模掩蔽的部分；在该分立腔体中形成第一漏极选择层级隔离材料部分；通过执行具有同时蚀刻该绝缘层的该材料和该漏极选择层级导电层的该材料的蚀刻化学物质的第二各向异性蚀刻工艺来穿过该漏极选择层级导电层并且穿过该虚设导电层中的至少一个虚设导电层形成线沟槽；以及在该线沟槽中形成第二漏极选择层级隔离材料部分以形成复合漏极选择层级隔离结构，其中该复合漏极选择层级隔离结构中的每个复合漏极选择层级隔离结构包括相应第一漏极选择层级隔离材料部分和相应一组第二漏极选择层级隔离材料部分。

附图说明

图1A是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的竖直剖面图。

图1B是图1A的示例性结构的俯视图。竖直平面A-A'是图1A的竖直剖面平面。

图1C是包含图1B的示例性结构的存储器平面的俯视图。

图2A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的竖直剖面图。

图2B是图2A的示例性结构的俯视图。竖直平面A-A'是图2A的竖直剖面平面。

图3A是根据本公开的一个实施方案的在形成牺牲存储器开口填充结构和牺牲支撑开口填充结构之后的示例性结构的竖直剖面图。

图3B是图3A的示例性结构的俯视图。竖直平面A-A'是图3A的竖直剖面平面。

图4A是根据本公开的一个实施方案的在移除牺牲支撑开口填充结构之后的示例性结构的竖直剖面图。

图4B是图4A的示例性结构的俯视图。竖直平面A-A'是图4A的竖直剖面平面。

图5A是根据本公开的一个实施方案的在形成支撑柱结构之后的示例性结构的竖直剖面图。

图5B是图5A的示例性结构的俯视图。竖直平面A-A'是图5A的竖直剖面平面。

图6A是根据本公开的一个实施方案的在移除牺牲存储器开口填充结构之后的示例性结构的竖直剖面图。

图6B是图6A的示例性结构的俯视图。竖直平面A-A'是图6A的竖直剖面平面。

图7A至图7H是在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。

图8A是根据本公开的一个实施方案的在形成存储器开口填充结构之后的示例性结构的竖直剖面图。

图8B是图8A的示例性结构的俯视图。竖直平面A-A'是图8A的竖直剖面平面。

图9A是根据本公开的一个实施方案的在形成接触通孔腔体之后的示例性结构的竖直剖面图。

图9B是图9A的示例性结构的俯视图。竖直平面A-A'是图9A的竖直剖面平面。

图10A是根据本公开的实施方案的在形成管状绝缘间隔件和牺牲通孔结构之后的示例性结构的竖直剖面图。

图10B是图10A的示例性结构的俯视图。竖直平面A-A'是图10A的竖直剖面平面。

图10C是沿图10A的竖直平面C-C'截取的示例性结构的竖直剖面图。

图11A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的竖直剖面图。

图11B是沿图11A的水平平面B-B'截取的图11A的示例性结构的水平剖面图。竖直平面A-A'是图11A的竖直剖面平面。

图11C是沿图11A的竖直平面C-C'截取的示例性结构的竖直剖面图。

图12A是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。

图12B是沿图12A的水平平面B-B'截取的图12A的示例性结构的水平剖面图。竖直平面A-A'是图12A的竖直剖面平面。

图12C是沿图12A的竖直平面C-C'截取的示例性结构的竖直剖面图。

图13A至图13E是在形成导电层期间的示例性结构的区的顺序竖直剖面图。

图14A是根据本公开的一个实施方案的在形成背侧沟槽填充结构之后的示例性结构的竖直剖面图。

图14B是图14A的示例性结构的俯视图。竖直平面A-A'是图14A的竖直剖面平面。

图14C是沿图14A的竖直平面C-C'截取的示例性结构的竖直剖面图。

图15A是根据本公开的实施方案的在形成接触层级介电层和第一漏极选择层级腔体之后的示例性结构的竖直剖面图。

图15B是图15A的示例性结构的俯视图。竖直平面A-A'是图15A的竖直剖面平面。

图15C是沿图15B的竖直平面C-C'截取的示例性结构的竖直剖面图。

图15D是沿图15B的竖直平面D-D'截取的示例性结构的竖直剖面图。

图15E是沿图15B的竖直平面E-E'截取的示例性结构的竖直剖面图。

图16A是根据本公开的一个实施方案的在形成第一漏极选择层级隔离材料部分之后的示例性结构的竖直剖面图。

图16B是图16A的示例性结构的俯视图。竖直平面A-A'是图16A的竖直剖面平面。

图16C是沿图16B的竖直平面C-C'截取的示例性结构的竖直剖面图。

图16D是沿图16B的竖直平面D-D'截取的示例性结构的竖直剖面图。

图16E是沿图16B的竖直平面E-E'截取的示例性结构的竖直剖面图。

图17A是根据本公开的一个实施方案的在形成第二漏极选择层级腔体之后的示例性结构的竖直剖面图。

图17B是图17A的示例性结构的俯视图。竖直平面A-A'是图17A的竖直剖面平面。

图17C是沿图17B的竖直平面C-C'截取的示例性结构的竖直剖面图。

图17D是沿图17B的竖直平面D-D'截取的示例性结构的竖直剖面图。

图17E是沿图17B的竖直平面E-E'截取的示例性结构的竖直剖面图。

图18A是根据本公开的一个实施方案的在形成第二漏极选择层级隔离材料部分之后的示例性结构的竖直剖面图。

图18B是图18A的示例性结构的俯视图。竖直平面A-A'是图18A的竖直剖面平面。

图18C是沿图18B的竖直平面C-C'截取的示例性结构的竖直剖面图。

图18D是沿图18B的竖直平面D-D'截取的示例性结构的竖直剖面图。

图18E是沿图18B的竖直平面E-E'截取的示例性结构的竖直剖面图。

图19A是根据本公开的一个实施方案的在形成漏极接触通孔腔体之后的示例性结构的竖直剖面图。

图19B是图19A的示例性结构的俯视图。竖直平面A-A'是图19A的竖直剖面平面。

图19C是沿图19B的竖直平面C-C'截取的示例性结构的竖直剖面图。

图19D是沿图19B的竖直平面D-D'截取的示例性结构的竖直剖面图。

图19E是沿图19B的竖直平面E-E'截取的示例性结构的竖直剖面图。

图20A是根据本公开的一个实施方案的在形成连接通孔腔体之后的示例性结构的竖直剖面图。

图20B是图20A的示例性结构的俯视图。竖直平面A-A'是图20A的竖直剖面平面。

图20C是沿图20B的竖直平面C-C'截取的示例性结构的竖直剖面图。

图20D是沿图20B的竖直平面D-D'截取的示例性结构的竖直剖面图。

图20E是沿图20B的竖直平面E-E'截取的示例性结构的竖直剖面图。

图21A是根据本公开的一个实施方案的在形成各种接触通孔结构之后的示例性结构的竖直剖面图。

图21B是图21A的示例性结构的俯视图。竖直平面A-A'是图21A的竖直剖面平面。

图21C是沿图21B的竖直平面C-C'截取的示例性结构的竖直剖面图。

图21D是沿图21B的竖直平面D-D'截取的示例性结构的竖直剖面图。

图21E是沿图21B的竖直平面E-E'截取的示例性结构的竖直剖面图。

图21F是沿图21B的竖直平面C-C'截取的示例性结构的替代实施方案的竖直剖面图。

图21G是沿图21B的竖直平面D-D'截取的示例性结构的替代实施方案的竖直剖面图。

图22是根据另一替代实施方案的图21A的示例性结构的俯视图。

具体实施方式

本公开的实施方案涉及包括双深度漏极选择层级隔离结构的三维存储器器件及其制作方法，其各种实施方案在本文中详细描述。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其它方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。

相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区的材料部分。层可在下方或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构中厚度小于第一连续结构的厚度的区。例如，层可以位于第一连续结构的顶部表面和底部表面之间或在第一连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。

如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶部表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直延伸穿过存储器层级的元件。

如本文所用，“半导体材料”是指具有在1.0×10^-5S/m至1.0×10⁵S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10^-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×10⁷S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×10⁵S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10^-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，提供大于1.0×10⁵S/m的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或者可为包括呈提供在1.0×10^-5S/m至1.0×10⁷S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂剂的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。

一般来讲，半导体封装件(或“封装件”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装件或芯片可包括单个半导体裸片(或“裸片”)或多个半导体裸片。裸片是可独立地执行外部命令或报告状态的最小单元。通常，具有多个裸片的封装件或芯片能够同时执行与其中裸片的总数一样多的外部命令。每个裸片包括一个或多个平面。可在同一裸片内的每个平面中执行相同的并发操作，但可能存在一些限制。在裸片是存储器裸片(即，包括存储器元件的裸片)的情况下，可在同一存储器裸片内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器裸片中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。

参考图1A和图1B，示出了根据本公开的一个实施方案的示例性结构。示例性结构包括半导体材料层9。半导体材料层9可包括半导体衬底的一部分(例如，半导体衬底(诸如硅晶片)中的掺杂阱)，或者可通过沉积或接合一层半导体材料而形成在半导体衬底上方。半导体材料层9可以是单晶或多晶。半导体材料层9包括半导体材料，诸如硅。半导体材料层9可以掺杂有第一导电类型的掺杂剂，该掺杂剂可以是p型或n型。

交替的多个绝缘层32和牺牲材料层42的堆叠可以形成在半导体材料层9上方。绝缘层32包括绝缘材料，诸如氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32可以包括氧化硅和/或基本上由氧化硅组成。

牺牲材料层42是对于绝缘层32的第一材料可以选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可以包括氮化硅和/或基本上由氮化硅组成。

牺牲材料层42可包括不同类型的层，这些不同类型的层随后被不同类型的导电层替换。在一个实施方案中，牺牲材料层42可包括源极选择层级牺牲材料层42S、字线层级牺牲材料层42W、虚设牺牲材料层42U和漏极选择层级牺牲材料层42D。虽然图2A中示出了一个源极选择层级牺牲材料层42S、多个字线层级牺牲材料层42W、4个虚设牺牲材料层42U和4个漏极选择层级牺牲材料层42D，但本文明确设想其中漏极选择层级牺牲材料层42D的总数量在1至16(诸如2至8)的范围内并且虚设牺牲材料层42U的总数量在1至16(诸如2至8)的范围内的实施方案。此外，在替代实施方案中，可提供多个源极选择层级牺牲材料层42S(例如，两层到六层)。

绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。绝缘层32和牺牲材料层42对的重复次数可以在2至1,024、通常为8至256的范围内，但是也可以采用更多的重复次数。在一个实施方案中，交替堆叠(32,42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。交替堆叠(32,42)的最顶部层可以是最顶部绝缘层32T，该最顶部绝缘层是绝缘层32中的最顶部层。

虽然上文描述了随后用导电层替换的牺牲材料层42，但是本文明确设想其中牺牲材料层被形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔件材料层的步骤。

图1C示出了包含图1A和图1B的第一示例性结构的实施方案存储器平面300。存储器平面300可以包括沿第一水平方向hd1横向交替的多个存储器阵列区(100A,100B,100C,100D)和接触区(200A,200B,200C)。也可使用具有其它区域构型的替代存储器平面300。

参考图2A和图2B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成在最顶部绝缘层32T上方，并且可被光刻图案化以在其中形成开口。开口包括形成在一个或多个存储器阵列区100上方的第一组开口和形成在一个或多个接触区200上方的第二组开口。在一个实施方案中，存储器阵列区100可以包括沿第一水平方向(例如，字线方向)hd1横向间隔开的至少第一存储器阵列区100A和第二存储器阵列区100B。接触区200(其可对应于图1C所示的接触区200A)可沿第一水平方向定位在第一存储器阵列区100A与第二阵列区100B之间，如图1C所示。开口的图案可以包括沿第一水平方向hd1横向延伸的开口的行。光刻材料堆叠中的开口的行可以沿第二水平方向(例如，位线方向)hd2横向间隔开。

可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻将光刻材料堆叠中的图案转移通过交替堆叠(32,42)。图案化的光刻材料堆叠中开口下面的交替堆叠(32,42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其它元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49形成在存储器阵列区100中。支撑开口19形成在接触区200中。

用于蚀刻穿过交替堆叠(32,42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶部表面至少延伸到包括半导体材料层9的最顶部表面的水平平面。在一个实施方案中，在半导体材料层9的顶部表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层9的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层9的凹陷表面可以从半导体材料层9的未凹陷顶部表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以采用更小和更大的凹陷深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，则存储器开口49和支撑开口19的底部表面可能与半导体材料层9的最顶部表面共面。

存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。存储器开口49的二维阵列可以形成在每个存储器阵列区100中。支撑开口19的二维阵列可以形成在接触区200中。

参考图3A和图3B，牺牲填充材料可以沉积在存储器开口49和支撑开口19中。牺牲填充材料可以是可以对于绝缘层32、牺牲材料层42和半导体材料层9的材料选择性地移除的任何材料。例如，牺牲填充材料可以包括碳基材料(诸如非晶碳或类金刚石碳)、半导体材料(诸如硅锗合金或非晶硅)或介电材料(诸如硼硅酸盐玻璃或有机硅酸盐玻璃)。任选地，可以采用薄蚀刻停止衬垫(未示出)以便于随后选择性地移除牺牲填充材料。可以从包括最顶部绝缘层32T的顶部表面的水平平面上方移除牺牲填充材料的多余部分。牺牲填充材料的填充存储器开口49的每个剩余部分构成牺牲存储器开口填充结构47。牺牲填充材料的填充支撑开口19的每个剩余部分构成牺牲支撑开口填充结构17。

参考图4A和图4B，光致抗蚀剂层(未示出)可以施加在示例性结构上方，并且可以被光刻地图案化以覆盖存储器阵列区100而不覆盖接触区200。可以通过移除未被光致抗蚀剂层覆盖的区域内的牺牲填充材料来移除牺牲支撑开口填充结构17。例如，可以通过灰化或通过执行蚀刻工艺(诸如湿法蚀刻工艺)来移除牺牲填充材料。腔体形成在支撑开口19中。可以例如通过灰化来移除光致抗蚀剂层。

参考图5A和图5B，诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃的介电填充材料可以采用保形沉积工艺(诸如化学气相沉积工艺)沉积在支撑开口19中。例如，可以通过执行回蚀工艺(诸如采用稀氢氟酸的湿法蚀刻工艺)来移除介电填充材料的覆盖最顶部绝缘层32T的部分。介电填充材料的填充支撑开口19的剩余部分包括支撑柱结构20，该支撑柱结构是在移除牺牲材料层42的后续处理步骤期间向示例性结构提供结构支撑的介电柱结构。

参考图6A和图6B，牺牲存储器开口填充结构47的牺牲填充材料可以对于绝缘层32、牺牲材料层42、半导体材料层9和支撑柱结构20的材料选择性地移除。可以通过灰化或通过执行蚀刻工艺(诸如湿法蚀刻工艺)来移除牺牲存储器开口填充结构47。腔体形成在从中移除牺牲存储器开口填充结构47的体积中。

图7A至图7H是在形成存储器开口填充结构58期间的存储器开口的竖直剖面图。相同的结构变化同时发生在其它存储器开口49中的每个存储器开口中。

参考图7A，示出图6A和图6B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层32T、交替堆叠(32,42)，并且任选地延伸到半导体材料层9的上部部分中。在此处理步骤处，每个支撑开口19可以延伸穿过交替堆叠(32,42)中的层的子集，并且任选地延伸穿过半导体材料层9的上部部分。每个存储器开口的底部表面相对于半导体材料层9的顶部表面的凹陷深度可以在0nm至30nm的范围内，但是也可以采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。

参考图7B，任选的基座沟道部分(例如，外延基座)11可以例如通过选择性外延来形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层9的单晶半导体材料外延对准的单晶半导体材料(例如，单晶硅)。在一个实施方案中，基座沟道部分11可以掺杂有与半导体材料层9相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶部表面可形成在包括牺牲材料层42的顶部表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换位于包括基座沟道部分11的顶部表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在半导体材料层(例如，硅晶片中的掺杂阱)9中形成的源极区和与随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可以具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层9的导电类型相同。

参考图7C，包括任选的阻挡介电层52、存储器材料层54、介电材料衬垫56和任选的牺牲覆盖材料层601的层的堆叠可通过相应保形沉积工艺依序沉积在存储器开口49中。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。阻挡介电层52的厚度可以在3nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。

随后，可形成存储器材料层54。一般来讲，存储器材料层54可以包括可以存储数据位的任何存储器材料。数据位可以由于材料相、电阻率或铁电性质的变化而以其中捕获的电荷的形式、以材料的电阻状态的形式存储。在一个实施方案中，存储器材料层54可以包括电荷存储层。在一个实施方案中，存储器材料层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，存储器材料层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，存储器材料层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直地重合的侧壁，并且存储器材料层54可形成为单个连续层。

在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将存储器材料层54形成为竖直地间隔开的多个存储器材料部分。虽然存储器材料层54在上文中被描述为单个连续层，但是本文中明确地设想其中存储器材料层54被多个存储器材料部分(其可以是分立电荷捕获材料部分或竖直间隔开的电隔离的导电材料浮栅)替换的实施方案。例如，存储器材料层54可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。存储器材料层54的厚度可以在2nm至20nm的范围内，但也可以采用更小和更大的厚度。

介电材料衬垫56包括介电材料。在一个实施方案中，介电材料衬垫56可以包括隧穿介电层，可以在合适的电偏置条件下通过该隧穿介电层执行电荷隧穿。可通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、它们的合金和/或它们的组合。在一个实施方案中，隧穿介电层可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以采用不同类型的介电材料层作为介电材料衬垫56。

任选的牺牲覆盖材料层601包括可随后对于介电材料衬垫56的材料选择性地被移除的牺牲材料。在一个实施方案中，牺牲覆盖材料层601可以包括半导体材料，诸如非晶硅，或者可以包括碳基材料，诸如非晶碳或类金刚石碳(DLC)。牺牲覆盖材料层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法来形成。牺牲覆盖材料层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有所沉积的材料层(52,54,56,601)的体积中。

参考图7D，采用至少一种各向异性蚀刻工艺依序各向异性地蚀刻上覆于绝缘帽盖层32T的任选的牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52。牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52的定位在绝缘帽盖层32T的顶部表面上方的部分可以通过至少一种各向异性蚀刻工艺来移除。此外，可移除牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。

牺牲覆盖材料层601的每个剩余部分可以具有管状构造。存储器材料层54可以包括电荷捕获材料、浮栅材料、铁电材料、可提供至少两种不同水平的电阻率的电阻性存储器材料(诸如相变材料)，或可通过状态改变来存储信息的任何其它存储器材料。在一个实施方案中，每个存储器材料层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，存储器材料层54可为其中与牺牲材料层42相邻的每个部分构成电荷存储区的存储器材料层。

基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层9的表面)可以穿过牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理暴露的半导体表面可以竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体材料层9)的最顶部表面偏移凹陷距离。介电材料衬垫56位于存储器材料层54上方。存储器开口49中的一组阻挡介电层52、存储器材料层54和介电材料衬垫56构成存储器膜50，该存储器膜包括多个电荷存储区(包括存储器材料层54的部分)，该多个电荷存储区通过阻挡介电层52和介电材料衬垫56与周围材料绝缘。在一个实施方案中，牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52可以具有竖直重合的侧壁。可随后对于介电材料衬垫56的材料选择性地移除牺牲覆盖材料层601。在牺牲覆盖材料层601包括非晶硅的情况下，可执行采用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺以移除牺牲覆盖材料层601。

参考图7E，半导体沟道层60L可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层9上(如果基座沟道部分11被省略的话)，并且直接沉积在介电材料衬垫56上。半导体沟道层60L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其它半导体材料。在一个实施方案中，半导体沟道层60L包括非晶硅或多晶硅。半导体沟道层60L可以具有第一导电类型的掺杂，该第一导电类型与半导体材料层9和基座沟道部分11的导电类型相同。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道层60L。半导体沟道层60L的厚度可以在2nm至10nm的范围内，但是也可采用更小和更大的厚度。半导体沟道层60L可以部分地填充每个存储器开口中的存储器腔体49'，或者可以完全地填充每个存储器开口中的腔体。

参考图7F，在每个存储器开口中的存储器腔体49'未被半导体沟道层60L完全地填充的情况下，可以将介电核心层62L沉积在存储器腔体49'中以填充每个存储器开口内的存储器腔体49'的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平面化沉积工艺诸如旋涂来沉积介电核心层62L。

参考图7G，可以例如通过凹陷蚀刻工艺来移除介电核心层62L的水平部分，使得介电核心层62L的每个剩余部分定位在相应存储器开口49内并且具有在包括绝缘帽盖层32T的顶部表面的水平平面下方的相应顶部表面。介电核心层62L的每个剩余部分构成介电核心62。

参考图7H，可在介电核心62上方的每个凹陷区内沉积具有第二导电类型的掺杂的掺杂半导体材料。沉积的半导体材料可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。沉积的半导体材料的掺杂剂浓度可在5.0×1018/cm3至2.0×1021/cm3的范围内，但也可采用更低和更高的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。

可以从包括绝缘帽盖层32T的顶部表面的水平平面上方移除(例如，通过化学机械平面化(CMP)或凹陷蚀刻工艺)具有第二导电类型的掺杂和半导体沟道层60L的水平部分的沉积的半导体材料的多余部分。具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。具有第一导电类型的掺杂的半导体沟道层60L的每个剩余部分构成竖直半导体沟道60。竖直半导体沟道60直接形成于介电材料衬垫56上。

介电材料衬垫56由存储器材料层54围绕，并且横向围绕竖直半导体沟道60的一部分。阻挡介电层52、存储器材料层54和介电材料衬垫56的每个相邻组共同构成存储器膜50，该存储器膜可以宏观保留时间存储电荷或电极化。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且随后可在形成背侧凹陷部之后形成背侧阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。

存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、介电材料衬垫、包括存储器材料层54的部分的多个存储器元件以及任选的阻挡介电层52的组合。填充存储器开口49的整组材料部分在本文中被称为存储器开口填充结构58。填充支撑开口19的整组材料部分构成支撑柱结构。

一般来讲，存储器开口填充结构58可形成于每个存储器开口49内。存储器开口填充结构58包括任选的阻挡介电层52、存储器材料层54、任选的介电材料衬垫56和竖直半导体沟道60。介电材料衬垫56可横向包围竖直半导体沟道60。存储器材料层54可横向包围介电材料衬垫56。

在阻挡介电层52存在于每个存储器开口填充结构58中的情况下，阻挡介电层52可形成在存储器开口49的侧壁上，并且存储器元件的竖直堆叠(其包括存储器材料层54的部分)可形成在阻挡介电层52上。在一个实施方案中，存储器元件的竖直堆叠包括位于牺牲材料层42的层级处的电荷存储层的部分(例如存储器材料层54)。在介电材料衬垫56存在于每个存储器开口填充结构58中的情况下，介电材料衬垫56可形成在存储器元件的竖直堆叠上。在一个实施方案中，介电材料衬垫56可包括隧穿介电层。在这种情况下，竖直半导体沟道60可形成在隧穿介电层上。阻挡介电层52横向围绕电荷存储层，并且隧穿介电层可位于电荷存储层与竖直半导体沟道60之间。在随后用导电层替换牺牲材料层42时，可通过每个存储器开口形成竖直NAND串。

参考图8A和图8B，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。存储器开口填充结构58的实例可以形成在图6A和图6B的结构的每个存储器开口49内。支撑柱结构20的实例可以形成在图6A和图6B的结构的每个支撑开口19内。虽然描述了用于存储器堆叠结构的一个例示的构型，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的替代存储器堆叠结构。

参考图9A和图9B，具有不同深度的接触通孔腔体83可以形成在接触区200中。接触通孔腔体83中的每个接触通孔腔体竖直延伸穿过交替堆叠(32,42)内的层的相应子集，并且具有包括相应牺牲材料层42的段的相应底部表面。一般来讲，定位在接触通孔腔体83的区域内的支撑柱结构20可以在接触通孔腔体83的形成期间并排地凹陷。在一个实施方案中，定位在接触通孔腔体83的区域内的每个支撑柱结构20的主要部分具有与牺牲材料层42的物理暴露段共面或基本上共面的凹陷表面，该物理暴露段位于相应接触通孔腔体83下面。

在一个实施方案中，随后用字线层级导电层替换的每个牺牲材料层42可以物理地暴露于至少一个接触通孔腔体83。换句话讲，可以形成接触通孔腔体83，使得随后用相应字线层级导电层替换的牺牲材料层42中的每个牺牲材料层物理地暴露于接触区内的一组至少一个接触通孔腔体83。在一个实施方案中，最顶部牺牲材料层42随后用漏极选择层级导电层替换，并且除最顶部牺牲材料层42以外的牺牲材料层42中的每个牺牲材料层可以包括物理地暴露于接触通孔腔体83中的相应接触通孔腔体下方的相应表面段。

一般来讲，可以使用任何合适的方法来形成接触通孔腔体83。为了进行示意性的说明，下文描述形成接触通孔腔体83的一个实施方案方法。

在一个实施方案中，牺牲蚀刻掩模层(未示出)可以形成在交替堆叠(32,42)上方。牺牲蚀刻掩模层可以包括可以承受随后用于移除图案化光致抗蚀剂材料层的灰化工艺的任何蚀刻掩模材料。例如，牺牲蚀刻掩模层可以包括介电金属氧化物材料、金属材料或碳基材料。诸如深紫外(DUV)光致抗蚀剂材料的高保真光致抗蚀剂材料可以施加在牺牲蚀刻掩模层上方，并且可以被图案化以形成开口，该开口限定随后要形成的所有接触通孔腔体83的区域。可以执行各向异性蚀刻工艺以穿过牺牲蚀刻掩模层形成开口。穿过牺牲蚀刻掩模层形成开口阵列。随后可以移除高保真光致抗蚀剂材料。

诸如中紫外(MUV)光致抗蚀剂材料的一系列阻挡层级光致抗蚀剂材料与一系列各向异性蚀刻工艺的组合可以随后用于依序覆盖牺牲蚀刻掩模层中的开口的相应子集，并且使牺牲蚀刻掩模层中的开口的图案延伸穿过绝缘层32和牺牲材料层的相应数量的堆叠。例如，穿过牺牲蚀刻掩模层的所有开口中的约一半开口可以由第一阻挡层级光致抗蚀剂层覆盖，并且一个绝缘层32和一个牺牲材料层42可以通过在穿过牺牲材料层的未掩蔽部分的开口下方执行各向异性蚀刻工艺来蚀刻。支撑柱结构20的任何未掩蔽部分可以通过选择各向异性蚀刻工艺的各种蚀刻步骤的蚀刻化学物质来共同蚀刻，使得支撑柱结构20的材料的总体蚀刻速率与绝缘层32和牺牲材料层42的组合的总体蚀刻速率匹配。第一阻挡层级光致抗蚀剂层可以随后被移除。穿过牺牲蚀刻掩模层的所有开口中的约一半开口可以由第二阻挡层级光致抗蚀剂层覆盖。约一半的未掩蔽开口在先前由第一阻挡层级光致抗蚀剂层覆盖的开口中，并且剩余的未掩蔽开口在先前由第一阻挡层级光致抗蚀剂层掩蔽的开口中。两对绝缘层32和牺牲材料层42(即，两个绝缘层32和两个牺牲材料层42)可以通过在穿过牺牲材料层的未掩蔽部分的开口下方执行各向异性蚀刻工艺来蚀刻。支撑柱结构20的任何未掩蔽部分可以通过选择各向异性蚀刻工艺的各种蚀刻步骤的蚀刻化学物质来共同蚀刻，使得支撑柱结构20的材料的总体蚀刻速率与绝缘层32和牺牲材料层42的组合的总体蚀刻速率匹配。第二阻挡层级光致抗蚀剂层可以随后被移除。可以重复上述方案直到第N阻挡层级光致抗蚀剂层，并且采用蚀刻2(N-1)对绝缘层32和牺牲材料层42的第N各向异性蚀刻工艺。例如，可以在不存在任何阻挡层级光致抗蚀剂层的情况下执行终端各向异性蚀刻工艺，以蚀刻穿过两个绝缘层32和牺牲材料层42的相应组的未掩蔽部分，该牺牲材料层位于穿过牺牲蚀刻掩模层的任何开口下面。

具有2N个不同深度的接触通孔腔体83可以形成在接触区200中。在例示性示例中，如果N为8，则牺牲材料层42的总数量可为28+M，其对应于256个字线层级牺牲材料层和M个漏极选择层级牺牲材料层。虽然描述了M为1的情况，但是本文明确设想了其中M可以是大于1的整数的实施方案。牺牲蚀刻掩模层随后可以例如通过灰化或通过执行对于交替堆叠(32,42)的材料选择性地移除牺牲蚀刻掩模层的材料的蚀刻工艺来移除。

接触通孔腔体83包括至少一个源极选择电极接触通孔腔体83S，该至少一个源极选择电极接触通孔腔体从包括交替堆叠(32,46)的最顶部表面的水平平面竖直延伸到源极选择层级牺牲材料层42S的顶部表面；字线接触通孔腔体83W，该字线接触通孔腔体从包括交替堆叠(32,46)的最顶部表面的水平平面竖直延伸到字线层级牺牲材料层42W中的相应字线层级牺牲材料层的顶部表面；虚设接触通孔腔体83U，该虚设接触通孔腔体从包括交替堆叠(32,46)的最顶部表面的水平平面竖直延伸到虚设牺牲材料层42U中的相应虚设牺牲材料层的顶部表面；和漏极选择电极接触通孔腔体83D，该漏极选择电极接触通孔腔体从包括交替堆叠(32,46)的最顶部表面的水平平面竖直延伸到漏极选择层级牺牲材料层42D中的相应漏极选择层级牺牲材料层的顶部表面。源极选择层级牺牲材料层42S具有物理地暴露于一个或多个源极选择电极接触通孔腔体83S的顶部表面段。字线层级牺牲材料层42W中的每个字线层级牺牲材料层具有物理地暴露于相应字线接触通孔腔体83W的相应顶部表面段。虚设牺牲材料层42U中的每个虚设牺牲材料层具有物理地暴露于相应虚设接触通孔腔体83U的相应顶部表面段。漏极选择层级牺牲材料层42D中的每个漏极选择层级牺牲材料层具有物理地暴露于相应漏极选择电极接触通孔腔体83D的多个顶部表面段。

每个漏极选择层级牺牲材料层42D的暴露于相应漏极选择电极接触通孔腔体83D的表面段的数量可与随后将在背侧沟槽的每个相邻对之间形成的漏极选择电极条带的总数量相同。例如，如果将在漏极选择层级牺牲材料层42D的每个层级处形成五个漏极选择层级导电条带，则每个漏极选择层级牺牲材料层42D可以形成五个漏极选择电极接触通孔腔体83D。一般来讲，如果将在漏极选择层级牺牲材料层42D的每个层级处形成N个(其为大于1的整数)漏极选择层级导电条带，则每个漏极选择层级牺牲材料层42D可以形成N个漏极选择电极接触通孔腔体83D。如果漏极选择层级牺牲材料层42D的层级的总数量为M(M为正整数)，则形成在随后将形成的背侧沟槽的相邻对之间的区域内的漏极选择电极接触通孔腔体83D的总数量可为M×N。

根据本公开的一个方面，延伸到不同漏极选择层级牺牲材料层42D的M个漏极选择电极接触通孔腔体83D的N个集群可形成在随后将形成的背侧沟槽的相邻对之间的区域内(其对应于图9B的例示的区域)。在例示性示例中，M为4且N为5，并且四个漏极选择电极接触通孔腔体83D的五个集群可形成在随后将形成的背侧沟槽的相邻对之间的区域内。例如，存储块可具有五个(当N＝5时)NAND存储串“指状物”，每个“指状物”具有四个(当M＝4时)漏极选择层级牺牲材料层(即，漏极侧选择栅极电极层)42D。

参考图10A和图10B，绝缘材料层可以保形地沉积在接触通孔腔体83的物理暴露的表面上方以及交替堆叠(32,42)上方。绝缘材料层包括绝缘材料，诸如未掺杂硅酸盐玻璃(即，氧化硅)或掺杂硅酸盐玻璃。绝缘材料层的厚度可以在10nm至100nm的范围内，但是也可以采用更小和更大的厚度。可以执行各向异性蚀刻工艺(例如，侧壁间隔件蚀刻工艺)以在每个接触通孔腔体83的底部处且从交替堆叠(32,42)上方移除绝缘材料层的水平延伸部分。绝缘材料层的每个剩余部分包括具有管状构造的绝缘间隔件，并且在本文中被称为管状绝缘间隔件84。空隙存在于接触通孔腔体83的每个未填充体积内。

牺牲填充材料可以沉积在接触通孔腔体83内的空隙中。牺牲填充材料包括可以随后对于管状绝缘间隔件84、绝缘层32和支撑柱结构20的材料选择性地移除的材料。例如，牺牲填充材料可以包括碳基材料(诸如非晶碳或类金刚石碳)、半导体材料(诸如非晶硅或硅锗合金)或介电材料(诸如硼硅酸盐玻璃或有机硅酸盐玻璃)。牺牲填充材料的多余部分可以采用平面化工艺从包括交替堆叠的顶部表面的水平平面上方移除。平面化工艺可以包括凹陷蚀刻工艺或化学机械抛光工艺。牺牲填充材料的每个剩余部分构成牺牲通孔结构85。

管状绝缘间隔件84和牺牲通孔结构85的每个连续组合在本文中被称为过程中横向绝缘的接触通孔组件(84,85)。过程中横向绝缘的接触通孔组件(84,85)在接触区200中穿过交替堆叠(32,42)内的层的相应子集并且直接在交替堆叠(32,42)内的牺牲材料层42中的相应牺牲材料层的顶部表面上形成。过程中横向绝缘的接触通孔组件(84,85)中的每个过程中横向绝缘的接触通孔组件包括相应的管状绝缘间隔件84和相应的牺牲通孔结构85。过程中横向绝缘的接触通孔组件(84,85)中的每个过程中横向绝缘的接触通孔组件可以被称为第一过程中横向绝缘的接触通孔组件(84,85)、第二过程中横向绝缘的接触通孔组件(84,85)等。第一过程中横向绝缘的接触通孔组件(84,85)包括第一管状绝缘间隔件84和第一牺牲通孔结构85的组合，第二过程中横向绝缘的接触通孔组件(84,85)包括第二管状绝缘间隔件84和第二牺牲通孔结构85的组合等。

一般来讲，存储器堆叠结构55位于存储器阵列区100内，并且过程中横向绝缘的接触通孔组件(84,85)位于从存储器阵列区100横向偏移的接触区200中。在一个实施方案中，接触区200可以不含任何存储器堆叠结构55。相反，包括介电材料和/或基本上由介电材料组成的支撑柱结构20可位于接触区200内。支撑柱结构20可以接触包括半导体材料层9的衬底，并且可以延伸穿过交替堆叠(32,42)内的至少最底部绝缘层32。在一个实施方案中，支撑柱结构20的子集可以具有接触过程中横向绝缘的接触通孔组件(84,85)中的相应过程中横向绝缘的接触通孔组件的底部表面的最顶部表面或凹陷表面。凹陷表面可邻接相应支撑柱结构20的侧壁，该侧壁延伸到包括交替堆叠(32,42)的最顶部表面的水平平面。

在一个实施方案中，过程中横向绝缘的接触通孔组件(84,85)可以包括接触支撑柱结构20的第一子集内的每个支撑柱结构20的顶部表面的第一过程中横向绝缘的接触通孔组件(84,85)。支撑柱结构20的第一子集内的每个支撑柱结构20竖直延伸穿过至少一个牺牲材料层42，该至少一个牺牲材料层包括例如与第一过程中横向绝缘的接触通孔组件(84,85)的底部表面接触的第一牺牲材料层42。另外，支撑柱结构20的第一子集内的每个支撑柱结构20可以竖直延伸穿过交替堆叠(32,42)内的位于第一牺牲材料层42下面的每个层。

参考图11A至图11C，牺牲封盖材料层(未示出)可以任选地形成在交替堆叠(32,42)上方。如果采用的话，牺牲封盖材料层包括牺牲材料，该牺牲材料在后续处理步骤期间保护存储器开口填充结构58且随后例如通过执行凹陷蚀刻工艺来移除。例如，牺牲封盖材料层可以包括氧化硅层，该氧化硅层具有在30nm至300nm的范围内的厚度，但是也可以采用更小和更大的厚度。

光致抗蚀剂层(未示出)可以施加在牺牲封盖材料层上方，并且被光刻地图案化以在存储器开口填充结构58的集群之间的区域中形成开口。在一个实施方案中，开口可以包括沿第一水平方向hd1横向延伸并且具有相应均匀宽度的细长开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻来转移通过牺牲封盖材料层和交替堆叠(32,42)，以形成背侧沟槽79，该背侧沟槽从牺牲封盖材料层的顶部表面至少竖直延伸到半导体材料层9的顶部表面，并且沿第一水平方向hd1横向延伸穿过存储器阵列区100和接触区200。

在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1横向延伸，并且可以沿垂直于该第一水平方向hd1的第二水平方向hd2彼此横向间隔开。存储器堆叠结构55可布置为沿第一水平方向hd1延伸的行。每个背侧沟槽79可具有沿纵向方向(即，沿第一水平方向hd1)不变的均匀宽度。多行存储器堆叠结构55可以位于背侧沟槽79的相邻对之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。

通过将电掺杂剂注入半导体材料层9的物理暴露的表面部分中，源极区61可以形成在每个背侧沟槽79下方的半导体材料层9的表面部分处。半导体材料层9的在源极区61与多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。

参考图12A至图12C以及图13A，可例如采用各向同性蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。在从中移除牺牲材料层42的体积中形成背侧凹陷部43。牺牲材料层42的第二材料可以对于绝缘层32的第一材料、半导体材料层9的半导体材料和存储器膜50的最外层的材料选择性地移除。在一个实施方案中，牺牲材料层42可以包括氮化硅，并且绝缘层32的材料可以选自氧化硅或介电金属氧化物。

对于第一材料和存储器膜50的最外层选择性地移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以气相引入到背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其它材料蚀刻氮化硅。支撑柱结构20和存储器开口填充结构58提供结构支撑，而背侧凹陷部43存在于先前由牺牲材料层42占据的体积内。

每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括三维NAND串阵列，该三维NAND串阵列具有设置在半导体材料层9上方的多个器件层级。在这种情况下，每个背侧凹陷部43可以限定用于接纳三维NAND串阵列的相应字线或选择栅极电极的空间。

多个背侧凹陷部43中的每个背侧凹陷部可以基本上平行于半导体材料层9的顶部表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和上覆绝缘层32的底部表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。可以例如通过灰化来移除光致抗蚀剂层。

参考图13B，可以通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层9的物理暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔件116，并将半导体材料层9的每个物理暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔件116可拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔件116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔件116的材料是介电材料。在一个实施方案中，管状介电间隔件116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面介电部分616的材料是介电材料。在一个实施方案中，平面介电部分616可以包括半导体材料层9的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。

参考图13C，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。

背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，则在形成背侧阻挡介电层44之前形成管状介电间隔件116和平面介电部分616是可选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。

背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶部表面上。背侧腔体存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。

参考图13D，金属势垒层46A可以沉积在背侧凹陷部43中。金属势垒层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散势垒层和/或粘合促进层。金属势垒层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或它们的堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或它们的堆叠。在一个实施方案中，金属势垒层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属势垒层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属势垒层46A可以基本上由导电金属氮化物诸如TiN组成。

金属填充材料沉积在多个背侧凹陷部43中、在至少一个背侧沟槽79的侧壁上以及在牺牲封盖材料层的顶部表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，可以采用含氟前体气体诸如WF6来沉积金属填充材料层46B。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属势垒层46A与绝缘层32和存储器堆叠结构55间隔开，该金属势垒层是阻止氟原子扩散穿过其中的金属势垒层。

多个导电层46可以形成在多个背侧凹陷部43中，并且连续金属材料层46L可以形成在每个背侧沟槽79的侧壁上以及牺牲封盖材料层上方。每个导电层46包括位于竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属势垒层46A的一部分和金属填充材料层46B的一部分。连续金属材料层46L包括定位在背侧沟槽79中或牺牲封盖材料层上方的金属势垒层46A的连续部分和金属填充材料层46B的连续部分。

每个牺牲材料层42可被导电层46替换。背侧腔体存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续金属材料层46L的部分中。管状介电间隔件116侧向围绕基座沟道部分11。在形成导电层46时，最底部导电层46侧向围绕每个管状介电间隔件116。

参考图13E，连续导电材料层46L的所沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合来从每个背侧沟槽79的侧壁以及从牺牲封盖材料层上方回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。

中间导电层46可以用作定位在同一层级的多个控制栅极电极和与定位在同一层级的多个控制栅极电极电互连(即，电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。

在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不采用背侧阻挡介电层44。可以在移除连续导电材料层46L期间移除平面介电部分616。背侧腔体存在于每个背侧沟槽79内。

导电材料层46可以包括不同类型的层。在一个实施方案中，导电材料层46可包括至少一个源极选择层级导电材料层(即，源极侧选择栅极电极层)46S、字线层级导电材料层(即，有源字线)46W、虚设导电材料层(即，虚设字线)46U和漏极选择层级导电材料层(即，漏极侧选择栅极电极层)46D。虽然示出了一个源极选择层级导电材料层46S、多个字线层级导电材料层46W、4个虚设导电材料层46U和4个漏极选择层级导电材料层46D，但本文明确设想其中漏极选择层级导电材料层46D的总数量在1至16(诸如2至8)的范围内并且虚设导电材料层46U的总数量在1至16(诸如2至8)的范围内的实施方案。还可提供多于一个源极选择层级导电材料层46S。

漏极选择层级导电层46D用以从漏极侧激活或去激活定位在一对背侧沟槽79之间的每个存储块中的存储器堆叠结构55的相应群组(例如，NAND存储串“指状物”)。字线层级导电层46W中的每个字线层级导电层用作有源字线，并且横向围绕存储器元件的二维阵列，该二维阵列是存储器材料层54的定位在相应字线层级导电层46W的层级处的部分。具体地，有源字线用于编程、擦除和读取存储器元件(即，存储器单元)。虚设导电层46U以与字线层级导电层46W相同的方式起作用，但不用于编程、擦除或读取存储器材料层54的定位在虚设导电层46U的层级处的部分内的数据。具体地，存储器器件不存储邻近于虚设字线的数据以避免数据完整性问题。采用至少一个源极选择层级导电层46S来从源极侧激活或去激活定位在一对背侧沟槽79之间的存储块中的存储器堆叠结构55的相应群组(例如，NAND存储串“指状物”)。

一般来讲，提供了绝缘层32和导电层46的交替堆叠以及竖直延伸穿过交替堆叠(32,46)的存储器堆叠结构55的组合。存储器堆叠结构55中的每个存储器堆叠结构包括相应竖直半导体沟道60和存储器元件的相应竖直堆叠。导电层46从底部到顶部可包括至少一个源极选择层级导电层46S、字线层级导电层46W、虚设导电层46U和漏极选择层级导电层46D。每个源极区61(如果存在的话)形成在半导体材料层9的上部部分中。半导体沟道(59,11,60)在每个源极区61与相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。

参见图14A至图14C，绝缘材料层可以通过保形沉积工艺形成在背侧沟槽79中和牺牲封盖材料层上方。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。

执行各向异性蚀刻以从牺牲封盖材料层上方和每个背侧沟槽79的底部处移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔件74。背侧腔体存在于由每个绝缘间隔件74围绕的体积内。源极区61的顶部表面可物理地暴露在每个背侧沟槽79的底部处。

背侧接触通孔结构76可以形成在每个背侧腔体内。每个接触通孔结构76可以填充相应腔体。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体)中沉积至少一种导电材料来形成接触通孔结构76。例如，该至少一种导电材料可以包括导电衬垫和导电填充材料部分。导电衬垫可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、它们的合金或它们的堆叠。导电衬垫的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分可以包括金属或金属合金。例如，导电填充材料部分可以包括W、Cu、Al、Co、Ru、Ni、它们的合金或它们的堆叠。

可以将最顶部绝缘层32T用作停止层来平面化该至少一种导电材料和牺牲封盖材料层。如果采用化学机械平面化(CMP)工艺，则最顶部绝缘层32T可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触相应源极区61的顶部表面。绝缘间隔件74和背侧接触通孔结构76的每个连续组合构成背侧沟槽填充结构(74,76)。

示例性结构包括绝缘层32和导电层46的交替堆叠，该交替堆叠位于衬底上方。交替堆叠(32,46)由分别位于第一背侧沟槽79和第二背侧沟槽79内的第一背侧沟槽填充结构(74,76)和第二背侧沟槽填充结构(74,76)横向界定。导电层46包括字线层级导电层46W和漏极选择层级导电层46D。存储器堆叠结构55竖直延伸穿过交替堆叠(32,46)。第一背侧沟槽填充结构(74,76)和第二背侧沟槽填充结构(74,76)从交替堆叠(32,46)的最底部层竖直延伸到交替堆叠(32,46)的最顶部层，沿第一水平方向hd1横向延伸，并且沿第二水平方向hd2彼此横向间隔开均匀的横向间距。

另选地，至少一种介电材料诸如氧化硅可通过保形沉积工艺保形地沉积在背侧沟槽79中。填充背侧沟槽79的沉积的介电材料的每个部分构成背侧沟槽填充结构。在这种情况下，每个背侧沟槽填充结构可以填充背侧沟槽79的整个体积，并且可以基本上由至少一种介电材料组成。在该替代实施方案中，可以省略源极区61，并且水平源极线(例如，直接条带接触)可接触半导体沟道60的下部部分的侧面。

参考图15A至图15E，接触层级介电层80可以形成在交替堆叠(32,46)上方。接触层级介电层80包括介电材料(诸如氧化硅)并且可以具有在100nm至600nm的范围内的厚度，但是也可以采用更小和更大的厚度。

第一图案化蚀刻掩模层(未示出)可以形成在接触层级介电层80上方。在一个实施方案中，第一图案化蚀刻掩模层可以包括光致抗蚀剂层，该光致抗蚀剂层施加在接触层级介电层80上方并且随后被光刻图案化以形成分立开口。分立开口可形成在接触区200的区域中，随后将沿该区域形成复合漏极选择层级隔离结构。分立开口可形成在接近存储器阵列区100的接触区200的区域中，但可在到达存储器阵列区100之前终止。可执行第一各向异性蚀刻工艺以将光致抗蚀剂层中的开口的图案转印穿过接触层级介电层80和漏极选择层级导电层46D中的每个漏极选择层级导电层以及覆盖最底部漏极选择层级导电层46D的每个绝缘层32。

根据本公开的一个方面，第一各向异性蚀刻工艺包括第一各向异性选择性蚀刻步骤和第二各向异性选择性蚀刻步骤的多次重复的交替序列，该第一各向异性选择性蚀刻步骤对于漏极选择层级导电层46的材料选择性地蚀刻绝缘层32的材料，该第二各向异性选择性蚀刻步骤对于绝缘层32的材料选择性地蚀刻漏极选择层级导电层46D的材料。第一各向异性蚀刻工艺蚀刻穿过接触区200中的漏极选择层级导电层46D中的每个漏极选择层级导电层的未被第一图案化蚀刻掩模掩蔽的部分。

在一个实施方案中，竖直延伸穿过交替堆叠(32,46)并且包含介电材料(诸如氧化硅)的支撑柱结构20存在于接触区200中。在一个实施方案中，第一各向异性蚀刻工艺使定位在第一图案化蚀刻掩模层中的开口的区域内的支撑柱结构20的第一子集并排地竖直凹陷。支撑柱结构20的第一子集可仅在第一各向异性选择性蚀刻步骤期间竖直凹陷，并且在第二各向异性选择性蚀刻步骤期间不显著凹陷。因此，支撑柱结构20的第一子集的顶部部分在由第一各向异性蚀刻工艺形成的腔体的底部表面上方突出。

第一漏极选择层级腔体21形成在从中移除接触层级介电层80、漏极选择层级导电层46D以及绝缘层32的子集的材料的体积中。第一漏极选择层级腔体21可以是彼此横向间隔开的分立腔体。在一个实施方案中，第一漏极选择层级腔体21中的每个第一漏极选择层级腔体可具有沿第二水平方向hd2的第一宽度。在一个实施方案中，支撑柱结构20的第一子集竖直延伸穿过字线层级导电层46W和虚设导电层46U中的每一者，并且突出到第一漏极选择层级腔体21中的相应第一漏极选择层级腔体中。

参考图16A至图16E，第一介电填充材料可沉积在第一漏极选择层级腔体21中。可通过平面化工艺(诸如化学机械抛光工艺或凹陷蚀刻工艺)从包括接触层级介电层80的顶部表面的水平平面上方移除第一介电填充材料的多余部分。第一介电填充材料的剩余部分包括第一漏极选择层级隔离材料部分71。第一漏极选择层级隔离材料部分71的第一介电填充材料可包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃(即，氧化硅)。

第一漏极选择层级隔离材料部分71形成在第一漏极选择层级腔体21中，该第一漏极选择层级腔体为分立腔体。在一个实施方案中，第一漏极选择层级隔离材料部分71直接形成在支撑柱结构20的第一子集上。第一漏极选择层级隔离材料部分71形成在包括虚设导电层46U的最顶部表面的水平平面上方。在一个实施方案中，虚设导电层46U不接触第一漏极选择层级隔离材料部分71。因此，定位在相应一对背侧沟槽填充结构(74,76)之间的存储块中的每个虚设导电层46U在形成期间不被第一漏极选择层级腔体21图案化。

支撑柱结构20的第一子集竖直延伸穿过字线层级导电层46W和虚设导电层46U中的每一者，并且突出到第一漏极选择层级隔离材料部分71中的相应第一漏极选择层级隔离材料部分中。在一个实施方案中，支撑柱结构20的第一子集内的每个支撑柱结构20的最顶部表面定位在包括第一漏极选择层级隔离材料部分71的顶部表面的水平平面下方以及包括第一漏极选择层级隔离材料部分71的底部表面的水平平面上方。支撑柱结构20的第一子集具有凸出的上部尖端。

参考图17A至图17E，可以在接触层级介电层80上方形成第二图案化蚀刻掩模层(未示出)。在一个实施方案中，第二图案化蚀刻掩模层可以包括光致抗蚀剂层，该光致抗蚀剂层施加在接触层级介电层80上方并且随后被光刻图案化以形成线形开口。线形开口包括沿第一水平方向hd1横向延伸的直线段和沿不平行于第一水平方向hd1的相应水平方向横向延伸的附加直线段和/或曲线段。线形开口可形成在接触区200中和存储器阵列区100中。

可执行第二各向异性蚀刻工艺以将光致抗蚀剂层中的开口的图案转印穿过接触层级介电层80、漏极选择层级导电层46D中的每个漏极选择层级导电层、穿过虚设导电层46U中的一个或多个虚设导电层并且任选地穿过第一漏极选择层级隔离材料部分71的横向边缘部分。如果第二各向异性蚀刻工艺任选地蚀刻穿过第一漏极选择层级隔离材料部分71的横向边缘部分，则在第一各向异性蚀刻工艺和第二各向异性蚀刻工艺期间蚀刻的区域部分地重叠。第二各向异性蚀刻工艺可具有同时蚀刻绝缘层32的材料和导电层46(诸如漏极选择层级导电层46D)的材料的蚀刻化学物质。换句话讲，第二各向异性蚀刻工艺的蚀刻化学物质相对于绝缘层32和导电层46的材料可以是非选择性的和无区别的。在一个实施方案中，绝缘层32的材料的蚀刻速率与导电层46的材料的蚀刻速率的比率可在0.5至2.0的范围内，诸如2/3至1.5，和/或0.75至3/4。

第二各向异性蚀刻工艺穿过漏极选择层级导电层46D并且穿过至少一个虚设导电层46U并且任选地穿过第一漏极选择层级隔离材料部分71的横向边缘部分形成第二漏极选择层级沟槽22。第二漏极选择层级沟槽22可包括最小线加宽内的窄线腔体。第二各向异性蚀刻工艺的持续时间被选择为使得即使在第二各向异性蚀刻工艺的工艺假设下可能的最低蚀刻速率的情况下，所有漏极选择层级导电层46D也被蚀刻穿过。此外，第二各向异性蚀刻工艺的持续时间被选择为使得即使在第二各向异性蚀刻工艺的工艺假设下可能的最高蚀刻速率的情况下，也没有字线层级导电层46W被蚀刻。在一个实施方案中，背侧沟槽填充结构(74,76)的相邻对之间的虚设导电层46U的总层数可以是Q(其中Q是大于1的整数)，并且第二各向异性蚀刻工艺的持续时间可以被选择为使得在标称工艺条件下通过第二各向异性蚀刻工艺蚀刻Q/2个虚设导电层46U。第一漏极选择层级隔离材料部分71的每个剩余部分可充当连接一对第二漏极选择层级沟槽22的结构，该对第二漏极选择层级沟槽通过第一漏极选择层级隔离材料部分71彼此横向间隔开。

在图17A至图17C的例示的示例中，数量Q是4。在这种情况下，可选择第二各向异性蚀刻工艺的持续时间，使得第二各向异性蚀刻工艺在标称工艺条件下蚀刻穿过所有漏极选择层级导电层46D和四个虚设导电层46U中的两个虚设导电层。在第二各向异性蚀刻工艺提供在工艺假设下允许的最大可能蚀刻速率的情况下，第二各向异性蚀刻工艺可蚀刻穿过所有字线层级导电层46D和多于两个虚设导电层46U，但不蚀刻字线层级导电层46W中的任何字线层级导电层。在第二蚀刻工艺提供在工艺假设下允许的最小可能蚀刻速率的情况下，第二各向异性蚀刻工艺蚀刻穿过所有字线层级导电层46D，并且可以或可以不蚀刻虚设导电层46U中的任何虚设导电层。

在一个实施方案中，第二各向异性蚀刻工艺使支撑柱结构20的第二子集并排地竖直凹陷，使得支撑柱结构20的第二子集的顶部表面凹陷到第二漏极选择层级沟槽22的底部表面的高度。在一个实施方案中，第二漏极选择层级沟槽22可在相应一对纵向侧壁之间具有第二宽度。在一个实施方案中，第一漏极选择层级隔离材料部分71中的每个第一漏极选择层级隔离材料部分具有沿第二水平方向hd2的第一宽度，并且第一宽度大于第二宽度。在例示性示例中，第一宽度可在20nm至400nm的范围内，诸如40nm至200nm，并且第二宽度可在10nm至100nm的范围内，诸如20nm至60nm，但也可采用更小和更大的宽度。

在一个实施方案中，第二漏极选择层级沟槽22的形成在存储器阵列区100中的部分可形成在定位在存储器开口填充结构58的相应行内的存储器堆叠结构55的相应行上方。此类存储器堆叠结构55不被用作存储器单元的竖直堆叠(即，不用于存储数据)，并且因此在本文中被称为虚设存储器堆叠结构。包括虚设存储器堆叠结构的对应存储器开口填充结构在本文中被称为虚设存储器开口填充结构58D。一行虚设存储器开口填充结构58D可在定位在存储器阵列区100中的每个第二漏极选择层级沟槽22的底部处物理地暴露。在一个实施方案中，第二各向异性蚀刻工艺使作为虚设存储器堆叠结构的存储器堆叠结构55的子集并排地竖直凹陷。存储器堆叠结构的子集的顶部表面凹陷到第二漏极选择层级沟槽22的底部表面的高度。

在一个实施方案中，漏极选择层级导电层46D中的每个漏极选择层级导电层可分被分成彼此横向间隔开并且电隔离的相应一组漏极选择层级导电条带(即，漏极侧选择栅极电极)46SGD。虚设导电层46U的位于第一漏极选择层级隔离材料部分71下面的部分在第二各向异性蚀刻工艺期间不被蚀刻。因此，虚设导电层46U的每个连接部分46C用作通过第二各向异性蚀刻工艺蚀刻穿过的每个虚设导电层46U的连接(即，“桥接”)区域。穿过其形成第二漏极选择层级沟槽22的每个虚设导电层46U保持为相应连续材料层，该相应连续材料层包括通过位于第一漏极选择层级隔离材料部分71下面的连接部分46C彼此互连的多个虚设导电条带46US。因此，相邻NAND存储串“指状物”中的漏极选择层级导电条带(即，漏极侧选择栅极电极)46SGD通过漏极选择层级隔离材料部分71彼此横向隔离。相反，相同虚设导电层46U的定位在相邻NAND存储串“指状物”中的部分经由连接部分46C彼此电连接。因此，虚设导电层46U不会在存储器器件的操作期间电浮置。

在一个实施方案中，存储器开口填充结构58被布置为沿第一水平方向hd1的存储器开口填充结构58的行，该第一水平方向平行于第一背侧沟槽填充结构(74,76)和第二背侧沟槽填充结构(74,76)的纵向方向。第二漏极选择层级沟槽22的子集沿第一水平方向hd1在存储器开口填充结构58的行的相应相邻对之间横向延伸。

参见图18A和图18B，第二介电填充材料可以沉积在第二漏极选择层级沟槽22中。可通过平面化工艺(诸如化学机械抛光工艺或凹陷蚀刻工艺)从包括接触层级介电层80的顶部表面的水平平面上方移除第二介电填充材料的多余部分。第二介电填充材料的剩余部分包括第二漏极选择层级隔离材料部分72。第二漏极选择层级隔离材料部分72的第二介电填充材料可包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃。第二漏极选择层级隔离材料部分72的第二介电填充材料可与第一漏极选择层级隔离材料部分71的第一介电填充材料相同或不同。

第二漏极选择层级隔离材料部分72形成在第二漏极选择层级沟槽22中，该第二漏极选择层级沟槽可具有线腔体的形状。至少一个第一漏极选择层级隔离材料部分71和至少一个第二漏极选择层级隔离材料部分72(诸如多个第二漏极选择层级隔离材料部分72)的每个连续组合构成复合漏极选择层级隔离结构(71,72)。在一个实施方案中，复合漏极选择层级隔离结构(71,72)中的每一者包括相应第一漏极选择层级隔离材料部分71和相应一组第二漏极选择层级隔离材料部分72。在一个实施方案中，第一漏极选择层级隔离材料部分71中的每个第一漏极选择层级隔离材料部分沿第二水平方向hd2具有第一宽度；第二漏极选择层级隔离材料部分72中的每个第二漏极选择层级隔离材料部分在相应一对纵向侧壁之间具有第二宽度，并且第一宽度大于第二宽度。

在一个替代实施方案中，第一各向异性蚀刻工艺和第二各向异性蚀刻工艺的顺序可颠倒。因此，图17A至图17E以及图18A至图18E所示的步骤可以在图15A至图15E以及图16A至图16E所示的步骤之前执行。

在一个实施方案中，复合漏极选择层级隔离结构(71,72)中的每一者包括竖直延伸穿过漏极选择层级导电层46D中的每个漏极选择层级导电层的相应第一漏极选择层级隔离材料部分71，并且具有在包括虚设导电层46U中的最顶部虚设导电层46U的顶部表面的水平平面上方的相应底部表面，以及竖直延伸穿过漏极选择层级导电层46D中的每个漏极选择层级导电层和至少最顶部虚设导电层46U的相应一组第二漏极选择层级隔离材料部分72。

在一个实施方案中，第二漏极选择层级隔离材料部分72的邻接第一漏极选择层级隔离材料部分71中的相应第一漏极选择层级隔离材料部分的段具有沿第一水平方向hd1横向延伸的一对纵向侧壁段。在一个实施方案中，漏极选择层级导电层46D中的每个漏极选择层级导电层被分成相应一组漏极选择层级导电条带46SGD，该相应一组漏极选择层级导电条带横向间隔开并且通过复合漏极选择层级隔离结构(71,72)彼此电隔离。在一个实施方案中，穿过其形成线沟槽22的每个虚设导电层46U保持为相应连续材料层，该相应连续材料层包括通过位于第一漏极选择层级隔离材料部分71下面的连接部分46C彼此互连的多个虚设导电条带46US。

在一个实施方案中，定位在存储器阵列区100中的每个第二漏极选择层级隔离材料部分72可接触虚设存储器开口填充结构58D的相应行的顶部表面。一般来讲，每个虚设存储器开口填充结构58可被存储器开口填充结构58横向围绕，并且具有在水平平面内接触第二漏极选择层级隔离材料部分72中的相应第二漏极选择层级隔离材料部分的顶部表面，该水平平面包括第二漏极选择层级隔离材料部分72中的该第二漏极选择层级隔离材料部分的最底部表面。

在一个实施方案中，支撑柱结构20可竖直延伸穿过字线层级导电层46W中的每个字线层级导电层，并且可具有定位在包括虚设导电层46U中的最顶部虚设导电层46U的底部表面的水平平面下方的顶部表面。在一个实施方案中，第二支撑柱结构20的最顶部表面在水平平面内接触第二漏极选择层级隔离材料部分72中的一个第二漏极选择层级隔离材料部分，该水平平面包括第二漏极选择层级隔离材料部分72中的该一个第二漏极选择层级隔离材料部分的最底部表面。

参考图19A至图19E，第一光致抗蚀剂层(未示出)可以施加在接触层级介电层80上方，并且可以被光刻图案化以在存储器阵列区100中的存储器开口填充结构58的每个区域中形成开口。可以执行各向异性蚀刻工艺以在未被光致抗蚀剂层掩蔽的区域内穿过接触层级介电层80形成开口。存储器开口填充结构58。随后可以例如通过灰化移除光致抗蚀剂层。穿过接触层级介电层80形成圆柱形腔体。圆柱形腔体可以包括漏极接触通孔腔体87，其竖直延伸穿过接触层级介电层80向下到达相应漏极区63的顶部表面。随后可例如通过灰化移除第一光致抗蚀剂层。

参考图20A至图20E，第二光致抗蚀剂层187可以施加在接触层级介电层80上方，并且可以被光刻图案化以在与过程中横向绝缘的接触通孔组件(84,85)重叠的区域中形成开口。可以执行各向异性蚀刻工艺以在未被光致抗蚀剂层掩蔽的区域内穿过接触层级介电层80形成开口。穿过接触层级介电层80形成圆柱形腔体以形成连接通孔腔体75。过程中横向绝缘的接触通孔组件(84,85)的顶部表面在每个连接通孔腔体75的底部处物理地暴露。

另选的，漏极接触通孔腔体87和连接通孔腔体75可在同一图案化和蚀刻步骤期间使用单个光致抗蚀剂层(例如，层187)形成。因此，可以省略图19A至图19E所示的单独步骤。

参考图21A至图21E，可以执行蚀刻工艺以对于接触层级介电层80、管状绝缘间隔件84和导电层46的材料选择性地移除牺牲通孔结构85。例如，可以执行湿法蚀刻工艺以移除牺牲通孔结构85。在例示性示例中，如果牺牲通孔结构85包括半导体材料(诸如硅或硅锗合金)，则可以使用采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺。如果牺牲通孔结构85包括硼硅酸盐玻璃，则可以使用采用稀氢氟酸的湿法蚀刻工艺。另选地，如果牺牲通孔结构85包括碳基材料(诸如非晶碳或类金刚石碳)，则可以采用灰化工艺来移除牺牲通孔结构85。在背侧阻挡介电层44存在于导电层46周围的情况下，可以执行各向同性蚀刻工艺以移除通过移除牺牲通孔结构85而形成的每个层腔体下方的背侧阻挡介电层44的物理暴露部分。层接触通孔腔体可以形成在牺牲通孔结构85被移除的体积和覆盖连接通孔腔体75的体积的每个组合中。字线层级导电层46W的顶部表面可以物理地暴露于每个层接触通孔腔体下方。随后可以例如通过灰化移除第二光致抗蚀剂层187。

至少一种金属材料可沉积在层接触通孔腔体75和漏极接触通孔腔体87中。在一个实施方案中，至少一种金属材料可以包括金属势垒衬垫材料(诸如TiN、TaN、WN或MoN)和金属填充材料(诸如W、Ti、Ta、Mo、Co或Ru)。金属势垒衬垫材料和金属填充材料中的每种材料可以通过物理气相沉积、化学气相沉积或它们的组合来沉积。如在与相应的下层导电材料部分的界面处测量的金属势垒材料的厚度可以在2nm至40nm的范围内，但是也可以采用更小和更大的厚度。接触通孔腔体中的金属填充材料的主要部分可以采用保形沉积工艺(诸如化学气相沉积工艺)来沉积。至少一种金属材料的多余部分可以从包括接触层级介电层80的顶部表面的水平平面上方移除。

至少一种金属材料的剩余部分包括接触通孔结构(88,86)。接触通孔结构(88,86)可以包括形成在漏极接触通孔腔体87中直接在相应存储器开口填充结构58中的相应漏极区63的顶部表面上的漏极接触通孔结构88。接触通孔结构(88,86)还可包括形成在相应层接触通孔腔体75内并接触导电层46中的相应导电层的顶部表面的层接触通孔结构86。

层接触通孔结构86可包括接触源极选择层级导电层46S的顶部表面的至少一个源极选择层级接触通孔结构86S、接触相应字线层级导电层46W的顶部表面的字线层级接触通孔结构86W、接触相应虚设导电层46U的顶部表面的虚设层级接触通孔结构86U以及接触漏极选择层级导电层46D中的相应接触漏极选择层级导电层的相应漏极选择层级导电条带(即，漏极侧选择栅极电极)46SGD的顶部表面的漏极选择层级接触通孔结构86D。管状绝缘间隔件84可包括横向围绕至少一个源极选择层级接触通孔结构86S的至少一个源极选择层级管状绝缘间隔件84S、横向围绕字线层级接触通孔结构86W中的相应字线层级接触通孔结构的字线层级管状绝缘间隔件84W、横向围绕虚设层级接触通孔结构86U中的相应虚设层级接触通孔结构的虚设层级电极管状绝缘间隔件84U以及横向围绕漏极选择层级接触通孔结构86D中的相应漏极选择层级接触通孔结构的漏极选择层级管状绝缘间隔件84D。

管状绝缘间隔件84和层接触通孔结构86的每个连续组合构成横向绝缘的接触通孔组件8。因此，通过用层接触通孔结构86替换牺牲通孔结构85，将过程中横向绝缘的接触通孔组件(84,85)转换成横向绝缘的接触通孔组件8。横向绝缘的接触通孔组件8包括至少一个源极选择层级横向绝缘的接触通孔组件8S、字线层级横向绝缘的接触通孔组件8W、虚设层级横向绝缘的接触通孔组件8U和漏极选择层级横向绝缘的接触通孔组件8D。至少一个源极选择层级横向绝缘的接触通孔组件8S包括源极选择层级管状绝缘间隔件84S和源极选择电极接触通孔结构86S的组合。字线层级横向绝缘的接触通孔组件8W包括字线层级管状绝缘间隔件84S和相应字线层级接触通孔结构86W的相应组合。虚设层级横向绝缘的接触通孔组件8U包括虚设层级管状绝缘间隔件84U和相应虚设层级接触通孔结构86U的相应组合。漏极选择层级横向绝缘的接触通孔组件8D包括漏极选择层级管状绝缘间隔件84D和相应漏极选择层级接触通孔结构86D的相应组合。

在图21F和图21G所示的一个替代实施方案中，省略定位在第一漏极选择层级隔离材料部分71下方的第一支撑柱结构20以简化图15A至图15E所示的第一蚀刻工艺。

在图22所示的另一替代实施方案中，在第二漏极选择层级隔离材料部分72的段之间提供附加漏极选择层级隔离材料部分71。虚设导电层46U的连接部分46C位于第一漏极选择层级隔离材料部分71中的每个第一漏极选择层级隔离材料部分下面。因此，在该替代实施方案中，虚设导电层46U的相邻部分(例如，46US)通过两个或更多个连接部分46C电连接。

参考所有附图并根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：由第一背侧沟槽填充结构(74,76)和第二背侧沟槽填充结构(74,76)横向界定的绝缘层32和导电层46的交替堆叠(32,46)，其中导电层46从底部到顶部包括字线层级导电层46W、虚设导电层46U和漏极选择层级导电层46D，该漏极选择层级导电层包括由复合漏极选择层级隔离结构(71,72)横向间隔开的相应多个漏极选择层级导电条带；存储器开口49，该存储器开口竖直延伸穿过交替堆叠(32,46)；以及存储器开口填充结构58，该存储器开口填充结构定位在存储器开口49中的相应存储器开口内并且包括相应竖直半导体沟道60和存储器元件的相应竖直堆叠，其中复合漏极选择层级隔离结构(71,72)中的每个复合漏极选择层级隔离结构包括：相应第一漏极选择层级隔离材料部分71，该相应第一漏极选择层级隔离材料部分竖直延伸穿过漏极选择层级导电层46D中的每个漏极选择层级导电层并且具有在包括虚设导电层46U中的最顶部虚设导电层46U的顶部表面的水平平面上方的相应底部表面；以及相应一组第二漏极选择层级隔离材料部分72，该相应一组第二漏极选择层级隔离材料部分竖直延伸穿过漏极选择层级导电层46D中的每个漏极选择层级导电层和至少最顶部虚设导电层46U。

在一个实施方案中，至少最顶部虚设导电层46U包括虚设导电条带46US，该虚设导电条带由第二漏极选择层级隔离材料部分72横向分离，并且通过位于相应第一漏极选择层级隔离材料部分71下面的至少一个相应导电连接部分46C彼此互连。

在一个实施方案中，第一背侧沟槽填充结构(74,76)和第二背侧沟槽填充结构(74,76)从交替堆叠(32,46)的最底部层竖直延伸到交替堆叠(32,46)的最顶部层，沿第一水平方向hd1横向延伸，并且沿第二水平方向hd2彼此横向间隔开。在一个实施方案中，这些结构可以以均匀的横向间距横向间隔开。

在一个实施方案中，第一漏极选择层级隔离材料部分71中的每个第一漏极选择层级隔离材料部分沿第二水平方向hd2具有第一宽度；第二漏极选择层级隔离材料部分72中的每个第二漏极选择层级隔离材料部分在相应一对纵向侧壁之间具有第二宽度；并且第一宽度大于第二宽度。在一个实施方案中，第二漏极选择层级隔离材料部分72的邻接第一漏极选择层级隔离材料部分71中的相应第一漏极选择层级隔离材料部分的段具有沿第一水平方向hd1横向延伸的一对纵向侧壁段。

在一个实施方案中，存储器开口填充结构58被布置为沿第一水平方向hd1布置的存储器开口填充结构58的行，该第一水平方向平行于第一背侧沟槽填充结构(74,76)和第二背侧沟槽填充结构(74,76)的纵向方向；并且第二漏极选择层级隔离材料部分72的子集沿第一水平方向hd1在存储器开口填充结构58的行的相应相邻对之间横向延伸。在一个实施方案中，复合漏极选择层级隔离结构(71,72)中的每个复合漏极选择层级隔离结构包括多个横向延伸部分，该多个横向延伸部分沿第一水平方向hd1横向延伸并且沿垂直于第一水平方向hd1的第二水平方向hd2彼此横向偏移。

在一个实施方案中，存储器开口填充结构58定位在存储器阵列区100内；并且第二漏极选择层级隔离结构72横向延伸穿过存储器阵列区100并且延伸到接触区200中，该接触区包含接触导电层46中的相应导电层的接触通孔结构86。第二漏极选择层级隔离材料部分72仅定位在接触区200中但不定位在存储器阵列区100中。在存储器阵列区100中，第二漏极选择层级隔离材料部分72仅沿第一水平方向(例如，字线方向)hd1横向直线延伸。然而，在接触区200中，第二漏极选择层级隔离材料部分72部分地沿第一水平方向hd1并且部分地沿不平行于第一水平方向hd1的方向横向延伸。在一个实施方案中，第二漏极选择层级隔离材料部分72可沿第二水平方向(例如，位线方向)h2并且/或者沿第一水平方向与第二水平方向之间的任何方向横向延伸以电隔离每个NAND存储串“指状物”中的漏极侧选择栅极电极。

在一个实施方案中，三维存储器器件包括第一支撑柱结构20，该第一支撑柱结构竖直延伸穿过字线层级导电层46W和虚设导电层46U中的每一者并且突出到第一漏极选择层级隔离材料部分71中的一个第一漏极选择层级隔离材料部分中。在一个实施方案中，第一支撑柱结构20的最顶部表面定位在包括第一漏极选择层级隔离材料部分71的顶部表面的水平平面下方以及包括第一漏极选择层级隔离材料部分71的底部表面的水平平面上方。

在一个实施方案中，三维存储器器件包括第二支撑柱结构20，该第二支撑柱结构竖直延伸穿过字线层级导电层46W中的每个字线层级导电层，并且具有定位在包括虚设导电层46U中的最顶部虚设导电层46U的底部表面的水平平面下方的顶部表面。在一个实施方案中，第二支撑柱结构20的最顶部表面在水平平面内接触第二漏极选择层级隔离材料部分72中的一个第二漏极选择层级隔离材料部分，该水平平面包括第二漏极选择层级隔离材料部分72中的该一个第二漏极选择层级隔离材料部分的最底部表面。在一个实施方案中，三维存储器器件包括虚设存储器开口填充结构58D，该虚设存储器开口填充结构被存储器开口填充结构58横向围绕，并且具有在水平平面内接触第二漏极选择层级隔离材料部分72中的一个第二漏极选择层级隔离材料部分的顶部表面，该水平平面包括第二漏极选择层级隔离材料部分72中的该一个第二漏极选择层级隔离材料部分的最底部表面。

在一个实施方案中，三维存储器器件包括漏极选择层级横向绝缘的接触通孔组件8D，该漏极选择层级横向绝缘的接触通孔组件包括相应漏极选择层级接触通孔结构86D，该相应漏极选择层级接触通孔结构被相应漏极选择层级管状绝缘间隔件84D横向围绕并且接触漏极选择层级导电层46D的漏极选择层级导电条带中的相应漏极选择层级导电条带的顶部表面。在一个实施方案中，三维存储器器件包括字线层级横向绝缘的接触通孔组件8W，该字线层级横向绝缘的接触通孔组件包括相应字线层级接触通孔结构86D，该相应字线层级接触通孔结构被相应字线层级管状绝缘间隔件84W横向围绕并且接触字线层级导电层46W中的相应字线层级导电层46W的顶部表面。

可采用本公开的各种实施方案来提供复合漏极选择层级隔离结构(71,72)，该复合漏极选择层级隔离结构可在存储器阵列区100中以窄宽度形成，同时确保虚设导电层46U中的每个虚设导电层形成为横向延伸穿过定位在一对背侧沟槽填充结构(74,76)之间的存储块的相应单个连续结构。相应漏极选择层级导电层46D的漏极选择层级导电条带(即，漏极侧选择栅极电极)46SGD中的每个漏极选择层级导电条带可形成为通过复合漏极选择层级隔离结构(71,72)彼此电隔离的分立结构。复合漏极选择层级隔离结构(71,72)以双深度构型形成，其中第二漏极选择层级隔离材料部分72比第一漏极选择层级隔离材料部分71具有更大的深度。位于第一漏极选择层级隔离材料部分71下面的虚设导电层46U的连接部分46C确保虚设导电层46U中的每个虚设导电层在存储块中形成为连续结构，而不管复合漏极选择层级隔离结构(71,72)中的第二漏极选择层级隔离材料部分72的底部表面的深度变化如何。因此，虚设导电层46U的部分(例如，46US)在存储器器件的操作期间不保持浮动。此外，可通过使用复合漏极选择层级隔离结构(71,72)来减小接触区200的长度。这增加了器件位密度(即，允许增加存储器阵列区100的面积)。

尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由......组成”或词语“由......组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其它兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其它方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种三维存储器器件，所述三维存储器器件包括：

绝缘层和导电层的交替堆叠，所述交替堆叠由第一背侧沟槽填充结构和第二背侧沟槽填充结构横向界定，其中所述导电层从底部到顶部包括字线层级导电层、虚设导电层和漏极选择层级导电层，所述漏极选择层级导电层包括由复合漏极选择层级隔离结构横向间隔开的相应多个漏极选择层级导电条带；

存储器开口，所述存储器开口竖直延伸穿过所述交替堆叠；和

存储器开口填充结构，所述存储器开口填充结构定位在所述存储器开口中的相应存储器开口内并且包括相应竖直半导体沟道以及存储器元件的相应竖直堆叠，

其中所述复合漏极选择层级隔离结构中的每个复合漏极选择层级隔离结构包括：

相应第一漏极选择层级隔离材料部分，所述相应第一漏极选择层级隔离材料部分竖直延伸穿过所述漏极选择层级导电层中的每个漏极选择层级导电层并且具有在包括所述虚设导电层中的最顶部虚设导电层的顶部表面的水平平面上方的相应底部表面；和

相应一组第二漏极选择层级隔离材料部分，所述相应一组第二漏极选择层级隔离材料部分竖直延伸穿过所述漏极选择层级导电层中的每个漏极选择层级导电层并且穿过至少所述最顶部虚设导电层。

2.根据权利要求1所述的三维存储器器件，其中至少所述最顶部虚设导电层包括虚设导电条带，所述虚设导电条带由所述第二漏极选择层级隔离材料部分横向分离，并且通过位于所述相应第一漏极选择层级隔离材料部分下面的至少一个相应导电连接部分彼此互连。

3.根据权利要求1所述的三维存储器器件，其中所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构从所述交替堆叠的最底部层竖直延伸到所述交替堆叠的最顶部层，沿第一水平方向横向延伸，并且沿第二水平方向彼此横向间隔开。

4.根据权利要求3所述的三维存储器器件，其中：

所述第一漏极选择层级隔离材料部分中的每个第一漏极选择层级隔离材料部分沿所述第二水平方向具有第一宽度；

所述第二漏极选择层级隔离材料部分在相应一对纵向侧壁之间具有第二宽度；并且

所述第一宽度大于所述第二宽度。

5.根据权利要求3所述的三维存储器器件，其中所述第二漏极选择层级隔离材料部分的邻接所述第一漏极选择层级隔离材料部分中的相应第一漏极选择层级隔离材料部分的段具有沿所述第一水平方向横向延伸的一对纵向侧壁段。

6.根据权利要求1所述的三维存储器器件，其中：

所述存储器开口填充结构被布置为沿第一水平方向布置的存储器开口填充结构的行，所述第一水平方向平行于所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构的纵向方向；

所述第二漏极选择层级隔离材料部分的子集沿所述第一水平方向在存储器开口填充结构的行的相应相邻对之间横向延伸；并且

所述复合漏极选择层级隔离结构中的每个复合漏极选择层级隔离结构包括多个横向延伸部分，所述多个横向延伸部分沿所述第一水平方向横向延伸并且沿垂直于所述第一水平方向的第二水平方向彼此横向偏移。

7.根据权利要求1所述的三维存储器器件，其中：

所述存储器开口填充结构定位在存储器阵列区内；

所述第二漏极选择层级隔离材料部分横向延伸穿过所述存储器阵列区并且进入接触区中，所述接触区包含接触所述导电层中的相应导电层的接触通孔结构；

所述第二漏极选择层级隔离材料部分仅定位在所述接触区中但不定位在所述存储器阵列区中；

在所述存储器阵列区中，所述第二漏极选择层级隔离材料部分仅沿所述第一水平方向横向直线延伸；并且

在所述接触区中，所述第二漏极选择层级隔离材料部分部分地沿所述第一水平方向并且部分地沿不平行于所述第一水平方向的方向横向延伸。

8.根据权利要求1所述的三维存储器器件，还包括第一支撑柱结构，所述第一支撑柱结构竖直延伸穿过所述字线层级导电层和所述虚设导电层中的每一者，并且突出到所述第一漏极选择层级隔离材料部分中的一个第一漏极选择层级隔离材料部分中。

9.根据权利要求8所述的三维存储器器件，其中所述第一支撑柱结构的最顶部表面具有凸面形状，并且定位在包括所述第一漏极选择层级隔离材料部分的顶部表面的水平平面下方以及包括所述第一漏极选择层级隔离材料部分的底部表面的水平平面上方。

10.根据权利要求9所述的三维存储器器件，还包括第二支撑柱结构，所述第二支撑柱结构竖直延伸穿过所述字线层级导电层中的每个字线层级导电层，并且具有定位在包括所述虚设导电层中的最顶部虚设导电层的底部表面的水平平面下方的顶部表面。

11.根据权利要求10所述的三维存储器器件，其中所述第二支撑柱结构的最顶部表面在水平平面内接触所述第二漏极选择层级隔离材料部分中的一个第二漏极选择层级隔离材料部分，所述水平平面包括所述第二漏极选择层级隔离材料部分中的所述一个第二漏极选择层级隔离材料部分的最底部表面。

12.根据权利要求9所述的三维存储器器件，还包括虚设存储器开口填充结构，所述虚设存储器开口填充结构被所述存储器开口填充结构横向围绕，并且具有在水平平面内接触所述第二漏极选择层级隔离材料部分中的一个第二漏极选择层级隔离材料部分的顶部表面，所述水平平面包括所述第二漏极选择层级隔离材料部分中的所述一个第二漏极选择层级隔离材料部分的最底部表面。

13.根据权利要求1所述的三维存储器器件，还包括漏极选择层级横向绝缘的接触通孔组件，所述漏极选择层级横向绝缘的接触通孔组件包括相应漏极选择层级接触通孔结构，所述相应漏极选择层级接触通孔结构被相应漏极选择层级管状绝缘间隔件横向围绕并且接触所述漏极选择层级导电层的所述漏极选择层级导电条带中的相应漏极选择层级导电条带的顶部表面。

14.根据权利要求13所述的三维存储器器件，还包括字线层级横向绝缘的接触通孔组件，所述字线层级横向绝缘的接触通孔组件包括相应字线层级接触通孔结构，所述相应字线层级接触通孔结构被相应字线层级管状绝缘间隔件横向围绕并且接触所述字线层级导电层中的相应字线层级导电层的顶部表面。

15.一种形成三维存储器器件的方法，所述方法包括：

形成绝缘层和导电层的交替堆叠与竖直延伸穿过所述交替堆叠的存储器堆叠结构的组合，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应竖直半导体沟道以及存储器元件的相应竖直堆叠，并且其中所述导电层从底部到顶部包括字线层级导电层、虚设导电层和漏极选择层级导电层；

通过在于所述交替堆叠上方形成第一图案化蚀刻掩模之后执行第一各向异性蚀刻工艺来穿过所述漏极选择层级导电层形成分立腔体，其中所述第一各向异性蚀刻工艺包括第一各向异性选择性蚀刻步骤和第二各向异性选择性蚀刻步骤的多次重复的交替序列，所述第一各向异性选择性蚀刻步骤对于所述漏极选择层级导电层的材料选择性地蚀刻所述绝缘层的材料，所述第二各向异性选择性蚀刻步骤对于所述绝缘层的所述材料选择性地蚀刻所述漏极选择层级导电层的所述材料，并且其中所述第一各向异性蚀刻工艺蚀刻穿过所述漏极选择层级导电层中的每个漏极选择层级导电层的未被所述第一图案化蚀刻掩模掩蔽的部分；

在所述分立腔体中形成第一漏极选择层级隔离材料部分；

通过执行具有同时蚀刻所述绝缘层的所述材料和所述漏极选择层级导电层的所述材料的蚀刻化学物质的第二各向异性蚀刻工艺来穿过所述漏极选择层级导电层并且穿过所述虚设导电层中的至少一个虚设导电层形成线沟槽；以及

在所述线沟槽中形成第二漏极选择层级隔离材料部分以形成复合漏极选择层级隔离结构，其中所述复合漏极选择层级隔离结构中的每个复合漏极选择层级隔离结构包括相应第一漏极选择层级隔离材料部分和相应一组第二漏极选择层级隔离材料部分。

16.根据权利要求15所述的方法，其中穿过其形成所述线沟槽的每个虚设导电层保持为相应连续材料层，所述相应连续材料层包括通过位于所述第一漏极选择层级隔离材料部分下面的导电连接部分彼此互连的多个虚设导电条带。

17.根据权利要求15所述的方法，其中所述漏极选择层级导电层中的每个漏极选择层级导电层被分成相应一组漏极选择层级导电条带，所述相应一组漏极选择层级导电条带横向间隔开并且通过所述复合漏极选择层级隔离结构彼此电隔离。

18.根据权利要求15所述的方法，其中：

所述存储器堆叠结构设置在存储器阵列区内；

在执行所述第一各向异性蚀刻工艺之前，竖直延伸穿过所述交替堆叠的支撑柱结构被设置在接触区中；

所述第一各向异性蚀刻工艺使所述支撑柱结构的第一子集并排地竖直凹陷，使得在所述第一各向异性蚀刻工艺之后所述支撑柱结构的所述第一子集的顶部部分在所述分立腔体的底部表面上方突出；并且

所述第一漏极选择层级隔离材料部分直接形成在所述支撑柱结构的所述第一子集上。

19.根据权利要求18所述的方法，其中：

所述第二各向异性蚀刻工艺使所述支撑柱结构的第二子集并排地竖直凹陷，使得所述支撑柱结构的所述第二子集的顶部表面凹陷到所述线沟槽的底部表面的高度；并且

所述第二各向异性蚀刻工艺使所述存储器堆叠结构的子集并排地竖直凹陷，使得所述存储器堆叠结构的所述子集的顶部表面凹陷到所述线沟槽的所述底部表面的所述高度，并且所述第二漏极选择层级隔离材料部分形成在所述存储器堆叠结构的所述子集的凹陷顶部表面上。

20.根据权利要求15所述的方法，其中：

所述分立腔体和所述线沟槽的区域部分地重叠；并且

在所述第一各向异性蚀刻工艺之前或之后执行所述第二各向异性蚀刻工艺。