CN111386607A - 具有高迁移率通道的三维平坦nand存储器装置及其制造方法 - Google Patents

具有高迁移率通道的三维平坦nand存储器装置及其制造方法 Download PDF

Info

Publication number
CN111386607A
CN111386607A CN201980005935.XA CN201980005935A CN111386607A CN 111386607 A CN111386607 A CN 111386607A CN 201980005935 A CN201980005935 A CN 201980005935A CN 111386607 A CN111386607 A CN 111386607A
Authority
CN
China
Prior art keywords
layer
semiconductor
dielectric
semiconductor channel
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980005935.XA
Other languages
English (en)
Other versions
CN111386607B (zh
Inventor
R.马卡拉
周非
S.K.卡纳卡迈达拉
李耀升
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN111386607A publication Critical patent/CN111386607A/zh
Application granted granted Critical
Publication of CN111386607B publication Critical patent/CN111386607B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种三维存储器装置包含通过线型沟槽横向隔开的绝缘条带和导电条带的交替堆叠，以及位于所述线型沟槽中的存储器堆叠组合件和电介质柱结构的交替二维阵列。所述线型沟槽中的每一个填充有存储器堆叠组合件和电介质柱结构的相应横向交替序列。每一存储器堆叠组合件包含竖直半导体通道和一对存储器膜。所述竖直半导体通道包含具有大晶粒的半导体通道层，所述大晶粒可通过从下伏于所述交替堆叠的半导体衬底中的晶种半导体材料层、牺牲半导体材料层或单晶半导体材料进行的选择性半导体生长来提供。

Description

具有高迁移率通道的三维平坦NAND存储器装置及其制造方法
技术领域
本公开大体上涉及半导体装置的领域，且特定来说涉及包含高迁移率竖直半导体通道的三维平坦NAND存储器装置及其制造方法。
背景技术
三维NAND存储器装置的配置采用其中隧穿电介质具有平坦竖直表面的平坦存储器单元。此类平坦存储器装置描述于Hang-Ting Lue等所著的标题为“具有稳健读取干扰、长期保持及极佳缩放能力的使用仅16层的128Gb(MLC)/192Gb(TLC)单栅极竖直通道(SGVC)架构3D NAND(A 128Gb(MLC)/192Gb(TLC)Single-gate Vertical Channel(SGVC)Architecture3D NAND using only 16Layers with Robust Read Disturb，Long-Retention and Excellent Scaling Capability)”的文章，IEDM会议记录(2017)第461页。
发明内容
根据本公开的一方面，提供一种三维存储器装置，其包括：位于衬底上方且通过线型沟槽彼此横向隔开的绝缘条带和导电条带的交替堆叠，所述线型沟槽沿着第一水平方向横向延伸且沿着第二水平方向彼此隔开；以及位于线型沟槽中的存储器堆叠组合件和电介质柱结构的交替二维阵列。每一存储器堆叠组合件包括竖直半导体通道和沿着第二水平方向横向隔开的一对存储器膜。竖直半导体通道包括具有大于20nm的平均晶粒尺寸的单晶半导体材料或多晶半导体材料。
根据本公开的另一方面，一种形成三维存储器装置的方法包括：形成位于衬底上方的绝缘条带和间隔物材料条带的交替堆叠，其中所述交替堆叠通过沿着第一水平方向横向延伸的线型沟槽彼此横向隔开，且其中所述间隔物材料条带形成为导电条带或随后被导电条带替换；在线型沟槽内形成线型沟槽填充结构，其中每一线型沟槽填充结构填充线型沟槽中的相应一个，且每一线型沟槽填充结构包括一对存储器膜层和晶种半导体材料层；形成穿过线型沟槽填充结构的柱腔的二维阵列，其中形成柱结构和柱腔的交替二维阵列，且每一柱结构包括线型沟槽填充结构的剩余部分；以及从晶种半导体材料层的剩余部分选择性地生长替换半导体通道层以形成竖直半导体通道。
根据本公开的又一方面，一种形成三维存储器装置的方法包括：形成位于半导体衬底上方的绝缘条带和间隔物材料条带的交替堆叠，其中所述交替堆叠通过沿着第一水平方向横向延伸的线型沟槽彼此横向隔开，且其中所述间隔物材料条带形成为导电条带或随后被导电条带替换；在线型沟槽内形成线型沟槽填充结构，其中每一线型沟槽填充结构填充线型沟槽中的相应一个，且每一线型沟槽填充结构包括一对存储器膜层和牺牲半导体材料层；形成穿过线型沟槽填充结构的电介质柱结构的二维阵列以形成电介质柱结构和线型沟槽填充结构的剩余部分的交替二维阵列；通过移除牺牲半导体材料层形成通道腔；以及在通道腔中通过从半导体衬底的物理暴露表面选择性地生长替换半导体通道层而形成竖直半导体通道。
附图说明
图1是根据本公开的第一实施例在形成至少一个外围装置和半导体材料层之后的第一示例性结构的示意竖直横截面图。
图2是根据本公开的第一实施例在形成绝缘层和间隔物材料层的竖直交替序列之后的第一示例性结构的示意竖直横截面图。
图3是根据本公开的第一实施例在形成阶梯式阶台(terrace)和逆向阶梯式电介质材料部分之后的第一示例性结构的示意竖直横截面图。
图4A是根据本公开的第一实施例在形成线型沟槽之后的第一示例性结构的示意竖直横截面图。
图4B是图4A的第一示例性结构的俯视图。竖直平面A-A'是图4A的横截面的平面。
图5A是图4A和4B的第一示例性结构的线型沟槽的竖直横截面图。
图5B是沿着图5A的结构的平面B-B'的水平横截面图。竖直平面A-A'对应于图5A的竖直横截面图的平面。
图6A是根据本公开的第一实施例在形成连续阻挡电介质层、连续电荷存储层和连续隧穿电介质层及连续覆盖材料层之后的线型沟槽的竖直横截面图。
图6B是沿着图6A的平面B-B'的水平横截面图。竖直平面A-A'对应于图6A的竖直横截面图的平面。
图7A是根据本公开的第一实施例在通过执行各向异性蚀刻过程形成一对阻挡电介质层、一对电荷存储层、一对隧穿电介质层和一对覆盖材料层之后的线型沟槽的竖直横截面图。
图7B是沿着图7A的平面B-B'的水平横截面图。竖直平面A-A'对应于图7A的竖直横截面图的平面。
图8A是根据本公开的第一实施例在形成连续晶种半导体材料层和连续电介质芯材料层之后的线型沟槽的竖直横截面图。
图8B是沿着图8A的平面B-B'的水平横截面图。竖直平面A-A'对应于图8A的竖直横截面图的平面。
图9A是根据本公开的第一实施例在形成线型沟槽填充结构之后的线型沟槽的竖直横截面图。
图9B是沿着图9A的平面B-B'的水平横截面图。竖直平面A-A'对应于图9A的竖直横截面图的平面。
图10A是根据本公开的第一实施例在形成穿过线型沟槽填充结构的柱腔之后的第一示例性结构的竖直横截面图。
图10B是图10A的第一示例性结构的俯视图。竖直平面A-A'是图10A的横截面的平面。
图10C是沿着图10B的竖直平面C-C'的第一示例性结构的区的竖直横截面图。
图10D是沿着图10C的平面D-D'的水平横截面图。
图11A是根据本公开的第一实施例在使晶种半导体材料层橫向凹进以形成横向凹部之后的第一示例性结构的竖直横截面图。
图11B是图11A的第一示例性结构的俯视图。竖直平面A-A'是图11A的横截面的平面。
图12A是根据本公开的第一实施例在横向凹部中选择性地生长替换半导体通道层之后的第一示例性结构的竖直横截面图。
图12B是图12A的第一示例性结构的俯视图。竖直平面A-A'是图12A的横截面的平面。
图13A是根据本公开的第一实施例在形成电介质柱结构之后的第一示例性结构的竖直横截面图。
图13B是图13A的第一示例性结构的俯视图。竖直平面A-A'是图13A的横截面的平面。
图14A是根据本公开的第一实施例在形成漏极区之后的第一示例性结构的竖直横截面图。
图14B是图14A的第一示例性结构的俯视图。竖直平面A-A'是图14A的横截面的平面。
图14C是沿着图14B的竖直平面C-C'的第一示例性结构的区的竖直横截面图。
图14D是沿着图14C的平面D-D'的水平横截面图。
图15A是根据本公开的第一实施例在形成背侧通孔腔之后的第一示例性结构的竖直横截面图。
图15B是图15A的第一示例性结构的俯视图。竖直平面A-A'是图15A的横截面的平面。
图16是根据本公开的第一实施例在形成背侧凹部之后的第一示例性结构的示意竖直横截面图。
图17A是根据本公开的第一实施例在背侧凹部中形成导电条带之后的第一示例性结构的示意竖直横截面图。
图17B是根据本公开的第一实施例在背侧凹部中形成背侧阻挡电介质层和导电条带之后的第一示例性结构的区的示意竖直横截面图。
图17C是根据本公开的第一实施例在背侧凹部中形成导电条带之后的第一示例性结构的替代性配置的区的示意竖直横截面图。
图18是根据本公开的第一实施例在形成源极区、绝缘间隔物和背侧接触通孔结构之后的第一示例性结构的示意竖直横截面图。
图19A是根据本公开的第一实施例在形成字线接触通孔结构之后的第一示例性结构的示意竖直横截面图。
图19B是图19A的第一示例性结构的俯视图。竖直平面A-A'是图19A的横截面的平面。
图20A是根据本公开的第二实施例在形成穿过线型沟槽填充结构的柱腔之后的第二示例性结构的竖直横截面图。
图20B是图20A的第二示例性结构的俯视图。竖直平面A-A'是图20A的横截面的平面。
图20C是沿着图20B的竖直平面C-C'的第二示例性结构的区的竖直横截面图。
图20D是沿着图20C的平面D-D'的水平横截面图。
图21A是根据本公开的第二实施例在形成电介质柱结构和漏极区之后的第二示例性结构的竖直横截面图。
图21B是图21A的第二示例性结构的俯视图。竖直平面A-A'是图21A的横截面的平面。
图22是根据本公开的第二实施例在背侧凹部中形成导电条带之后的第二示例性结构的示意竖直横截面图。
图23A是根据本公开的第三实施例在形成穿过线型沟槽填充结构的柱腔之后的第三示例性结构的竖直横截面图。
图23B是图23A的第三示例性结构的俯视图。竖直平面A-A'是图23A的横截面的平面。
图24A是根据本公开的第三实施例在使覆盖材料层橫向凹进以物理地暴露存储器膜层的侧壁之后的第三示例性结构的竖直横截面图。
图24B是图24A的第三示例性结构的俯视图。竖直平面A-A'是图24A的横截面的平面。
图25A是根据本公开的第三实施例在柱腔中选择性地生长替换半导体通道层之后的第三示例性结构的竖直横截面图。
图25B是图25A的第三示例性结构的俯视图。竖直平面A-A'是图25A的横截面的平面。
图26A是根据本公开的第三实施例在通过移除晶种半导体材料层和覆盖材料层而形成柱腔之后的第三示例性结构的竖直横截面图。
图26B是图26A的第三示例性结构的俯视图。竖直平面A-A'是图26A的横截面的平面。
图27A是根据本公开的第三实施例在形成电介质柱结构和电介质芯之后的第三示例性结构的竖直横截面图。
图27B是图27A的第三示例性结构的俯视图。竖直平面A-A'是图27A的横截面的平面。
图27C是图27A的第三示例性结构的第一替代实施例的俯视图。
图27D是图27A的第三示例性结构的第二替代实施例的俯视图。
图27E是图27A的第三示例性结构的第三替代实施例的俯视图。
图28A是根据本公开的第三实施例在形成导电条带之后的第三示例性结构的示意竖直横截面图。
图28B是根据本公开的第三实施例在背侧凹部中形成背侧阻挡电介质层和导电条带之后的第三示例性结构的区的示意竖直横截面图。
图29A是根据本公开的第四实施例在形成穿过线型沟槽填充结构的柱腔之后的第四示例性结构的竖直横截面图。
图29B是图29A的第四示例性结构的俯视图。竖直平面A-A'是图29A的横截面的平面。
图30A是根据本公开的第四实施例在形成电介质柱结构和电介质芯之后的第四示例性结构的竖直横截面图。
图30B是图30A的第四示例性结构的俯视图。竖直平面A-A'是图30A的横截面的平面。
图30C是图30A的第四示例性结构的第一替代实施例的俯视图。
图30D是图30A的第四示例性结构的第二替代实施例的俯视图。
图31A是根据本公开的第四实施例在形成导电条带之后的第四示例性结构的示意竖直横截面图。
图31B是根据本公开的第四实施例在背侧凹部中形成背侧阻挡电介质层和导电条带之后的第四示例性结构的区的示意竖直横截面图。
图32A是根据本公开的第五实施例在形成电介质柱结构之后的第五示例性结构的竖直横截面图。
图32B是图32A的第五示例性结构的俯视图。竖直平面A-A'是图32A的横截面的平面。
图33A是根据本公开的第五实施例在形成通道腔之后的第五示例性结构的竖直横截面图。
图33B是图33A的第五示例性结构的俯视图。竖直平面A-A'是图33A的横截面的平面。
图34A是根据本公开的第五实施例在通过选择性外延形成竖直半导体通道之后的第五示例性结构的竖直横截面图。
图34B是图34A的第五示例性结构的俯视图。竖直平面A-A'是图34A的横截面的平面。
图35A是根据本公开的第五实施例在形成导电条带之后的第五示例性结构的示意竖直横截面图。
图35B是根据本公开的第五实施例在背侧凹部中形成背侧阻挡电介质层和导电条带之后的第五示例性结构的区的示意竖直横截面图。
图36A是根据本公开的第六实施例在形成穿过线型沟槽填充结构的柱腔之后的第六示例性结构的竖直横截面图。
图36B是图36A的第六示例性结构的俯视图。竖直平面A-A'是图36A的横截面的平面。
图37A是根据本公开的第六实施例在形成电介质柱结构之后的第六示例性结构的竖直横截面图。
图37B是图37A的第六示例性结构的俯视图。竖直平面A-A'是图37A的横截面的平面。
图38A是根据本公开的第六实施例在形成通道腔之后的第六示例性结构的竖直横截面图。
图38B是图38A的第六示例性结构的俯视图。竖直平面A-A'是图38A的横截面的平面。
图39A是根据本公开的第六实施例在通过选择性外延形成竖直半导体通道之后的第六示例性结构的竖直横截面图。
图39B是图39A的第六示例性结构的俯视图。竖直平面A-A'是图39A的横截面的平面。
图40A是根据本公开的第六实施例在形成导电条带之后的第六示例性结构的示意竖直横截面图。
图40B是根据本公开的第六实施例在背侧凹部中形成背侧阻挡电介质层和导电条带之后的第六示例性结构的区的示意竖直横截面图。
具体实施方式
如上文所论述，本公开针对包含高迁移率竖直半导体通道的三维平坦NAND存储器装置及其制造方法，本文详细论述其各个方面。图式未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个例项的情况下，可重复元件的多个例项。如“第一”、“第二”以及“第三”等序数仅用以识别类似元件，并且不同序数可跨越本公开的说明书和权利要求书来使用。相同参考标号指代相同元件或类似元件。除非另外指明，否则具有相同参考标号的元件推测具有相同组成。如本文所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，那么第一元件“直接”位于第二元件“上”。
如本文中所使用，“层”是指包含具有厚度的区的材料部分。层可以在整个下伏或上覆结构上方延伸，或可具有小于下伏或上覆结构的范围的范围。另外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区。举例来说，层可定位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可包含其中的一个或多个层，或可具有其上、其上方和/或其下方的一个或多个层。
整体式三维存储器阵列是其中在例如半导体晶片等单个衬底上方形成多个存储器层级而不具有中间衬底的存储器阵列。术语“整体式”意味着阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。相比之下，二维阵列可单独形成，且接着封装在一起以形成非整体式存储器装置。举例来说，非整体式堆叠存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来建构，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的第5,915,167号美国专利中所描述。衬底可在结合之前薄化或从存储器层级移除，但由于存储器层级起初形成于单独衬底上方，因此此类存储器不是真正的整体式三维存储器阵列。本公开的各种三维存储器装置包含整体式三维NAND串存储器装置，且可采用本文中所描述的各种实施例来制造。
通常，半导体裸片或半导体封装可包含存储器芯片。每一半导体封装含有一个或多个裸片(例如，一个、两个或四个)。裸片是可独立地执行命令或报告状态的最小单元。每一裸片含有一个或多个平面(通常一个或两个)。尽管存在一些限制，但相同的并发操作可在每一平面上发生。每一平面含有若干块，所述块是可在单个擦除操作中擦除的最小单元。每一块含有若干页，所述页是可编程的最小单元，即可在其上执行读取操作的最小单元。
参看图1，示出根据本公开的第一实施例的示例性结构，其可用于例如制造含有竖直NAND存储器装置的装置结构。第一示例性结构包含衬底(9、10)，其可以是半导体衬底。所述衬底可包含衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶片或半导体材料层，且可包含至少一个元素半导体材料(例如，单晶硅晶片或层)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料，或此项技术中已知的其它半导体材料。所述衬底可具有主表面7，其可为例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面，例如单晶半导体表面。
如本文中所使用，“半导电材料”是指具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”指代在其中不存在电掺杂剂的情况下，具有1.0×10-6S/cm到1.0×105S/cm范围内的电导率的材料，且能够在与电掺杂剂合适地掺杂后产生具有1.0S/cm到1.0×105S/cm范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”指代将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重度掺杂半导体材料”指代这样的半导体材料：在充分高的原子浓度下掺杂有电掺杂剂以在形成为结晶材料时或在经由退火过程(例如从初始非晶态)转换成结晶材料的情况下变为导电材料，即，具有大于1.0×105S/cm的电导率。“掺杂半导体材料”可以是重度掺杂半导体材料，或可以是包含提供1.0×10-6S/cm到1.0×105S/cm范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”指代并不掺杂有电掺杂剂的半导体材料。因此，半导体材料可为半导电或导电的，且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而为半导电或导电的。如本文中所使用，“金属材料”是指其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
用于外围电路的至少一个半导体装置700可形成于衬底半导体层9的一部分上。所述至少一个半导体装置可包含例如场效应晶体管。举例来说，至少一个浅沟槽隔离结构720可通过蚀刻衬底半导体层9的部分且在其中沉积电介质材料而形成。栅极电介质层、至少一个栅极导体层和栅极顶盖电介质层可形成于衬底半导体层9上方，且可随后图案化以形成至少一个栅极结构(750、752、754、758)，所述栅极结构中的每一个可包含栅极电介质750、栅极电极(752、754)和栅极顶盖电介质758。栅极电极(752、754)可包含第一栅极电极部分752和第二栅极电极部分754的堆叠。至少一个栅极间隔物756可通过沉积和各向异性地蚀刻电介质衬垫而形成在所述至少一个栅极结构(750、752、754、758)周围。有源区730可例如通过采用所述至少一个栅极结构(750、752、754、758)作为掩模结构来引入电掺杂剂而形成于衬底半导体层9的上部部分中。可视需要采用额外掩模。有源区730可包含场效应晶体管的源极区和漏极区。可任选地形成第一电介质衬垫761和第二电介质衬垫762。第一和第二电介质衬垫(761、762)中的每一个可包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文中所使用，氧化硅包含二氧化硅以及每一硅原子具有多于或少于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在说明性实例中，第一电介质衬垫761可以是氧化硅层，且第二电介质衬垫762可以是氮化硅层。用于外围电路的所述至少一个半导体装置可含有用于随后形成的存储器装置的驱动器电路，所述存储器装置可包含至少一个NAND装置。
例如氧化硅等电介质材料可沉积在所述至少一个半导体装置上方，且可随后平坦化以形成平坦化电介质层770。在一个实施例中，平坦化电介质层770的平坦化顶部表面可与电介质衬垫(761、762)的顶部表面共面。随后，平坦化电介质层770和电介质衬垫(761、762)可从某一区域移除以物理地暴露衬底半导体层9的顶部表面。如本文中所使用，如果表面与真空或气相材料(例如空气)物理接触，则所述表面“物理地暴露”。任选的半导体材料层10(如果存在)可在所述至少一个半导体装置700的形成之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)而形成于衬底半导体层9的顶部表面上。所沉积的半导体材料可与衬底半导体层9的半导体材料相同或不同。所沉积的半导体材料可以是可用于如上文所描述的衬底半导体层9的任何材料。半导体材料层10的单晶半导体材料可与衬底半导体层9的单晶结构成外延对准。所沉积的半导体材料的定位于平坦化电介质层770的顶部表面上方的部分可例如通过化学机械平坦化(CMP)来移除。在此情况下，半导体材料层10可具有与平坦化电介质层770的顶部表面共面的顶部表面。在一个实施例中，半导体材料层10可具有第一导电类型的掺杂。
所述至少一个半导体装置700的区(即，区域)在本文被称作外围装置区200。其中随后形成存储器阵列的区在本文被称作存储器阵列区100。用于随后形成导电条带的阶梯式阶台的接触区300可设置于存储器阵列区100和外围装置区200之间。
参看图2，第一材料层(例如绝缘层32L)和第二材料层(例如间隔物材料层)的竖直交替序列形成于衬底(9、10)上方。如本文中所使用，“竖直交替序列”是指竖直地交替使得第二元件的例项上覆于和/或下伏于第一元件的每一例项且第一元件的例项上覆于和/或下伏于第二元件的每一例项的第一元件的多个例项与第二元件的多个例项的交替序列。竖直交替序列可包含交替的多个第一材料层(其可以是绝缘层32L)和第二材料层(其可以是牺牲材料层42L)的堆叠。如本文中所使用，“材料层”指代在整个层中包含材料的层。如本文中所使用，交替的多个第一元件和第二元件是指其中第一元件的例项与第二元件的例项交替的结构。不是所述交替的多个的末端元件的第一元件的每一例项在两侧上由第二元件的两个例项邻接，且不是所述交替的多个的末端元件的第二元件的每一例项在两端上由第一元件的两个例项邻接。因此，第一元件与第二元件的竖直交替序列是其中第一元件与第二元件的交替沿着竖直方向发生的交替的多个第一元件和第二元件。第一元件可在其间具有相同厚度，或可具有不同厚度。第二元件可在其间具有相同厚度，或可具有不同厚度。交替的多个第一材料层和第二材料层可以第一材料层的例项或以第二材料层的例项开始，且可以第一材料层的例项或以第二材料层的例项结束。在一个实施例中，第一元件的例项和第二元件的例项可形成在所述交替的多个内周期性重复的单元。
每一第一材料层包含第一材料，且每一第二材料层包含不同于第一材料的第二材料。在一个实施例中，每一第一材料层可为绝缘层32L，且每一第二材料层可为牺牲材料层。在此情况下，堆叠可包含交替的多个绝缘层32L和牺牲材料层42L，且构成包括绝缘层32L和牺牲材料层42L的交替层的原型堆叠。如本文所用，“原型”结构或“处理中”结构是指随后其中至少一个组件的形状或组成经修改的瞬时结构。
在一个实施例中，竖直交替序列(32L、42L)可包含由第一材料组成的绝缘层32L，和由不同于绝缘层32L的材料的第二材料组成的牺牲材料层42L。绝缘层32L的第一材料可为至少一种绝缘材料。因而，每一绝缘层32L可为绝缘材料层。可用于绝缘层32L的绝缘材料包含(但不限于)氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂式电介质材料、通常称为高介电常数(高k)电介质氧化物(例如，氧化铝、氧化铪等)的电介质金属氧化物和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32L的第一材料可为氧化硅。
牺牲材料层42L的第二材料是可相对于绝缘层32L的第一材料选择性移除的牺牲材料。如本文中所使用，如果移除过程以第二材料的移除速率的至少两倍的速率移除第一材料，那么第一材料的移除对于第二材料是“选择性”的。移除第一材料的速率与移除第二材料的速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择性”。
牺牲材料层42L可包括绝缘材料、半导体材料或导电材料。牺牲材料层42L的第二材料可随后用可例如充当竖直NAND装置的控制栅极电极的导电电极替换。第二材料的非限制性实例包含氮化硅、非晶形半导体材料(例如非晶硅)，和多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲材料层42L可为包括氮化硅的间隔物材料层，或包含硅和锗中的至少一个的半导体材料。
在一个实施例中，绝缘层32L可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。绝缘层32L的第一材料可例如通过等离子体增强型化学气相沉积(PECVD)来沉积。举例来说，如果氧化硅用于绝缘层32L，那么原硅酸四乙酯(tetraethyl orthosilicate，TEOS)可用作CVD过程的前驱体材料。可例如通过CVD或原子层沉积(ALD)或等离子体增强型原子层沉积(PEALD)来形成牺牲材料层42L的第二材料。
绝缘层32L和牺牲材料层42L的厚度可在20nm到50nm范围内，但更小和更大的厚度可用于每一绝缘层32L和每一牺牲材料层42L。数对绝缘层32L和牺牲材料层(例如，控制栅极电极或牺牲材料层)42L的重复数目可在2到1，024的范围内，且通常在8到256的范围内，但也可采用更大的重复数目。堆叠中的顶部和底部栅极电极可充当选择栅极电极。在一个实施例中，竖直交替序列(32L、42L)中的每一牺牲材料层42L可具有在每一相应牺牲材料层42L内大体上不变的均一厚度。
虽然本公开采用其中间隔物材料层是随后用导电条带替换的牺牲材料层42L的实施例加以描述，但本文中明确地涵盖其中牺牲材料层形成为导电条带的实施例。在此情况下，可省略用于用导电条带替换间隔物材料层的步骤。
任选地，绝缘顶盖层70L可形成于竖直交替序列(32L、42L)上方。绝缘顶盖层70L包含不同于牺牲材料层42L的材料的电介质材料。在一个实施例中，绝缘顶盖层70L可包含可用于如上文所描述的绝缘层32L的电介质材料。绝缘顶盖层70L可具有比绝缘层32L中的每一个更大的厚度。绝缘顶盖层70L可例如通过化学气相沉积而沉积。在一个实施例中，绝缘顶盖层70L可以是氧化硅层。
参看图3，绝缘层32L和间隔物材料层(即，牺牲材料层42L)的竖直交替序列可图案化以在接触区300中形成从竖直交替序列(32L、42L)的最底部层连续地延伸到交替序列(32L、42L)的最顶部层的阶梯式表面。阶梯式腔可形成于定位于存储器阵列区100与含有用于外围电路的所述至少一个半导体装置的外围装置区200之间的接触区300内。阶梯式腔可具有各种阶梯式表面，使得阶梯式腔的水平横截面形状根据距衬底(9、10)的顶部表面的竖直距离而逐阶改变。在一个实施例中，阶梯式腔可通过反复执行一组处理步骤来形成。所述组处理步骤可包含例如将腔的深度竖直地增加一个或多个层级的第一类型的蚀刻过程，以及横向地扩展将在第一类型的后续蚀刻过程中竖直地蚀刻的区域的第二类型的蚀刻过程。如本文中所使用，包含交替的多个的结构的“层级”定义为所述结构内的一对第一材料层和第二材料层的相对位置。
通过形成阶梯式腔在竖直交替序列(32L、42L)的外围部分处形成阶梯式表面。如本文中所使用，“阶梯式表面”指代一组表面，其包含至少两个水平表面和至少两个竖直表面，使得每一水平表面邻接于从水平表面的第一边缘向上延伸的第一竖直表面，且邻接于从水平表面的第二边缘向下延伸的第二竖直表面。“阶梯式腔”指代具有阶梯式表面的腔。
通过使竖直交替序列(32L、42L)图案化来形成阶台区。竖直交替序列(32L、42L)内除最顶部牺牲材料层42L外的每一牺牲材料层42L比竖直交替序列(32L、42L)内的任何上覆牺牲材料层42L横向延伸得更远。阶台区包含竖直交替序列(32L、42L)的从竖直交替序列(32L、42L)内的最底部层连续地延伸到竖直交替序列(32L、42L)内的最顶部层的阶梯式表面。
逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)可通过在阶梯式腔中沉积电介质材料而形成于阶梯式腔中。举例来说，例如氧化硅等电介质材料可沉积于阶梯式腔中。所沉积的电介质材料的过量部分可例如通过化学机械平坦化(CMP)而从绝缘顶盖层70L的顶部表面上方移除。填充阶梯式腔的所沉积的电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件指代具有阶梯式表面和水平横截面区域的元件，所述横截面区域依据距所述元件所处的衬底的顶部表面的垂直距离单调地增加。如果氧化硅用于逆向阶梯式电介质材料部分65，那么逆向阶梯式电介质材料部分65的氧化硅可以或可以不掺杂有例如B、P和/或F等掺杂剂。
参看图4A、4B、5A和5B，包含至少一光致抗蚀剂层的光刻材料堆叠(未图示)可形成于绝缘顶盖层70L和逆向阶梯式电介质材料部分65上方，并且可经光刻图案化以在其中形成线形开口。线形开口沿着第一水平方向hd1横向延伸，且沿着垂直于第一水平方向hd1的第二水平方向hd2具有均一宽度。光刻材料堆叠中的图案可通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻转移穿过绝缘顶盖层70L或逆向阶梯式电介质材料部分65以及穿过竖直交替序列(32L、42L)。竖直交替序列(32L、42L)的下伏于图案化光刻材料堆叠中的线形开口的部分经蚀刻以形成线型沟槽49。如本文中所使用，“线型沟槽”指代沿着水平方向具有横向延伸的直线的沟槽。
线型沟槽49沿着第一水平方向hd1横向延伸穿过竖直交替序列(32L、42L)。在一个实施例中，线型沟槽49具有在沿着第一水平方向hd1平移的情况下不变的相应均一宽度。在一个实施例中，线型沟槽49可整个具有相同宽度，且相邻对的线型沟槽49之间的间隔可相同。在此情况下，线型沟槽49可构成沿着垂直于第一水平方向hd1的第二水平方向hd2具有间距的线型沟槽49的一维周期性阵列。沿着第二水平方向hd2的线型沟槽49的宽度可在30nm到500nm(例如60nm到250nm)的范围内，但也可采用更小和更大的宽度。
线型沟槽49延伸穿过竖直交替序列(32L、42L)的每一层和逆向阶梯式电介质材料部分65。用于蚀刻穿过竖直交替序列(32L、42L)的材料的各向异性蚀刻过程的化学性质可交替以优化竖直交替序列(32L、42L)中的第一和第二材料的蚀刻。各向异性蚀刻可例如是一系列反应性离子蚀刻。线型沟槽49的侧壁可大体上竖直，或可逐渐变窄。图案化光刻材料堆叠可随后例如通过灰化来移除。
线型沟槽49横向延伸穿过整个存储器阵列区100，且横向延伸到接触区300中。线型沟槽49可沿着第一水平方向hd1横向延伸穿过整个接触区300，或可沿着第一水平方向hd1仅横向延伸穿过接触区300的宽度的一部分，而非整个宽度。在一个实施例中，可任选地在半导体材料层10的顶部表面在每一线型沟槽49的底部处物理地暴露之后执行到半导体材料层10中的过度蚀刻。可在移除光刻材料堆叠之前或之后执行过度蚀刻。换句话说，半导体材料层10的凹进表面可从半导体材料层10的非凹进顶部表面竖直地偏移一凹部深度。凹部深度可例如在1nm到50nm的范围内，但也可采用更小和更大的凹部深度。过度蚀刻是任选的，且可省略。如果不执行过度蚀刻，则线型沟槽49的底部表面可与半导体材料层10的最顶部表面共面。或者，可在层32L和10之间采用(未图示)蚀刻终止层。
线型沟槽49中的每一个可包含大体上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。衬底半导体层9和半导体材料层10共同地构成可为半导体衬底的衬底(9、10)。或者，半导体材料层10可省略，且线型沟槽49可延伸到衬底半导体层9的顶部表面。
参看图6A和6B，连续阻挡电介质材料层52L、连续电荷存储材料层54L和连续隧穿电介质材料层56L循序地形成于线型沟槽49中和绝缘顶盖层70L上方。
连续阻挡电介质材料层52L通过保形沉积过程直接形成在线型沟槽49的侧壁和底部表面上。连续阻挡电介质材料层52L可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包含基本上由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可主要由所述至少一种金属元素和氧组成，或可主要由所述至少一种金属元素、氧以及至少一种其它非金属元素(例如氮)组成。在一个实施例中，连续阻挡电介质材料层52L可包含具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的电介质金属氧化物。作为替代或另外，连续阻挡电介质材料层52L可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。连续阻挡电介质材料层52L的厚度可在3nm到20nm的范围内，但也可采用更小和更大的厚度。
随后，可形成连续电荷存储材料层54L。在一个实施例中，连续电荷存储材料层54L可以是可例如是氮化硅的电介质电荷捕获材料。连续电荷存储材料层54L可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何适合的沉积技术而形成。连续电荷存储材料层54L的厚度可在2nm到20nm的范围内，但也可采用更小和更大的厚度。
连续隧穿电介质材料层56L包含电介质材料，电荷隧穿可穿过所述电介质材料在适合的电偏压条件下执行。电荷隧穿可通过佛勒-诺德海姆(Fowler-Nordheim)隧穿执行。连续隧穿电介质材料层56L可包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如氧化铝或氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，连续隧穿电介质材料层56L可包含第一氧化硅层、氮氧化硅层以及第二氧化硅层的堆叠，所述堆叠通常称为ONO堆叠。在一个实施例中，连续隧穿电介质材料层56L可包含大体上不含碳的氧化硅层或大体上不含碳的氮氧化硅层。连续隧穿电介质材料层56L的厚度可在2nm到20nm的范围内，但也可采用更小和更大的厚度。
连续阻挡电介质层52L、连续电荷存储层54L以及连续隧穿电介质层56L的堆叠构成在线型沟槽49和绝缘顶盖层70L上方连续地延伸的连续存储器膜层50L。在替代实施例中，阻挡电介质层52L和连续隧穿电介质层56L的位置可切换以形成具有邻近于通道的阻挡电介质和邻近于字线/控制栅极电极的隧穿电介质层的逆向装置。反向平坦单元存储器装置在2018年5月4日提交的序列号为15/971,525的美国专利申请中描述，所述美国专利申请以全文引用的方式并入本文中。
随后，连续覆盖材料层601L可任选地形成于连续存储器膜层50L上。连续覆盖材料层601L可包含可随后并入到竖直半导体通道中的半导体材料(例如非晶硅或多晶硅)，或可包含随后被移除的牺牲材料(例如非晶碳)。连续覆盖材料层601L在后续各向异性蚀刻过程期间覆盖且保护下伏连续存储器膜层50L以防止对连续存储器膜层50L的蚀刻损坏。连续覆盖材料层601L的厚度可在1nm到10nm的范围内，但也可采用更小和更大的厚度。
参看图7A和7B，可通过至少一种各向异性蚀刻过程从绝缘顶盖层70L的顶部表面上方以及从线型沟槽49的底部部分移除连续覆盖材料层601L和连续存储器膜层50L的水平部分。连续覆盖材料层601L的每一剩余部分构成覆盖材料轨道601R。连续存储器膜层50L通过所述至少一种各向异性蚀刻过程而划分成存储器膜层50R。连续隧穿电介质材料层56L的每一剩余部分构成隧穿电介质材料层56R。连续电荷存储材料层54L的每一剩余部分构成电荷存储材料轨道54R。连续阻挡电介质材料层52L的每一剩余部分构成阻挡电介质材料层52R。
阻挡电介质层52R、电荷存储材料轨道54R和隧穿电介质材料层56R中的每一个可包含沿着第一水平方向hd1横向延伸的一对纵向侧壁和沿着第二水平方向hd2横向延伸的一对横向侧壁。每一组邻接的阻挡电介质层52R、电荷存储材料轨道54R和隧穿电介质材料层56R构成存储器膜层50R。半导体材料层10的顶部表面可在每一线型沟槽49的底部处物理地暴露。在连续覆盖材料层601L包含例如非晶碳等牺牲材料的情况下，连续覆盖材料轨道601R的剩余部分可例如通过灰化来移除。
参看图8A和8B，连续半导体材料层602L可直接沉积在半导体材料层10的半导体表面上，且直接沉积在覆盖材料轨道601R(如果存在)上或直接沉积在隧穿电介质材料层56R上(如果不存在覆盖材料轨道601R)。连续半导体材料层602L可直接接触半导体材料层10的物理暴露顶部表面。连续半导体材料层602L包含半导体材料，例如至少一个元素半导体材料、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料，或此项技术中已知的其它半导体材料。在一个实施例中，连续半导体材料层602L包含非晶硅或多晶硅。连续半导体材料层602L可通过例如低压化学气相沉积(LPCVD)等保形沉积方法而形成。连续半导体材料层602L的厚度可在2nm到10nm的范围内，但也可采用更小和更大的厚度。在一个实施例中，连续半导体材料层602L可具有第一导电类型的掺杂，其是与半导体材料层10的掺杂的导电类型相同的导电类型。在一个实施例中，连续半导体材料层602L可包括包含1.0×1014/cm3到1.0×1018/cm3的范围内的原子浓度下的电掺杂剂的半导体材料。
包含例如硅酸盐玻璃等电介质填充材料的连续电介质填充材料层62L可通过保形沉积过程(例如低压化学气相沉积)或自行平坦化沉积过程(例如旋涂)沉积在线型沟槽49的剩余体积中。连续电介质填充材料层62填充线型沟槽49的剩余体积，且沉积在上覆于绝缘顶盖层70L的连续半导体材料层602L的水平部分上方。
参看图9A和9B，可通过平坦化过程移除连续电介质填充材料层62L和连续半导体材料层602L的上覆于绝缘顶盖层70L的顶部表面的过多部分。平坦化过程可采用至少一个凹部蚀刻和/或化学机械平坦化。连续电介质填充材料层62L的每一剩余部分构成电介质轨道62R。如本文中所使用，“轨道”或“轨道结构”是指沿着水平方向(其是“纵向”方向)横向延伸的伸长结构。连续半导体材料层602L的剩余部分包括半导体材料轨道602R。在存在包含半导体材料的覆盖材料轨道601R的情况下，每一组邻接的一对覆盖材料轨道601R和半导体材料轨道602R构成复合半导体材料轨道60R。在一个实施例中，电介质轨道62R和半导体材料轨道602R的顶部表面可与绝缘顶盖层70L的顶部表面大体上共面。
线型沟槽填充结构158形成于每一线型沟槽49内。每一线型沟槽填充结构158填充线型沟槽49中的相应一个。在一个实施例中，半导体材料轨道602R可随后被用作用于横向生长额外材料的生长模板。在此情况下，半导体材料轨道602R被称作晶种半导体材料轨道602R。每一线型沟槽填充结构158包括接触半导体衬底(9、10)的一对存储器膜层50R和半导体材料轨道602R。在一个实施例中，每一线型沟槽填充结构158可包括嵌入于相应半导体材料轨道602R内的电介质芯轨道62R，所述相应半导体材料轨道可具有U形构型，所述U形构型具有在底部上通过大体上水平部分(即，其大体上平行于衬底的顶部表面)连接的两个大体上竖直部分(即，其大体上垂直于衬底的顶部表面)。
参看图10A-10D，柱腔69的二维阵列可穿过线型沟槽填充结构158形成。举例来说，光致抗蚀剂层(未图示)可施加在第一示例性结构上方，并且可经光刻图案化以形成上覆于线型沟槽填充结构158的数排开口。此外，伸长开口可形成于光致抗蚀剂层的位于接触区300中的部分中。伸长开口上覆于线型沟槽填充结构158的在接触区300中的部分，和/或形成于对应于线型沟槽填充结构158沿着第一水平方向hd1到接触区300中的延伸部的区域中(在线型沟槽填充结构158不完全延伸穿过接触区300的情况下)。
各向异性蚀刻采用图案化光致抗蚀剂层作为蚀刻掩模而执行。线型沟槽填充结构158、竖直交替序列(32L、42L)和逆向阶梯式电介质材料部分65的未遮蔽部分通过各向异性蚀刻过程来蚀刻。各向异性蚀刻过程可以是无差别地蚀刻线型沟槽填充结构158、竖直交替序列(32L、42L)和逆向阶梯式电介质材料部分65的材料的反应性离子蚀刻过程。可通过感测半导体材料层10的表面的物理暴露来执行终点检测。
柱腔69形成为与线型沟槽填充结构158的区域重叠的数排。柱腔69可具有大体上垂直侧壁，且将每一线型沟槽填充结构158横向划分为处理中存储器堆叠组合件58'。在一个实施例中，柱腔69可形成为延伸穿过线型沟槽填充结构158的柱腔69的二维阵列。柱腔69中的每一个延伸到衬底(9、10)，且绝缘层32L和间隔物材料层(即，牺牲材料层42L)的剩余部分的侧壁在柱腔69周围物理地暴露。沿着第一水平方向hd1横向延伸的伸长隔离腔169可形成于对应于线型沟槽填充结构158的延伸部的区域中的接触区300中。柱腔69和伸长隔离腔169的宽度可大于线型沟槽49的最大宽度以确保线型沟槽填充结构158内的每一组件被柱腔69和伸长隔离腔169横向划分。因此，可通过柱腔69和伸长隔离腔169修改线型沟槽49以包含横向起伏侧壁。在图10A-10D中展示的步骤之后，竖直交替序列(32L、42L)转换为绝缘条带32和牺牲材料条带42的交替堆叠(32、42)。
每一处理中存储器堆叠组合件58'是线型沟槽填充结构158的图案化部分。每一处理中存储器堆叠组合件58'包含作为一对隧穿电介质材料层56R的图案化部分的一对隧穿电介质56、作为一对电荷存储材料轨道54R的图案化部分的一对电荷存储层54，以及作为一对阻挡电介质材料层52R的图案化部分的一对阻挡电介质52。每一组邻接的隧穿电介质56、电荷存储层54和阻挡电介质52构成存储器膜50。电介质芯轨道62R的每一图案化部分构成电介质芯62。
在每一复合半导体材料轨道60R内存在一对覆盖材料轨道601R的情况下，覆盖材料轨道601R的每一剩余部分构成覆盖半导体层601。半导体材料轨道602R的每一剩余部分构成晶种半导体材料层602。在存在覆盖半导体层601的情况下，每一组邻接的晶种半导体材料层602和一对覆盖半导体层602构成处理中竖直半导体通道60'。在不存在覆盖半导体层的情况下，每一晶种半导体材料层602构成处理中竖直半导体通道60。每一处理中存储器堆叠组合件58'包含相应的处理中竖直半导体通道60'。
每一处理中存储器堆叠组合件58'包含相应的竖直处理中竖直半导体通道60'和相应的存储器膜50。电介质芯62接触相应处理中竖直半导体通道60'的内侧壁，且包含物理地暴露于一对柱腔69的一对侧壁。每一处理中存储器堆叠组合件58'可以是柱结构，即，具有在沿着竖直方向平移的情况下大体上不变的水平横截面区域的结构。形成柱结构(即，处理中存储器堆叠组合件58')和柱腔69的交错(即，散置或交替)二维阵列，其中柱结构定位于两个邻近的柱腔69之间且反之亦然。每一柱结构(即，每一处理中存储器堆叠组合件58')包括线型沟槽填充结构158的剩余部分。
参看图11A和11B，晶种半导体材料层602和覆盖半导体层601(如果存在)可针对存储器膜50、电介质芯62以及绝缘条带32和牺牲材料条带42的交替堆叠(32、42)选择性地部分横向凹进。可以采用相对于电介质材料选择性地蚀刻晶种半导体材料层602和覆盖半导体层601的半导体材料的湿式蚀刻过程。举例来说，可执行采用氢氧化四甲基铵(TMAH)的湿式蚀刻过程来相对于电介质材料选择性地蚀刻晶种半导体材料层602和覆盖半导体层601的半导体材料。可经由柱腔69和伸长隔离腔169提供蚀刻剂。横向凹部469可形成于从其部分移除晶种半导体材料层602和覆盖半导体层601的每一体积中。或者，可使用化学干式蚀刻(CDE)过程。
因为晶种半导体材料层602和覆盖半导体层601未完全移除，所以晶种半导体材料层602和任选的覆盖半导体层601的剩余部分可存在于每一对相邻的存储器膜50和电介质芯62之间。晶种半导体材料层602的每一剩余部分可由一对横向凹部469横向对接。每一横向凹部469可竖直地延伸穿过邻近交替堆叠(32、42)内的每一层。
参看图12A和12B，通过选择性半导体沉积过程在橫向凹部469中生长替换半导体通道层603，所述选择性半导体沉积过程致使从包含充当生长模板或晶种的晶种半导体材料层602和任选的覆盖半导体层601的物理暴露侧壁的物理暴露半导体表面生长掺杂半导体材料。每一横向凹部469可填充有相应的替换半导体通道层603。任选地，可执行各向异性蚀刻过程来从柱腔69的下方以及从包含绝缘顶盖条带70的顶部表面的水平平面上方移除生长半导体材料的部分。
在一个实施例中，替换半导体通道层603的模板选择性生长的步骤处晶种半导体材料层602的剩余部分的物理暴露表面可大体上垂直于第一水平方向hd1。在此情况下，替换半导体通道层603的生长沿着第一水平方向hd2发生。每一替换半导体通道层603的生长距离可大于沿着第二水平方向hd2的晶种半导体材料层602的厚度。因此，替换半导体通道层603可形成有比晶种半导体材料层602的剩余部分的平均晶粒尺寸大的平均晶粒尺寸。替换半导体通道层603的晶粒尺寸相对于晶种半导体材料层602的晶粒尺寸较大可减小替换半导体通道层603的晶粒边界处的电荷载流子散射，且因此增加替换半导体通道层603的电导率。
晶种半导体材料层602和替换半导体通道层603为U形。每一组邻接的一对覆盖半导体层601、U形晶种半导体材料层602和U形替换半导体通道层603共同地构成竖直半导体通道60。竖直半导体通道60可整个具有第一导电类型的掺杂。竖直半导体通道60中的第一导电类型的掺杂剂的平均原子浓度可在1.0×1014/cm3到1.0×1018/cm3的范围内，但也可采用更小和更大的原子浓度。在每一竖直半导体通道60内，覆盖半导体层601、晶种半导体材料层602和替换半导体通道层603可具有相同半导体材料，或可具有不同半导体材料。替换半导体通道层603可具有每一竖直半导体通道60内的组件层当中的最大平均晶粒尺寸和最高电荷载流子迁移率。替换半导体通道层603可具有大于20nm(例如30到100nm)的平均晶粒尺寸。相比而言，层601和602可具有小于20nm的平均晶粒尺寸。
参看图13A和13B，例如经掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃等电介质材料可沉积在线型沟槽49中的空隙中，所述空隙可包含柱腔69和伸长隔离腔169。电介质柱结构64形成于柱腔69的体积内。电介质壁结构64'形成于每一伸长隔离腔169中。电介质壁结构64'沿着第一水平方向hd1横向延伸。线型沟槽49中的每一个可填充有处理中存储器堆叠组合件58'和电介质柱结构64的相应横向交替序列。处理中存储器堆叠组合件58'中的每一个包括竖直半导体通道60中的相应一个。
参看图14A-14D，每一电介质芯62的上端可例如通过在第一示例性结构上方施加并图案化光致抗蚀剂层以形成上覆于电介质芯62的开口且通过执行蚀刻过程而竖直地凹进，所述蚀刻过程可以是各向异性蚀刻过程或各向同性蚀刻过程。可移除光致抗蚀剂层，且具有第二导电类型的掺杂的掺杂半导体材料可沉积于凹部中以形成漏极区63。第二导电类型可以与第一导电类型相反，且漏极区63中的第二导电类型的掺杂剂的原子浓度可在5.0×1019/cm3到2.0×1021/cm3的范围内，但也可采用更大和更小的原子浓度。处理中存储器堆叠组合件58'在形成漏极区63后变为存储器堆叠组合件58。每一存储器堆叠组合件58包含一对存储器膜50、竖直半导体通道60、电介质芯62和漏极区63。每一存储器堆叠组合件58包含包括位于牺牲材料条带42的层级处的电荷存储层54的部分的存储器元件的竖直堆叠。填充伸长隔离腔169的电介质壁结构64'存在于接触区300中。
参看图15A和15B，可穿过电介质柱结构64的子组和电介质壁结构64'的部分形成背侧通孔腔79。可选择背侧通孔腔79的位置使得每一牺牲材料条带42接触背侧通孔腔79中的至少一个。此外，可选择背侧通孔腔79的位置使得牺牲材料条带42内的每一点与牺牲材料条带42中的一个最近侧牺牲材料条带横向间隔开横向距离，所述横向距离不超过相对于绝缘条带32和阻挡电介质52的材料选择性地蚀刻牺牲材料条带42的材料的后续蚀刻过程期间的橫向蚀刻距离。在一个实施例中，背侧通孔腔79的子组可具有与电介质柱结构64中的相应一个相同的面积。在此情况下，可通过移除相应电介质柱结构64来形成背侧通孔腔79。在另一实施例中，背侧通孔腔79的面积可与电介质柱结构64中的相应一个仅部分重叠。在又一实施例中，背侧通孔腔79的面积可至少部分与电介质柱结构64中的两者或两者以上以及与任何中间存储器堆叠组合件58重叠。在此情况下，存储器堆叠组合件58的子组可在形成背侧通孔腔79期间移除。穿过电介质壁结构64'形成的背侧通孔腔79的子组可将电介质壁结构64'中的一个或多个划分为多个离散部分。
参看图16，相对于绝缘条带32的第一材料选择性地蚀刻牺牲材料条带42的第二材料的蚀刻剂可例如采用各向同性蚀刻过程引入到背侧通孔腔79中。背侧凹部43形成于从其中移除牺牲材料带42的体积中。牺牲材料条带42的第二材料的移除可针对绝缘条带32的第一材料、逆向阶梯式电介质材料部分65的材料、电介质柱结构64和电介质壁结构64'的材料，以及存储器膜50的最外层的材料(即，阻挡电介质52的材料)为选择性的。在一个实施例中，牺牲材料条带42可包含氮化硅，且绝缘条带32和逆向阶梯式电介质材料部分65的材料可为氧化硅材料，例如未掺杂硅酸盐玻璃和/或经掺杂硅酸盐玻璃。
相对于第一材料和存储器膜50的最外层选择性地移除第二材料的各向同性蚀刻过程可以是采用湿式蚀刻解决方案的湿式蚀刻过程，或可以是其中将汽相的蚀刻剂引入到背侧通孔腔79中的气相(干式)蚀刻过程。举例来说，如果牺牲材料条带42包含氮化硅，则蚀刻过程可以是湿式蚀刻过程，其中将第一示例性结构浸没在包含热磷酸的湿式蚀刻槽内，所述热磷酸相对于氧化硅选择性地蚀刻氮化硅。可选择各向同性蚀刻过程的持续时间使得牺牲材料条带42完全从绝缘条带32和牺牲材料条带42的每一交替堆叠(32、42)移除。每一背侧凹部43可以是具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，每一背侧凹部43的横向尺寸可大于背侧凹部43的高度。
在一个实施例中，存储器阵列区100包括具有安置于衬底(9、10)上方的多个装置层级的整体式三维NAND串阵列。在此情况下，每一背侧凹部43可限定用于接收整体式三维NAND串阵列的相应字线的空间。所述多个背侧凹部43中的每一个可大体上平行于衬底(9、10)的顶部表面延伸。背侧凹部43可通过下伏绝缘条带32的顶部表面和上覆绝缘条带32的底部表面竖直地定界。在一个实施例中，每一背侧凹部43可始终具有均一的高度。存储器堆叠组合件58、电介质柱结构64以及电介质壁结构64'在形成背侧凹部43期间提供对第一示例性结构的结构支撑。
参看图17A和17B，可任选地通过保形沉积过程在背侧凹部43中形成背侧阻挡电介质层44。背侧阻挡电介质层44为简单起见在图17A中未明确地示出，且在图17B中明确地示出。举例来说，背侧阻挡电介质层44可包含电介质金属氧化物，例如氧化铝。保形沉积过程可包含例如原子层沉积(ALD)过程。背侧阻挡电介质层44的厚度可在1nm到6nm的范围内，但也可采用更小和更大的厚度。
可在背侧凹部43的剩余体积中沉积至少一种导电材料。举例来说，可在背侧凹部43中直接在背侧阻挡电介质层44的物理暴露表面上，或在未采用背侧阻挡电介质层的情况下在阻挡电介质52和绝缘条带32的物理暴露表面上沉积金属屏障层。金属屏障层包含可充当扩散屏障层和/或用于随后沉积的金属填充材料的促粘层的导电金属材料。金属屏障层可包含导电金属氮化物材料，例如TiN、TaN、WN或其堆叠，或可包含导电金属碳化物材料，例如TiC、TaC、WC或其堆叠。在一个实施例中，金属屏障层可通过例如化学气相沉积(CVD)或原子层沉积(ALD)等保形沉积过程而沉积。金属屏障层的厚度可在2nm到8nm的范围内，例如3nm到6nm的范围内，但也可采用更小和更大的厚度。在一个实施例中，金属屏障层可基本上由例如TiN等导电金属氮化物组成。
金属填充材料沉积于背侧凹部43的剩余体积中、至少一个背侧通孔腔79的侧壁上，以及绝缘顶盖层70的顶部表面上方以形成金属填充材料部分。金属填充材料可通过保形沉积方法而沉积，所述保形沉积方法可例如是化学气相沉积(CVD)、原子层沉积(ALD)、无电镀覆、电镀或其组合。在一个实施例中，金属填充材料部分可基本上由至少一种元素金属组成。可例如从钨、钴、钌、钼、钛和钽选择金属填充材料部分的所述至少一种元素金属。在一个实施例中，金属填充材料部分可基本上由单一元素金属组成。在一个实施例中，可采用例如WF6等含氟前驱体气体来沉积金属填充材料部分。在一个实施例中，金属填充材料部分可以是包含残留水平的硼、氟或硅原子的作为杂质的钨层。
多个导电条带46(即，具有条带形状的导电条带)可形成于所述多个背侧凹部43中，且连续金属材料层可形成于每一背侧通孔腔79的侧壁上以及绝缘顶盖层70上方。每一导电条带46包含金属屏障层的一部分和金属填充材料部分，所述金属填充材料部分定位于例如一对绝缘条带32等一对竖直相邻的电介质材料条带之间。
连续导电材料层的所沉积金属材料例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合而从每一背侧通孔腔79的侧壁以及从绝缘顶盖层上方回蚀。背侧凹部43中的所沉积金属材料的每一剩余部分构成导电条带46。每一导电条带46可以是导电线结构。因此，牺牲材料条带42被导电条带46替换。
每一导电条带46可充当位于相同层级处的多个控制栅极电极与将位于相同层级处的所述多个控制栅极电极电互连(即，电短接)的字线的组合。每一导电条带46内的所述多个控制栅极电极是用于包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。换句话说，每一导电条带46可以是充当所述多个竖直存储器装置的共同控制栅极电极的字线。
虽然采用其中间隔物材料层形成为牺牲材料层42的实施例来描述本公开，但本文中明确地涵盖其中间隔物材料层形成为导电层且划分成导电条带46的实施例。在一个实施例中，竖直交替序列划分为绝缘条带32和导电条带46的多个交替堆叠可在形成线型沟槽49后(即，在线型沟槽49沿着第一水平方向hd1延伸穿过接触区300的整个长度的情况下，在图4A和4B的处理步骤处)发生。在另一实施例中，竖直交替序列划分为绝缘条带32和导电条带46的多个交替堆叠可在形成柱腔69和细长通孔腔169后(即，在线型沟槽49并未将绝缘层32和导电条带的竖直交替序列完全划分为绝缘条带32和导电条带46的多个交替堆叠(32、46)的情况下，在图12A-12D的处理步骤处)发生。
参看图17C，示出其中不存在背侧阻挡电介质层的实施例。在此情况下，导电条带46可直接形成于阻挡电介质52的外表面上。
参看图18，绝缘材料层可通过保形沉积过程形成于所述至少一个背侧通孔腔79中以及绝缘顶盖层70上方。示例性保形沉积过程包含(但不限于)化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，例如氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合。在一个实施例中，绝缘材料层可包含氧化硅。绝缘材料层可例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)而形成。绝缘材料层的厚度可在1.5nm到60nm的范围内，但也可采用更小和更大的厚度。
执行各向异性蚀刻以从绝缘顶盖层70上方以及在每一背侧通孔腔79的底部处移除绝缘材料层的水平部分。绝缘材料层的每一剩余部分构成绝缘间隔物74。背侧空隙存在于由每一绝缘间隔物74环绕的体积内。半导体材料层10的顶部表面可在每一背侧空隙的底部处物理地暴露。
可通过将电掺杂剂植入到半导体材料层10的物理暴露表面部分中而在半导体材料层10的表面部分处在每一背侧空隙下方形成源极区61。每一源极区61形成于位于穿过绝缘间隔物74的相应开口之下的衬底(9、10)的表面部分中。归因于植入过程期间所植入掺杂剂原子的分散和后续激活退火过程期间所植入掺杂剂原子的橫向扩散，每一源极区61可具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。
定位于源极区61和竖直半导体通道60的相邻底端之间的半导体材料层10的每一表面部分构成水平半导体通道59。每一水平半导体通道59接触源极区61和多个竖直半导体通道60。每一源极区61形成于半导体衬底(9、10)的上部部分中。半导体通道(59、60)在每一源极区61和一组相应漏极区63之间延伸。半导体通道(59、60)包含存储器堆叠结构55的竖直半导体通道60。
背侧接触通孔结构76可形成于每一背侧空隙内。每一接触通孔结构76可填充相应背侧空隙。可通过在背侧通孔腔79的剩余未填充体积中沉积至少一种导电材料来形成接触通孔结构76。举例来说，所述至少一种导电材料可包含导电衬垫和导电填充材料部分。导电衬垫可包含导电金属衬垫，例如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫的厚度可在3nm到30nm的范围内，但也可采用更小和更大的厚度。导电填充材料部分可包含金属或金属合金。举例来说，导电填充材料部分可包含W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
所述至少一种导电材料可采用上覆于交替堆叠(32、46)的绝缘顶盖层70作为停止层而平坦化。如果采用化学机械平坦化(CMP)过程，那么绝缘顶盖层70可用作CMP停止层。背侧通孔腔79中的所述至少一种导电材料的每一剩余连续部分构成背侧接触通孔结构76。每一背侧接触通孔结构76延伸穿过交替堆叠(32、46)，且接触相应源极区61的顶部表面。或者，水平源极线可位于交替堆叠(32、46)下方与竖直半导体通道60的下部部分电接触。
参看图19A和19B，接触通孔结构86(其在本文被称作字线接触通孔结构)可经由逆向阶梯式电介质材料部分65形成于导电条带46上。接触通孔结构86的二维阵列可形成于接触区300中的导电条带46中的相应一个的顶部表面上。
额外接触通孔结构和额外电介质材料层可形成于绝缘顶盖层70上方。举例来说，漏极接触通孔结构(未明确地示出)可形成于有源存储器堆叠组合件58(即，未用作虚设结构且为电有源的存储器堆叠组合件58)内的每一漏极区63的顶部表面上。位线98可形成为沿着第二水平方向hd2电接触每一其它漏极区63，即，沿着第二水平方向位于每一其它线型沟槽49内的一组相应的漏极区63。图16B中示出位线98的示例性布局。在此配置中，充当字线的每一导电条带46每位线98仅激活存储器单元的单个部分(例如，存储器膜50的单个部分)，且可编程或读取对应于存储器膜50中的一个的单个被激活部分的唯一地选择的存储器单元。
参看图20A-20D，可通过减小沿着第二水平方向hd2的柱腔69和伸长隔离腔169的横向尺寸而从图9A和9B的第一示例性结构导出根据本公开的第二实施例的第二示例性结构。确切地说，柱腔69和伸长隔离腔169延伸穿过复合半导体材料轨道60R和电介质轨道62R，且并不延伸穿过存储器膜层50R中的任一个。因此，柱腔69和伸长隔离腔169的宽度可小于沿着第二水平方向hd2的每一复合半导体材料轨道60R的宽度。电介质轨道62R在形成柱腔69和伸长隔离腔169后划分成电介质柱结构62。复合半导体材料轨道60R的侧壁可在形成柱腔69和伸长隔离腔169后物理地暴露。
可执行各向同性蚀刻过程来相对于存储器膜层50的材料选择性地蚀刻复合半导体材料轨道60R的材料。可在每一柱腔69和每一伸长隔离腔169周围移除复合半导体材料轨道60R的竖直部分。举例来说，可执行采用热三甲基-2羟基乙基铵氢氧化物或氢氧化四甲基铵(TMAH)的湿式蚀刻过程来相对于存储器膜层50R选择性地且特定来说相对于隧穿电介质层56R选择性地蚀刻复合半导体材料轨道60R的半导体材料。复合半导体材料轨道60R的剩余部分构成处理中竖直半导体通道60'。柱腔69和伸长隔离腔169的体积可沿着第二水平方向hd2通过存储器膜层50R的侧壁横向定界。处理中竖直半导体通道60'的侧壁可物理地暴露于柱腔69中的每一个。竖直半导体通道60'、接触处理中竖直半导体通道60'的电介质芯62以及一对存储器膜层50R的邻接部分的每一组合构成处理中存储器堆叠组合件58'。
参看图21A和21B，可循序执行图11A和11B、12A和12B、13A和13B以及14A-14D的处理步骤以形成横向凹部69、替换半导体通道层603、电介质柱结构64、电介质壁结构64'和漏极区63。
参看图22，可随后执行图15A和15B、16以及17A和17B的处理步骤以用背侧阻挡电介质层44和导电层46替换牺牲材料层42。
第一和第二示例性结构中的每一个包含三维存储器装置，所述三维存储器装置包括：绝缘条带32和导电条带46的交替堆叠，其位于衬底(9、10)上方且通过沿着第一水平方向hd1横向延伸并沿着第二水平方向hd2彼此隔开的线型沟槽49彼此横向隔开；以及存储器堆叠组合件58和电介质柱结构64的交替二维阵列，其位于线型沟槽49中(即，存储器堆叠组合件58和电介质柱结构64在线型沟槽49中交替，使得组合件58定位于两个邻近结构64之间且反之亦然)。每一存储器堆叠组合件58包括竖直半导体通道60和沿着第二水平方向横向隔开的一对存储器膜50。竖直半导体通道60包括具有大于20nm的平均晶粒尺寸的单晶半导体材料或多晶半导体材料。
在一个实施例中，竖直半导体通道60包括具有第一平均晶粒尺寸(例如，小于20nm平均晶粒尺寸)的第一U形半导体通道层602(包括晶种半导体材料层602)，以及具有大于第一平均晶粒尺寸的第二平均晶粒尺寸(例如，大于20nm平均晶粒尺寸)且接触第一U形半导体通道层的一对第二U形半导体通道层(包括替换半导体通道层603)；
在一个实施例中，第一U形半导体通道层602包括具有小于20nm的平均晶粒尺寸的多晶硅，且所述一对第二U形半导体通道层603包括具有大于20nm的平均晶粒尺寸的多晶硅。
在一个实施例中，竖直半导体通道60进一步包括一对可包括锗或硅锗的覆盖半导体层601，其接触所述一对存储器膜(50或50R)中的相应一个且接触第一U形半导体通道层602并具有与所述一对第二U形半导体通道层603不同的平均晶粒尺寸。在第一示例性结构中，每一存储器膜50是不直接接触任何其它存储器膜50的离散材料部分。在第二示例性结构中，每一存储器膜(即，存储器膜层50R的在竖直半导体通道60附近的部分)是存储器膜层50R的接触沿着第一水平方向hd1横向隔开的至少三个电介质柱结构64的部分。
参看图23A和23B，可通过沿着第二水平方向hd2形成柱腔67和伸长隔离腔(其可与第二实施例的伸长隔离腔169相同)而从图9A和9B的第一示例性结构导出根据本公开的第三实施例的第三示例性结构。随后采用柱腔67在其中形成半导体通道，且因此柱腔67在本文被称作存储器腔67。存储器腔67和伸长隔离腔169延伸穿过复合半导体材料轨道60R和电介质轨道62R，且在一个实施例中不延伸穿过存储器膜层50R中的任一个。因此，存储器腔67和伸长隔离腔的宽度可小于沿着第二水平方向hd2的每一复合半导体材料轨道60R的宽度。电介质轨道62R在形成柱腔69和伸长隔离腔169后划分成电介质芯62。第三实施例的电介质芯为牺牲电介质芯，即，随后被移除的电介质芯。复合半导体材料轨道60R的侧壁可在形成柱腔69和伸长隔离腔169后物理地暴露。在此实施例中，覆盖材料轨道601R和半导体材料轨道602R及所得复合半导体材料轨道60R优选地包括锗或硅锗轨道。
参看图24A和24B，可执行任选的各向同性蚀刻过程来进一步相对于存储器膜层50的材料选择性地蚀刻复合半导体材料轨道60R的材料以加宽存储器腔67。可在每一存储器腔67和每一伸长隔离腔周围移除复合半导体材料轨道60R的竖直部分以将复合半导体材料轨道60R划分为不连续片段。
覆盖材料轨道601R的剩余部分构成覆盖半导体层601。半导体材料轨道602R的剩余部分构成晶种半导体材料层602。每一对相邻的覆盖半导体层601和晶种半导体材料层602共同地构成随后被移除的牺牲半导体材料层160，例如锗或硅锗。存储器腔67和伸长隔离腔的体积可沿着第二水平方向hd2通过存储器膜层50R的侧壁横向定界。牺牲半导体材料层160的侧壁可物理地暴露于存储器腔67中的每一个。
穿过线型沟槽填充结构158形成柱腔(包括存储器腔67)的二维阵列。形成柱结构(包括牺牲半导体材料层160和电介质芯62的组合)和柱腔(包括存储器腔67)的交错二维阵列。每一柱结构(160、62)包括线型沟槽填充结构158的剩余部分。
参看图25A和25B，通过选择性半导体沉积过程从牺牲半导体材料层160的物理暴露表面(其包含晶种半导体材料层602的剩余部分)生长替换半导体通道层603。在存储器腔67的体积中形成替换半导体通道层603。替换半导体通道层603优选地为具有大于20nm的平均晶粒尺寸的大晶粒多晶硅。替换半导体通道层603形成竖直半导体通道60，且包含具有第一导电类型的掺杂的掺杂半导体材料。竖直半导体通道60中的第一导电类型的掺杂剂的平均原子浓度可在1.0×1014/cm3到1.0×1018/cm3的范围内，但也可采用更小和更大的原子浓度。
在一个实施例中，替换半导体材料层603可从牺牲半导体材料层160的物理暴露表面各向同性地生长。每一替换半导体材料层603可生长有凸出竖直表面，即，竖直延伸的具有提供凹入外表面的水平横截面形状的表面。在一个实施例中，一对替换半导体材料层603可合并在每一存储器腔67内。空隙67'可存在于每一存储器腔67'内。每一存储器腔67周围的隧穿电介质层56R的物理暴露表面可被替换半导体材料层603完全覆盖。在一个实施例中，替换半导体层603可具有比牺牲半导体材料层160大的平均晶粒尺寸。或者，竖直半导体通道60还可至少部分从暴露衬底生长，且还可具有类似于图21B中展示的竖直半导体通道60的平面形状。
参看图26A和26B，形成柱腔69。首先，可相对于替换半导体材料层603的材料选择性地蚀刻电介质芯62的电介质材料。举例来说，如果电介质芯62包含硼硅玻璃或有机硅酸盐玻璃，则可执行采用氢氟酸的湿式蚀刻过程来相对于替换半导体材料层603选择性地移除电介质芯62。柱腔69形成于从其移除电介质芯62的体积中。
随后，可执行湿式蚀刻过程来蚀刻牺牲半导体材料层160的半导体材料，而不物理地暴露被替换半导体材料层603覆盖的存储器膜50的侧壁。举例来说，如果牺牲半导体材料层160包含锗或具有高锗含量的硅锗合金，则可采用采用铵氢氧化物和过氧化氢的组合的湿式蚀刻过程来相对于多晶硅替换半导体材料层603选择性地移除牺牲半导体材料层160。因此，移除晶种半导体材料层602和任选的覆盖层601的所有剩余部分。
可执行湿式蚀刻过程的序列以循序地移除隧穿电介质层56R、电荷存储材料轨道54R和阻挡电介质层52R的在通过电介质芯62和牺牲半导体材料层160的移除形成的每一柱腔69周围的部分。柱腔69可横向扩展使得每一柱腔从绝缘条带32和牺牲材料条带42的交替堆叠(32、42)的侧壁横向延伸到绝缘条带32和牺牲材料条带42的另一交替堆叠(32、42)的侧壁。
参看图27A和27B，可通过在线型沟槽49中的空隙内沉积电介质材料来形成电介质柱结构164和电介质芯162。线型沟槽49中的空隙包括柱腔69的体积和存储器腔67中的空隙67'的体积。因此，线型沟槽49中的空隙包括从其移除晶种半导体材料层602的体积。电介质填充材料可包含经掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃。填充柱腔69的电介质填充材料的每一部分构成电介质柱结构164。因此，电介质柱结构164的体积包括从其移除晶种半导体材料层602的体积。填充存储器腔67中的空隙67'的电介质填充材料的每一部分构成电介质芯162。电介质芯162和电介质柱结构164可沿着第一水平方向在每一线型腔49内横向交替。电介质芯162和电介质柱结构164可形成为单个连续结构，每一线型沟槽49内无任何介面。处理中存储器堆叠组合件58'形成于沿着第一水平方向hd1横向隔开的每一对相邻的电介质柱结构164之间。每一处理中存储器堆叠组合件包含一对存储器膜50、半导体通道60和电介质芯162。电介质柱结构164的侧壁可在与交替堆叠(32、42)的侧壁相同的二维竖直平面内。半导体通道60可包括一对竖直半导体通道60或单个U形半导体通道(如果层603也从暴露的衬底生长)。
参看图27C，示出第三示例性结构的第一替代实施例，其可通过延长用于形成替换半导体材料层603(其为竖直半导体通道60)的沉积时间而从图27A和27B的第三示例性结构导出。在此情况下，四个替换半导体材料层603可合并以提供包含具有四个凹入侧壁的柱腔的竖直半导体通道60。柱腔可填充有与电介质柱结构164相同的电介质材料以形成与电介质柱结构164横向隔离的电介质芯162。
参看图27D，示出第三示例性结构的第二替代实施例，其可通过延长用于形成替换半导体材料层603的沉积时间直至每一存储器腔67的整个体积填充在单个合并的替换半导体材料层603(其为竖直半导体通道60)内而从图27A和27B的第三示例性结构导出。在第三示例性结构的第二替代实施例中不形成第三示例性结构中的电介质芯162。
参看图27D，示出第三示例性结构的第三替代实施例，其可通过形成如图27E所示的平坦竖直半导体通道60(类似于图21B中展示)而从图27A和27B的第三示例性结构导出。
参看图28A和28B，可随后执行图15A和15B、16以及17A和17B的处理步骤以用背侧阻挡电介质层44和导电层46替换牺牲材料层42，并形成漏极区63。线型沟槽49中的每一个填充有存储器堆叠组合件58和电介质柱结构164的相应横向交替序列。在形成漏极区63后，处理中存储器堆叠组合件58'变为作为最终装置结构的元件的存储器堆叠组合件58。存储器堆叠组合件58中的每一个包括一对存储器膜50、一个或两个竖直半导体通道60、任选的电介质芯162和漏极区63。
根据本公开的第四实施例的第四示例性结构类似于上文所描述的根据第三实施例的第三示例性结构，只是存储器膜50在线型沟槽49中为连续的，而非如在第三实施例中划分为离散的片段。参看图29A和29B，根据本公开的第四实施例的第四示例性结构可通过执行图26A和26B的处理步骤(蚀刻存储器膜层50R的材料各向同性蚀刻过程除外)而从图25A和25B的第三示例性结构导出。因此，电介质芯62的电介质材料可相对于替换半导体材料层603的材料选择性地蚀刻以形成柱腔69。此外，可执行湿式蚀刻过程来蚀刻牺牲半导体材料层160的半导体材料，而不物理地暴露被替换半导体材料层603覆盖的存储器膜50的侧壁。因此，移除晶种半导体材料层602的所有剩余部分。
参看图30A和30B，可通过在线型沟槽49中的空隙内沉积电介质材料来形成电介质柱结构164和电介质芯162。线型沟槽49中的空隙包括柱腔69的体积和存储器腔67中的空隙67'的体积。因此，线型沟槽49中的空隙包括从其移除晶种半导体材料层602的体积。电介质填充材料可包含经掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃。填充柱腔69的电介质填充材料的每一部分构成电介质柱结构164。因此，电介质柱结构164的体积包括从其移除晶种半导体材料层602的体积。填充存储器腔67中的空隙67'的电介质填充材料的每一部分构成电介质芯162。电介质芯162和电介质柱结构164可沿着第一水平方向在每一线型腔49内横向交替。电介质芯162和电介质柱结构164可形成为单个连续结构，每一线型沟槽49内无任何介面。处理中存储器堆叠组合件58'形成于沿着第一水平方向hd1横向隔开的每一对相邻的电介质柱结构164之间。每一处理中存储器堆叠组合件包含一对存储器膜50、一对竖直半导体通道60和电介质芯162。电介质柱结构164的侧壁可在与竖直半导体通道60和存储器膜50之间的竖直介面相同的二维竖直平面内。
参看图30C，示出第四示例性结构的第一替代实施例，其可通过延长用于形成替换半导体材料层603(其为竖直半导体通道60)的沉积时间而从图30A和30B的第四示例性结构导出。在此情况下，四个替换半导体材料层603可合并以提供包含具有四个凹入侧壁的柱腔的竖直半导体通道60。柱腔可填充有与电介质柱结构164相同的电介质材料以形成与电介质柱结构164横向隔离的电介质芯162。
参看图30D，示出第四示例性结构的第二替代实施例，其可通过延长用于形成替换半导体材料层603的沉积时间直至每一存储器腔67的整个体积填充在单个合并的替换半导体材料层603(其为竖直半导体通道60)内而从图30A和30B的第四示例性结构导出。在第四示例性结构的第二替代实施例中不形成第四示例性结构中的电介质芯162。
参看图31A和31B，可随后执行图15A和15B、16以及17A和17B的处理步骤以用背侧阻挡电介质层44和导电层46替换牺牲材料层42，并形成漏极区63。线型沟槽49中的每一个填充有存储器堆叠组合件58和电介质柱结构164的相应横向交替序列。在形成漏极区63后，处理中存储器堆叠组合件58'变为作为最终装置结构的元件的存储器堆叠组合件58。存储器堆叠组合件58中的每一个包括一对存储器膜50、一个或两个竖直半导体通道60、任选的电介质芯162和漏极区63。
在第三和第四示例性结构的一个实施例及其替代实施例中，竖直半导体通道60具有可变厚度，所述可变厚度随着沿着第一水平方向距电介质柱结构164中的一个最近侧电介质柱结构的横向距离而减小。
在一个实施例中，竖直半导体通道60包括沿着第二水平方向hd2通过电介质芯162横向隔开的一对半导体通道层603(即，替换半导体材料层603)。所述一对半导体通道层603中的每一个在距电介质柱结构164当中的一对最近侧电介质柱结构164等距离的位置处具有最小厚度。
在一个实施例中，竖直半导体通道60包括接触所述一对存储器膜50并在其中嵌入电介质芯162的单个半导体通道层603，且电介质芯162沿着第二水平方向hd2在距电介质柱结构164当中的一对最近侧电介质柱结构164等距离的位置处具有最大横向尺寸。
在一个实施例中，每一存储器膜50是不直接接触任何其它存储器膜50的离散材料部分。在一个实施例中，每一存储器膜(即，存储器膜层50R的邻近于竖直半导体通道60的部分)是存储器膜层50R的接触沿着第一水平方向hd1横向隔开的至少三个电介质柱结构164的部分。
参看图32A和32B，可通过在柱腔69中沉积电介质材料而从图10A-10D的第一示例性结构导出第五示例性结构。可通过平坦化过程从柱腔69外部移除电介质材料的过多部分，且填充柱腔69的电介质材料的每一部分构成电介质柱结构64。每一对相邻的覆盖半导体层601和晶种半导体材料层602共同地构成牺牲半导体材料层160(其随后被移除)，正如第三和第四实施例中。
穿过线型沟槽填充结构158形成电介质柱结构64的二维阵列。电介质芯轨道62R的每一剩余部分构成电介质芯62。通过在柱腔69的二维阵列中沉积电介质材料来形成电介质柱结构64的二维阵列。每一电介质芯62由电介质柱结构64中的至少一个横向接触。形成柱结构(其为处理中存储器堆叠组合件58')和电介质柱结构64的交错二维阵列。
参看图33A和33B，晶种半导体材料层602和覆盖半导体层601(如果存在)可针对存储器膜50、电介质芯62以及绝缘条带32和牺牲材料条带42的交替堆叠(32、42)选择性地完全移除。如果晶种半导体材料层602和覆盖半导体层601包含多晶硅或非晶硅，则可以采用相对于电介质材料选择性地蚀刻晶种半导体材料层602和覆盖半导体层601的半导体材料的湿式蚀刻过程。举例来说，可执行采用热三甲基-2羟基乙基铵氢氧化物或氢氧化四甲基铵(TMAH)的湿式蚀刻过程来相对于电介质材料选择性地蚀刻晶种半导体材料层602和覆盖半导体层601的半导体材料。如果晶种半导体材料层602和覆盖半导体层601包含锗或具有高锗含量的硅锗合金，则可采用使用铵氢氧化物和过氧化氢的组合的湿式蚀刻过程来相对于电介质材料选择性地移除牺牲半导体材料层160。
蚀刻剂可沿着竖直方向蚀刻晶种半导体材料层602和覆盖半导体层601，借此在晶种半导体材料层602和覆盖半导体层601的体积中形成U形通道腔609。每一通道腔609可以是包含水平底部部分和一对与水平底部部分邻接的竖直延伸部分的U形腔。每一通道腔609可由沿着第一水平方向hd1横向隔开的一对电介质柱结构64横向定界。
参看图34A和34B，通过选择性半导体沉积过程在通道腔609中生长替换半导体通道层606，所述选择性半导体沉积过程致使从可为半导体材料层10的物理暴露半导体表面的半导体衬底(9、10)的物理暴露表面生长掺杂半导体材料。替换半导体通道层606可以是具有大于20nm的平均晶粒尺寸的大晶粒多晶硅层。每一通道腔609可填充有相应替换半导体通道层606。替换半导体通道层609的生长沿着竖直方向发生。每一替换半导体通道层606的竖直生长距离可大于沿着第二水平方向hd2的晶种半导体材料层602的厚度。因此，替换半导体通道层606可形成有比晶种半导体材料层602的剩余部分的平均晶粒尺寸大的平均晶粒尺寸。通过选择性生长过程形成的替换半导体通道层606的晶粒尺寸相对于晶种半导体材料层602的晶粒尺寸较大可减小替换半导体通道层606的晶粒边界处的电荷载流子散射，且因此增加替换半导体通道层606的电导率。
替换半导体通道层606为U形，且构成竖直半导体通道60。竖直半导体通道60可为具有大于20nm的平均晶粒尺寸和整体上第一导电类型的掺杂的多晶硅通道。竖直半导体通道60中的第一导电类型的掺杂剂的平均原子浓度可在1.0×1014/cm3到1.0×1018/cm3的范围内，但也可采用更小和更大的原子浓度。替换半导体通道层606的外侧壁可定位于与绝缘条带32和间隔物材料条带42的交替堆叠的侧壁相同的二维平坦竖直平面内。
参看图35A和35B，可随后执行图15A和15B、16以及17A和17B的处理步骤以用背侧阻挡电介质层44和导电层46替换牺牲材料层42，并形成漏极区63。线型沟槽49中的每一个填充有存储器堆叠组合件58和电介质柱结构164的相应横向交替序列。在形成漏极区63后，处理中存储器堆叠组合件58'变为作为最终装置结构的元件的存储器堆叠组合件58。存储器堆叠组合件58中的每一个包括一对存储器膜50、一个或两个竖直半导体通道60、任选的电介质芯62和漏极区63。替换半导体通道层606的外侧壁可定位于与绝缘条带32和导电条带46的交替堆叠内的绝缘条带的侧壁相同的二维平坦竖直平面内。
根据本公开的第六实施例的第六示例性结构类似于上文所描述的根据第五实施例的第五示例性结构，只是存储器膜50在线型沟槽49中为连续的，而非如在第五实施例中划分为离散的片段。此外，在此实施例中，半导体通道60可包括单晶硅而非多晶硅。参看图36A和36B，根据本公开的第六实施例的第六示例性结构可与图24A和24B的第二示例性结构相同。
参看图37A和37B，例如未掺杂硅酸盐玻璃或经掺杂硅酸盐玻璃等电介质材料沉积于柱腔69中。可通过平坦化过程从柱腔69外部移除电介质材料的过多部分，且填充柱腔69的电介质材料的每一部分构成电介质柱结构64。每一对相邻的覆盖半导体层601和晶种半导体材料层602共同地构成牺牲半导体材料层160(其随后被移除)，正如第三、第四和第五实施例中。
穿过线型沟槽填充结构158形成电介质柱结构64的二维阵列。电介质芯轨道62R的每一剩余部分构成电介质芯62。通过在柱腔69的二维阵列中沉积电介质材料来形成电介质柱结构64的二维阵列。每一电介质芯62由电介质柱结构64中的至少一个横向接触。形成柱结构(其为处理中存储器堆叠组合件58')和电介质柱结构64的交错二维阵列。
参看图38A和38B，晶种半导体材料层602和覆盖半导体层601(如果存在)可针对存储器膜50、电介质芯62以及绝缘条带32和牺牲材料条带42的交替堆叠(32、42)选择性地完全移除。可采用与第五实施例中相同的蚀刻过程来相对于存储器膜50、电介质芯62以及绝缘条带32和牺牲材料条带42的交替堆叠(32、42)的电介质材料选择性地移除牺牲半导体材料层160。
蚀刻剂可沿着竖直方向蚀刻晶种半导体材料层602和覆盖半导体层601，借此在晶种半导体材料层602和覆盖半导体层601的体积中形成U形通道腔609。每一通道腔609可以是包含水平底部部分和一对与水平底部部分邻接的竖直延伸部分的U形腔。每一通道腔609可由沿着第一水平方向hd1横向隔开的一对电介质柱结构64横向定界。
参看图39A和39B，通过选择性半导体沉积过程在通道腔609中生长替换半导体通道层606，所述选择性半导体沉积过程致使从可为半导体材料层10的物理暴露半导体表面的半导体衬底(9、10)的物理暴露表面生长掺杂半导体材料。每一通道腔609可填充有相应替换半导体通道层606。替换半导体通道层609的生长沿着竖直方向发生。在一个实施例中，半导体衬底(9、10)可包含例如单晶硅等单晶半导体材料，且替换半导体通道层609可包含例如单晶硅等外延地对准到半导体衬底(9、10)内的单晶材料的单晶半导体材料。替换半导体通道层609的单晶半导体材料竖直地延伸穿过交替堆叠(32、42)内的导电条带46的每一层级。
替换半导体通道层606为U形，且构成竖直半导体通道60。竖直半导体通道60可整体上具有第一导电类型的掺杂。竖直半导体通道60中的第一导电类型的掺杂剂的平均原子浓度可在1.0×1014/cm3到1.0×1018/cm3的范围内，但也可采用更小和更大的原子浓度。替换半导体通道层606的外侧壁可定位于与存储器膜50的内侧壁相同的二维平坦竖直平面内。
参看图40A和40B，可随后执行图15A和15B、16以及17A和17B的处理步骤以用背侧阻挡电介质层44和导电层46替换牺牲材料层42，并形成漏极区63。线型沟槽49中的每一个填充有存储器堆叠组合件58和电介质柱结构164的相应横向交替序列。在形成漏极区63后，处理中存储器堆叠组合件58'变为作为最终装置结构的元件的存储器堆叠组合件58。存储器堆叠组合件58中的每一个包括一对存储器膜50、一个或两个竖直半导体通道60、任选的电介质芯162和漏极区63。替换半导体通道层609的单晶半导体材料竖直地延伸穿过交替堆叠(32、46)内的导电条带46的每一层级。
在第六示例性结构的一个实施例中，竖直半导体通道60包括外延地对准到衬底(9、10)的单晶半导体材料的单晶半导体材料。单晶半导体材料竖直地延伸穿过交替堆叠(32、46)内的导电条带46的每一层级。
在一个实施例中，竖直半导体通道包括接触半导体衬底的水平半导体通道部分，和接触所述一对存储器膜50中的相应一个的一对竖直半导体通道部分。
在一个实施例中，每一存储器膜50是不直接接触任何其它存储器膜50的离散材料部分。在一个实施例中，每一存储器膜(即，存储器膜层50R的邻近于竖直半导体通道60的部分)是接触沿着第一水平方向hd1横向隔开的至少三个电介质柱结构164的存储器膜层50R的一部分。
本公开的各种竖直半导体通道60可提供穿过多晶材料中的大晶粒或穿过竖直半导体通道60内的单晶半导体材料的高电荷载流子迁移率，借此提供用于装置操作的增强的导通电流和改进的装置性能。
虽然前文涉及特定的优选实施例，但应了解，本公开不限于此。所属领域的一般技术人员将想到可对所公开的实施例作各种修改并且此类修改意图在本公开的范围内。假定并非彼此的替代方案的所有实施例之间存在兼容性。除非另外明确地陈述，否则词语“包括”或“包含”预期其中词语“基本上由…组成”或词语“由…组成”代替词语“包括”或“包含”的所有实施例。在本公开中说明采用特定结构和/或配置的实施例的情况下，应理解，可以用在功能上等效的任何其它兼容的结构和/或配置来实践本公开，条件是此类替代物并未被明确禁用或以其它方式被所属领域的一般技术人员认为是不可能的。所有本文中列举的公开案、专利申请和专利都以全文引用的方式并入本文中。

Claims (20)

1.一种三维存储器装置，其包括：
绝缘条带和导电条带的交替堆叠，其位于衬底上方且通过沿着第一水平方向横向延伸并沿着第二水平方向彼此隔开的线型沟槽彼此横向隔开；以及
位于所述线型沟槽中的存储器堆叠组合件和电介质柱结构的交替二维阵列，
其中每一存储器堆叠组合件包括竖直半导体通道和沿着所述第二水平方向横向隔开的一对存储器膜；且
其中所述竖直半导体通道包括具有大于20nm的平均晶粒尺寸的单晶半导体材料或多晶半导体材料。
2.根据权利要求1所述的三维存储器装置，其中所述竖直半导体通道包括具有第一平均晶粒尺寸的第一U形半导体通道层，以及具有大于所述第一平均晶粒尺寸的第二平均晶粒尺寸并接触所述第一U形半导体通道层的一对第二U形半导体通道层。
3.根据权利要求2所述的三维存储器装置，其中：
所述第一U形半导体通道层包括具有小于20nm的平均晶粒尺寸的多晶硅；且
所述一对第二U形半导体通道层包括具有大于20nm的所述平均晶粒尺寸的多晶硅。
4.根据权利要求3所述的三维存储器装置，其中所述竖直半导体通道进一步包括一对覆盖半导体层，所述一对覆盖半导体层接触所述一对存储器膜中的相应一个，接触所述第一U形半导体通道层且具有与所述一对第二U形半导体通道层不同的平均晶粒尺寸。
5.根据权利要求1所述的三维存储器装置，其中所述竖直半导体通道具有可变厚度，所述可变厚度随着沿着所述第一水平方向距所述电介质柱结构中的一个最近侧电介质柱结构的横向距离而减小。
6.根据权利要求5所述的三维存储器装置，其中：
所述竖直半导体通道包括沿着所述第二水平方向通过电介质芯横向隔开的一对半导体通道层；且
所述一对半导体通道层中的每一个在距所述电介质柱结构当中的一对最近侧电介质柱结构等距离的位置处具有最小厚度。
7.根据权利要求5所述的三维存储器装置，其中：
所述竖直半导体通道包括接触所述一对存储器膜且在其中嵌入电介质芯的单个半导体通道层；且
所述电介质芯沿着所述第二水平方向在距所述电介质柱结构当中的一对最近侧电介质柱结构等距离的位置处具有最大横向尺寸。
8.根据权利要求1所述的三维存储器装置，其中所述竖直半导体通道包括外延地对准到所述衬底的单晶半导体材料的所述单晶半导体材料。
9.根据权利要求8所述的三维存储器装置，其中所述竖直半导体通道包括接触所述半导体衬底的水平半导体通道部分，以及接触所述一对存储器膜中的相应一个的一对竖直半导体通道部分。
10.根据权利要求1所述的三维存储器装置，其中每一存储器膜是不直接接触任何其它存储器膜的离散材料部分。
11.根据权利要求1所述的三维存储器装置，其中每一存储器膜是接触沿着所述第一水平方向横向隔开的至少三个电介质柱结构的存储器膜层的一部分。
12.一种形成三维存储器装置的方法，其包括：
形成位于衬底上方的绝缘条带和间隔物材料条带的交替堆叠，其中所述交替堆叠通过沿着第一水平方向横向延伸的线型沟槽彼此横向隔开，且其中所述间隔物材料条带形成为导电条带或随后被导电条带替换；
在所述线型沟槽内形成线型沟槽填充结构，其中每一线型沟槽填充结构填充所述线型沟槽中的相应一个，且每一线型沟槽填充结构包括一对存储器膜层和晶种半导体材料层；
形成穿过所述线型沟槽填充结构的柱腔的二维阵列，其中形成柱结构和柱腔的交替二维阵列，且每一柱结构包括所述线型沟槽填充结构的剩余部分；以及
从所述晶种半导体材料层的剩余部分选择性地生长替换半导体通道层以形成竖直半导体通道。
13.根据权利要求12所述的方法，其进一步包括在形成所述柱腔之后使所述晶种半导体材料层部分凹进以形成邻近于所述柱腔的横向凹部，其中所述替换半导体通道层形成于所述横向凹部内。
14.根据权利要求13所述的方法，其中在所述替换半导体通道层的选择性生长的步骤处所述晶种半导体材料层的剩余部分的物理暴露表面大体上垂直于所述第一水平方向，且所述替换半导体通道层的生长沿着所述第一水平方向发生且具有比所述晶种半导体材料层的所述剩余部分的平均晶粒尺寸大的平均晶粒尺寸。
15.根据权利要求14所述的方法，其进一步包括通过在所述柱腔的体积内沉积电介质材料来形成电介质柱结构，其中所述线型沟槽中的每一个填充有存储器堆叠组合件和电介质柱结构的相应横向交替序列，且其中所述存储器堆叠组合件中的每一个包括所述竖直半导体通道中的相应一个。
16.根据权利要求12所述的方法，其中：
所述晶种半导体材料层包括锗或硅锗；
所述替换半导体通道层包括形成于所述柱腔的体积内的硅通道；且
所述方法进一步包括移除所述晶种半导体材料层的所有剩余部分。
17.根据权利要求16所述的方法，其进一步包括通过在从中移除所述晶种半导体材料层的体积内沉积电介质材料来形成电介质柱结构。
18.一种形成三维存储器装置的方法，其包括：
形成位于半导体衬底上方的绝缘条带和间隔物材料条带的交替堆叠，其中所述交替堆叠通过沿着第一水平方向横向延伸的线型沟槽彼此横向隔开，且其中所述间隔物材料条带形成为导电条带或随后被导电条带替换；
在所述线型沟槽内形成线型沟槽填充结构，其中每一线型沟槽填充结构填充所述线型沟槽中的相应一个，且每一线型沟槽填充结构包括一对存储器膜层和牺牲半导体材料层；
形成穿过所述线型沟槽填充结构的电介质柱结构的二维阵列以形成所述电介质柱结构和所述线型沟槽填充结构的剩余部分的交替二维阵列；
通过移除所述牺牲半导体材料层形成通道腔；以及
通过从所述半导体衬底的物理暴露表面选择性地生长替换半导体通道层而在所述通道腔中形成竖直半导体通道。
19.根据权利要求18所述的方法，其中每一通道腔是U形腔，所述U形腔包含水平底部部分和与所述水平底部部分邻接的一对竖直延伸部分。
20.根据权利要求18所述的方法，其进一步包括：
形成穿过所述线型沟槽填充结构的柱腔的二维阵列；以及
在柱腔的所述二维阵列中沉积电介质材料以形成电介质柱结构的所述二维阵列。
CN201980005935.XA 2018-06-28 2019-02-28 具有高迁移率通道的三维平坦nand存储器装置及其制造方法 Active CN111386607B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/021,899 2018-06-28
US16/021,899 US10700086B2 (en) 2018-06-28 2018-06-28 Three-dimensional flat NAND memory device having high mobility channels and methods of making the same
PCT/US2019/019979 WO2020005334A1 (en) 2018-06-28 2019-02-28 Three-dimensional flat nand memory device having high mobility channels and methods of making the same

Publications (2)

Publication Number Publication Date
CN111386607A true CN111386607A (zh) 2020-07-07
CN111386607B CN111386607B (zh) 2023-12-08

Family

ID=68984953

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980005935.XA Active CN111386607B (zh) 2018-06-28 2019-02-28 具有高迁移率通道的三维平坦nand存储器装置及其制造方法

Country Status (3)

Country Link
US (2) US10700086B2 (zh)
CN (1) CN111386607B (zh)
WO (1) WO2020005334A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113228282A (zh) * 2021-03-29 2021-08-06 长江存储科技有限责任公司 用于增大半导体器件中的多晶硅晶粒尺寸的阶梯式退火工艺
US20220285394A1 (en) * 2021-03-04 2022-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047321A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 半導体記憶装置
US10629615B1 (en) * 2019-01-04 2020-04-21 Macronix International Co., Ltd. Semiconductor structure having doped active pillars in trenches
US11239254B2 (en) 2019-08-02 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device containing epitaxial ferroelectric memory elements and methods for forming the same
KR20210036134A (ko) * 2019-09-25 2021-04-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10950627B1 (en) * 2019-12-09 2021-03-16 Sandisk Technologies Llc Three-dimensional memory device including split memory cells and methods of forming the same
US11244953B2 (en) 2020-02-26 2022-02-08 Sandisk Technologies Llc Three-dimensional memory device including molybdenum word lines and metal oxide spacers and method of making the same
US11569260B2 (en) 2020-02-26 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device including discrete memory elements and method of making the same
US11387245B2 (en) * 2020-04-17 2022-07-12 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions, and related systems and methods
US11302716B2 (en) 2020-05-18 2022-04-12 Sandisk Technologies Llc Three-dimensional memory device including ferroelectric-metal-insulator memory cells and methods of making the same
US11282848B2 (en) 2020-05-18 2022-03-22 Sandisk Technologies Llc Three-dimensional memory device including ferroelectric-metal-insulator memory cells and methods of making the same
US11856781B2 (en) * 2020-07-22 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11903213B2 (en) * 2020-07-29 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for making same
US11495613B2 (en) 2020-08-04 2022-11-08 Sandisk Technologies Llc Three-dimensional memory device with high mobility channels and nickel aluminum silicide or germanide drain contacts and method of making the same
US11538828B2 (en) 2020-08-04 2022-12-27 Sandisk Technologies Llc Three-dimensional memory device with high mobility channels and nickel aluminum silicide or germanide drain contacts and method of making the same
US11069410B1 (en) * 2020-08-05 2021-07-20 Sandisk Technologies Llc Three-dimensional NOR-NAND combination memory device and method of making the same
CN112071858B (zh) * 2020-09-03 2024-05-24 长江存储科技有限责任公司 三维存储器及其制备方法
US11626418B2 (en) 2020-12-11 2023-04-11 Sandisk Technologies Llc Three-dimensional memory device with plural channels per memory opening and methods of making the same
US11903190B2 (en) 2020-12-11 2024-02-13 Sandisk Technologies Llc Three-dimensional memory device with plural channels per memory opening and methods of making the same
US11594490B2 (en) * 2021-01-22 2023-02-28 Sandisk Technologies Llc Three-dimensional memory device including molybdenum carbide or carbonitride liners and methods of forming the same
US11482531B2 (en) 2021-02-08 2022-10-25 Sandisk Technologies Llc Three-dimensional memory device including multi-bit charge storage elements and methods for forming the same
US11631686B2 (en) 2021-02-08 2023-04-18 Sandisk Technologies Llc Three-dimensional memory array including dual work function floating gates and method of making the same
US11626517B2 (en) * 2021-04-13 2023-04-11 Macronix International Co., Ltd. Semiconductor structure including vertical channel portion and manufacturing method for the same
US20220352198A1 (en) * 2021-04-29 2022-11-03 Sandisk Technologies Llc Three-dimensional memory device with intermetallic barrier liner and methods for forming the same
JP2023044519A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体記憶装置
US11764058B2 (en) * 2021-09-28 2023-09-19 Applied Materials, Inc. Three-color 3D DRAM stack and methods of making

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110180866A1 (en) * 2010-01-25 2011-07-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US20120052672A1 (en) * 2010-08-25 2012-03-01 Toshiro Nakanishi Methods for fabricating a cell string and a non-volatile memory device including the cell string
US20160141294A1 (en) * 2014-11-13 2016-05-19 Sandisk Technologies Inc. Three-dimensional memory structure with multi-component contact via structure and method of making thereof
US9425299B1 (en) * 2015-06-08 2016-08-23 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel
CN107408559A (zh) * 2015-06-24 2017-11-28 桑迪士克科技有限责任公司 三维存储器装置的金属氧化物阻挡电介质层的差分蚀刻
CN107818981A (zh) * 2016-09-07 2018-03-20 东芝存储器株式会社 半导体存储装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
KR101487966B1 (ko) 2008-11-25 2015-02-03 삼성전자주식회사 3차원 반도체 메모리 장치
JP5356005B2 (ja) 2008-12-10 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
TWI433302B (zh) * 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US9214351B2 (en) * 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US9524779B2 (en) 2014-06-24 2016-12-20 Sandisk Technologies Llc Three dimensional vertical NAND device with floating gates
US9728546B2 (en) 2014-09-05 2017-08-08 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US9666594B2 (en) 2014-09-05 2017-05-30 Sandisk Technologies Llc Multi-charge region memory cells for a vertical NAND device
US9331093B2 (en) 2014-10-03 2016-05-03 Sandisk Technologies Inc. Three dimensional NAND device with silicon germanium heterostructure channel
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US10186519B2 (en) * 2015-03-31 2019-01-22 Samsung Electronics Co., Ltd. Semiconductor memory devices
US9941295B2 (en) * 2015-06-08 2018-04-10 Sandisk Technologies Llc Method of making a three-dimensional memory device having a heterostructure quantum well channel
WO2016200742A1 (en) 2015-06-08 2016-12-15 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel
US10622368B2 (en) 2015-06-24 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof
US9627399B2 (en) 2015-07-24 2017-04-18 Sandisk Technologies Llc Three-dimensional memory device with metal and silicide control gates
US9659955B1 (en) 2015-10-28 2017-05-23 Sandisk Technologies Llc Crystalinity-dependent aluminum oxide etching for self-aligned blocking dielectric in a memory structure
US9837431B2 (en) 2015-11-20 2017-12-05 Sandisk Technologies Llc 3D semicircular vertical NAND string with recessed inactive semiconductor channel sections
US10121794B2 (en) 2016-06-20 2018-11-06 Sandisk Technologies Llc Three-dimensional memory device having epitaxial germanium-containing vertical channel and method of making thereof
US10262945B2 (en) 2016-11-28 2019-04-16 Sandisk Technologies Llc Three-dimensional array device having a metal containing barrier and method of making thereof
US10559588B2 (en) * 2018-01-12 2020-02-11 Sandisk Technologies Llc Three-dimensional flat inverse NAND memory device and method of making the same
US10381376B1 (en) * 2018-06-07 2019-08-13 Sandisk Technologies Llc Three-dimensional flat NAND memory device including concave word lines and method of making the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110180866A1 (en) * 2010-01-25 2011-07-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US20120052672A1 (en) * 2010-08-25 2012-03-01 Toshiro Nakanishi Methods for fabricating a cell string and a non-volatile memory device including the cell string
US20160141294A1 (en) * 2014-11-13 2016-05-19 Sandisk Technologies Inc. Three-dimensional memory structure with multi-component contact via structure and method of making thereof
US9425299B1 (en) * 2015-06-08 2016-08-23 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel
CN107408559A (zh) * 2015-06-24 2017-11-28 桑迪士克科技有限责任公司 三维存储器装置的金属氧化物阻挡电介质层的差分蚀刻
CN107818981A (zh) * 2016-09-07 2018-03-20 东芝存储器株式会社 半导体存储装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220285394A1 (en) * 2021-03-04 2022-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11856782B2 (en) * 2021-03-04 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
CN113228282A (zh) * 2021-03-29 2021-08-06 长江存储科技有限责任公司 用于增大半导体器件中的多晶硅晶粒尺寸的阶梯式退火工艺
WO2022204844A1 (en) * 2021-03-29 2022-10-06 Yangtze Memory Technologies Co., Ltd. Ladder annealing process for increasing polysilicon grain size in semiconductor device
CN113228282B (zh) * 2021-03-29 2023-12-05 长江存储科技有限责任公司 用于增大半导体器件中的多晶硅晶粒尺寸的阶梯式退火工艺

Also Published As

Publication number Publication date
US20200279868A1 (en) 2020-09-03
US20200006376A1 (en) 2020-01-02
CN111386607B (zh) 2023-12-08
US10950629B2 (en) 2021-03-16
WO2020005334A1 (en) 2020-01-02
US10700086B2 (en) 2020-06-30

Similar Documents

Publication Publication Date Title
CN111386607B (zh) 具有高迁移率通道的三维平坦nand存储器装置及其制造方法
CN111406319B (zh) 包含凹形字线的三维平面nand存储器装置及其制造方法
CN111448662B (zh) 含有漏极选择层级气隙的三维存储器装置及其制造方法
CN111295758B (zh) 三维平坦反型nand存储器设备及其制造方法
US10256248B2 (en) Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
CN110770905B (zh) 具有跨越漏极选择电极线的三维存储器器件及其制造方法
CN108934183B (zh) 含有分开形成的漏极侧选择晶体管的三维存储器器件及其制造方法
US10103169B1 (en) Method of making a three-dimensional memory device using a multi-step hot phosphoric acid wet etch process
EP3420595B1 (en) Within-array through-memory-level via structures
US9935124B2 (en) Split memory cells with unsplit select gates in a three-dimensional memory device
CN109328397B (zh) 含有两种类型的支柱结构的多层存储器堆叠结构
US10622368B2 (en) Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof
CN111448661B (zh) 包含双偶极阻挡电介质层的三维平面存储器装置及其制造方法
CN110832643A (zh) 具有自对准多层级漏极选择栅极电极的三维存储器器件及其制造方法
CN111418064A (zh) 包含部分离散电荷存储元件的三维反向平面nand存储器装置和其制造方法
CN111512442B (zh) 包括波状字线的三维平坦nand存储器器件及其制造方法
CN111373533B (zh) 含有氢扩散阻挡结构的三维存储器装置及其制造方法
CN116724675A (zh) 用于选择三维存储器阵列中的块的横向晶体管和其形成方法
CN118235534A (zh) 包含延伸穿过漏极选择层级隔离结构的字线接触件的三维存储器器件及其制作方法
CN118266280A (zh) 包括混合氧化物电荷俘获材料的存储器器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant