TWI611417B - 記憶體胞元及具有此胞元之記憶體裝置 - Google Patents

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孫京睦
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金時雨
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Abstract

一種記憶體胞元，其包括一金屬氧化半導體(MOS)電容器，此MOS電容器包括耦接至一儲存節點的一閘極以及耦接至一同步控制線的一電極。該MOS電容器基於在同步控制線上的電壓改變而將一耦合電壓添加至該閘極。此耦合電壓可將該儲存節點維持在一預定範圍內。

Description

記憶體胞元及具有此胞元之記憶體裝置 對有關申請案之交互參考
於2013年1月16日申請且題為「記憶體胞元及具有此胞元之記憶體裝置(Memory Cell and Memory Device Having the Same)」的韓國專利申請案第10-2013-0004661號整體係被以參考方式併入本文中。
發明領域
於本文中所描述的一或多個實施例係有關一種半導體裝置。
發明背景
已有許多類型的隨機存取記憶體受到開發。被稱為靜態隨機存取記憶體(SRAM)之一類型具有大小過大之胞元。過大胞元大小至少部分可歸因於使用了六個電晶體。使用大小大的胞元被視為不良，此係因為縮減了SRAM之總密度。
另一類型的隨機存取記憶體被稱為邏輯相容嵌式動態隨機存取記憶體(DRAM)。在此類型之記憶體中，再 新週期相對短，此係由於在每一胞元中之資料保留時間相對短。此外，由於在DRAM胞元之讀取操作期間執行破壞性讀出，因此每當執行讀取操作時，需要再新操作。
發明概要
根據一實施例，一種記憶體胞元包括：一寫入電晶體，其包括耦接至一寫入字線的一閘極電極、耦接至一寫入位元線的一第一電極及耦接至一儲存節點的一第二電極；一讀取電晶體，其包括耦接至該儲存節點的一閘極電極、耦接至一讀取字線的一第一電極及耦接至一讀取位元線的一第二電極；以及一金屬氧化半導體(MOS)電容器，其包括耦接至該儲存節點的一閘極電極及耦接至一同步控制線的一下部電極，該下部電極係耦接來經由該同步控制線接收一同步脈衝信號。
又，該同步脈衝信號係可在一寫入操作中被施加至該同步控制線。該同步脈衝信號可以與施加至該寫入字線之一寫入字線信號同步的方式被施加至該同步控制線。
又，該同步脈衝信號係可在一讀取操作中被施加至該同步控制線。該同步脈衝信號可以與施加至該讀取字線之一讀取字線信號同步的方式被施加至該同步控制線。該寫入電晶體及該讀取電晶體可為p型MOS電晶體。
又，在一寫入操作中，被以一邏輯低位準啟動的一寫入字線信號被施加至該寫入字線，並且該同步脈衝信號被以與該寫入字線信號同步的方式以該邏輯低位準啟 動。
又，在一讀取操作中，被以一邏輯高位準啟動的一讀取字線信號被施加至該讀取字線，並且該同步脈衝信號被以與該讀取字線信號同步的方式以一邏輯低位準啟動。
又，該寫入電晶體可為一p型MOS電晶體，並且該讀取電晶體為一n型MOS電晶體。在一寫入操作中，以一邏輯低位準啟動的一寫入字線信號被施加至該寫入字線，且該同步脈衝信號：a)在以該邏輯低位準啟動該寫入字線信號前被維持於一邏輯高位準與該邏輯低位準之間的一第一位準，以及b)以該邏輯低位準以與該寫入字線信號同步的方式被啟動。
又。在一寫入操作中，被以一邏輯低位準啟動的一寫入字線信號被施加至該寫入字線，並且：a)該同步脈衝信號被維持在介於一邏輯高位準與該邏輯低位準之間的一第一位準，b)該同步脈衝信號在該寫入字線信號被以該邏輯低位準啟動之前改變至該邏輯高位準，以及c)該同步脈衝信號被以與該寫入字線信號同步的方式以該邏輯低位準啟動。
又，在一讀取操作中，被以一邏輯低位準啟動的一讀取字線信號被施加至該讀取字線，並且：a)該同步脈衝信號在該讀取字線信號被以該邏輯低位準啟動之前被維持在介於一邏輯高位準與該邏輯低位準之間的一第一位準，且b)該同步脈衝信號被以與該讀取字線信號同步的方 式以該邏輯高位準啟動。
又，該MOS電容器包括以沿著該記憶體胞元之一邊緣的一第一方向延伸的一雜質區域，該一雜質區域對應於該下部電極。
又，該讀取電晶體的該閘極電極與該MOS電容器的該閘極電極可被整體性地形成為一共同電極，並且該一共同電極包括與沿著該第一方向延伸的該一雜質區域重疊的一區域。該一共同電極可經由一共用接觸部電氣式連接至該寫入電晶體之該第二電極。
根據另一實施例，一種記憶體胞元包括：一寫入電晶體，其包括耦接至一寫入字線的一閘極電極、耦接至一寫入位元線的一第一電極及耦接至一儲存節點的一第二電極；一讀取電晶體，其包括耦接至該儲存節點的一閘極電極、耦接至一讀取字線的一第一電極、及一第二電極；一讀取開關電晶體，其包括耦接至該讀取字線的一閘極電極、耦接至該讀取電晶體之該第二電極的一第一電極及耦接至一讀取位元線的一第二電極；以及一金屬氧化半導體(MOS)電容器，其包括耦接至該儲存節點的一閘極電極及耦接至一同步控制線的一下部電極，該下部電極係耦接來經由該同步控制線接收一同步脈衝信號。
又，該寫入電晶體、該讀取電晶體和該讀取開關電晶體可為p型MOS電晶體。在一寫入操作中，以一邏輯低位準啟動的一寫入字線信號被施加至該寫入字線，且該同步脈衝信號以該邏輯低位準以與該寫入字線信號同步的方 式被啟動。在一讀取操作中，以一邏輯低位準啟動的一讀取字線信號被施加至該讀取字線，且該同步脈衝信號以該邏輯低位準以與該讀取字線信號同步的方式被啟動。
又，該寫入電晶體可為一p型MOS電晶體，並且該讀取電晶體和該讀取開關電晶體可為n型MOS電晶體。在一寫入操作中，以一邏輯低位準啟動的一寫入字線信號被施加至該寫入字線，且該同步脈衝信號：a)在以該邏輯低位準啟動該寫入字線信號前被維持於一邏輯高位準與該邏輯低位準之間的一第一位準，以及b)以該邏輯低位準以與該寫入字線信號同步的方式被啟動。
又，在一寫入操作中，被以一邏輯低位準啟動的一寫入字線信號被施加至該寫入字線，並且：a)該同步脈衝信號被維持在介於一邏輯高位準與該邏輯低位準之間的一第一位準，b)該同步脈衝信號在該寫入字線信號被以該邏輯低位準啟動之前改變至該邏輯高位準，且c)該同步脈衝信號被以與該寫入字線信號同步的方式以該邏輯低位準啟動。
又，在一讀取操作中，被以一邏輯高位準啟動的一讀取字線信號被施加至該讀取字線，並且：a)該同步脈衝信號在該讀取字線信號被以該邏輯高位準啟動之前被維持在介於該邏輯高位準與一邏輯低位準之間的一第一位準，且b)該同步脈衝信號被以與該讀取字線信號同步的方式以該邏輯高位準啟動。
根據另一實施例，一種記憶體裝置包括：一記憶 體胞元陣列，其包括耦接至多個寫入字線、多個寫入位元線、多個讀取字線、多個讀取位元線及多個同步控制線的多個記憶體胞元，該等多個記憶體胞元各包括：一寫入電晶體，其包括耦接至一相對應寫入字線的一閘極電極、耦接至一相對應寫入位元線的一第一電極及耦接至一儲存節點的一第二電極；一讀取電晶體，其包括耦接至該儲存節點的一閘極電極、耦接至一相對應讀取字線的一第一電極及耦接至一相對應讀取位元線的一第二電極；以及一金屬氧化半導體(MOS)電容器，其包括耦接至該儲存節點的一閘極電極及耦接至一相對應同步控制線的一下部電極，該下部電極係耦接來經由該相對應同步控制線接收一同步脈衝信號；以及一控制器，其受組配以經由該等多個寫入字線、該等多個寫入位元線、該等多個讀取字線、該等多個讀取位元線及該等多個同步控制線而控制該記憶體胞元陣列的一操作。該等多個記憶體胞元中之每一者可與至少一相鄰記憶體胞元共用該MOS電容器。
根據另一實施例，一種記憶體胞元包括：一儲存節點；以及一金屬氧化半導體(MOS)電容器，其包括耦接至該儲存節點的一閘極及耦接至一同步控制線的一電極，該MOS電容器基於該同步控制線上的電壓改變而將一耦合電壓添加至該閘極，該耦合電壓係用於將該儲存節點維持在一預定範圍內。該預定範圍可對應於一邏輯資料值。該儲存節點可耦接於一寫入電晶體與一讀取電晶體之間。該MOS電容器可由至少一額外記憶體胞元共用。又，該同步 控制線上的電壓之該改變可發生於一讀取時間或一寫入時間前。
10、420、520、625、720、850‧‧‧記憶體裝置
100‧‧‧記憶體胞元陣列
200‧‧‧控制單元
210‧‧‧列解碼器
211‧‧‧寫入字線驅動器WWLD
213‧‧‧同步控制線驅動器SCLD
215‧‧‧讀取字線驅動器RWLD
220‧‧‧行解碼器
221‧‧‧讀取行選擇驅動器RCSD
223‧‧‧寫入行選擇驅動器WCSD
225‧‧‧預充電電路PCC
227‧‧‧寫入位元線驅動器WBLD
229‧‧‧感測放大器
230‧‧‧資料墊
231‧‧‧全域資料線
232‧‧‧局部資料線
300、300a、300b、300c、300d‧‧‧記憶體胞元
310‧‧‧寫入電晶體
311‧‧‧第一活性區域
312‧‧‧第一閘極電極層
313‧‧‧第一接觸部
314‧‧‧第二接觸部
315‧‧‧第六接觸部
320、340、345‧‧‧讀取電晶體
321‧‧‧第二活性區域
322‧‧‧第二閘極電極層
323‧‧‧第三接觸部
324‧‧‧第四接觸部
325‧‧‧第七接觸部
330‧‧‧金屬氧化物半導體(MOS)電容器
331‧‧‧第三活性區域
332‧‧‧第五接觸部
333‧‧‧共用接觸部
350、355‧‧‧讀取開關電晶體
400‧‧‧積體電路
410‧‧‧核心
500‧‧‧顯示器驅動器積體電路
510‧‧‧時序控制器
530‧‧‧閘極驅動器
540‧‧‧源極驅動器
600‧‧‧記憶卡
610‧‧‧連接接腳
620‧‧‧控制器
630、840‧‧‧非依電性記憶體裝置NVM
700、940‧‧‧記憶體模組
710‧‧‧緩衝器
800‧‧‧行動系統
810‧‧‧應用處理器
820‧‧‧連接性單元
830‧‧‧使用者介面
860‧‧‧電源供應器
900‧‧‧計算系統
910‧‧‧處理器
920‧‧‧輸入/輸出集線器(IOH)
930‧‧‧輸入/輸出控制器集線器(ICH)
941‧‧‧記憶體裝置MEM
950‧‧‧圖形卡
CADDR‧‧‧行位址
RADDR‧‧‧列位址
RBL、RBL1-RBLm‧‧‧讀取位元線
REF‧‧‧參考信號
RVth、WVth‧‧‧臨限電壓
RWL、RWL1-RWLn‧‧‧讀取字線
RWLS‧‧‧讀取字線信號
SCL、SCL1-SCLn‧‧‧同步控制線
SN‧‧‧儲存節點
SPS‧‧‧同步脈衝信號
t1‧‧‧第一時間
t2‧‧‧第二時間
t3‧‧‧第三時間
t4‧‧‧第四時間
t5‧‧‧第五時間
t6‧‧‧第六時間
VC1‧‧‧第一耦合電壓
VC2‧‧‧第二耦合電壓
VDD‧‧‧供電電壓
Vopt‧‧‧最適宜或預定電壓
VRBL‧‧‧讀取位元線之電壓
VSN‧‧‧儲存節點之電壓
VSS‧‧‧接地電壓
WBL、WBL1-WBLm‧‧‧寫入位元線
WBLS‧‧‧寫入位元線信號
WWL、WWL1-WWLn‧‧‧寫入字線
WWLS‧‧‧寫入字線信號
藉由參看隨附圖式而詳細描述例示性實施例，熟習此項技術者將可明顯看出一些特徵，在這些圖式中：圖1例示出一記憶體裝置的一實施例；圖2例示出圖1之記憶體裝置中的一記憶體胞元之一實例；圖3例示出圖2之記憶體胞元之佈局的一實例；圖4例示出圖2之記憶體胞元之佈局的另一實例；圖5例示出圖2之記憶體胞元之佈局的另一實例；圖6例示出圖2之記憶體胞元之佈局的另一實例；圖7例示出圖2之記憶體胞元之一寫入操作的時序圖；圖8例示出圖2之記憶體胞元之一讀取操作的時序圖；圖9例示出圖1之記憶體裝置中的一記憶體胞元之另一實例；圖10例示出圖9之記憶體胞元之一寫入操作的時序圖；圖11例示出圖9之胞元之一寫入操作的另一時序圖；圖12例示出圖9之記憶體胞元之一讀取操作的時序圖； 圖13例示出圖1之記憶體裝置中的一記憶體胞元之另一實例；圖14例示出圖13之記憶體胞元之一讀取操作的時序圖；圖15例示出圖1之記憶體裝置中的一記憶體胞元之另一實例；圖16例示出圖15之記憶體胞元之一讀取操作的時序圖；圖17例示出一積體電路之一實施例；圖18例示出一顯示器驅動器積體電路之一實施例；圖19例示出一記憶卡之一實施例；圖20例示出一記憶體模組之一實施例；圖21例示出一行動系統之一實施例；以及圖22例示出一計算系統之一實施例。
較佳實施例之詳細說明
將在下文中參看附圖而更充分地描述一些示範實施例；然而，這些示範實施例係可以不同形式來體現，並且不應被解釋為是受限於本文中所闡明之實施例。相反地，此等實施例經提供使得本發明將透徹且完整，且將對熟習此項技術者充分傳達例示性實施。貫穿全文，相似參考數字指相似元件。
圖1例示出記憶體裝置10的一實施例，其包括一 記憶體胞元陣列100和一控制單元200。該記憶體胞元陣列100包括按矩陣形式排列之多個記憶體胞元300。該等多個記憶體胞元300耦接至多個寫入字線WWL1、……、WWLn、多個寫入位元線WBL1、……、WBLm、多個讀取字線RWL1、……、RWLn、多個讀取位元線RBL1、……、RBLm，及多個同步控制線SCL1、……、SCLn。此處，n及m表示正整數。
該等多個寫入字線WWL1、……、WWLn、該等多個讀取字線RWL1、……、RWLn及該等多個同步控制線SCL1、……、SCLn可係以列方向形成，而使得該等多個寫入字線WWL1、……、WWLn、該等多個讀取字線RWL1、……、RWLn及該等多個同步控制線SCL1、……、SCLn中之每一者可共同地耦接至同一列中的記憶體胞元300。該等多個寫入位元線WBL1、……、WBLm及該等多個讀取位元線RBL1、……、RBLm可在一行方向上形成，使得該等多個寫入位元線WBL1、……、WBLm及該等多個讀取位元線RBL1、……、RBLm中之每一者可共同地耦接至同一行中之記憶體胞元300。
控制單元200經由該等多個寫入字線WWL1、……、WWLn、該等多個寫入位元線WBL1、……、WBLm、該等多個讀取字線RWL1、……、RWLn、該等多個讀取位元線RBL1、……、RBLm及該等多個同步控制線SCL1、……、SCLn控制該記憶體胞元陣列100的一操作。
舉例而言，控制單元200可藉由將寫入字線信號 施加至該等多個寫入字線WWL1、……、WWLn、將同步脈衝信號施加至該等多個同步控制線SCL1、……、SCLn、並接著將寫入資料提供至該等多個寫入位元線WBL1、……、WBLm來進行一寫入操作。控制單元200可藉由將讀取字線信號施加至該等多個讀取字線RWL1、……、RWLn、將同步脈衝信號施加至該等多個同步控制線SCL1、……、SCLn且接著經由該等多個讀取位元線RBL1、……、RBLm自記憶體胞元陣列100接收讀取資料來執行讀取操作。
圖2例示出圖1之記憶體裝置中的記憶體胞元300a之一實例。參看圖2，記憶體胞元300a可包括一寫入電晶體310、一讀取電晶體320及一金屬氧化物半導體(MOS)電容器330。
如於圖2中所例示的，寫入電晶體310和讀取電晶體320可為p型MOS電晶體。寫入電晶體310可包括耦接至寫入字線WWL之閘極電極、耦接至寫入位元線WBL之第一電極及耦接至儲存節點SN之第二電極。讀取電晶體320可包括耦接至儲存節點SN之閘極電極、耦接至讀取字線RWL之第一電極及耦接至讀取位元線RBL之第二電極。MOS電容器330可包括耦接至儲存節點SN之閘極電極及耦接至同步控制線SCL之下部電極。可經由同步控制線SCL將來自控制單元200之同步脈衝信號施加至MOS電容器330之下部電極。
圖3例示出圖2之記憶體胞元之佈局的一實例。在圖3中，該佈局包括對稱地排列之四個相鄰記憶體胞元 300a。
請參看圖3，第一活性區域311可係針對寫入電晶體310而形成，並且第一閘極電極層312可係形成於第一活性區域311上方以與第一活性區域311交叉。
第一閘極電極層312可經由第一接觸部313耦接至寫入字線WWL，以使得第一閘極電極層312可作為寫入電晶體310之閘極電極而操作。第一閘極電極層312可在列方向上延伸，使得第一閘極電極層312可與列方向上之一相鄰記憶體胞元300a共用。第一接觸部313可形成於記憶體胞元300a之第一邊緣上，使得第一接觸部313可與列方向上之一相鄰記憶體胞元300a共用。可在列方向上形成寫入字線WWL，使得寫入字線WWL可共同地連接至在同一列中排列的記憶體胞元300a之第一接觸部313。
可在第一活性區域311之一第一部分和一第二部分處植入雜質。第一活性區域311之第一部分可位於第一閘極電極層312之第一側上。第一活性區域311之第二部分可位於第一閘極電極層312之第二側上。
第一活性區域311之第一部分可經由第二接觸部314而耦接至寫入位元線WBL，以使得第一活性區域311之第一部分可作為寫入電晶體310之第一電極(例如，汲極電極或源極電極)而操作。第一活性區域311可在行方向上延伸，使得第一活性區域311可與行方向上之一相鄰記憶體胞元300a共用。第二接觸部314可形成於記憶體胞元300a之第二邊緣上，使得第二接觸部314可與行方向上之一相鄰記憶 體胞元300a共用。可在行方向上形成寫入位元線WBL，使得寫入位元線WBL可共同地連接至在同一行中排列的記憶體胞元300a之第二接觸部314。
第一活性區域311之第二部分可作為寫入電晶體310之第二電極(例如，源極電極或汲極電極)而操作。
寫入電晶體310之通道區域可係形成於第一活性區域311之位於第一閘極電極層312下方的一第三部分處。當在寫入電晶體310之源極與閘極之間施加高於臨限電壓之電壓時，一反轉層可形成於通道區域處。
另外，第二活性區域321可係針對讀取電晶體320而形成，第三活性區域331可係針對MOS電晶體330而形成，並且第二閘極電極層322可係形成於第二活性區域321和第三活性區域331二者上方。第二閘極電極層322可為用於讀取電晶體320之閘極電極及MOS電晶體330之閘極電極的一共同電極。第二閘極電極層322可作為儲存對應於在記憶體胞元300a中寫入之資料的電荷之儲存節點SN操作。
可將第二閘極電極層322形成為與第二活性區域321交叉。可在第二活性區域321之位於第二閘極電極層322之第一側上的第一部分處且在第二活性區域321之位於第二閘極電極層322之第二側上的第二部分處植入雜質。
第二活性區域321之第一部分可經由第三接觸部323而耦接至讀取字線RWL，以使得第二活性區域321之第一部分可作為讀取電晶體320之第一電極(例如，汲極電極或源極電極)而操作。讀取字線RWL可在列方向上形成，使 得讀取字線RWL可共同地連接至在同一列上排列的記憶體胞元300a之第三接觸部323。
第二活性區域321之第二部分可經由第四接觸部324而耦接至讀取位元線RBL，以使得第二活性區域321之第二部分可作為讀取電晶體320之第二電極(例如，源極電極或汲極電極)而操作。第二活性區域321可在行方向上延伸，使得第二活性區域321可與列方向上之一相鄰記憶體胞元300a共用。第四接觸部324可形成於記憶體胞元300a之第三邊緣上，使得第四接觸部324可與行方向上之一相鄰記憶體胞元300a共用。可在行方向上形成讀取位元線RBL，使得讀取位元線RBL可共同地連接至在同一行中排列的記憶體胞元300a之第四接觸部324。
讀取電晶體320之通道區域可係形成於第二活性區域321之位於第二閘極電極層322下方的一第三部分處。當在讀取電晶體320之源極與閘極之間施加高於臨限電壓之電壓時，一反轉層可形成於通道區域處。
可在第三活性區域331中植入雜質，以使得可在第三活性區域331中形成僅一個雜質區域。第三活性區域331可經由第五接觸部332耦接至同步控制線SCL，使得第三活性區域331可作為MOS電容器330之下部電極操作。亦即，MOS電容器330可經形成以包括面向閘極電極之一下部電極，而非包括源極電極及汲極電極兩者。
如上所述，由於同步脈衝信號係經由同步控制線SCL而被施加至MOS電容器330之下部電極，因此在儲存節 點SN處係可回應於此同步脈衝信號而經由MOS電容器330發生耦合效應。
如於圖3中所例示的，第三活性區域331可以沿著記憶體胞元300a之第四邊緣的行方向形成。第二閘極電極層322可經形成以包括重疊沿著行方向上之第三活性區域331的長區域。儲存節點SN處之電容可增大，此係由於第二閘極電極層322包括重疊第三活性區域331之長重疊區域。因此，回應於同步脈衝信號，儲存節點SN處之耦合效應可經由MOS電容器330而增大。
第三活性區域331可在列方向上延伸，以使得可與列方向上之相鄰記憶體胞元300a共用第三活性區域331。第五接觸部332可形成於記憶體胞元300a之第四邊緣上，使得第五接觸部332可與列方向上之一相鄰記憶體胞元300a共用。因此，在列方向上相互相鄰之兩個記憶體胞元300a可共用一MOS電容器330。同步控制線SCL可在列方向上形成，使得同步控制線SCL可共同地連接至在同一列上排列的記憶體胞元300a之第五接觸部332。
可將第六接觸部315形成為連接至第一活性區域311之第二部分(亦即，寫入電晶體310之第二電極)。第七接觸部325可經形成以連接至第二閘極電極層322。第六接觸部315與第七接觸部325可經由電線相互電氣式連接。因而，寫入電晶體310之第七電極可耦接至儲存節點SN。
圖4例示出圖2之記憶體胞元之佈局的另一實例。此佈局包括對稱地排列於記憶體胞元陣列100中之四個 相鄰記憶體胞元300a。圖4之記憶體胞元300a之佈局可與圖3之記憶體胞元300a之佈局相同，惟第三活性區域331及第五接觸部332之位置除外。
如於圖4中所例示的，第三活性區域331可係以沿著記憶體胞元300a之第四邊緣的行方向形成，並且可在列方向上也可在行方向上延伸。因此，第三活性區域331可與列方向上及行方向上之相鄰記憶體胞元300a共用。另外，第五接觸部332可形成於記憶體胞元300a之頂點上，使得第五接觸部332可與共用記憶體胞元300a之頂點的四個記憶體胞元300a共用。因此，在列方向上及在行方向上相互相鄰之四個記憶體胞元300a可共用一MOS電容器330。
可係以列方向來形成同步控制線SCL，以使得同步控制線SCL可共同地連接至形成於同一列上的第五接觸部332。因此，可每兩列記憶體胞元陣列100形成一同步控制線SCL。因而，記憶體胞元陣列100中的同步控制線SCL之數目可減少至記憶體胞元陣列100中的列之數目之一半。此外，根據圖4之記憶體胞元300a之佈局，由於四個記憶體胞元300a共用一MOS電容器330，因此記憶體胞元300a之大小可縮減。
圖5例示出圖2之記憶體胞元之佈局的另一實例。此佈局包括對稱地排列於記憶體胞元陣列100中之四個相鄰記憶體胞元300a。圖5之記憶體胞元300a之佈局可與圖3之記憶體胞元300a之佈局相同，惟第一活性區域311之第二部分(亦即，寫入電晶體310之第二電極)與第二閘極電極 層322之間的連接除外。
如於圖5中所例示的，第一活性區域311之第二部分(亦即，寫入電晶體310之第二電極)與第二閘極電極層322可經由共用接觸部333而電氣式相互連接。寫入電晶體310之第二電極可經由共用接觸部333耦接至儲存節點SN。
亦即，根據圖5之記憶體胞元300a之佈局，由於寫入電晶體310之第二電極經由一共用接觸部333(而非形成於寫入電晶體310之第二電極及第二閘極電極層322中之各者上的兩個接觸部)耦接至第二閘極電極層322，記憶體胞元300a之大小可被縮小。
圖6例示出圖2之記憶體胞元之佈局的另一實例。此佈局包括對稱地排列於記憶體胞元陣列100中之四個相鄰記憶體胞元300a。圖6之記憶體胞元300a之佈局可與圖3之記憶體胞元300a之佈局相同，惟第三活性區域331及第五接觸部332之位置及第一活性區域311之第二部分(亦即，寫入電晶體310之第二電極)與第二閘極電極層322之間的連接除外。
第三活性區域331和第五接觸部332在圖6之記憶體胞元300a之佈局中的位置可係與圖4之記憶體胞元300a之佈局相同，並且在圖6之記憶體胞元300a之佈局中的在第一活性區域311之第二部分(亦即，寫入電晶體310之第二電極)與第二閘極電極層322之間的連接可係與圖5之記憶體胞元300a之佈局相同。
因此，根據圖6之記憶體胞元300a之佈局，由於 四個相鄰記憶體胞元300a共用一MOS電容器330，並且寫入電晶體310之第二電極經由一共用接觸部333(而非形成於寫入電晶體310之第二電極與第二閘極電極層322中之各者上的兩個接觸部)耦接至第二閘極電極層322，記憶體胞元300a之大小可被進一步縮減。
圖7例示出說明圖2之記憶體胞元之一寫入操作的時序圖。將參看圖2及圖7描述圖2之記憶體胞元300a之寫入操作。又，在圖7中，供電電壓VDD表示邏輯高位準，且接地電壓VSS表示邏輯低位準。在第一時間t1執行用於寫入資料「1」之寫入操作，且在第三時間t3執行用於寫入資料「0」之寫入操作。
請參看圖7，於在第一時間t1之前且在第三時間t3之前的一等待模式中，係可將被施加至寫入字線WWL的寫入字線信號WWLS保持在邏輯高位準。由於將具有邏輯高位準之寫入字線信號WWLS施加至寫入電晶體310之閘極電極，因此寫入電晶體310處於斷開狀態中，使得可將儲存節點SN與寫入位元線WBL斷開連接。因此，可維持儲存於儲存節點SN中之資料(亦即，儲存於儲存節點SN中之電荷)。
然而，若洩漏電流在儲存節點SN與寫入電晶體310之本體之間、且/或在儲存節點SN與讀取電晶體320之本體之間流動，則可不維持儲存在儲存節點SN中的電荷。隨著儲存節點SN之電壓VSN與寫入電晶體310之本體之電壓之間的差及/或儲存節點SN之電壓VSN與讀取電晶體320之本體之電壓之間的差增大，洩漏電流可增大。隨著洩漏電 流增大，記憶體胞元300a之資料保留時間可減少。
由於係將寫入電晶體310和讀取電晶體320實施為p型MOS電晶體，係可將寫入電晶體310之本體和讀取電晶體320之本體設定為供電電壓VDD。因此，可能需要將儲存節點SN之電壓VSN保持得儘可能高，以用於減少洩漏電流。
可利用由MOS電容器330所造成的耦合效應來增大儲存節點SN之電壓VSN，經由同步控制線SCL施加至MOS電容器330之下部電極的同步脈衝信號SPS可在等待模式中被保持在邏輯高位準。因而，發生於儲存節點SN處之洩漏電流可減少，且記憶體胞元300a之資料保留時間可增加。
當在記憶體胞元300a中寫入資料「1」時，具有邏輯高位準的寫入位元線信號WBLS可被施加至寫入位元線WBL。在第一時間t1，可以邏輯低位準啟動施加至對應於記憶體胞元陣列100之選定列的寫入字線WWL之寫入字線信號WWLS，且以與寫入字線信號WWLS同步的方式以邏輯低位準啟動同步脈衝信號SPS。因此，可在寫入電晶體310之源極與閘極之間施加比寫入電晶體310之臨限電壓Wvth高的電壓。因而，寫入電晶體310可接通且可經由寫入電晶體310將電荷自寫入位元線WBL提供至儲存節點SN，使得儲存節點SN之電壓VSN可設定至供電電壓VDD。
在第二時間t2，寫入字線信號WWLS可在邏輯高位準被停用，並且同步脈衝信號SPS可在邏輯高位準被以與 寫入字線信號WWLS同步的方式停用。由於耦合效應可由MOS電容器330回應於同步脈衝信號SPS自邏輯低位準至邏輯高位準之轉變而發生於儲存節點SN處，因此儲存節點SN之電壓VSN可增大至比供電電壓VDD高之電壓。如圖7中所說明，在第二時間t2，儲存節點SN之電壓VSN可增大了來自供電電壓VDD之第一耦合電壓Vc1。
在第二時間t2之後的等待模式中，同步脈衝信號SPS可被保持在邏輯高位準。因此，如上所述，洩漏電流可減少。因而，如圖7中所說明，由洩漏電流造成的在等待模式中的儲存節點SN之電壓VSN之縮減速率可相對低。
或者是，當在記憶體胞元300a中寫入資料「0」時，具有邏輯低位準的寫入位元線信號WBLS可被施加至寫入位元線WBL。在第三時間t3，可以邏輯低位準啟動施加至對應於記憶體胞元陣列100之選定列的寫入字線WWL之寫入字線信號WWLS，且以與寫入字線信號WWLS同步的方式以邏輯低位準啟動同步脈衝信號SPS。由於耦合效應可由MOS電容器330回應於同步脈衝信號SPS自邏輯高位準至邏輯低位準之轉變而發生於儲存節點SN處，因此儲存節點SN之電壓VSN可縮減。
若以邏輯低位準所啟動的同步脈衝信號SPS在第三時間t3並未被施加至MOS電晶體330的下部電極，則儲存節點SN的電壓VSN可縮減至比接地電壓VSS多出寫入電晶體310之臨限電壓WVth的電壓。因此，在將資料「1」寫入於記憶體胞元300a中之情況下的儲存節點SN之電壓VSN 與在將資料「0」寫入於記憶體胞元300a中之情況下的儲存節點SN之電壓VSN之間的差可比供電電壓VDD與接地電壓VSS之間的差小寫入電晶體310之臨限電壓WVth。因此，記憶體胞元300a之資料感測裕度及資料保留時間可減少。
然而，在根據如於圖7中所例示之示範實施例的記憶體胞元300a中()，在寫入操作中，同步脈衝信號SPS是以與寫入字線信號WWLS同步的方式被以邏輯低位準啟動。因此，在第三時間t3的儲存節點SN之電壓VSN可自比接地電壓VSS高寫入電晶體310之臨限電壓WVth的電壓縮減第一耦合電壓Vc1。
在第四時間t4，寫入字線信號WWLS可在邏輯高位準被停用，並且同步脈衝信號SPS可在邏輯高位準被以與寫入字線信號WWLS同步的方式停用。由於耦合效應可由MOS電容器330回應於同步脈衝信號SPS自邏輯低位準至邏輯高位準之轉變而發生於儲存節點SN處，因此儲存節點SN之電壓VSN可增大了第一耦合電壓Vc1。此又可使儲存節點SN之電壓VSN對應於比接地電壓VSS大寫入電晶體310之臨限電壓WVth的電壓。
在第二時間t4之後的等待模式中，同步脈衝信號SPS可被保持在邏輯高位準。因此，如上所述，洩漏電流可減少。因而，如圖7中所說明，由洩漏電流造成的在等待模式中的儲存節點SN之電壓VSN之縮減速率可相對低。
因而，如於圖7中所例示的，在於記憶體胞元300a中寫入資料「1」的情況中，儲存節點SN的電壓VSN可為供 電電壓VDD與第一耦合電壓Vc1的總和。在將資料「0」寫入於記憶體胞元300a中之情況下的儲存節點SN之電壓VSN可為接地電壓VSS與寫入電晶體310之臨限電壓WVth之總和。
因此，相較於不包括MOS電容器330的記憶體胞元，在於記憶體胞元300a中寫入資料「1」的情況中的儲存節點SN之電壓VSN與在於記憶體胞元300a中寫入資料「0」的情況下的儲存節點SN之電壓VSN之間的差異可藉由第一耦合電壓Vc1而增加。因此，記憶體胞元300a之資料感測裕度及資料保留時間可增加。
圖8例示出用於描述圖2之記憶體胞元之讀取操作的一個時序圖。將參看圖2及圖8描述圖2之記憶體胞元300a之讀取操作。在圖8中，供電電壓VDD表示邏輯高位準，且接地電壓VSS表示邏輯低位準。又，在第一時間t1執行用於讀取資料「1」之讀取操作，且在第三時間t3執行用於讀取資料「0」之讀取操作。
請參看圖8，在第一時間t1之前且在第三時間t3之前的等待模式中，同步脈衝信號SPS可被保持在邏輯高位準，而使得洩漏電流可如於上文中所述地減少。又，可在讀取操作中將讀取位元線RBL預充電至邏輯低位準。
請參看圖2，若被包括在未選定列中的記憶體胞元300a儲存有資料「0」，並且具有邏輯高位準的讀取字線信號RWLS被施加至對應於此未選定列的讀取字線RWL，則讀取電晶體320可接通。結果，可經由讀取電晶體320將電 荷自讀取字線RWL提供至讀取位元線RBL，且讀取位元線RBL之電壓VRBL可自預充電之位準增大。因此，誤差有可能發生，此係因為在包括於未選定列中之記憶體胞元300a中，讀取位元線RBL之電壓VRBL可改變。
然而，若係具有邏輯低位準的讀取字線信號RWLS被施加至對應於此未選定列的讀取字線RWL，則可不在讀取電晶體320之源極與閘極之間施加比讀取電晶體320之臨限電壓RVth更高的電壓，無論儲存於被包括在此未選定列中的記憶體胞元300a中的資料之邏輯位準為何。因此，未選定列中的記憶體胞元300a之讀取電晶體320可維持於斷開狀態中。因此，在包括於未選定列中之記憶體胞元300a中，讀取位元線RBL之電壓VRBL可不改變。
因此，根據記憶體胞元300a之讀取操作的一個實施例，被以邏輯高位準啟動的讀取字線信號RWLS可被施加至對應於選定列的讀取字線RWL，並且被保持為邏輯低位準的讀取字線信號RWLS可被施加至對應於未選定列的讀取字線RWL。
如於上文中參看圖7所描述的，當於儲存節點SN中係儲存資料「1」時，儲存節點SN的電壓VSN可為供電電壓VDD與第一耦合電壓Vc1的總和。在第一時間t1，可以邏輯高位準啟動施加至對應於記憶體胞元陣列100之選定列的讀取字線RWL之讀取字線信號RWLS，且以與讀取字線信號RWLS同步的方式以邏輯低位準啟動同步脈衝信號SPS。由於耦合效應可由MOS電容器330回應於同步脈衝信 號SPS自邏輯高位準至邏輯低位準之轉變而發生於儲存節點SN處，因此儲存節點SN之電壓VSN可經歷小的縮減。
然而，由於儲存節點SN之電壓VSN在第一時間t1之前被保持為高位準，儲存節點SN之電壓VSN可不縮減至比供電電壓VDD還少讀取電晶體320之臨限電壓RVth的電壓。因此，可將讀取電晶體320維持在斷開狀態，使得可將讀取位元線RBL之電壓VRBL維持在預充電之狀態，亦即，在邏輯低位準。
控制單元200可感測被維持在邏輯低位準的讀取位元線RBL之電壓VRBL，並將儲存於記憶體胞元300a中的資料之值判定為「1」。
在第二時間t2，讀取字線信號RWLS可於邏輯低位準被停用，並且同步脈衝信號SPS可於邏輯高位準被以與讀取字線信號RWLS同步的方式停用。因此，儲存節點SN之電壓VSN可返回至在第一時間t1前之時間的電壓。替代地，如上參看圖7所描述，當將資料「0」儲存於儲存節點SN中時，儲存節點SN之電壓VSN可為接地電壓VSS與寫入電晶體310之臨限電壓WVth之總和。
在第三時間t3，被施加至對應於記憶體胞元陣列100之一選定列的讀取字線RWL之讀取字線信號RWLS可被以邏輯高位準啟動，並且同步脈衝信號SPS可在邏輯低位準被以與讀取字線信號RWLS同步的方式啟動。
由於在儲存節點SN處可藉由MOS電容器330回應同步脈衝信號SPS自邏輯高位準至邏輯低位準的轉變而 發生耦合效應，儲存節點SN的電壓VSN可經歷小量的縮減。因此，讀取電晶體320可接通，使得可經由讀取電晶體320將電荷自讀取字線RWL提供至讀取位元線RBL。又，讀取位元線RBL之電壓VRBL可自預充電之狀態(亦即，自邏輯低位準)增大。
由於被以邏輯低位準啟動的同步脈衝信號SPS在第三時間t3被施加至MOS電容器330的下部電極，儲存節點SN的電壓VSN可自在第三時間t3之前之時的電壓被降壓。因此，亦可將經由讀取電晶體320自讀取字線RWL流動至讀取位元線RBL之電流增加，使得用於控制單元200判定儲存於記憶體胞元300a中的資料之值之感測裕度可增大。
因為具有邏輯低位準的讀取字線信號RWLS被施加至對應於此未選定列的讀取字線RWL，所以可產生下面的這個效應。若在未選定列中之記憶體胞元300a儲存資料「0」且讀取位元線RBL之電壓VRBL增大至儲存節點SN之電壓VSN與讀取電晶體320之臨限電壓RVth的總和，則未選定列中儲存資料「0」的記憶體胞元300a之讀取電晶體320可接通。結果，電流可自讀取位元線RBL流動至讀取字線RWL。因此，如圖8中所說明，讀取位元線RBL之電壓VRBL可增大直至未選定列中的記憶體胞元300a之儲存節點SN之電壓VSN與讀取電晶體320之臨限電壓RVth的總和。
控制單元200可感測從邏輯低位準增大的讀取位元線RBL之電壓VRBL，並將儲存於記憶體胞元300a中的資料之值判定為「0」。
在第四時間t4，讀取字線信號RWLS可於邏輯低位準被停用，並且同步脈衝信號SPS可於邏輯高位準以與讀取字線信號RWLS同步的方式被停用。因此，儲存節點SN之電壓VSN可返回至在第三時間t3前之時間的電壓。
如於上文中參看圖2、圖7及圖8所描述的，記憶體胞元300a可包括耦接至儲存節點SN的MOS電容器330。在寫入操作中，可以與寫入字線信號WWLS同步的方式將同步脈衝信號SPS施加至MOS電容器330之下部電極。在讀取操作中，亦可以與讀取字線信號RWLS同步的方式將同步脈衝信號SPS施加至MOS電容器330之下部電極。結果，回應於同步脈衝信號SPS，耦合效應可經由MOS電容器330發生於儲存節點SN處。因此，記憶體胞元300a之資料保留時間可增加，且記憶體胞元300a之再新週期亦可增加。可藉由連續地執行讀取操作及寫入操作來執行記憶體胞元300a之再新操作。
圖9例示出記憶體胞元300b的另一個實例，其可被包括在圖1之記憶體裝置中。記憶體胞元300b可包括一寫入電晶體310、一讀取電晶體325及一金屬氧化物半導體(MOS)電容器330。
可將寫入電晶體310實施為p型MOS電晶體，並且可將讀取電晶體325實施為n型MOS電晶體。寫入電晶體310可包括耦接至寫入字線WWL之閘極電極、耦接至寫入位元線WBL之第一電極及耦接至儲存節點SN之第二電極。
讀取電晶體325可包括耦接至儲存節點SN的閘 極電極、耦接至讀取字線RWL的第一電極、及耦接至讀取位元線RBL的第二電極。
MOS電容器330可包括耦接至儲存節點SN的閘極電極以及耦接至同步控制線SCL的下部電極。可經由同步控制線SCL將自控制單元200提供之同步脈衝信號施加至MOS電容器330之下部電極。
圖9之記憶體胞元300b可具有與圖2之記憶體胞元300a(例示於圖3至圖6中)相同的佈局，惟記憶體胞元300b係使用n型MOS電晶體作為讀取電晶體325。
圖10例示出用於描述圖9之記憶體胞元之寫入操作的時序圖。將參看圖9及圖10描述圖9之記憶體胞元300b之寫入操作。在圖10中，供電電壓VDD表示邏輯高位準，且接地電壓VSS表示邏輯低位準。又，在第一時間t1執行用於寫入資料「1」之寫入操作，且在第三時間t3執行用於寫入資料「0」之寫入操作。
請參看圖10，在第一時間t1之前且在第三時間t3之前的等待模式中，被施加至寫入字線WWL的寫入字線信號WWLS可被保持為邏輯高位準。由於將具有邏輯高位準之寫入字線信號WWLS施加至寫入電晶體310之閘極電極，因此寫入電晶體310可維持於斷開狀態中，使得可將儲存節點SN與寫入位元線WBL斷開連接。因此，可維持儲存於儲存節點SN中之資料(亦即，儲存於儲存節點SN中之電荷)。
然而，若洩漏電流在儲存節點SN與寫入電晶體 310之本體之間流動且/或在儲存節點SN與讀取電晶體325之本體之間流動，則可不維持儲存於儲存節點SN中的電荷。隨著儲存節點SN之電壓VSN與寫入電晶體310之本體之電壓之間的差及/或儲存節點SN之電壓VSN與讀取電晶體325之本體之電壓之間的差增大，洩漏電流可增大。隨著洩漏電流增大，記憶體胞元300b之資料保留時間可減少。
如於上文中所述的，因為係以p型MOS電晶體來實施寫入電晶體310，所以可將寫入電晶體310的本體設定成供電電壓VDD。又，因為讀取電晶體325係藉由n型MOS電晶體實施，所以讀取電晶體325之本體可設定至接地電壓VSS。因此，經由同步控制線SCL施加至MOS電容器330之下部電極的同步脈衝信號SPS可在等待模式中保持於供電電壓VDD與接地電壓VSS之間的最適宜或預定電壓Vopt。結果，在儲存節點SN與寫入電晶體310之本體之間流動的洩漏電流之總和可縮減或最小化，且在儲存節點SN與讀取電晶體325之本體之間流動的洩漏電流可減少或最小化。因而，記憶體胞元300b之資料保留時間可增加。
當在記憶體胞元300b中寫入資料「1」時，具有邏輯高位準的寫入位元線信號WBLS可被施加至寫入位元線WBL。在第一時間t1，可以邏輯低位準啟動施加至對應於記憶體胞元陣列100之選定列的寫入字線WWL之寫入字線信號WWLS，且以與寫入字線信號WWLS同步的方式以邏輯低位準啟動同步脈衝信號SPS。因此，可在寫入電晶體310之源極與閘極之間施加比寫入電晶體310之臨限電壓 WVth高的電壓。因而，寫入電晶體310可接通且可經由寫入電晶體310將電荷自寫入位元線WBL提供至儲存節點SN。結果，儲存節點SN之電壓VSN可設定至供電電壓VDD。
在第二時間t2，寫入字線信號WWLS可於邏輯高位準被停用，並且同步脈衝信號SPS可於最適宜或預定電壓Vopt被以與寫入字線信號WWLS同步的方式停用。由於耦合效應可由MOS電容器330回應於同步脈衝信號SPS自邏輯低位準至最適宜或預定電壓Vopt之轉變而發生於儲存節點SN處，因此儲存節點SN之電壓VSN可增大至比供電電壓VDD高之電壓。
當同步脈衝信號SPS在圖7中之記憶體胞元300a的時序圖中於第二時間t2從邏輯低位準改變至邏輯高位準時，同步脈衝信號SPS在圖10中之記憶體胞元300b的時序圖中係於第二時間t2從邏輯低位準改變至低於邏輯高位準的最適宜或預定電壓Vopt。因此，在第二時間t2發生於記憶體胞元300b之儲存節點SN處的耦合效應可小於在第二時間t2發生於記憶體胞元300a之儲存節點SN處的耦合效應。因而，如圖10中所說明，在第二時間t2，儲存節點SN之電壓VSN可增大了來自供電電壓VDD之第二耦合電壓Vc2(其低於第一耦合電壓Vc1)。在至少一實施例中，Vopt可為與最適宜值不同的預定電壓以符合(例如)給定應用之要求。
在第二時間t2之後的等待模式中，可將同步脈衝信號SPS保持為最適宜或預定電壓Vopt。因此，如上所述，洩漏電流可最小化。因而，如圖10中所說明，由洩漏電流 造成的在等待模式中的儲存節點SN之電壓VSN之縮減速率可相對低。
或者是，當在記憶體胞元300b中寫入資料「0」時，具有邏輯低位準的寫入位元線信號WBLS可被施加至寫入位元線WBL。在第三時間t3，可以邏輯低位準啟動施加至對應於記憶體胞元陣列100之選定列的寫入字線WWL之寫入字線信號WWLS。可以與寫入字線信號WWLS同步的方式以邏輯低位準啟動同步脈衝信號SPS。由於耦合效應可由MOS電容器330回應於同步脈衝信號SPS自最適宜或預定電壓Vopt至邏輯低位準之轉變而發生於儲存節點SN處，因此儲存節點SN之電壓VSN可縮減。
若以邏輯低位準所啟動的同步脈衝信號SPS在第三時間t3並未被施加至MOS電晶體330之下部電極，則儲存節點SN之電壓VSN可縮減至比接地電壓VSS多出寫入電晶體310之臨限電壓WVth的電壓。因此，在將資料「1」寫入於記憶體胞元300b中之情況下的儲存節點SN之電壓VSN與在將資料「0」寫入於記憶體胞元300b中之情況下的儲存節點SN之電壓VSN之間的差可比供電電壓VDD與接地電壓VSS之間的差小寫入電晶體310之臨限電壓WVth。因此，記憶體胞元300b之資料感測裕度及資料保留時間可減少。
然而，在根據如於圖10中所例示之示範實施例的記憶體胞元300b中，同步脈衝信號SPS係在寫入操作中被以與寫入字線信號WWLS同步的方式以邏輯低位準啟動。因此，儲存節點SN之電壓VSN可在第三時間t3進一步縮減， 而與寫入電晶體310之臨限電壓WVth無關。舉例而言，由於耦合效應(其具有與發生於第二時間t2之耦合效應類似的強度)可發生於第三時間t3，因此在第三時間t3的儲存節點SN之電壓VSN可自比接地電壓VSS高寫入電晶體310之臨限電壓WVth的電壓縮減第二耦合電壓Vc2。
在第四時間t4，寫入字線信號WWLS可於邏輯高位準被停用，並且同步脈衝信號SPS可於最適宜或預定電壓Vopt被以與寫入字線信號WWLS同步的方式停用。由於耦合效應可由MOS電容器330回應於同步脈衝信號SPS自邏輯低位準至最適宜或預定電壓Vopt之轉變而發生於儲存節點SN處，因此儲存節點SN之電壓VSN可增大了第二耦合電壓Vc2。結果，儲存節點SN之電壓VSN可對應於比接地電壓VSS高寫入電晶體310之臨限電壓WVth的電壓。
在第二時間t4之後的等待模式中，可將同步脈衝信號SPS保持為最適宜或預定電壓Vopt。因此，如上所述，洩漏電流可減少或最小化。因而，如圖10中所說明，由洩漏電流造成的在等待模式中的儲存節點SN之電壓VSN之縮減速率可相對低。
因而，如於圖10中所例示的，在將資料「1」寫入記憶體胞元300b的情況中，儲存節點SN之電壓VSN可為供電電壓VDD與第二耦合電壓Vc2的總和。在將資料「0」寫入於記憶體胞元300b中之情況下，儲存節點SN之電壓VSN可為接地電壓VSS與寫入電晶體310之臨限電壓WVth之總和。因此，與不包括MOS電容器330之記憶體胞元相 比，在將資料「1」寫入於記憶體胞元300b中之情況下的儲存節點SN之電壓VSN與在將資料「0」寫入於記憶體胞元300b中之情況下的儲存節點SN之電壓VSN之間的差可增大了第二耦合電壓Vc2。因此，記憶體胞元300a之資料感測裕度及資料保留時間可增加。
圖11例示出用於描述圖9之記憶體胞元之寫入操作的另一個時序圖。圖11之時序圖可與圖10之時序圖相同，惟同步脈衝信號SPS除外。
請參看圖11，同步脈衝信號SPS可在等待模式中被保持為最適宜或預定電壓Vopt，並可在第五時間t5(亦即，就在同步脈衝信號SPS被以與寫入字線信號WWLS同步的方式在第一時間t1以邏輯低位準啟動之前)改變至邏輯高位準。類似地，同步脈衝信號SPS可在等待模式中保持在最適宜或預定電壓Vopt，且可在第六時間t6(亦即，緊跟在以與寫入字線信號WWLS同步的方式在第一時間t3以邏輯低位準啟動同步脈衝信號SPS之前)改變至邏輯高位準。亦即，同步脈衝信號SPS可在寫入操作前自最適宜或預定電壓Vopt轉變至邏輯高位準，且接著在寫入操作中自邏輯高位準大大地改變至邏輯低位準以放大在寫入操作期間由MOS電容器330發生於儲存節點SN處之耦合效應。
因此，與圖7之時序圖類似，在將資料「1」寫入至記憶體胞元300b的情況中，儲存節點SN之電壓VSN可為供電電壓VDD與第一耦合電壓Vc1的總和。在將資料「0」寫入於記憶體胞元300b中之情況下，儲存節點SN之電壓 VSN可為接地電壓VSS與寫入電晶體310之臨限電壓WVth之總和。因此，與不包括MOS電容器330之記憶體胞元相比，在將資料「1」寫入於記憶體胞元300b中之情況下的儲存節點SN之電壓VSN與在將資料「0」寫入於記憶體胞元300b中之情況下的儲存節點SN之電壓VSN之間的差可增大了第一耦合電壓Vc1。因此，記憶體胞元300b之資料感測裕度及資料保留時間可進一步增加。
圖12例示出用於描述圖9之記憶體胞元之讀取操作的一個時序圖。將參看圖9及圖12描述圖9之記憶體胞元300b之讀取操作。在圖12中，供電電壓VDD表示邏輯高位準，且接地電壓VSS表示邏輯低位準。又，在第一時間t1執行用於讀取資料「1」之讀取操作，且在第三時間t3執行用於讀取資料「0」之讀取操作。
在第一時間t1之前且在第三時間t3之前的等待模式中，可將同步脈衝信號SPS保持為最適宜或預定電壓Vopt，使得洩漏電流可如於上文中所述地被減少或最小化。
在讀取操作中，讀取位元線RBL可被預充電至邏輯高位準。
請參看圖9，若被包括在未選定列中的記憶體胞元300b儲存資料「1」，並且具有邏輯低位準的讀取字線信號RWLS被施加至對應於此未選定列的讀取字線RWL，則讀取電晶體325可接通。結果，可經由讀取電晶體325將電荷自讀取位元線RBL放電至讀取字線RWL，且讀取位元線RBL之電壓VRBL可自預充電之位準縮減。因此，可出現誤 差，其中在包括於未選定列中之記憶體胞元300b中，讀取位元線RBL之電壓VRBL改變。
然而，若係具有邏輯高位準的讀取字線信號RWLS被施加至對應於未選定列的讀取字線RWL，則可不在讀取電晶體325之源極與閘極之間施加比讀取電晶體325之臨限電壓RVth高的電壓，與儲存於包括於未選定列中之記憶體胞元300a中的資料之邏輯位準無關。因此，未選定列中的記憶體胞元300b之讀取電晶體325可保持於斷開狀態中。因此，讀取位元線RBL之電壓VRBL可不因未選定列中之記憶體胞元300b而改變。
因此，在根據一些示範實施例的記憶體胞元300b之讀取操作中，被以邏輯低位準啟動的讀取字線信號RWLS可被施加至對應於選定列之讀取字線RWL，並且被保持為邏輯高位準的讀取字線信號RWLS可被施加至對應於未選定列之讀取字線RWL。
如於上文中參看圖11所描述的，當係將資料「1」儲存於儲存節點SN中時，儲存節點SN之電壓VSN可為供電電壓VDD與第一耦合電壓Vc1的總和。在第一時間t1，可以邏輯低位準啟動施加至對應於記憶體胞元陣列100之選定列的讀取字線RWL之讀取字線信號RWLS，且可以與讀取字線信號RWLS同步的方式以邏輯高位準啟動同步脈衝信號SPS。由於耦合效應可由MOS電容器330回應於同步脈衝信號SPS自最適宜或預定電壓Vopt至邏輯低位準之轉變而發生於儲存節點SN處，因此儲存節點SN之電壓VSN可增大小 的量。因此，讀取電晶體325可接通。結果，電荷可經由讀取電晶體325自讀取位元線RBL放電至讀取字線RWL，且讀取位元線RBL之電壓VRBL可自預充電之狀態(亦即，自邏輯高位準)縮減。
由於被以邏輯高位準啟動的同步脈衝信號SPS在第一時間t1被施加至MOS電容器330之下部電極，儲存節點SN之電壓VSN可從在第一時間t1之前之時的電壓被升壓。因此，經由讀取電晶體325自讀取位元線RBL流動至讀取字線RWL的電流亦可增加。結果，用於控制單元200判定儲存於記憶體胞元300b中的資料之值之感測裕度可增大。
如於文中所指出的，具有邏輯高位準之讀取字線信號RWLS係被施加至對應於未選定列的讀取字線RWL。若在未選定列中之記憶體胞元300b儲存資料「1」且讀取位元線RBL之電壓VRBL自儲存節點SN之電壓VSN縮減讀取電晶體325之臨限電壓RVth，則未選定列中儲存資料「1」的記憶體胞元300b之讀取電晶體325可接通。結果，電流可自讀取字線RWL流動至讀取位元線RBL。因此，如圖12中所說明，讀取位元線RBL之電壓VRBL可縮減了讀取電晶體325之臨限電壓RVth，至低於未選定列中的記憶體胞元300b之儲存節點SN之電壓VSN之電壓。
控制單元200可感測自邏輯高位準縮減下來的讀取位元線RBL之電壓VRBL，並且可將儲存於記憶體胞元300b中的資料之值判定為「1」。
在第二時間t2，讀取字線信號RWLS可被以邏輯 高位準啟動，並且同步脈衝信號SPS可被以與讀取字線信號RWLS同步的方式以最適宜或預定電壓Vopt啟動。因此，儲存節點SN之電壓VSN可返回至在第一時間t1前之時間的電壓。
或者是，當自記憶體胞元300b中讀取資料「0」時，被施加至讀取字線RWL的讀取字線信號RWLS可被以邏輯低位準啟動，並且同步脈衝信號SPS可在第三時間t3被以與讀取字線信號RWLS同步的方式以邏輯高位準啟動。由於耦合效應可由MOS電容器330回應於同步脈衝信號SPS自最適宜或預定電壓Vopt至邏輯高位準之轉變而發生於儲存節點SN處，因此儲存節點SN之電壓VSN可增大小的量。然而，由於將資料「0」(亦即，邏輯低位準)儲存於儲存節點SN中，因此，可將讀取電晶體325保持於斷開狀態中。因此，可將讀取位元線RBL之電壓VRBL維持在預充電之狀態，亦即，在邏輯高位準。
控制單元200可感測被維持為邏輯高位準的讀取位元線RBL之電壓VRBL，並將儲存於記憶體胞元300b中的資料之值判定為「0」。
在第四時間t4，讀取字線信號RWLS可於邏輯高位準被停用，並且同步脈衝信號SPS可被以與讀取字線信號RWLS同步的方式於最適宜或預定電壓Vopt停用。因此，儲存節點SN之電壓VSN可返回至在第三時間t3前之時間的電壓。
如於上文中參看圖9、圖10、圖11及圖12所描述 的，記憶體胞元300b可包括耦接至儲存節點SN的MOS電容器330。在寫入操作中，可以與寫入字線信號WWLS同步的方式將同步脈衝信號SPS施加至MOS電容器330之下部電極。在讀取操作中，亦可以與讀取字線信號RWLS同步的方式將同步脈衝信號SPS施加至MOS電容器330之下部電極。結果，回應於同步脈衝信號SPS，耦合效應可經由MOS電容器330發生於儲存節點SN處。因此，記憶體胞元300b之資料保留時間可增加，且記憶體胞元300b之再新週期亦可增加。在一實施例中，可藉由連續地執行讀取操作及寫入操作來執行記憶體胞元300b之再新操作。
圖13例示可被包括在圖1之記憶體裝置中的記憶體胞元300c的另一個實例。參看圖13，記憶體胞元300c可包括一寫入電晶體310、一讀取電晶體340、一讀取開關電晶體350及一金屬氧化物半導體(MOS)電容器330。
如於圖13中所例示的，係可以p型MOS電晶體來實施寫入電晶體310、讀取電晶體340及讀取開關電晶體350。
寫入電晶體310可包括耦接至寫入字線WWL的閘極電極、耦接至寫入位元線WBL的第一電極、及耦接至儲存節點S的之第二電極。
讀取電晶體340可包括耦接至儲存節點SN的閘極電極、耦接至讀取字線RWL的第一電極、及耦接至讀取開關電晶體350之第一電極的第二電極。
讀取開關電晶體350可包括耦接至讀取字線RWL 的閘極電極、耦接至讀取電晶體340之第二電極的第一電極、及耦接至讀取位元線RBL的第二電極。
MOS電容器330可包括耦接至儲存節點SN的閘極電極、及耦接至同步控制線SCL的下部電極。可經由同步控制線SCL將自控制單元200提供之同步脈衝信號施加至MOS電容器330之下部電極。
連接至讀取電晶體340之閘極電極的圖13中之寫入電晶體310和MOS電容器330的結構可係與連接至讀取電晶體320之閘極電極的圖2中之寫入電晶體310和MOS電容器330的結構相同。另外，圖13之記憶體胞元300c中的寫入電晶體310及讀取電晶體340可藉由p型MOS電晶體實施。圖2之記憶體胞元300a中的寫入電晶體310及讀取電晶體320亦可藉由p型MOS電晶體實施。因此，可以與根據圖7之時序圖的圖2之記憶體胞元300a之寫入操作相同的方式執行圖13之記憶體胞元300c之寫入操作。
圖14例示用於描述圖13之記憶體胞元300c之讀取操作的時序圖。在圖14中，供電電壓VDD表示邏輯高位準，且接地電壓VSS表示邏輯低位準。又，在第一時間t1執行用於讀取資料「1」之讀取操作，且在第三時間t3執行用於讀取資料「0」之讀取操作。
如於上文中參看圖7所描述的，由於寫入電晶體310和讀取電晶體340係以p型MOS電晶體實施，寫入電晶體310之本體和讀取電晶體340之本體係可被設定為供電電壓VDD。因此，可將儲存節點SN之電壓VSN保持在高位準(例 如，儘可能高)，以用於減少洩漏電流。為了使用由MOS電容器330造成之耦合效應增大儲存節點SN之電壓VSN，可在第一時間t1前及第三時間t3前之等待模式中將經由同步控制線SCL施加至MOS電容器330之下部電極的同步脈衝信號SPS保持在邏輯高位準。因而，發生於儲存節點SN處之洩漏電流可減少，且記憶體胞元300c之資料保留時間可增加。
如於圖14中所例示的，讀取位元線RBL係可在讀取操作中被預充電至邏輯高位準。參看圖13，若將具有邏輯高位準之讀取字線信號RWLS施加至對應於未選定列之讀取字線RWL，則可將未選定列中的記憶體胞元300c之讀取開關電晶體350保持在斷開狀態中，使得可將讀取位元線RBL與寫入字線RWL斷開連接。因此，讀取位元線RBL之電壓VRBL可不因未選定列中之記憶體胞元300c而改變。
因此，在根據一些示範實施例的記憶體胞元300c之讀取操作中，被以邏輯低位準啟動的讀取字線信號RWLS係可被施加至對應於選定列的讀取字線RWL。可將保持在邏輯高位準之讀取字線信號RWLS施加至對應於未選定列之讀取字線RWL。
如於上文中參看圖7所描述的，當係將資料「1」儲存於儲存節點SN中時，儲存節點SN之電壓VSN可為供電電壓VDD與第一耦合電壓Vc1的總和。在第一時間t1，可以邏輯低位準啟動施加至對應於記憶體胞元陣列100之選定列的讀取字線RWL之讀取字線信號RWLS，且可以與讀取字 線信號RWLS同步的方式以邏輯低位準啟動同步脈衝信號SPS。由於耦合效應可由MOS電容器330回應於同步脈衝信號SPS自邏輯高位準至邏輯低位準之轉變而發生於儲存節點SN處，因此儲存節點SN之電壓VSN可縮減小的量。
假設讀取電晶體340之特性係與讀取開關電晶體350之特性相同，那麼，由於讀取開關電晶體350耦接於讀取電晶體340與讀取位元線RBL之間，儲存節點SN之電壓VSN應該會縮減至比供電電壓VDD與接地電壓VSS之平均值還少讀取電晶體340之臨限電壓的電壓。讀取電晶體340可因此接通，即使將以邏輯低位準啟動的讀取字線信號RWLS施加至讀取開關電晶體350之閘極電極。
然而，由於儲存節點SN之電壓VSN在第一時間t1之前係被保持為高位準以儲存資料「1」，儲存節點SN之電壓VSN可不縮減至低於比供電電壓VDD與接地電壓VSS之平均值還少讀取電晶體340之臨限電壓的電壓。因此，可將讀取電晶體340保持在斷開狀態，即使將以邏輯低位準啟動的讀取字線信號RWLS施加至讀取開關電晶體350之閘極電極。結果，可將讀取位元線RBL之電壓VRBL維持在預充電之狀態，亦即，在邏輯高位準。
控制單元200可感測被維持在邏輯高位準的讀取位元線RBL之電壓VRBL，並可將儲存於記憶體胞元300c中的資料之值判定為「1」。
在第二時間t2，讀取字線信號RWLS可於邏輯高位準被停用，並且同步脈衝信號SPS可於邏輯高位準被以與 讀取字線信號RWLS同步的方式停用。因此，儲存節點SN之電壓VSN可返回至在第一時間t1前之時間的電壓。
或者是，如於上文中參看圖7所描述的，當係將資料「0」儲存於儲存節點SN中時，儲存節點SN之電壓VSN可為接地電壓VSS與寫入電晶體310之臨限電壓WVth的總和。在第三時間t3，可以邏輯低位準啟動施加至對應於記憶體胞元陣列100之選定列的讀取字線RWL之讀取字線信號RWLS，且可以與讀取字線信號RWLS同步的方式以邏輯低位準啟動同步脈衝信號SPS。
由於被以邏輯低位準啟動的讀取字線信號RWLS被施加至讀取開關電晶體350的閘極電極，讀取開關電晶體350可接通。由於耦合效應可由MOS電容器330回應於同步脈衝信號SPS自邏輯高位準至邏輯低位準之轉變而發生於儲存節點SN處，因此儲存節點SN之電壓VSN可縮減小的量。因此，讀取電晶體340亦可接通，使得電荷可經由讀取開關電晶體350及讀取電晶體340自讀取位元線RBL放電至讀取字線RWL。結果，讀取位元線RBL之電壓VRBL可自預充電之狀態(亦即，自邏輯高位準)縮減。
由於被以邏輯低位準啟動的同步脈衝信號SPS在第三時間t3被施加至MOS電容器330之下部電極，儲存節點SN之電壓VSN可從在第三時間t3之前之時的電壓被降壓。因此，經由讀取開關電晶體350及讀取電晶體340自讀取位元線RBL流動至讀取字線RWL的電流亦可增加。結果，用於控制單元200判定儲存於記憶體胞元300c中的資料 之值之感測裕度可增大。
由於具有邏輯高位準的讀取字線信號RWLS被施加至對應於未選定列的讀取字線RWL，在未選定列中的記憶體胞元300c之讀取開關電晶體350可被保持在斷開狀態。因此，電流可不經由未選定列中之記憶體胞元300c中的讀取電晶體340及讀取開關電晶體350自讀取字線RWL流動至讀取位元線RBL，即使儲存節點SN之電壓VSN縮減。因而，如圖14中所說明，儲存節點SN之電壓VSN可縮減至接地電壓VSS。
控制單元200可感測被縮減至邏輯低位準的讀取位元線RBL之電壓VRBL，並將儲存於記憶體胞元300c中的資料之值判定為「0」。
在第四時間t4，讀取字線信號RWLS可於邏輯高位準被停用，並且同步脈衝信號SPS可於邏輯高位準備以與讀取字線信號RWLS同步的方式停用。因此，儲存節點SN之電壓VSN可返回至在第三時間t3前之時間的電壓。
如於上文中參看圖13及圖14所描述的，當自記憶體胞元300c中讀取資料「1」時，儲存節點SN之電壓VSN可為供電電壓VDD。當自記憶體胞元300c讀取資料「0」時，儲存節點SN之電壓VSN可為接地電壓VSS。亦即，由於圖13之記憶體胞元300c進一步包括讀取開關電晶體350，因此儲存節點SN之電壓VSN可根據儲存於記憶體胞元300c中的資料之值經歷自供電電壓VDD至接地電壓VSS之大擺動。因此，記憶體胞元300c之資料保留時間可進一步增加。
圖15例示出可在圖1之記憶體裝置中的記憶體胞元300d的另一個實例。記憶體胞元300d可包括一寫入電晶體310、一讀取電晶體345、一讀取開關電晶體355及一金屬氧化物半導體(MOS)電容器330。寫入電晶體310可藉由一p型MOS電晶體實施，且該讀取電晶體345及該讀取開關電晶體355可藉由n型MOS電晶體實施。
寫入電晶體310可包括耦接至寫入字線WWL的閘極電極、耦接至寫入位元線WBL的第一電極、及耦接至儲存節點SN的第二電極。
讀取電晶體345可包括耦接至儲存節點SN的閘極電極、耦接至讀取字線RWL的第一電極、及耦接至讀取開關電晶體355之第一電極的第二電極。
讀取開關電晶體355可包括耦接至讀取字線RWL的閘極電極、耦接至讀取電晶體345之第二電極的第一電極、及耦接至讀取位元線RBL的第二電極。
MOS電容器330可包括耦接至儲存節點SN的閘極電極、及耦接至同步控制線SCL的下部電極。可經由同步控制線SCL將自控制單元200提供之同步脈衝信號施加至MOS電容器330之下部電極。
連接至讀取電晶體345之閘極電極的圖15中之寫入電晶體310和MOS電容器330的結構可係與連接至讀取電晶體325之閘極電極的圖9中之寫入電晶體310和MOS電容器330的結構相同。另外，圖15之記憶體胞元300d中的寫入電晶體310及讀取電晶體345可分別藉由p型MOS電晶體及n 型MOS電晶體實施。圖9之記憶體胞元300b中的寫入電晶體310及讀取電晶體325亦可分別藉由p型MOS電晶體及n型MOS電晶體實施。因此，可以與根據圖10或圖11之時序圖的圖9之記憶體胞元300b之寫入操作相同的方式執行圖15之記憶體胞元300d之寫入操作。
圖16例示出用於描述圖15之記憶體胞元300d之讀取操作的一個時序圖。在圖16中，供電電壓VDD表示邏輯高位準，且接地電壓VSS表示邏輯低位準。在第一時間t1執行用於讀取資料「1」之讀取操作，且在第三時間t3執行用於讀取資料「0」之讀取操作。
如於上文中參看圖10所描述的，由於寫入電晶體310係以p型MOS電晶體來實施，寫入電晶體310之本體可被設定為供電電壓VDD。又，由於讀取電晶體345係藉由n型MOS電晶體實施，因此讀取電晶體345之本體可設定至接地電壓VSS。因此，經由同步控制線SCL施加至MOS電容器330之下部電極的同步脈衝信號SPS可在第一時間t1前及第三時間t3前之等待模式中保持於供電電壓VDD與接地電壓VSS之間的最適宜或預定電壓Vopt。此可縮減或最小化在儲存節點SN與寫入電晶體310之本體之間流動的洩漏電流與在儲存節點SN與讀取電晶體345之本體之間流動的洩漏電流之總和。因而，記憶體胞元300d之資料保留時間可增加。
如於圖16中所例示的，讀取位元線RBL係可在讀取操作中被預充電至邏輯低位準。參看圖15，若將具有邏輯低位準之讀取字線信號RWLS施加至對應於未選定列之 讀取字線RWL，則可將未選定列中的記憶體胞元300d之讀取開關電晶體355保持在斷開狀態中，使得可將讀取位元線RBL與寫入字線RWL斷開連接。因此，讀取位元線RBL之電壓VRBL可不因未選定列中之記憶體胞元300d而改變。
因此，在根據一些示範實施例的記憶體胞元300d之讀取操作中，被以邏輯高位準啟動的讀取字線信號RWLS可被施加至對應於選定列的讀取字線RWL。可將保持在邏輯低位準之讀取字線信號RWLS施加至對應於未選定列之讀取字線RWL。
如於上文中參看圖11所描述的，當係將資料「1」儲存於儲存節點SN中時，儲存節點SN之電壓VSN可為供電電壓VDD與第一耦合電壓Vc1的總和。在第一時間t1，可以邏輯高位準啟動施加至對應於記憶體胞元陣列100之選定列的讀取字線RWL之讀取字線信號RWLS。可以與讀取字線信號RWLS同步的方式以邏輯高位準啟動同步脈衝信號SPS。由於將以邏輯高位準啟動的讀取字線信號RWLS施加至讀取開關電晶體355之閘極電極，因此讀取開關電晶體355可接通。
由於可藉由MOS電容器330回應同步脈衝信號SPS自最適宜預定電壓Vopt至邏輯高位準之轉變而於儲存節點SN處發生耦合效應，儲存節點SN之電壓VSN可小量增加。因此，讀取電晶體345亦可接通，使得可經由讀取電晶體345將電荷自讀取字線RWL提供至讀取位元線RBL。又，讀取開關電晶體355及讀取位元線RBL之電壓VRBL可自預 充電之狀態(亦即，自邏輯低位準)增大。
由於被以邏輯高位準啟動的同步脈衝信號SPS在第一時間t1被施加至MOS電容器330之下部電極，儲存節點SN之電壓VSN可從在第一時間t1之前之時的電壓被升壓。因此，經由讀取電晶體345及讀取開關電晶體355自讀取字線RWL流動至讀取位元線RBL的電流亦可增加。結果，用於控制單元200判定儲存於記憶體胞元300d中的資料之值之感測裕度可增大。
由於具有邏輯低位準的讀取字線信號RWLS被施加至對應於未選定列的讀取字線RWL，被包括在此未選定列中的記憶體胞元300d之讀取開關電晶體355可被保持在斷開狀態中。因此，電流可不經由未選定列中之記憶體胞元300d中的讀取開關電晶體355及讀取電晶體345自讀取位元線RBL流動至讀取字線RWL，即使儲存節點SN之電壓VSN增大。因而，如圖16中所說明，儲存節點SN之電壓VSN可增大直至至供電電壓VDD。
控制單元200可感測被增大至邏輯高位準的讀取位元線RBL之電壓VRBL，並將儲存在記憶體胞元300d中的資料之值判定為「1」。
在第二時間t2，讀取字線信號RWLS可於邏輯低位準被停用，並且同步脈衝信號SPS可於最適宜或預定電壓Vopt被以與讀取字線信號RWLS同步的方式停用。因此，儲存節點SN之電壓VSN可返回至在第一時間t1前之時間的電壓。
或者是，如於上文中參看圖11所描述的，當係將資料「0」儲存於儲存節點SN中時，儲存節點SN之電壓VSN可為接地電壓VSS與寫入電晶體310之臨限電壓WVth的總和。在第三時間t3，可以邏輯高位準啟動施加至對應於記憶體胞元陣列100之選定列的讀取字線RWL之讀取字線信號RWLS。可以與讀取字線信號RWLS同步的方式以邏輯高位準啟動同步脈衝信號SPS。
由於可藉由MOS電容器330回應同步脈衝信號SPS自最適宜或預定電壓Vopt至邏輯高位準之轉變而於儲存節點SN處發生耦合效應，儲存節點SN之電壓VSN可小量增加。假定讀取電晶體345之特性與讀取開關電晶體355之特性相同，由於讀取開關電晶體355耦接於讀取電晶體345與讀取位元線RBL之間，因此儲存節點SN之電壓VSN應增大直至比供電電壓VDD與接地電壓VSS之平均值高讀取電晶體345之臨限電壓的電壓。結果，讀取電晶體345可接通，即使將以邏輯高位準啟動的讀取字線信號RWLS施加至讀取開關電晶體355之閘極電極。
然而，由於儲存節點SN之電壓VSN在第三時間t3之前係被保持在低位準以儲存資料「0」，儲存節點SN之電壓VSN可不增大至高於比供電電壓VDD與接地電壓VSS之平均值高出讀取電晶體345之臨限電壓的電壓。因此，可將讀取電晶體345保持在斷開狀態，即使將以邏輯高位準啟動的讀取字線信號RWLS施加至讀取開關電晶體355之閘極電極。結果，可將讀取位元線RBL之電壓VRBL維持在預充電 之狀態，亦即，在邏輯低位準。
控制單元200可感測被維持為邏輯低位準的讀取位元線RBL之電壓VRBL，並將儲存於記憶體胞元300d中的資料之值判定為「0」。
在第四時間t4，讀取字線信號RWLS可於邏輯低位準被停用，並且同步脈衝信號SPS可於最適宜或預定電壓Vopt被以與讀取字線信號RWLS同步的方式停用。因此，儲存節點SN之電壓VSN可返回至在第三時間t3前之時間的電壓。
如於上文中參看圖15及圖16所描述的，當自記憶體胞元300d中讀取資料「1」時，儲存節點SN之電壓VSN可為供電電壓VDD。當自記憶體胞元300d讀取資料「0」時，儲存節點SN之電壓VSN可為接地電壓VSS。亦即，由於圖15之記憶體胞元300d進一步包括讀取開關電晶體355，因此儲存節點SN之電壓VSN可根據儲存於記憶體胞元300d中的資料之值經歷自供電電壓VDD至接地電壓VSS之大擺動。因此，記憶體胞元300d之資料保留時間可進一步增加。
請再次參看圖1，控制單元200可包括一列解碼器210、多個寫入字線驅動器WWLD 211、多個讀取字線驅動器RWLD 215、多個同步控制線驅動器SCLD 213、一行解碼器220、一寫入行選擇驅動器WCSD 223、一讀取行選擇驅動器RCSD 221、多個預充電電路PCC 225、多個寫入位元線驅動器WBLD 227及多個感測放大器229。
列解碼器210可基於列位址RADDR而將列選擇 信號提供給該等多個寫入字線驅動器211、該等多個讀取字線驅動器215及該等多個同步控制線驅動器213。
該等多個寫入字線驅動器211各可基於列選擇信號而經由各別的寫入字線WWL1、……、WWLn將寫入字線信號WWLS提供給記憶體胞元300。
該等多個讀取字線驅動器215各可基於列選擇信號而經由各別的讀取字線RWL1、……、RWLn將讀取字線信號RWLS提供給記憶體胞元300。
該等多個同步控制線驅動器213各可基於列選擇信號而經由各別的同步控制線SCL1、……、SCLn將同步脈衝信號SPS提供給記憶體胞元300。
該等多個預充電電路225各可在讀取操作中將各別的讀取位元線RBL1、……、RBLm預充電至預充電電壓。
行解碼器220可在寫入操作中基於行位址CADDR而將行選擇信號提供給寫入行選擇驅動器223，並在讀取操作中基於行位址CADDR而將行選擇信號提供給讀取行選擇驅動器221。
寫入行選擇驅動器223可基於行選擇信號而選擇該等多個寫入位元線驅動器227。讀取行選擇驅動器221可基於行選擇信號選擇該等多個感測放大器229。
在寫入操作中，列解碼器可210可基於列位址RADDR而選擇該等多個寫入字線驅動器211中之一者及該等多個同步控制線驅動器213中之一者。選定寫入字線驅動器211可經由寫入字線WWL將寫入字線信號WWLS提供至 記憶體胞元300。選定同步控制線驅動器213可經由同步控制線SCL將同步脈衝信號SPS提供至記憶體胞元300。
在寫入操作中，行解碼器220可基於行位址CADDR而控制寫入行選擇驅動器223以選擇該等多個寫入位元線驅動器227。
可經由全域資料線231及局部資料線232而將經由資料墊230所接收的寫入資料提供給寫入位元線驅動器227，並且寫入位元線驅動器227可將寫入資料施加至寫入位元線WBL1、……、WBLm。因此，可將寫入資料寫入至耦接至選定寫入字線WWL之記憶體胞元300內。
或者是，在讀取操作中，行解碼器220可基於行位址CADDR而控制讀取行選擇驅動器221以選擇該等多個感測放大器229。預充電電路225中之每一者可將各別讀取位元線RBL1、……、RBLm預充電至預充電電壓。
另外，在讀取操作中，列解碼器210可基於列位址RADDR而選擇該等多個讀取字線驅動器215中之一者及該等多個同步控制線驅動器213中之一者。選定讀取字線驅動器215可經由讀取字線RWL將讀取字線信號RWLS提供至記憶體胞元300。選定同步控制線驅動器213可經由同步控制線SCL將同步脈衝信號SPS提供至記憶體胞元300。
因此，可經由讀取位元線RBL1、……、RBLm而將儲存在耦接至選定讀取字線RWL之記憶體胞元300中的資料提供給感測放大器229。感測放大器229可藉由比較經由讀取位元線RBL1、……、RBLm接收之信號與參考信 號REF來判定儲存於記憶體胞元300中的資料之值。可經由局部資料線232、全域資料線231及資料墊230輸出判定之資料。
圖17例示積體電路400的一實施例，其包括一核心410和一記憶體裝置820。舉例而言，積體電路400可為一應用處理器(AP)、一微處理器、一中央處理單元(CPU)、一特殊應用積體電路(ASIC)或類似者。
舉例而言，核心410可為執行預定邏輯操作的邏輯核心、或可為提取指令或資料並處理所提取之指令或所提取之資料的處理器核心。核心410可將記憶體裝置420用作快取記憶體。舉例而言，核心410可將自外部記憶體裝置提供之指令或資料臨時地儲存於記憶體裝置420中。
被包括在記憶體裝置420中的記憶體胞元各可包括一寫入電晶體、一讀取電晶體及一金屬氧化物半導體(MOS)電容器。寫入電晶體可包括耦接至寫入字線之閘極電極、耦接至寫入位元線之第一電極及耦接至儲存節點之第二電極。讀取電晶體可包括耦接至儲存節點之閘極電極、耦接至讀取字線之第一電極及耦接至讀取位元線之第二電極。MOS電容器可包括耦接至儲存節點之閘極電極及耦接至同步控制線之下部電極。
同步脈衝信號可在寫入操作中被以與寫入字線信號同步的方式施加至MOS電容器之下部電極，並且可在讀取操作中被以與讀取字線信號同步的方式施加至MOS電容器之下部電極。耦合效應可因此回應於同步脈衝信號而 經由MOS電容器發生於儲存節點處。結果，記憶體裝置420中的記憶體胞元之資料保留時間可增加。
又，記憶體裝置420可具有比動態隨機存取記憶體(DRAM)長的資料保留時間、及比靜態隨機存取記憶體(SRAM)高的密度。記憶體裝置420可藉由圖1之記憶體裝置10來體現。
圖18例示顯示器驅動器積體500的一實施例，其包括一時序控制器510、一記憶體裝置520、一閘極驅動器530及一源極驅動器540。時序控制器510可回應於自外部主機接收之時序信號控制閘極驅動器530及源極驅動器540之操作。
記憶體裝置520可基於訊框基礎或行基礎而儲存從外部主機所提供的影像資料。閘極驅動器530可接通顯示面板(未圖示)中之像素電晶體(例如，薄膜電晶體(TFT))。源極驅動器540可基於儲存於記憶體裝置520中之影像資料將資料電壓施加至顯示面板中之像素。
記憶體裝置520中的記憶體胞元各可包括一寫入電晶體、一讀取電晶體及一金屬氧化物半導體(MOS)電容器。寫入電晶體可包括耦接至寫入字線之閘極電極、耦接至寫入位元線之第一電極及耦接至儲存節點之第二電極。讀取電晶體可包括耦接至儲存節點之閘極電極、耦接至讀取字線之第一電極及耦接至讀取位元線之第二電極。MOS電容器可包括耦接至儲存節點之閘極電極及耦接至同步控制線之下部電極。
同步脈衝信號可在寫入操作中被以與寫入字線信號同步的方式施加至MOS電容器之下部電極，並且可在讀取操作中被以與讀取字線信號同步的方式施加至MOS電容器之下部電極。耦合效應可因此回應於同步脈衝信號而經由MOS電容器發生於儲存節點處。結果，包括記憶體裝置520中的記憶體胞元之資料保留時間可增加。
又，記憶體裝置520可具有比動態隨機存取記憶體(DRAM)長的資料保留時間、及比靜態隨機存取記憶體(SRAM)高的密度。記憶體裝置520可藉由圖1之記憶體裝置10來體現。
圖19例示記憶卡600的一個實施例，其包括多個連接接腳610、一控制器620、一記憶體裝置625及一非依電性記憶體裝置NVM 630。根據實例實施例，記憶卡600可為任一類型之記憶卡，其包括(但不限於)多媒體卡(MMC)、安全數位(SD)卡、微SD卡、記憶棒、識別(ID)卡、個人電腦記憶卡國際協會(PCMCIA)卡、晶片卡、通用串列匯流排(USB)卡、智慧卡、緊湊型快閃(CF)卡、嵌式多媒體卡(eMMC)、混合嵌式多媒體卡(混合eMMC)等。
該等多個連接接腳610可耦接至一外部主機以在外部主機與記憶卡600之間傳輸/接收信號。該等多個連接接腳610可包括一時鐘接腳、一命令接腳、一資料接腳及/或一重設接腳。根據實例實施例，記憶卡600可附接至任一計算系統，諸如，行動電話、智慧型手機、個人數位助理(PDA)、攜帶型多媒體播放器(PMP)、數位相機、音樂播放 器、攜帶型遊戲控制台、導航裝置、個人電腦(PC)、伺服器電腦、工作台、平板電腦、膝上型電腦、數位電視、機上盒等。
控制器620可自外部主機接收資料，並且可控制非依電性記憶體裝置630以儲存所接收之資料。另外，控制器620可控制非依電性記憶體裝置630將儲存之資料提供至外部主機。控制器620可包括記憶體裝置625作為緩衝器記憶體以臨時地儲存在外部主機與非依電性記憶體裝置630之間傳送的資料。在一些實施例中，記憶體裝置625可儲存一位址轉譯表，以用於管理非依電性記憶體裝置630之區塊。
記憶體裝置625中的記憶體胞元各可包括一寫入電晶體、一讀取電晶體及一金屬氧化物半導體(MOS)電容器。寫入電晶體可包括耦接至寫入字線之閘極電極、耦接至寫入位元線之第一電極及耦接至儲存節點之第二電極。讀取電晶體可包括耦接至儲存節點之閘極電極、耦接至讀取字線之第一電極及耦接至讀取位元線之第二電極。MOS電容器可包括耦接至儲存節點之閘極電極及耦接至同步控制線之下部電極。
同步脈衝信號可在寫入操作中被以與寫入字線信號同步的方式施加至MOS電容器之下部電極。在讀取操作中，可以與讀取字線信號同步的方式將同步脈衝信號施加至MOS電容器之下部電極。結果，回應於同步脈衝信號，耦合效應可經由MOS電容器發生於儲存節點處。因此，記 憶體裝置625中的記憶體胞元之資料保留時間可增加。
在一實施例中，記憶體裝置625可具有比動態隨機存取記憶體(DRAM)長的資料保留時間、及比靜態隨機存取記憶體(SRAM)高的密度。記憶體裝置625可藉由圖1之記憶體裝置10來體現。
圖20例示記憶體模組700的一個實施例，其可包括多個記憶體裝置720。記憶體模組700可為(例如)未緩衝之雙排記憶體模組(UDIMM)、暫存之雙排記憶體模組(RDIMM)、充分緩衝之雙排記憶體模組(FBDIMM)、負載縮減之雙排記憶體模組LRDIMM等。
記憶體模組700可進一步包括一緩衝器710，其經由多個傳輸線而自記憶體控制器接收命令信號、位址信號及資料。記憶體模組700可緩衝命令信號、位址信號及資料以給該等多個記憶體裝置720提供命令信號、位址信號及資料。
在一些示範實施例中，在緩衝器710與該等多個記憶體裝置720之間的資料傳輸線可係按照一種點對點拓撲而耦接。例如，可按多點拓撲、菊鏈拓撲、飛越(fly-by)菊鏈拓撲或類似者來耦接緩衝器710與該等多個記憶體裝置720之間的命令傳輸線及位址傳輸線。由於緩衝器710緩衝命令信號、位址信號及資料，因此記憶體控制器可藉由僅驅動緩衝器710之一負載與記憶體模組700互動。因此，記憶體模組700可包括較多記憶體裝置720及/或較多記憶體列(memory rank)，且一記憶體系統可包括多個記憶體模 組700。
在記憶體裝置720中所包括的記憶體胞元各可包括一寫入電晶體、一讀取電晶體及一金屬氧化物半導體(MOS)電容器。寫入電晶體可包括耦接至寫入字線之閘極電極、耦接至寫入位元線之第一電極及耦接至儲存節點之第二電極。讀取電晶體可包括耦接至儲存節點之閘極電極、耦接至讀取字線之第一電極及耦接至讀取位元線之第二電極。MOS電容器可包括耦接至儲存節點之閘極電極及耦接至同步控制線之下部電極。同步脈衝信號可在寫入操作中以與寫入字線信號同步的方式被施加至MOS電容器之下部電極，且亦可在讀取操作中以與讀取字線信號同步的方式被施加至MOS電容器之下部電極。結果，回應於同步脈衝信號，耦合效應可經由MOS電容器發生於儲存節點處。因此，包括於記憶體裝置720中的記憶體胞元之資料保留時間可增加。
記憶體裝置720可具有比動態隨機存取記憶體(DRAM)長的資料保留時間、及比靜態隨機存取記憶體(SRAM)高的密度。記憶體裝置720可藉由圖1之記憶體裝置10來體現。
圖21例示行動系統800的一個實施例，其包括一應用處理器810、一連接性單元820、一使用者介面830、一非依電性記憶體裝置NVM 840、一記憶體裝置850及一電源供應器860。行動系統800可為(例如)行動電話、智慧型電話、個人數位助理(PDA)、攜帶型媒體播放器(PMP)、數位 相機、音樂播放器、攜帶型遊戲控制台、導航系統等。
應用處理器810可執行諸如網頁瀏覽器、遊戲應用程式、視訊播放器等等的應用程式。應用處理器810可包括單一核心或多個核心。舉例而言，應用處理器810可為多核處理器，諸如，雙核處理器、四核處理器、六核處理器等。應用處理器810亦可包括內部或外部快取記憶體。
連接性單元820可執行與外部裝置的有線或無線通訊。舉例而言，連接性單元820可執行乙太網路通訊、近場通訊(NFC)、射頻識別(RFID)通訊、行動電信、記憶卡通訊、通用串列匯流排(USB)通訊等。在一些實施例中，連接性單元820可包括一基頻晶片組，其支援諸如全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、寬頻分碼多重存取(WCDMA)、高速下行鏈路/上行鏈路封包存取(HSxPA)等之通訊。
記憶體裝置850可儲存由應用處理器810所處理的資料，或可作為工作記憶體而操作。記憶體裝置850中的記憶體胞元中之每一者可包括一寫入電晶體、一讀取電晶體及一金屬氧化物半導體(MOS)電容器。寫入電晶體可包括耦接至寫入字線之閘極電極、耦接至寫入位元線之第一電極及耦接至儲存節點之第二電極。讀取電晶體可包括耦接至儲存節點之閘極電極、耦接至讀取字線之第一電極及耦接至讀取位元線之第二電極。MOS電容器可包括耦接至儲存節點之閘極電極及耦接至同步控制線之下部電極。
同步脈衝信號可在寫入操作中被以與寫入字線 信號同步的方式施加至MOS電容器之下部電極，並且可在讀取操作中被以與讀取字線信號同步的方式施加至MOS電容器之下部電極。結果，回應於同步脈衝信號，耦合效應可經由MOS電容器發生於儲存節點處。因此，包括於記憶體裝置850中的記憶體胞元之資料保留時間可增加。
記憶體裝置850可具有比動態隨機存取記憶體(DRAM)長的資料保留時間、及比靜態隨機存取記憶體(SRAM)高的密度。記憶體裝置850可藉由圖1之記憶體裝置10來體現。
在一實施例中，非依電性記憶體裝置840可儲存用於啟動行動系統800的啟動影像。舉例而言，非依電性記憶體裝置840可為電氣可抹除可規劃唯讀記憶體(EEPROM)、快閃記憶體、相變隨機存取記憶體(PRAM)、電阻隨機存取記憶體(RRAM)、奈米浮動閘極記憶體(NFGM)、聚合物隨機存取記憶體(PoRAM)、磁性隨機存取記憶體(MRAM)、鐵電隨機存取記憶體(FRAM)等。
使用者介面830可包括諸如鍵盤、觸控式螢幕等等的至少一個輸入裝置、以及諸如揚聲器、顯示裝置等等的至少一個輸出裝置。電源供應器860可將電源電壓供應至行動系統800。
在一些實施例中，行動系統800可包括一影像處理器及/或一儲存裝置，例如記憶卡、固態碟(SSD)、硬碟機(HDD)、CD-ROM等等。
在一些實施例中，行動系統800和/或行動系統 800之組件可被封裝成各種形式，例如堆疊式封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、塑膠引腳晶片載體(PLCC)、塑膠雙排封裝(PDIP)、窩爾伏組件中晶粒、晶圓形式晶粒、板載晶片(COB)、陶瓷雙排封裝(CERDIP)、塑膠公制四方扁平封裝(MQFP)、薄四方扁平封裝(TQFP)、小型IC(SOIC)、縮減小型封裝(SSOP)、薄型小型封裝(TSOP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級生產封裝(WFP)或晶圓級處理堆疊封裝(WSP)。
圖22例示計算系統900的一個實施例，其包括一處理器910、一輸入/輸出集線器(IOH)920、一輸入/輸出控制器集線器(ICH)930、至少一個記憶體模組940及一圖形卡950。在一些實施例中，計算系統900可為個人電腦(PC)、伺服器電腦、工作站、膝上型電腦、行動電話、智慧型手機、個人數位助理(PDA)、攜帶型多媒體播放器(PMP)、數位相機、數位電視、機上盒、音樂播放器、攜帶型遊戲控制台、導航系統等。
處理器910可執行各種計算功能，例如執行用於進行特定計算或任務的特定軟體。舉例而言，處理器910可為微處理器、中央處理單元(CPU)、數位信號處理器或類似者。處理器910可包括單一核心或多個核心。舉例而言，處理器910可為多核處理器，諸如，雙核處理器、四核處理器、六核處理器等。雖然圖22說明包括一處理器910之計算系統900，但在一些實施例中，計算系統900可包括多個處理器。
處理器910可包括一記憶體控制器，用以控制記 憶體模組940之操作。包括於處理器910中之記憶體控制器可被稱作整合式記憶體控制器(IMC)。記憶體控制器與記憶體模組940之間的記憶體介面可藉由包括多個信號線之單一通道實施，或可藉由多個通道實施，至少一記憶體模組940可耦接至多個通道中之每一者。在一些實施例中，記憶體控制器可位於輸入/輸出集線器920內部。包括記憶體控制器之輸入/輸出集線器920可被稱作記憶體控制器集線器(MCH)。
記憶體模組940可包括多個記憶體裝置MEM 941，其儲存從記憶體控制器提供而來的資料。記憶體裝置941中的記憶體胞元中之每一者可包括一寫入電晶體、一讀取電晶體及一金屬氧化物半導體(MOS)電容器。寫入電晶體可包括耦接至寫入字線之閘極電極、耦接至寫入位元線之第一電極及耦接至儲存節點之第二電極。讀取電晶體可包括耦接至儲存節點之閘極電極、耦接至讀取字線之第一電極及耦接至讀取位元線之第二電極。MOS電容器可包括耦接至儲存節點之閘極電極及耦接至同步控制線之下部電極。
同步脈衝信號可在寫入操作中被以與寫入字線信號同步的方式施加至MOS電容器之下部電極，並且亦可在讀取操作中被以與讀取字線信號同步的方式施加至MOS電容器之下部電極。結果，回應於同步脈衝信號，耦合效應可經由MOS電容器發生於儲存節點處。因此，包括於記憶體裝置941中的記憶體胞元之資料保留時間可增加。
記憶體裝置941可具有比動態隨機存取記憶體(DRAM)長的資料保留時間、及比靜態隨機存取記憶體(SRAM)高的密度。記憶體裝置941可藉由圖1之記憶體裝置10來體現。
輸入/輸出集線器920可管理在處理器910與諸如圖形卡950等的裝置之間的資料傳輸。輸入/輸出集線器920可經由各種介面耦接至處理器910。舉例而言，處理器910與輸入/輸出集線器920之間的介面可為前側匯流排(FSB)、系統匯流排、HyperTransport、閃電資料輸送(LDT)、QuickPath互連(QPI)、共同系統介面(CSI)等。輸入/輸出集線器920可提供與裝置之各種介面。舉例而言，輸入/輸出集線器920可提供加速圖形埠(AGP)介面、周邊組件高速介面(PCIe)、通訊串流架構(CSA)介面等。雖然圖22說明包括一輸入/輸出集線器920之計算系統900，但在一些實施例中，計算系統900可包括多個輸入/輸出集線器。
圖形卡950可經由AGP或PCIe而耦接至輸入/輸出集線器920。圖形卡950可控制用於顯示影像之顯示裝置。圖形卡950可包括用於處理影像資料之一內部處理器及一內部記憶體裝置。在一些實施例中，輸入/輸出集線器920可與圖形卡950一起或替代圖形卡950包括在圖形卡950外之一內部圖形裝置。包括於輸入/輸出集線器920中之圖形裝置可被稱作整合式圖形。另外，包括內部記憶體控制器及內部圖形裝置之輸入/輸出集線器920可被稱作圖形及記憶體控制器集線器(GMCH)。
輸入/輸出控制器集線器930可進行資料緩衝和介面仲裁，以有效率地操作各種系統介面。輸入/輸出控制器集線器930可經由內部匯流排(諸如，直接媒體介面(DMI)、集線器介面、企業南橋介面(ESI)、PCIe等)耦接至輸入/輸出集線器920。
輸入/輸出控制器集線器930可提供與周邊裝置的各種介面。舉例而言，輸入/輸出控制器集線器930可提供通用串列匯流排(USB)埠、串列進階附接技術(SATA)埠、通用輸入/輸出(GPIO)、低接腳計數(LPC)匯流排、串列周邊介面(SPI)、PCI、PCIe等。
在一些實施例中，係可相處理器910、輸入/輸出集線器920及輸入/輸出控制器集線器930實施為分立的晶片組或分立的積體電路。在其他實施例中，處理器910、輸入/輸出集線器920及輸入/輸出控制器集線器930中之至少兩者可實施為單一晶片組。
於本文中已揭示數個示範實施例，並且，雖然係使用特定術語，但這些術語並非係出於限制目的而加以使用，而僅係以一般的描述性意義所使用，且應按一般描述性意義來解釋。在一些情況下，如將對一般熟習此項技術者顯而易見，自本申請案之申請起，結合一特定實施例描述之特徵、特性及/或元件可單一地或與結合其他實施例描述之特徵、特性及/或元件共同地使用，除非另有具體指示。因此，熟習此項技術者應理解，可在不脫離如在以下申請專利範圍中闡明的本發明之精神及範疇之情況下進行 形式及細節之各種改變。
300a‧‧‧記憶體胞元
310‧‧‧寫入電晶體
320‧‧‧讀取電晶體
330‧‧‧金屬氧化物半導體(MOS)電容器
WWL‧‧‧寫入字線
SCL‧‧‧同步控制線
RWL‧‧‧讀取字線
WBL‧‧‧寫入位元線
RBL‧‧‧讀取位元線
SN‧‧‧儲存節點

Claims (29)

  1. 一種記憶體胞元，其包含：一寫入電晶體，其包括耦接至一寫入字線的一閘極電極、耦接至一寫入位元線的一第一電極、及耦接至一儲存節點的一第二電極；一讀取電晶體，其包括耦接至該儲存節點的一閘極電極、直接地耦接至一讀取字線的一第一電極、及直接地耦接至一讀取位元線的一第二電極；以及一金屬氧化半導體(MOS)電容器，其包括耦接至該儲存節點的一第一電極、及耦接至一同步控制線的一第二電極，該第二電極係耦接來經由該同步控制線接收一同步脈衝信號。
  2. 如請求項1之記憶體胞元，其中，該同步脈衝信號在一寫入操作中被施加至該同步控制線。
  3. 如請求項2之記憶體胞元，其中，該同步脈衝信號係以與被施加至該寫入字線的一寫入字線信號同步的方式被施加至該同步控制線。
  4. 如請求項1之記憶體胞元，其中，該同步脈衝信號在一讀取操作中被施加至該同步控制線。
  5. 如請求項4之記憶體胞元，其中，該同步脈衝信號係以與被施加至該讀取字線的一讀取字線信號同步的方式被施加至該同步控制線。
  6. 如請求項1之記憶體胞元，其中，該寫入電晶體和該讀 取電晶體為p型MOS電晶體。
  7. 如請求項6之記憶體胞元，其中，在一寫入操作中：被以一邏輯低位準啟動的一寫入字線信號被施加至該寫入字線，並且該同步脈衝信號被以與該寫入字線信號同步的方式以該邏輯低位準啟動。
  8. 如請求項6之記憶體胞元，其中，在一讀取操作中：被以一邏輯高位準啟動的一讀取字線信號被施加至該讀取字線，並且該同步脈衝信號被以與該讀取字線信號同步的方式以一邏輯低位準啟動。
  9. 如請求項1之記憶體胞元，其中，該寫入電晶體為一p型MOS電晶體，並且該讀取電晶體為一n型MOS電晶體。
  10. 如請求項9之記憶體胞元，其中，在一寫入操作中：被以一邏輯低位準啟動的一寫入字線信號被施加至該寫入字線，並且：a)該同步脈衝信號在該寫入字線信號被以該邏輯低位準啟動之前係被維持在介於一邏輯高位準與該邏輯低位準之間的一第一位準，且b)該同步脈衝信號被以與該寫入字線信號同步的方式以該邏輯低位準啟動。
  11. 如請求項9之記憶體胞元，其中，在一寫入操作中：被以一邏輯低位準啟動的一寫入字線信號被施加至該寫入字線，並且：a)該同步脈衝信號被維持在介於一邏輯高位準與該邏輯低位準之間的一第一位準， b)該同步脈衝信號在該寫入字線信號被以該邏輯低位準啟動之前被改變至該邏輯高位準，且c)該同步脈衝信號被以與該寫入字線信號同步的方式以該邏輯低位準啟動。
  12. 如請求項9之記憶體胞元，其中，在一讀取操作中：被以一邏輯低位準啟動的一讀取字線信號被施加至該讀取字線，並且：a)該同步脈衝信號在該讀取字線信號被以該邏輯低位準啟動之前係被維持在介於一邏輯高位準與該邏輯低位準之間的一第一位準，且b)該同步脈衝信號被以與該讀取字線信號同步的方式以該邏輯高位準啟動。
  13. 如請求項1之記憶體胞元，其中，該MOS電容器包括以沿著該記憶體胞元之一邊緣的一第一方向延伸的一個雜質區域，該一雜質區域對應於該第二電極。
  14. 如請求項13之記憶體胞元，其中：該讀取電晶體的該閘極電極與該MOS電容器的該第一電極係被整體性地形成為一個共同電極，並且該一共同電極包括與沿著該第一方向延伸的該一雜質區域重疊的一區域。
  15. 如請求項14之記憶體胞元，其中，該一共同電極經由一共用接觸部而電氣式連接至該寫入電晶體的該第二電極。
  16. 一種記憶體胞元，其包含： 一寫入電晶體，其包括耦接至一寫入字線的一閘極電極、耦接至一寫入位元線的一第一電極、及耦接至一儲存節點的一第二電極；一讀取電晶體，其包括耦接至該儲存節點的一閘極電極、耦接至一讀取字線的一第一電極、及一第二電極；一讀取開關電晶體，其包括耦接至該讀取字線的一閘極電極、耦接至該讀取電晶體之該第二電極的一第一電極、及耦接至一讀取位元線的一第二電極；以及一金屬氧化半導體(MOS)電容器，其包括耦接至該儲存節點的一第一電極、及耦接至一同步控制線的一第二電極，該第二電極係耦接來經由該同步控制線接收一同步脈衝信號。
  17. 如請求項16之記憶體胞元，其中，該寫入電晶體、該讀取電晶體及該讀取開關電晶體為p型MOS電晶體。
  18. 如請求項17之記憶體胞元，其中，在一寫入操作中：被以一邏輯低位準啟動的一寫入字線信號被施加至該寫入字線，並且該同步脈衝信號被以與該寫入字線信號同步的方式以該邏輯低位準啟動。
  19. 如請求項17之記憶體胞元，其中，在一讀取操作中：被以一邏輯低位準啟動的一讀取字線信號被施加至該讀取字線，並且該同步脈衝信號被以與該讀取字線信號同步的方式以該邏輯低位準啟動。
  20. 如請求項16之記憶體胞元，其中：該寫入電晶體為一p型MOS電晶體，並且 該讀取電晶體和該讀取開關電晶體為n型MOS電晶體。
  21. 如請求項20之記憶體胞元，其中，在一寫入操作中：被以一邏輯低位準啟動的一寫入字線信號被施加至該寫入字線，並且：a)該同步脈衝信號在該寫入字線信號被以該邏輯低位準啟動之前係被維持在介於一邏輯高位準與該邏輯低位準之間的一第一位準，且b)該同步脈衝信號被以與該寫入字線信號同步的方式以該邏輯低位準啟動。
  22. 如請求項20之記憶體胞元，其中，在一寫入操作中：被以一邏輯低位準啟動的一寫入字線信號被施加至該寫入字線，並且：a)該同步脈衝信號被維持在介於一邏輯高位準與該邏輯低位準之間的一第一位準，b)該同步脈衝信號在該寫入字線信號被以該邏輯低位準啟動之前被改變至該邏輯高位準，且c)該同步脈衝信號被以與該寫入字線信號同步的方式被以該邏輯低位準啟動。
  23. 如請求項20之記憶體胞元，其中，在一讀取操作中：被以一邏輯高位準啟動的一讀取字線信號被施加至該讀取字線，並且：a)該同步脈衝信號在該讀取字線信號被以該邏輯高位準啟動之前係被維持在介於該邏輯高位 準與一邏輯低位準之間的一第一位準，且b)該同步脈衝信號被以與該讀取字線信號同步的方式以該邏輯高位準啟動。
  24. 一種記憶體裝置，其包含：一記憶體胞元陣列，其包括耦接至多個寫入字線、多個寫入位元線、多個讀取字線、多個讀取位元線和多個同步控制線的多個記憶體胞元，該等多個記憶體胞元各包括：一寫入電晶體，其包括耦接至一相對應寫入字線的一閘極電極、耦接至一相對應寫入位元線的一第一電極、及耦接至一儲存節點的一第二電極；一讀取電晶體，其包括耦接至該儲存節點的一閘極電極、直接地耦接至一相對應讀取字線的一第一電極、及直接地耦接至一相對應讀取位元線的一第二電極；及一金屬氧化半導體(MOS)電容器，其包括耦接至該儲存節點的一第一電極、及耦接至一相對應同步控制線的一第二電極，該第二電極係耦接來經由該相對應同步控制線而接收一同步脈衝信號；以及一控制器，其用以經由該等多個寫入字線、該等多個寫入位元線、該等多個讀取字線、該等多個讀取位元線、及該等多個同步控制線而控制該記憶體胞元陣列的一操作。
  25. 如請求項24之記憶體裝置，其中，該等多個記憶體胞元 各與相鄰的至少一個記憶體胞元共用該MOS電容器。
  26. 一種記憶體胞元，其包含：一儲存節點；以及一金屬氧化半導體(MOS)電容器，其包括耦接至該儲存節點的一第一電極、及耦接至一同步控制線的一第二電極，該MOS電容器基於在該同步控制線上的一電壓改變而將一耦合電壓添加至該閘極，該耦合電壓係受到選擇以將該儲存節點維持在一預定範圍內，其中，該MOS電容器係由額外的至少一個記憶體胞元共用。
  27. 如請求項26之記憶體胞元，其中，該預定範圍對應於一邏輯資料值。
  28. 如請求項26之記憶體胞元，其中，該儲存節點係耦接於一寫入電晶體與一讀取電晶體之間。
  29. 如請求項26之記憶體胞元，其中，在該同步控制線上之該電壓改變係發生在一讀取時間或一寫入時間之前。
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