CN113314162A - 用于可靠的写入操作的存储装置及其操作方法 - Google Patents

用于可靠的写入操作的存储装置及其操作方法 Download PDF

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Abstract

提供一种用于可靠的写入操作的存储装置及其操作方法。所述存储装置包括：单元阵列，所述单元阵列具有存储单元；n条字线，所述n条字线顺序地布置，并且包括第一字线、第n字线以及介于所述第一字线和所述第n字线之间的字线；位线；第一电源节点，所述第一电源节点与所述第一字线相邻；第二电源节点，所述第二电源节点与所述第n字线相邻；第一开关，所述第一开关连接在所述第一电源节点和所述单元阵列之间；写驱动器，所述写驱动器与所述第n字线相邻，并且连接到所述位线；和开关控制器，所述开关控制器被配置为控制所述第一开关以在对连接到所述第一字线的存储单元的写入操作期间使所述第一电源节点与所述存储单元隔离。

Description

用于可靠的写入操作的存储装置及其操作方法
相关申请的交叉引用
本申请要求于2020年2月26日在韩国知识产权局提交的韩国专利申请No.10-2020-0023445的优先权，其公开内容通过引用整体合并于此。
技术领域
与示例实施例一致的方法和装置涉及存储装置，并且更具体地，涉及用于可靠的写入操作的存储装置以及该存储装置的操作方法。
背景技术
由于对高度集成的半导体装置的需求以及半导体工艺的发展，集成电路(IC)中包括的互连件的宽度、节距和/或高度可能减小，并且互连件的寄生元件可能会增加。另外，为了减小功耗并且提高操作速度，可以降低IC的电源电压，因此，互连件的寄生元件对IC的影响可能进一步增大。尽管存在寄生元件，但是可能需要使用半导体工艺制造的存储装置来根据各种应用的要求安全地提供高性能。
发明内容
一个或更多个示例实施例提供了存储装置以及存储装置的操作方法，所述存储装置即使具有寄生元件仍提供高的操作可靠性。
根据示例实施例的一方面，存储装置包括：单元阵列，所述单元阵列包括多个存储单元；n条字线，所述n条字线沿第一方向延伸，其中，所述n条字线顺序地布置在所述单元阵列中，并且包括第一字线、第n字线以及介于所述第一字线和所述第n字线之间的多条字线；多条位线，所述多条位线在所述单元阵列中沿第二方向延伸，其中，所述第二方向与所述第一方向相交；第一电源节点，所述第一电源节点与所述第一字线相邻；第二电源节点，所述第二电源节点与所述第n字线相邻；第一开关，所述第一开关连接在所述第一电源节点和所述单元阵列之间；写驱动器，所述写驱动器与所述第n字线相邻，并且连接到所述多条位线；和开关控制器，所述开关控制器被配置为控制所述第一开关以在对连接到所述第一字线的存储单元的写入操作期间使所述第一电源节点与所述多个存储单元隔离，从而阻止从所述第一电源节点供应电流，n是正整数。
根据示例实施例的一方面，存储装置包括：单元阵列，所述单元阵列包括多个存储单元；n条字线，所述n条字线沿第一方向延伸，其中，所述n条字线顺序地布置在所述单元阵列中，并且包括第一字线、第n字线以及介于所述第一字线和所述第n字线之间的多条字线；多条位线，所述多条位线在所述单元阵列中沿第二方向延伸，其中，所述第二方向与所述第一方向相交；第一电源节点，所述第一电源节点与所述第一字线相邻；第二电源节点，所述第二电源节点与所述第n字线相邻；第一开关，所述第一开关连接在所述第一电源节点和所述单元阵列之间；写驱动器，所述写驱动器与所述第n字线相邻，并且连接到所述多条位线；和开关控制器，所述开关控制器被配置为控制所述第一开关以在对连接到所述第一字线的存储单元的写入操作期间使所述第一电源节点与所述多个存储单元隔离，从而阻止从所述第一电源节点接收电流，n是正整数。
根据示例实施例的一方面，提供了存储装置的操作方法，所述存储装置具有包括多个存储单元的单元阵列，所述多个存储单元分别连接到n条字线，所述n条字线顺序布置并且包括第一字线、第n字线和介于所述第一字线和所述第n字线之间的多条字线，所述存储装置被配置为通过与所述第一字线相邻的第一路径和与所述第n字线相邻的第二路径向所述单元阵列供应电力，所述操作方法包括：接收写入命令、写入地址和写入数据；基于所述写入地址，阻止通过所述第一路径和所述第二路径中的一条路径的电力供应；和基于所述写入地址，激活所述n条字线中的一条字线。
附图说明
通过以下结合附图对示例实施例的详细描述，将更清楚地理解上述以及其他方面、特征和优点，在附图中，
图1是根据示例实施例的存储装置的图；
图2是根据示例实施例的存储装置的图；
图3示出了根据示例实施例的单元阵列的布图的示例；
图4是根据示例实施例的写入操作的示例的图；
图5是根据示例实施例的存储装置的图；
图6是根据示例实施例的存储装置的图；
图7是根据示例实施例的写入操作的示例的图；
图8是根据示例实施例的存储装置的图；
图9A和图9B是根据示例实施例的存储装置的示例的图；
图10A和图10B是根据示例实施例的存储装置的示例的图；
图11A和图11B是根据示例实施例的开关控制器的示例的图；
图12是根据示例实施例的存储装置的图；
图13是根据示例实施例的写入数据的方法的示例的流程图；
图14是根据示例实施例的写入数据的方法的示例的流程图；
图15是根据示例实施例的存储装置的操作方法的示例的流程图；和
图16是根据示例实施例的包括存储装置的片上系统(SoC)的图。
具体实施方式
图1是根据示例实施例的存储装置10的图。具体地，图1的图示出了包括单元阵列11、行译码器12、写驱动器13、命令译码器14、开关控制器15和至少一个开关16的存储装置10。存储装置10还可以包括列译码器、读电路、数据缓冲器、地址译码器和数据输入/输出(I/O)电路。
存储装置10可以从外部接收命令CMD、地址和数据。例如，存储装置10可以接收执行写入操作的命令CMD(其可以被称为写入命令)、地址(其可以被称为写入地址)和数据(其可以被称为写入数据)，并且将接收到的数据存储在与该地址相对应的区域中。另外，存储装置10可以接收执行读取操作的命令CMD(其可以被称为读命令)和地址，并且将存储在与该地址相对应的区域中的数据输出到外部。存储装置10可以使用半导体工艺来制造，并且可以包括独立存储器或者如下面参照图16描述的使用半导体工艺与其他组件一起制造的嵌入式存储器。
单元阵列11可以包括多个存储单元(例如，M11)。在一些示例实施例中，单元阵列11中包括的存储单元可以是易失性存储装置(例如静态随机存取存储器(SRAM)和动态RAM(DRAM))的存储单元。在一些示例实施例中，单元阵列11中包括的存储单元可以是非易失性存储装置(例如闪存和电阻RAM(RRAM))的存储单元。将主要参照如下面参照图2描述的SRAM单元来描述示例实施例，但不限于此。
参照图1，单元阵列11中包括的存储单元可以连接到顺序布置在单元阵列11中的第一字线WL1至第n字线WLn(这里，n是大于1的整数)中的一条字线，并且连接到第一电源线PL1至第m电源线PLm(这里，m是大于1的整数)中的一条电源线。例如，存储单元M11可以连接到第一字线WL1和第一电源线PL1，并且存储单元Mnm可以连接到第n字线WLn和第m电源线PLm。另外，如下面参照图2描述的，单元阵列11中包括的存储单元可以连接到多条位线BL中的至少一条位线。如图1所示，单元阵列11可以通过至少一个开关16从与第一字线WL1相邻的第一电源节点PN1接收电源电压VDD，并且从与第n字线WLn相邻的第二电源节点PN2接收电源电压VDD。因此，可以保持从第二电源节点PN2供应电流，而可以选择性地阻止从第一电源节点PN1供应电流。
可以通过第一字线WL1至第n字线WLn中的激活的字线来选择多个存储单元中的一些存储单元。例如，可以通过激活的第一字线WL1来选择连接到第一字线WL1的m个存储单元M11至M1m。根据多条位线BL的状态，可以通过多条位线BL将数据(即，写入数据)写入到m个存储单元M11至M1m，或者可以输出与存储在m个存储单元M11至M1m中的数据(即，读数据)相对应的信号。单元阵列11中包括的多个存储单元可以通过第一电源线PL1至第m电源线PLm接收电流。例如，n个存储单元M11至Mn1可以通过第一电源线PL1接收正电源电压VDD，并且其他n个存储单元M1m至Mnm可以通过第m电源线PLm接收正电源电压VDD。
行译码器12可以接收行地址A_ROW，并且响应于行地址A_ROW来激活第一字线WL1至第n字线WLn中的一条字线。在一些示例实施例中，存储装置10可以包括地址译码器，其基于与命令CMD一起接收到的地址生成行地址A_ROW。在一些示例实施例中，存储装置10还可以包括列译码器，其基于从地址译码器接收的列地址来选择多条位线BL中的一些位线。在一些示例实施例中，可以省略列译码器，并且由存储装置10接收的所有地址可以由地址译码器作为行地址A_ROW提供给行译码器12。
写驱动器13可以通过多条位线BL连接到单元阵列11，并且接收写入数据D_WR。写驱动器13可以基于写入数据D_WR将信号(例如，电压和/或电流)输出到多条位线BL。因此，写驱动器13可以将写入数据D_WR写入由激活的字线选择的m个存储单元。如图1所示，写驱动器13可以与第一字线WL1至第n字线WLn当中的第n字线WLn相邻。因此，与对连接到第n字线WLn的m个存储单元Mn1至Mnm的写入操作相比，在对连接到第一字线WL1的m个存储单元M11至M1m的写入操作期间，由写驱动器13施加到多条位线BL的信号可以移动更长的距离。
命令译码器14可以接收命令CMD，对命令CMD进行译码，并且生成写使能信号WE。例如，当命令CMD对应于写入命令时，命令译码器14可以生成激活的写使能信号WE。另外，当命令译码器14接收到与读命令相对应的命令CMD时，命令译码器14可以生成去激活的写使能信号WE，并且还生成激活的读使能信号。存储装置10的组件可以基于激活的写使能信号WE来识别写入操作，并且基于激活的读使能信号RE来识别读取操作。
至少一个开关16可以基于第一控制信号CTR1，经由第一电源节点PN1向单元阵列11提供正电源电压VDD，或者阻止经由第一电源节点PN1的正电源电压VDD的提供。例如，至少一个开关16可以响应于激活的第一控制信号CTR1而导通，并且向单元阵列11提供正电源电压VDD。相反，至少一个开关16可以响应于去激活的第一控制信号CTR1而断开，并且阻止经由第一电源节点PN1向单元阵列11提供正电源电压VDD。
开关控制器15可以接收行地址A_ROW和写使能信号WE，并且生成第一控制信号CTR1。在一些示例实施例中，当接收到去激活的写使能信号WE时，即，当不执行写入操作时，开关控制器15可以生成激活的第一控制信号CTR1。否则，在执行写入操作的同时，即，当接收到激活的写使能信号WE时，开关控制器15可以生成激活的或去激活的第一控制信号CTR1。例如，开关控制器15可以基于行地址A_ROW来识别对m个存储单元M11至M1m的写入操作，并且生成去激活的第一控制信号CTR1。
至少一个开关16可以响应于去激活的第一控制信号CTR1而使第一电源节点PN1与单元阵列11电断开，因此，可以阻止从第一电源节点PN1供应电流。因此，连接到第一字线WL1的m个存储单元M11至M1m可以通过第一电源线PL1至第m电源线PLm从第二电源节点PN2接收正电源电压VDD，并且电流可以通过相对长的路径被提供到m个存储单元M11至M1m。结果，如下面参照图2描述的，为了对连接到第一字线WL1的m个存储单元M11至M1m进行写入而施加到多条位线BL的信号经过相对长的路径，并且对m个存储单元M11至M1m的写入操作可以以提高的可靠性完成。在一些示例实施例中，基于行地址A_ROW，开关控制器15不仅可以在对连接到第一字线WL1的m个存储单元M11至M1m的写入操作期间而且在对相对远离写驱动器13的存储单元(例如，连接到第二字线WL2的m个存储单元M21至M2m)的写入操作期间生成去激活的第一控制信号CTR1。在一些示例实施例中，开关控制器15可以在对连接到第一字线WL1至第n/2字线WLn/2的存储单元的写入操作期间生成去激活的第一控制信号CTR1。
如上所述，可以通过控制供应到单元阵列11的电流所通过的路径来消除寄生组件的影响，并且可以改善存储装置10的操作可靠性(例如，写可靠性)。另外，因为通过使用简单的结构(例如开关控制器15和至少一个开关16)来实现高的操作可靠性，所以可以省略被构造成改善操作可靠性的额外电路。结果，可以减小存储装置10的功耗和面积。此外，由于存储装置10的高可靠性和效率，可以提高包括存储装置10的系统(例如，图16中的160)的性能和效率。
图2是根据示例实施例的存储装置20的图。具体地，图2的图示出了连接到图1的单元阵列11中的成对的位线的存储单元以及图1的至少一个开关16的示例。如图2所示，存储装置20可以包括分别连接到第一字线WL1至第n字线WLn的第一存储单元M1至第n存储单元Mn以及写驱动器23。在下文中，将参照图1来描述图2，并且将从图2的描述中省略与图1相同的描述。
在一些示例实施例中，图1的多条位线BL可以包括多对位线，并且存储单元可以连接到一对位线。例如，如图2所示，第一存储单元M1至第n存储单元Mn可以连接到成对的位线，成对的位线包括位线BL和互补位线(或位线条(bit line bar))BLb。写驱动器23可以基于写入数据D_WR，通过分别向位线BL和互补位线BLb施加互补信号，来对第一存储单元M1至第n存储单元Mn执行写入操作。
第一存储单元M1至第n存储单元Mn均可以包括交叉耦合的反相器，并且包括分别连接到位线BL和互补位线BLb的传输晶体管(pass transistor)。例如，第一存储单元M1可以包括彼此交叉耦合的第一反相器G1和第二反相器G2，以及分别连接到位线BL和互补位线BLb的第一n沟道场效应晶体管(NFET)N21和第二NFET N22。第一反相器G1和第二反相器G2可以连接到电源线PL，并且从电源线PL接收正电源电压VDD。类似地，第n存储单元Mn可以包括第三反相器G3和第四反相器G4以及第三NFET N23和第四NFET N24。
在一些示例实施例中，存储装置20可以包括分别连接到多条电源线的多个开关。例如，如图2所示，第一p沟道场效应晶体管(PFET)P21可以连接在第一电源节点PN1和电源线PL之间，并且响应于第一控制信号CTR1而使第一电源节点PN1与电源线PL电连接或电断开。第一PFET P21可以响应于激活的(即，低电平)第一控制信号CTR1使正电源电压VDD与电源线PL连接，并且响应于去激活的(即，高电平)第一控制信号CTR1使第一电源节点PN1与电源线PL隔离。如上面参照图1描述的，由于在对第一存储单元M1的写入操作期间去激活的第一控制信号CTR1，可以阻止从第一电源节点PN1向第一存储单元M1提供正电源电压VDD，并且第一存储单元M1的第一反相器G1和第二反相器G2可以从第二电源节点PN2接收正电源电压VDD。
图3示出了根据示例实施例的单元阵列的布图的示例。具体地，图3示出了两个互连层W1和W2以及单元阵列30中包括的一些存储单元中的单元边界。互连层W1和W2可以包括任意导体，例如金属。
参照图3，第一字线WL1至第四字线WL4可以沿着X轴方向(其可以被称为第一方向)平行延伸，并且多条位线(例如，BL1和BLb1)可以沿着Y轴方向(其可以被称为第二方向)平行延伸。存储单元可以形成在字线与成对的位线相交的区域中。另外，第一电源线PL1至第四电源线PL4可以沿着Y轴方向平行延伸以与多条位线(例如，BL1和BLb1)平行。第一水平线HL1至第五水平线HL5可以沿着X轴方向平行延伸以与第一字线WL1至第四字线WL4平行。
在一些示例实施例中，如上面参照图1和图2描述的，正电源电压VDD可以被施加到第一电源线PL1至第四电源线PL4，而地电位VSS(或负电源电压)可以被施加到第一水平线HL1至第五水平线HL5。在一些示例实施例中，如下面参照图5和图6描述的，地电位VSS可以被施加到第一电源线PL1至第四电源线PL4，而正电源电压VDD可以被施加到第一水平线HL1至第五水平线HL5。此外，与图3所示的不同，在一些示例实施例中，如下面参照图8描述的，存储单元可以从在Y方向上延伸的两条电源线分别接收正电源电压VDD和地电位VSS。
图4是根据示例实施例的写入操作的示例的图。具体地，图4的左侧示出了在对连接到第一字线WL1的第一存储单元M1'的写入操作期间的存储装置40的等效电路，并且图4的右侧示出了用于写入操作的电流在存储装置40中移动所通过的路径的等效电路。在下文中，将从图4的描述中省略与图2相同的描述。
参照图4的左侧，存储装置40可以包括第一存储单元M1'和写驱动器43。第一存储单元M1'可以连接到第一字线WL1、位线BL和互补位线BLb。第一存储单元M1'可以包括对应于传输晶体管的第一NFET N41和第二NFET N42以及形成成对的交叉耦合的反相器的第一PFET P41和第二PFET P42以及第三NFET N43和第四NFET N44。在图4的示例中，第一存储单元M1'可以存储位“1”，并且节点NX的电压可以大约等于正电源电压VDD。如上面参照图1和图2描述的，在对第一存储单元M1'的写入操作期间，第一存储单元M1'可以从第二电源节点PN2接收正电源电压VDD。电阻RBL可以对应于从写驱动器43到第一存储单元M1'的位线BL的电阻，并且电阻RBLb可以对应于从写驱动器43到第一存储单元M1'的互补位线BLb的电阻。另外，电阻RPL可以对应于从第二电源节点PN2到第一存储单元M1'的电源线PL的电阻。
为了选择第一存储单元M1'，第一字线WL1可以被激活或具有高电平，因此，第一NFET N41和第二NFET N42可以被导通。写驱动器43可以基于写入数据D_WR向位线BL施加低电压VL以将“0”写入第一存储单元M1'。如图4中的粗线所示，电流可以从正电源电压VDD通过电源线PL、第一PFET P41、第一NFET N41和位线BL流到写驱动器43。因此，为了将“0”写入第一存储单元M1'，可能需要充分降低节点NX的电压。
参照图4的右侧，当由写驱动器43施加到位线BL的低电压VL大约等于地电位时，节点NX的电压VNX可以如等式1所示来定义：
[等式1]
Figure BDA0002765023010000091
其中，电阻RP41可以对应于第一PFET P41的导通电阻，并且电阻RN41可以对应于第一NFET N41的导通电阻。尽管由于电流流过位线BL的长度，电阻RBL可能很高，但是由于电流流过电源线PL的长度，电阻RPL也可能很高，并且根据等式1可以充分降低节点NX的电压VNX以将“0”写入第一存储单元M1'。结果，即使位线BL的寄生元件，但是可以成功完成对第一存储单元M1'的写入操作。
图5是根据示例实施例的存储装置50的图。具体地，图5的图示出了包括作为写入操作所需的元件的单元阵列51、行译码器52、写驱动器53、命令译码器54、开关控制器55和至少一个开关56的存储装置50。与图1的存储装置10相比，可以从图5的存储装置50中的第一电源节点PN1向单元阵列51选择性地提供地电位VSS。在下文中，将从图5的描述中省略与图1相同的描述。
单元阵列51可以包括多个存储单元(例如，M11)。单元阵列51可以通过至少一个开关56从与第一字线WL1相邻的第一电源节点PN1接收地电位VSS，并且从与第n字线WLn相邻的第二电源节点PN2接收地电位VSS。因此，第二电源节点PN2可以总是接收单元阵列51消耗的电流，而第一电源节点PN1可以选择性地接收单元阵列51消耗的电流。
行译码器52可以基于行地址A_ROW来激活第一字线WL1至第n字线WLn中的一条字线。写驱动器53可以基于写入数据D_WR向多条位线BL施加信号。命令译码器54可以响应于与写入命令相对应的命令CMD生成激活的写使能信号WE。至少一个开关56可以响应于激活的第一控制信号CTR1而导通，并且向单元阵列51提供地电位VSS。相反，至少一个开关56可以响应于去激活的第一控制信号CTR1而断开，并且阻止经由第一电源节点PN1向单元阵列51提供地电位VSS。当接收到去激活的写使能信号WE时，开关控制器55可以生成激活的第一控制信号CTR1。否则，当接收到激活的写使能信号WE时，开关控制器55可以基于行地址A_ROW生成激活的或去激活的第一控制信号CTR1。
在一些示例实施例中，开关控制器55可以在对连接到第一字线WL1的m个存储单元M11至M1m的写入操作期间生成去激活的第一控制信号CTR1。至少一个开关56可以响应于去激活的第一控制信号CTR1使第一电源节点PN1与单元阵列51电断开，并且阻止从第一电源节点PN1供应电流。因此，连接到第一字线WL1的m个存储单元M11至M1m可以通过第一电源线PL1至第m电源线PLm从第二电源节点PN2接收地电位VSS，并且电流可以从m个存储单元M11至M1m通过相对长的路径流到第二电源节点PN2。结果，如下面参照图6描述的，为了对连接到第一字线WL1的m个存储单元M11至M1m进行写入而施加到多条位线BL的信号经过相对长的路径，并且对m个存储单元M11至M1m的写入操作可以以提高的可靠性完成。在一些示例实施例中，基于行地址A_ROW，开关控制器55不仅可以在对连接到第一字线WL1的m个存储单元M11至M1m的写入操作期间而且在对相对远离写驱动器53的存储单元(例如，连接到第二字线WL2的m个存储单元M21至M2m)的写入操作期间生成去激活的第一控制信号CTR1。在一些示例实施例中，开关控制器55可以在对连接到第一字线WL1至第n/2字线WLn/2的存储单元的写入操作期间生成去激活的第一控制信号CTR1。
图6是根据示例实施例的存储装置60的图。具体地，图6的图示出了连接到图5的单元阵列51中的一对位线的存储单元的示例以及图5的至少一个开关56的示例。如图6所示，存储装置60可以包括分别连接到第一字线WL1至第n字线WLn的第一存储单元M1至第n存储单元Mn以及写驱动器63。在下文中，将参照图5来描述图6，并且将从图6的描述中省略与图2和图5相同的描述。
在一些示例实施例中，图5的多条位线BL可以包括多对位线，并且存储单元可以连接到一对位线。例如，如图6所示，第一存储单元M1至第n存储单元Mn可以连接到包括位线BL和互补位线(或位线条)BLb的成对的位线。写驱动器63可以基于写入数据D_WR，通过分别向位线BL和互补位线BLb施加互补信号，来对第一存储单元M1至第n存储单元Mn执行写入操作。
第一存储单元M1至第n存储单元Mn均可以包括交叉耦合的反相器，并且包括分别连接到位线BL和互补位线BLb的传输晶体管。例如，第一存储单元M1可以包括彼此交叉耦合的第一反相器G1和第二反相器G2，以及分别连接到位线BL和互补位线BLb的第一NFET N61和第二NFET N62。第一反相器G1和第二反相器G2可以连接到电源线PL，并且从电源线PL接收地电位VSS。类似地，第n存储单元Mn可以包括第三反相器G3和第四反相器G4以及第三NFETN63和第四NFET N64。
在一些示例实施例中，存储装置60可以包括分别连接到多条电源线的多个开关。例如，如图6所示，第五NFET N65可以连接在第一电源节点PN1和电力线PL之间，并且响应于第一控制信号CTR1使第一电源节点PN1与电力线PL电连接或电断开。第五NFET N65可以响应于激活的(即，高电平)第一控制信号CTR1使地电位VSS传输到电源线PL，并且响应于去激活的(即，低电平)第一控制信号CTR1阻止第一电源节点PN1的地电位VSS到达电源线PL。如上面参照图5描述的，由于在对第一存储单元M1的写入操作期间去激活的第一控制信号CTR1，可以阻止从第一电源节点PN1向第一存储单元M1提供地电位VSS，并且第一存储单元M1的第一反相器G1和第二反相器G2可以从第二电源节点PN2接收地电位VSS。
图7是根据示例实施例的写入操作的示例的图。具体地，图7的左侧示出了在对连接到第一字线WL1的第一存储单元M1”的写入操作期间的存储装置70的等效电路，并且图7的右侧示出了用于写入操作的电流在存储装置70的等效电路中移动所通过的路径的等效电路。在下文中，将从图7的描述中省略与图6相同的描述。
参照图7的左侧，存储装置70可以包括第一存储单元M1”和写驱动器73。第一存储单元M1”可以连接到第一字线WL1、位线BL和互补位线BLb。第一存储单元M1”可以包括对应于传输晶体管的第一NFET N71和第二NFET N72以及形成成对的交叉耦合的反相器的第一PFET P71和第二PFET P72以及第三NFET N73和第四NFET N74。在图7的示例中，第一存储单元M1”可以存储位“1”，并且节点NX'的电压可以大约等于地电位VSS。如上面参照图5和图6描述的，在对第一存储单元M1”的写入操作期间，第一存储单元M1”可以从第二电源节点PN2接收地电位VSS。电阻RBL可以对应于从写驱动器73到第一存储单元M1”的位线BL的电阻，电阻RBLb可以对应于从写驱动器73到第一存储单元M1”的互补位线BLb的电阻。另外，电阻RPL可以对应于从第二电源节点PN2到第一存储单元M1”的电源线PL的电阻。
为了选择第一存储单元M1”，第一字线WL1可以被激活或具有高电平，因此，第一NFET N71和第二NFET N72可以被导通。写驱动器73可以基于写入数据D_WR向互补位线BLb施加高电压VH以将“0”写入第一存储单元M1”。如图7中的粗线所示，电流可以从写驱动器73通过互补位线BLb、第二NFET N72、第四NFET N74和电源线PL流到地电位VSS。因此，为了将“0”写入第一存储单元M1”，可能需要充分提高节点NX'的电压。
参照图7的右侧，当由写驱动器73施加到位线BL的高电压VH大约等于正电源电压VDD时，节点NX'的电压VNX'可以如等式2所示来定义：
[等式2]
Figure BDA0002765023010000121
其中，电阻RN72可以对应于第二NFET N72的导通电阻，并且电阻RN74可以对应于第四NFET N74的导通电阻。尽管由于电流流过互补位线BLb的长度，电阻RBLb可能很高，但是由于电流流过电源线PL的长度，电阻RPL也可能很高，并且根据等式2可以充分升高节点NX'的电压VNX'以将“0”写入第一存储单元M1”。结果，即使互补位线BLb的寄生元件，但是可以成功完成对第一存储单元M1”的写入操作。
图8是根据示例实施例的存储装置80的图。具体地，图8示出了包括单元阵列81、行译码器82、写驱动器83、命令译码器84、开关控制器85、至少一个第一开关86和至少一个第二开关87的存储装置80。与图1的存储装置10和图5的存储装置50相比，在图8的存储装置80中，可以从第一电源节点PN1向单元阵列81选择性地提供正电源电压VDD，并且可以从第三电源节点PN3向单元阵列81选择性地提供地电位VSS。在下文中，可以从图8的描述中省略与图1和图5相同的描述。
单元阵列81可以包括多个存储单元(例如，M11)。单元阵列81可以通过至少一个第一开关86从与第一字线WL1相邻的第一电源节点PN1接收电源电压VDD，并且从与第n字线WLn相邻的第二电源节点PN2接收正电源电压VDD。另外，单元阵列81可以通过至少一个第二开关87从与第一字线WL1相邻的第三电源节点PN3接收地电位VSS，并且从与第n字线WLn相邻的第四电源节点PN4接收地电位VSS。因此，可以保持从第二电源节点PN2供应电流和从第四电源节点PN4接收电流，而可以选择性地阻止从第一电源节点PN1供应电流和从第三电源节点PN3接收电流。
行译码器82可以基于行地址A_ROW来激活第一字线WL1至第n字线WLn字线中的一条字线。写驱动器83可以基于写入数据D_WR向多条位线BL施加信号。命令译码器84可以响应于与写入命令相对应的命令CMD生成激活的写使能信号WE。至少一个第一开关86和至少一个第二开关87可以响应于激活的第一控制信号CTR1而导通，并且向单元阵列81提供正电源电压VDD和地电位VSS中的每一者。相反，至少一个第一开关86和至少一个第二开关87可以响应于去激活的第一控制信号CTR1而断开，并且阻止第一节点PN1向单元阵列81提供正电源电压VDD和第三节点PN3向单元阵列81提供地电位VSS。当接收到去激活的写使能信号WE时，开关控制器85可以生成激活的第一控制信号CTR1。否则，当接收到激活的写使能信号WE时，开关控制器85可以基于行地址A_ROW生成激活的或去激活的第一控制信号CTR1。
在一些示例实施例中，开关控制器85可以在对连接到第一字线WL1的m个存储单元M11至M1m的写入操作期间生成去激活的第一控制信号CTR1。因此，至少一个第一开关86和至少一个第二开关87可以使单元阵列81与第一电源节点PN1和第三电源节点PN3电断开，并且可以阻止从第一电源节点PN1和第三电源节点PN3供应和接收电流。结果，如上面参照图1至图5描述的，为了对连接到第一字线WL1的m个存储单元M11至M1m进行写入而施加到多条位线BL的信号经过相对长的路径，并且对m个存储单元M11至M1m的写入操作可以以提高的可靠性完成。在一些示例实施例中，至少一个第一开关86可以包括至少一个PFET，至少一个第二开关87可以包括至少一个NFET，并且至少一个第一开关86和至少一个第二开关87可以基于第一控制信号CTR1分别被反相。
图9A和图9B是根据示例实施例的存储装置的示例的图。具体地，图9A的图示出了包括被配置为选择性地向单元阵列91a提供正电源电压VDD的开关96a和97a的存储装置90a，并且图9B的图示出了包括被配置为选择性地向单元阵列91b提供地电位VSS的开关96b和97b的存储装置90b。
参照图9A，类似于图1的存储装置10，存储装置90a可以包括单元阵列91a、写驱动器93a、开关控制器95a和至少一个第一开关96a。存储装置90a还可以包括至少一个第二开关97a。写驱动器93a可以基于写入数据D_WR向多条位线BL施加信号。
单元阵列91a可以包括多个存储单元(例如，M11)。单元阵列91a可以通过至少一个第一开关96a从与第一字线WL1相邻的第一电源节点PN1接收正电源电压VDD，并且可以通过至少一个第二开关97a从与第n字线WLn相邻的第二电源节点PN2接收正电源电压VDD。如本文所使用的，从与第一字线WL1相邻的第一电源节点PN1到单元阵列91a的路径可以被称为第一路径，并且从与第n字线WLn相邻的第二电源节点PN2到单元阵列91a的路径可以被称为第二路径。
至少一个第一开关96a可以响应于激活的第一控制信号CTR1使第一电源节点PN1电连接到单元阵列91a，并且响应于去激活的第一控制信号CTR1使第一电源节点PN1与单元阵列91a电断开。另外，至少一个第二开关97a可以响应于激活的第二控制信号CTR2使第二电源节点PN2电连接到单元阵列91a，并且响应于去激活的第二控制信号CTR2使第二电源节点PN2与单元阵列91a电断开。
在一些示例实施例中，在对连接到第一字线WL1的m个存储单元M11至M1m的写入操作期间，开关控制器95a可以生成去激活的第一控制信号CTR1和激活的第二控制信号CTR2。另外，在对连接到第n字线WLn的m个存储单元Mn1至Mnm的写入操作期间，开关控制器95a可以生成激活的第一控制信号CTR1和去激活的第二控制信号CTR2。因此，不仅对连接到相对远离写驱动器93a的第一字线WL1的m个存储单元M11至M1m的写入操作，而且对连接到相对靠近写驱动器93a的第n字线WLn的m个存储单元Mn1至Mnm的写入操作，均可以以提高的可靠性来执行。例如，连接到第n字线WLn和第一电源线PL1的存储单元Mn1可以通过第一电源线PL1从第一电源节点PN1接收正电源电压VDD。因此，由于第一电源线PL1的增加的电阻，可以在存储单元Mn1中产生充分下降的电压。
参照图9B，类似于图5的存储装置50，存储装置90b可以包括单元阵列91b、写驱动器93b、开关控制器95b和至少一个第一开关96b。存储装置90b还可以包括至少一个第二开关97b。写驱动器93b可以基于写入数据D_WR向多条位线BL施加信号。
单元阵列91b可以包括多个存储单元(例如，M11)。单元阵列91b可以通过至少一个第一开关96b从与第一字线WL1相邻的第一电源节点PN1接收地电位VSS，并且可以通过至少一个第二开关97b从与第n字线WLn相邻的第二电源节点PN2接收地电位VSS。至少一个第一开关96b可以响应于激活的第一控制信号CTR1使第一电源节点PN1电连接到单元阵列91b，并且还可以响应于去激活的第一控制信号CTR1使第一电源节点PN1与单元阵列91b电断开。另外，至少一个第二开关97b可以响应于激活的第二控制信号CTR2使第二电源节点PN2电连接到单元阵列91b，并且还可以响应于去激活的第二控制信号CTR2使第二电源节点PN2与单元阵列91b电断开。
在一些示例实施例中，在对连接到第一字线WL1的m个存储单元M11至M1m的写入操作期间，开关控制器95b可以生成去激活的第一控制信号CTR1和激活的第二控制信号CTR2。另外，在对连接到第n字线WLn的m个存储单元Mn1至Mnm的写入操作期间，开关控制器95b可以生成激活的第一控制信号CTR1和去激活的第二控制信号CTR2。因此，不仅对连接到相对远离写驱动器93b的第一字线WL1的m个存储单元M11至M1m的写入操作，而且对连接到相对靠近写驱动器93b的第n字线WLn的m个存储单元Mn1至Mnm的写入操作，均可以以提高的可靠性来执行。例如，连接到第n字线WLn和第一电源线PL1的存储单元Mn1可以通过第一电源线PL1从第一电源节点PN1接收地电位VSS。因此，由于第一电源线PL1的增加的电阻，可以在存储单元Mn1中产生充分升高的电压。
在一些示例实施例中，图9A的开关控制器95a和图9B的开关控制器95b可以在对第一字线WL1至第n/2字线WLn/2的写入操作期间生成去激活的第一控制信号CTR1和激活的第二控制信号CTR2，并且在对第(n/2+1)字线WLn/2+1至第n字线WLn的写入操作期间生成激活的第一控制信号CTR1和去激活的第二控制信号CTR2。在一些示例实施例中，类似于上面参照图8描述的实施例，存储装置可以包括所有开关，即图9A的第一开关96a和第二开关97a以及图9B的第一开关96b和第二开关97b，并且根据要被写入的存储单元的位置同时从电源节点提供正电源电压VDD和地电位VSS或同时阻止从电源节点提供正电源电压VDD和地电位VSS。
图10A和图10B是根据示例实施例的存储装置的示例的图。具体地，图10A的图示出了连接到图9A的单元阵列91a中的一对位线的存储单元、至少一个第一开关96a和至少一个第二开关97a的示例。图10B的图示出了连接到图9B的单元阵列91b中的一对位线的存储单元、至少一个第一开关96b和至少一个第二开关97b的示例。将从图10A和图10B的描述中省略上面提供的相同描述。
参照图10A，存储装置100a可以包括第一存储单元M1至第n存储单元Mn并且包括写驱动器103a，第一存储单元M1至第n存储单元Mn分别连接到第一字线WL1至第n字线WLn并连接到位线BL和互补位线BLb。在一些示例实施例中，第一存储单元M1至第n存储单元Mn可以是SRAM单元。例如，第一存储单元M1可以包括彼此交叉耦合的第一反相器G1和第二反相器G2，以及用作传输晶体管的第一NFET N01a和第二NFET N02a。第一反相器G1和第二反相器G2可以连接到电源线PL，并且从电源线PL接收正电源电压VDD。类似地，第n存储单元Mn可以包括第三反相器G3和第四反相器G4以及第三NFET N03a和第四NFET N04a。
在一些示例实施例中，存储装置100a可以包括分别连接到多条电源线的多个开关。例如，如图10A所示，第一PFET P01可以连接在被施加正电源电压VDD的第一电源节点PN1与电源线PL之间，并且响应于第一控制信号CTR1使第一电源节点PN1与电源线PL电连接或电断开。另外，第二PFET P02可以连接到被施加正电源电压VDD的第二电源节点PN2与电源线PL之间，并且响应于第二控制信号CTR2使第二电源节点PN2与电源线PL电连接或电断开。在一些示例实施例中，第二控制信号CTR2可以是第一控制信号CTR1的反相版本。
参照图10B，存储装置100b可以包括第一存储单元M1至第n存储单元Mn并且包括写驱动器103b，第一存储单元M1至第n存储单元Mn分别连接到第一字线WL1至第n字线WLn并连接到位线BL和互补位线BLb。在一些示例实施例中，第一存储单元M1至第n存储单元Mn可以是SRAM单元。例如，第一存储单元M1可以包括彼此交叉耦合的第一反相器G1和第二反相器G2，以及用作传输晶体管的第一NFET N01b和第二NFET N02b。第一反相器G1和第二反相器G2可以连接到电源线PL，并且从电源线PL接收地电位VSS。类似地，第n存储单元Mn可以包括第三反相器G3和第四反相器G4以及第三NFET N03b和第四NFET N04b。
在一些示例实施例中，存储装置100b可以包括分别连接到多条电源线的多个开关。例如，如图10B所示，第五NFET N05可以连接在被施加地电位VSS的第一电源节点PN1与电源线PL之间，并且响应于第一控制信号CTR1使第一电源节点PN1与电源线PL电连接或电断开。另外，第六NFET N06可以连接在被施加地电位VSS的第二电源节点PN2与电源线PL之间，并且响应于第二控制信号CTR2使第二电源节点PN2与电源线PL电连接或电断开。在一些示例实施例中，第二控制信号CTR2可以是第一控制信号CTR1的反相版本。
图11A和图11B是根据示例实施例的开关控制器的示例的图。具体地，图11A示出了被配置为生成分别被提供给图10A的第一PFET P01和第二PFET P02的第一控制信号CTR1和第二控制信号CTR2的开关控制器110a，图11B示出了被配置为生成分别被提供给图10A的第一PFET P01和第二PFET P02的第一控制信号CTR1和第二控制信号CTR2的开关控制器110b。如上面参照图10A描述的，图10A的第一PFET P01和第二PFET P02可以响应于具有低电平的第一控制信号CTR1和第二控制信号CTR2而导通，并且可以响应于具有高电平的第一控制信号CTR1和第二控制信号CTR2而断开。在下文中，将参照图10A来描述图11A和图11B。
参照图11A，开关控制器110a可以包括第一反相器111a和第二反相器112a以及第一或非(NOR)门115a和第二NOR门116a，并且接收写使能信号WE以及行地址A_ROW的最高有效位(MSB)。例如，如图11A所示，开关控制器110a可以接收k位行地址A_ROW(2k＝n)的MSBA_ROW[k]。在对连接到第一字线WL1至第n字线WLn当中的第一字线WL1至第n/2字线WLn/2的存储单元的写入操作期间，开关控制器110a可以生成第一控制信号CTR1和第二控制信号CTR2，使得从第二电源节点PN2供应正电源电压VDD，并且隔离第一电源节点PN1。因此，如图11A所示，开关控制器110a可以响应于具有低电平的MSB A_ROW[k]和具有高电平的写使能信号WE生成具有高电平的第一控制信号CTR1和具有低电平的第二控制信号CTR2。另外，在对连接到第一字线WL1至第n字线WLn当中的第(n/2+1)字线WLn/2+1至第n字线WLn的存储单元的写入操作期间，开关控制器110a可以生成第一控制信号CTR1和第二控制信号CTR2，使得从第一电源节点PN1供应正电源电压VDD，并且隔离第二电源节点PN2。因此，如图11A所示，开关控制器110a可以响应于具有高电平的MSB A_ROW[k]和具有高电平的写使能信号WE生成具有低电平的第一控制信号CTR1和具有高电平的第二控制信号CTR2。
参照图11B，类似于图11A的开关控制器110a，开关控制器110b可以包括第一反相器111b和第二反相器112b以及第一NOR门115a和第二NOR门116a。另外，开关控制器110B还可以包括第一与非(NAND)门113b和第二NAND门114b。开关控制器110b可以接收写使能信号WE以及行地址A_ROW的MSB A_ROW[k]，并且还接收使能信号EN。开关控制器110b可以响应于具有高电平的使能信号EN以与图11A的开关控制器110a相同的方式来操作，并且还响应于具有低电平的使能信号EN生成具有低电平的第一控制信号CTR1和第二控制信号CTR2。即，当使能信号EN具有低电平时，第一存储单元M1至第n存储单元Mn可以从第一电源节点PN1和第二电源节点PN2接收电源电压VDD，而与行地址A_ROW和写使能信号WE无关。
图12是根据示例实施例的存储装置120的图。如图12所示，类似于图9A的存储装置90a，存储装置120可以包括单元阵列121、写驱动器123、开关控制器125、至少一个第一开关126和至少一个第二开关127。另外，存储装置120还可以包括第一写辅助电路129。在下文中，将从图12的描述中省略与图9A相同的描述。
在一些示例实施例中，存储装置120还可以包括第一写辅助电路129，以提高写入操作的可靠性。至少一个第一开关126、至少一个第二开关127和开关控制器125可以与第一写辅助电路129一起辅助写入操作。例如，第一写辅助电路129可以从正电源电压VDD生成将要提供给单元阵列121的正电压VDDC，并且通过在写入操作期间略微降低正电压VDDC来辅助写入操作。如图12所示，正电压VDDC可以被施加到第一电源节点PN1和第二电源节点PN2中的每一者，并且至少一个第一开关126和至少一个第二开关127可以响应于第一控制信号CTR1和第二控制信号CTR2选择性地向单元阵列121施加正电压VDDC。在一些示例实施例中，如图12所示，写驱动器123可以包括第二写辅助电路123_1。第二写辅助电路123_1可以通过在写入操作期间降低施加到多条位线BL中的一些位线的低电压(例如，低于地电位)来辅助写入操作。至少一个第一开关126、至少一个第二开关127和开关控制器125可以独立于第二写辅助电路123_1来辅助写入操作。
图13是根据示例实施例的写入数据的方法的示例的流程图。在一些示例实施例中，图13的方法可以由图9A的存储装置90a执行，并且可以被称为存储装置90a的操作方法。如图13所示，写入数据的方法可以包括多个操作(例如，S20、S40、S60和S80)。在下文中，将参照图9A来描述图13。
在操作S20中，可以执行接收写入命令、写入地址和写入数据的操作。例如，存储装置90a可以响应于写入命令而初始化用于将写入数据写入到与写入地址相对应的区域的写入操作。
在操作S40中，可以执行阻止通过第一路径和第二路径之一供应电力的操作。例如，单元阵列91a可以通过包括与第一字线WL1相邻的第一电源节点PN1和至少一个第一开关96a的第一路径，以及通过包括与第n字线WLn相邻的第二电源节点PN2和至少一个第二开关97a的第二路径来接收电力。开关控制器95a可以基于写入地址来阻止通过第一路径和第二路径之一供应电力，因此，电源线的电阻可以为写入操作提供提高的可靠性。下面将参照图14来描述操作S40的示例。
在操作S60中，可以执行基于写入数据D_WR向位线施加信号的操作。例如，写驱动器93a可以基于写入数据D_WR向多条位线BL中的每一条位线施加高电压VH或低电压VL。在一些示例实施例中，多条位线BL可以包括多对位线，每对位线包括位线BL和互补位线BLb，并且写驱动器93a可以向成对的位线施加互补信号。
在操作S80中，可以执行激活第一字线WL1至第n字线WLn中的一条字线的操作。例如，行译码器(例如，图1的12)可以基于行地址A_ROW来激活第一字线WL1至第n字线WLn中的一条字线，并且选择要被写入数据的存储单元。在一些示例实施例中，操作S80可以在操作S60之前执行，或者与操作S60并行(同时)执行。
图14是根据示例实施例的写入数据的方法的示例的流程图。具体地，图14的流程图示出了图13的操作S40的示例。如上面参照图13描述的，可以在图14的操作S40'中执行阻止通过第一路径和第二路径之一供应电力的操作。如图14所示，操作S40'可以包括多个操作(例如，S42、S44和S46)。在下文中，将参照图9A来描述图14。
参照图14，在操作S42中，可以执行检查行地址A_ROW的MSB A_ROW[k]的操作。如图14所示，当行地址A_ROW的MSB A_ROW[k]为“0”时，即，当第一字线WL1至第n/2字线WLn/2中的一条字线被激活时，可以随后执行操作S44。在操作S44中，可以执行阻止通过第一路径供应电力的操作。例如，开关控制器95a可以生成去激活的第一控制信号CTR1，并且至少一个第一开关96a可以被断开。否则，当行地址A_ROW的MSB A_ROW[k]为“1”时，即，当第(n/2+1)字线WLn/2+1至第n字线WLn中的一条字线被激活时，可以随后执行操作S46。例如，开关控制器95a可以生成去激活的第二控制信号CTR2，并且至少一个第二开关97a可以被断开。
图15是根据示例实施例的操作存储装置的方法的示例的流程图。在一些示例实施例中，单元阵列91a可以在不同于写入操作的操作期间通过第一路径和第二路径来接收电力。图15示出了读取操作的示例，其是不同于写入操作的操作的示例。在一些示例实施例中，图15的方法可以由图9A的存储装置90a执行。在下文中，将参照图9A来描述图15。
在操作S10中，可以执行接收读命令的操作。例如，存储装置90a可以接收地址以及与读命令相对应的命令，并且可以响应于读命令而初始化读取存储在与该地址相对应的区域中的数据的操作。
在操作S30中，可以执行通过第一路径和第二路径供应电力的操作。例如，开关控制器95a可以由于读命令而接收去激活的写使能信号WE，并且生成激活的第一控制信号CTR1和第二控制信号CTR2。因此，至少一个第一开关96a和至少一个第二开关97a可以被导通，并且单元阵列91a可以通过第一路径和第二路径接收电力。
图16是根据示例实施例的包括存储装置的片上系统(SoC)160的图。SoC 160可以指其中集成了计算系统或另一电子系统的组件的集成电路(IC)。例如，作为SoC 160的示例的应用处理器(AP)可以包括处理器和用于其他功能的组件。如图16所示，SoC 160可以包括核心161、数字信号处理器(DSP)162、图形处理单元(GPU)163、嵌入式存储器164、通信接口(I/F)165和存储器接口166。SoC 160的组件可以通过总线167彼此通信。
核心161可以处理指令，并且控制SoC 160中包括的组件的操作。例如，核心161可以处理一系列指令，运行操作系统并且在操作系统上执行应用。DSP 162可以处理数字信号(例如，由通信接口165提供的数字信号)，并且生成有用的数据。GPU 163可以基于从嵌入式存储器164或存储器接口166提供的图像数据生成用于通过显示装置输出的图像的数据，或者对图像数据进行编码。在一些示例实施例中，存储装置可以作为高速缓冲存储器和/或缓冲器被包括在核心161、DSP 162和/或GPU 163中。因此，由于存储装置的高可靠性和效率，核心161、DSP 162和/或GPU 163也可以具有高可靠性和效率。
嵌入式存储器164可以存储核心161、DSP 162和GPU 163的操作所需的数据。在一些示例实施例中，嵌入式存储器164可以包括根据示例实施例的存储装置。因此，嵌入式存储器164可以提供可靠的写入操作，并且具有减小的面积和功耗。结果，可以改善SoC 200的操作可靠性和效率。
通信接口165可以提供用于通信网络或一对一通信的接口。存储器接口166可以提供用于SoC 160的外部存储器(例如，动态随机存取存储器(DRAM)和闪存)的接口。
尽管已经参照附图具体示出和描述了示例实施例，但是应当理解的是，在不脱离所附权利要求的精神和范围的情况下，可以对本文进行形式和细节上的各种改变。

Claims (20)

1.一种存储装置，所述存储装置包括：
单元阵列，所述单元阵列包括多个存储单元；
n条字线，所述n条字线沿第一方向延伸，其中，所述n条字线顺序地布置在所述单元阵列中，并且包括第一字线、第n字线以及介于所述第一字线和所述第n字线之间的多条字线；
多条位线，所述多条位线在所述单元阵列中沿第二方向延伸，其中，所述第二方向与所述第一方向相交；
第一电源节点，所述第一电源节点与所述第一字线相邻；
第二电源节点，所述第二电源节点与所述第n字线相邻；
第一开关，所述第一开关连接在所述第一电源节点和所述单元阵列之间；
写驱动器，所述写驱动器与所述第n字线相邻，并且连接到所述多条位线；和
开关控制器，所述开关控制器被配置为控制所述第一开关，以在对连接到所述第一字线的存储单元的写入操作期间使所述第一电源节点与所述多个存储单元隔离，从而阻止从所述第一电源节点供应电流，
其中，n是正整数。
2.根据权利要求1所述的存储装置，其中，所述开关控制器进一步被配置为控制所述第一开关以在对连接到所述第一字线至第n/2字线的存储单元的写入操作期间使所述第一电源节点与所述多个存储单元隔离。
3.根据权利要求1所述的存储装置，所述存储装置还包括第二开关，所述第二开关连接在所述第二电源节点和所述单元阵列之间，
其中，所述开关控制器还被配置为控制所述第二开关以在对连接到所述第n字线的存储单元的写入操作期间使所述第二电源节点与所述多个存储单元隔离。
4.根据权利要求3所述的存储装置，其中，所述开关控制器进一步被配置为控制所述第二开关，以在对连接到第n/2+1字线至所述第n字线的存储单元的写入操作期间使所述第二电源节点与所述多个存储单元隔离。
5.根据权利要求1所述的存储装置，其中，所述第一电源节点和所述第二电源节点被配置为提供正电源电压，
其中，所述多条位线包括多对位线，并且
其中，所述写驱动器被配置为在写入操作期间向所述多对位线中的每对位线中的一条位线施加地电位。
6.根据权利要求1所述的存储装置，所述存储装置还包括：
第三电源节点，所述第三电源节点与所述第一字线相邻；
第四电源节点，所述第四电源节点与所述第n字线相邻；和
第三开关，所述第三开关连接在所述第三电源节点和所述单元阵列之间，
其中，所述第一电源节点和所述第二电源节点被配置为提供正电源电压，
其中，所述第三电源节点和所述第四电源节点被配置为提供地电位，并且
其中，所述开关控制器进一步被配置为控制所述第三开关，以在对连接到所述第一字线的存储单元的写入操作期间使所述第三电源节点与所述多个存储单元隔离，从而阻止从所述单元阵列接收电流。
7.根据权利要求1所述的存储装置，所述存储装置还包括行驱动器，所述行驱动器被配置为基于行地址激活所述n条字线中的一条字线，
其中，所述开关控制器进一步被配置为基于所述行地址来控制所述第一开关。
8.根据权利要求1所述的存储装置，所述存储装置还包括多条电源线，所述多条电源线沿所述第二方向延伸，并且电连接到所述多个存储单元，
其中，所述第一开关包括分别连接到所述多条电源线的多个第一开关。
9.根据权利要求1所述的存储装置，其中，所述多个存储单元均包括静态随机存取存储单元，所述静态随机存取存储单元包括成对的交叉耦合的反相器。
10.根据权利要求1所述的存储装置，其中，所述开关控制器进一步被配置为控制所述第一开关，以在对连接到所述第n字线的存储单元的写入操作期间以及在对所述多个存储单元的读取操作期间使所述第一电源节点电连接到所述多个存储单元。
11.一种存储装置，所述存储装置包括：
单元阵列，所述单元阵列包括多个存储单元；
n条字线，所述n条字线沿第一方向延伸，其中，所述n条字线顺序地布置在所述单元阵列中，并且包括第一字线、第n字线以及介于所述第一字线和所述第n字线之间的多条字线；
多条位线，所述多条位线在所述单元阵列中沿第二方向延伸，其中，所述第二方向与所述第一方向相交；
第一电源节点，所述第一电源节点与所述第一字线相邻；
第二电源节点，所述第二电源节点与所述第n字线相邻；
第一开关，所述第一开关连接在所述第一电源节点和所述单元阵列之间；
写驱动器，所述写驱动器与所述第n字线相邻，并且连接到所述多条位线；和
开关控制器，所述开关控制器被配置为控制所述第一开关，以在对连接到所述第一字线的存储单元的写入操作期间使所述第一电源节点与所述多个存储单元隔离，从而阻止从所述第一电源节点接收电流，
其中，n是正整数。
12.根据权利要求11所述的存储装置，所述存储装置还包括第二开关，所述第二开关连接在所述第二电源节点和所述单元阵列之间，
其中，所述开关控制器还被配置为控制所述第二开关，以在对连接到所述第n字线的存储单元的写入操作期间使所述第二电源节点与所述多个存储单元隔离。
13.根据权利要求11所述的存储装置，其中，所述第一电源节点和所述第二电源节点被配置为提供地电位，
其中，所述多条位线包括多对位线，并且
其中，所述写驱动器被配置为在写入操作期间向所述多对位线中的每对位线中的一条位线施加正电源电压。
14.一种存储装置的操作方法，所述存储装置具有包括多个存储单元的单元阵列，所述多个存储单元分别连接到n条字线，所述n条字线顺序布置并且包括第一字线、第n字线以及介于所述第一字线和所述第n字线之间的多条字线，所述存储装置被配置为通过与所述第一字线相邻的第一路径和与所述第n字线相邻的第二路径向所述单元阵列供应电力，所述操作方法包括：
接收写入命令、写入地址和写入数据；
基于所述写入地址，阻止通过所述第一路径和所述第二路径中的一条路径的电力供应；和
基于所述写入地址，激活所述n条字线中的一条字线。
15.根据权利要求14所述的操作方法，其中，阻止所述电力供应包括：基于所述写入地址指示所述第一字线，阻止通过所述第一路径的电力供应。
16.根据权利要求14所述的操作方法，其中，阻止所述电力供应包括：基于所述写入地址指示所述第n字线，阻止通过所述第二路径的电力供应。
17.根据权利要求14所述的操作方法，其中，阻止所述电力供应包括：
基于所述写入地址指示所述第一字线至第n/2字线中的一条字线，阻止通过所述第一路径的电力供应；和
基于所述写入地址指示第n/2+1字线至所述第n字线中的一条字线，阻止通过所述第二路径的电力供应。
18.根据权利要求14所述的操作方法，其中，所述第一路径和所述第二路径被配置为供应正电源电压，并且
其中，所述操作方法还包括：基于所述写入数据，向布置在所述单元阵列中的多对位线中的每对位线中的一条位线施加地电位。
19.根据权利要求14所述的操作方法，其中，所述多个存储单元均包括静态随机存取存储单元，所述静态随机存取存储单元包括成对的交叉耦合的反相器。
20.根据权利要求14所述的操作方法，所述操作方法还包括：
接收读命令；和
基于所述读命令，通过所述第一路径和所述第二路径向所述单元阵列供应电力。
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