TWI270881B - Redundancy circuits and memory devices having a twist bitline scheme and methods of repairing defective cells in the same - Google Patents
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Description
!27〇88l 九、發明說明： [相關申請案之交叉參考] η本申請案主張2004年6月^日申請之第1〇_2〇〇4_〇〇429ιι 號韓國專利申請案之優先權，該揭示内容之全文以引用的 方式併入本文中。 【發明所屬之技術領域】 本發明係關於積體電路裝置且’更特定言之，係關於用 於记憶體裝置之冗餘電路及修復缺陷單元之方法。 【先前技術】 隨著半導體記憶體裝置之單元密度（例如，一動態隨機存 取記憶體（DRAMs))之增加，其位元線之間的間隔一般會減 小。作為-結果，在感測記憶體單元資料期間，位元線耦 合雜訊會顯著增加。人們已建議使用一扭轉位元線機制來 降低位元線耦合雜訊。
、於該扭轉位元線設計中，位元線31及互補位元線瓦通常 以有規律之間隔扭轉。藉由充分控制—奇數行與一偶數行 之間的佈局安m位元線扯及—互補位元線瓦所 產生之-位元線耦合雜訊可由自一相鄰行内之位元所接收 之一位凡線耦合雜訊所抵消。因此，可減小或甚至消除嗜 兩個相鄰行内之位元線耦合雜訊。 / 畜於一具有此扭轉位元線設計之記憶體單元陣列内偵$ ^缺^單凡時，通常藉由以備用單元（或一冗餘單元）替+ ^復該缺陷單元。因此，可使用一冗餘單元改良半導繫 製造良率。於具有扭轉位元線之扭轉位元線設言十巾，連指 102104.doc 1270881 至一個字線之多個記憶體單元一般會根據其位置而具有不 同之資料加擾。
圖1圖解闡釋一扭轉位元線設計或一折疊位元線設計中 可在修復後出現之資料加擾。如圖1所示，第一位元線及互 補位元線BL0及丽形成一扭轉位元線設計（機制），而第二 位元線及互補位元線BL1及Μ形成一折疊位元線設計（機 制）。於圖1中，記憶體單元由以下位元線界定··第一位元 線與互補位元線BL0和_、及第二位元線與互補位元線 BL1和而、及跨越位元線BL〇、涵、6]：1和面之第一至第 四字線WL0和WL3。對於圖1之裝置，當儲存於一記憶體單 元内之一資料模式（值）係i時，該資料模式可表示為τ(真 實）。當儲存於一記憶體單元内之一資料模式係〇時，該資 料板式可表不為C(互補 出於本說明之目的，假設連接至扭轉位元線結構中之第 一至第四字線WL0至WL3之記憶體單元儲存一 ”TCCT”資料 模式。若此等記憶體單元有缺陷，且該第一至第四字線wl〇 至WL3由第一至第四備用字線swl〇sSwl3替代，則由於 該等位it線被扭轉，連接至第—至第四備用字線飢〇至 SWL3之備用單元儲存_，，CTTC，，f料模式。換言之，資料 加擾出現。於此情形中，在主要缺陷單元修復㈣別最終 缺陷單元期間，由於缺乏關於資料加擾之資訊，缺陷單元 可月b未被fJL別或正常單元可能具有被彳貞測為缺陷單元之高 相反，對於折疊位元線機制 若連接至第一至第四字線 102104.doc 1270881 WL 0至WL3之冗憶體單元有缺陷且被連接至第 用字線SWLO至SWL3之備用單元所替代， 至弟四備 代^專傷用單元儲 存一與連接至第一至第四字線WL〇至WL3 〜< II體單元所 儲存之TCCT資料模式相同之TCCT資料模式。
由此，為修復一扭轉位元線機制中之缺陷單元，若位一 線被扭轉一次，在該等位元線被扭轉之一 A 且 < 母一側上
通常必須存在一用於修復連接至該缺陷單元之_字線（後 文中％為缺陷字線）之一備用字線，以使資料儲存於連接至 該備用字線之備用單元内以具有_與折疊位元線機制中缺 陷單元之彼資料相同之資料加擾。 然而，為在扭轉位元線機制中以一備用字線修復一缺陷 字線，通常必須在該備用字線内安裝一位址熔絲切割部： 以使用對應於該備用字線之一位址修復對應於該缺陷字線 之位址。換言之，每一備用字線通常都需要一位址熔絲切 割部分。由於該位址熔絲切割部分通常佔用一記憶體裝置 佈局之一大片面積，因此，當增加大量具有不同資料加擾 之記憶體單元時，該記憶體裝置之一晶片大小通常會 例地增大。 比 【發明内容】 於本發明之某些實施例中，提供多個用於一積體電路記 憶體裝置之冗餘電路，該積體電路記憶體裝置包括：〜第 一心憶體單兀塊，其包括複數個主要字線及一個備用字 線，其每一個皆與複數個記憶體單元相關聯；一第二記恢 體單兀塊，其包括複數個主要字線及一個備用字線，其每 I02104.doc 1270881
上:白與複數個記憶體單元相關聯；及延伸跨越該第一及 2二記憶料元塊之複數個位元線，該複數個位元線且 有-扭轉位元線結構’ #中該等位元線在該第—記憶體單 錢與該第：記憶體單元塊之間㈣而在各自記憶體單元 塊，：不扭轉。該冗餘電路係耗合至該第—記憶體單元塊 及该第二記憶體單元塊兩者之主要及備用字線。該冗餘電 路亦可經組態以選擇該第—記憶體單元塊之備用字線來替 =與-缺陷單元相關聯之該第—記憶體單元塊之該等主要 :線之:及選擇該第二記憶體單元塊之備用字線來替代與 一缺陷單元相關聯之該第二記憶體單元塊之該等主要字線 之一’以使連接至一經選擇之備用字線之備用單元中所儲 存之=料具有_與連接至該等主要字線之—相應經替代之 要子線之單元中之彼資料相同之資料加擾。 ”於本發明之進-步實施例中，提供多個包括本發明之一 冗餘電路之積體電路記憶體裝置。該等記憶體裝置包括： 一第-記憶體單元塊，丨包括複數個主要字線及一個備用 字線，其每一個皆與複數個記憶體單元相關聯；及一第二 記憶體單元塊，其包括複數個主要字線及_個備用字線， 八每個白與複數個圮憶體單元相關聯。複數個位元線延 伸跨越4第-及該第二記憶體單元塊兩者。該複數個位元 Μ有-扭轉位元線結構中該等位元線在該第一記憶 •單元塊與忒第一己憶體單元塊之間扭轉而在各自記憶體 單元塊之間不扭轉。 於本發明之其它實施例中，該冗餘電路包括一產生與該 102104.doc 1270881 弟s己憶體單元塊相關聯之位址之第一塊位址部分，及一 產生與該第二記憶體單元塊相關聯之位址之第二塊位址部 分。一可程式化部分指定一與一備用字線相關聯之修復位 、址來替代一缺陷單元。一編碼部分因應來自該可程式化部 分之修復位址及來自該第一塊位址部分之一位址，選擇該 第一 δ己憶體單元塊之備用字線來替代與一缺陷單元相關聯 之該第一記憶體單元塊之該等主要字線之一，且因應來自 ^ 該可程式化部分之修復位址及來自該第二塊位址部分之一 位址，選擇該第二記憶體單元塊之備用字線來替代與一缺 陷單元相關聯之該第二記憶體單元塊之該等主要字'線之
於本發明之進-步實施例中，該第—及第二記憶體單元 塊之每-個皆包括複數個備用字線。該積體電路記憶體裝 置可包括至少三個記憶體單元塊，且該複數個位元線可延 伸跨越該至少三個記憶體單元&，而2具有一其中之該等 位元線在該至少三個記憶體單元塊之相鄰塊之間扭轉，而 在各自記憶體單元塊之間不扭轉之扭轉位元線結構。該冗 餘電路可麵合至該至少三個記憶體單元塊之每—個，且可 經組態以自該至少三個記憶體單元塊之同一個中選擇一備 用字線，來替代與-缺陷單元相關聯之該至少三個記憶體 早凡塊之同-個之該等主要字線之_，以使連接至一經選 擇之備用字線之備料元巾所儲存之:#料，具有—與連接 :: 等主要字線之一相應之經替代之主要字線之單元之彼 一貝料相同的資料加擾。 102104.doc -10· 1270881 於本發明之再其它實施例中，該可程式化部分係一包括 複數個炼絲之炫絲部分，該等溶絲經組態以被程式化來產 生修復位址。該溶絲部分可根據一缺陷單元之位址，藉由 短路或切割溶絲來程式化炼絲。該編碼部分可包括：一第 -NAND閘，其_合至接收該修復位址及來自該第一塊位址 部分之一位址的第一記憶體單元塊；及一第，其 耗合至接收該修復位址及來自該第二塊位址部分之一位址 % 的第二記憶體單元塊。可切掉一選擇一缺陷單元之位址線。 於本發明之進一步實施例中，提供用於修復於一具有扭 轉位7L線結構之記憶體裝置内所產生之缺陷單元之冗餘電 • 路。該冗餘電路包括一包含複數個熔絲之熔絲部分且經組 • 心以紅式化该等溶絲以產生一適合於該缺陷單元之一位址 之修復位址。塊定址部分產生塊位址，以分別定址基於一 位X線扭轉位置分割的該記憶體裝置之記憶體單元陣列 塊。編碼部分各自因應該修復位址及一用於選擇具有該缺 _藝 單元之一記憶體單元陣列塊之塊位址來選擇一備用字 線。該等記憶體單元陣列塊可共用該冗餘電路。 於本發明之其它實施例中，該熔絲部分根據該缺陷單元 之位址藉由短路或切割熔絲來程式化熔絲。該編碼部分可 係分別接收該修復位址及塊位址之NAND閘。可切掉一選擇 一缺陷單元之位址線。該備用字線可佈置於該等記憶體單 元陣列塊之每一個内。 於本舍明之再其它實施例中，修復產生於具有扭轉位元 線機制之圯憶體裝置内之缺陷單元之多個方法包括程式化 102104.doc 1270881 熔絲以產生-適合於該缺陷單元之一位址之修復位址。產 生一塊位址信號用於自基於一位元線扭轉機制所分割的該 記憶體裝置之記憶體單元陣列塊中選擇一具有該缺陷單: 之記憶體單元陣列塊。因應該修復位址及該塊位址信號， 於具有該缺陷單元之記憶體單元陣列塊中選擇一備用°字 線。可切割-位址線以選擇該缺陷單元。於炼絲之程式化 過程中，彳根據該缺陷單元之位址來短路或切割熔絲。 於本發明之某些實施例中，該等被扭轉位元線跨越之記 憶體單元陣列塊可共用該單一冗餘電路，如此，該記憶體 裝置之-晶片面積不會太大。同樣’該單一冗餘電路可維 持-與基於一傳統扭轉位元線機敎記憶體單元陣列塊所 需之複數個冗余電路所達成之彼冗餘效率相同之冗餘效 率 〇 【實施方式】 下文將參照附圖更全面地闡述本發明，該等附圖顯示本 、«之闡釋性實施例。然而，可以多種不同形式實施本發 明，且本發明不應被視為僅限於本文所述之實施例。此外， 提供此等實施例旨在使本揭示内容透徹且完整，且向熟習 此項技術者全面傳達本發明之範圍。於圖式中，為清晰起 見’層及區域之大小及相對大小可能皆被放大。 應瞭解，當述及一元件或層係”在，，其它元件或層，，上，，或 "連接”或”耦合π至其它元件或層時，該元件或層既可直接在 另一元件或層上、連接或耦合至另一元件或層，亦可存在 插入元件。相反，當述及一元件”直接在"其它元件或層，，上π 102104.doc -12- l27〇88l 或”直接連接至"或"直接耦合至" 插入元件或層。通篇中，相同之符;:件，，則不存在 文所使用措詞"及/或"包括相㈣ 相同之元件。本 物馆 "括相關聯之列舉物項中-個或多個 物項之任一及全部組合。 尺夕1口
:瞭解’儘管本文中使用第_、第二等措詞來閣述各種 :件、組件、區域、層及/或區段，但此等元件、組件、區 層及/或區段不應受限於此等措詞。此等措詞僅用來使 各凡件、組件、區域、層或區段相互區分。因此，可將下 文中所討論之第一元件、組件、區域、層或區段稱作第二 70件、組件、區域、層或區段，此並不背離本發明之教示。 、本文所使用術語僅係出於閣述特定實施例之目的而非意 奴限疋本發明。本文中所使用之單數形式"一 0)"、"一（⑽），， 該（the)"亦意欲包括複數形式，除非上下文中另外明確 才曰明。應進一步瞭解，本說明書中所使用之措詞”包括"表 示所述特點、整數、步驟、作業、元件、及/或組件之存在， 仁並不排除一個或多個其他特點、整數、步驟、作業、元 件、組件及/或其群組之存在或添加。 除非另有規定’否則本文中所使用之全部術語（包括技術 術居與科學術語）具有與本發明所屬技術領域之普通人士 所共知之相同含義。應進一步瞭解，應將術語（諸如在常用 辭典中所定義之彼等術語）解釋為具有一與其在相關技術 背景中之含義相一致之含義，而不應以理想化或過分形式 化之思義解釋術語，除非本文中有如此明確規定。 圖2係一圖解闡釋根據本發明之某些實施例之一使用冗 102104.doc -13- 1270881 ;電路230且具有一第一類型之扭轉位元線機制之記憶體 =置200之方塊圖。記憶體裝置2〇〇包括橫跨一第一記憶體 單元陣列塊210a及一第二記憶體單元陣列塊2丨⑽佈置之扭 轉4元線第一及第二記憶體單元陣列塊21 〇a及21 〇b因該 等扭轉位元線而具有不同之資料加擾。 為修復第一及第二記憶體單元陣列塊2丨〇&及2丨〇b中之缺 陷單元，並使備用單元在測試時具有與彼等缺陷單元相同 ^ 之資料加擾，藉助冗餘電路230佈置在第一記憶體單元陣列 塊21〇a内之一第一備用字線SWLa來替代連接至第一記憶 體單元陣列塊210a内之一缺陷單元之一字線（未顯示），及藉 ， 助冗餘電路230佈置在第二記憶體單元陣列塊210b内之一 • 第二備用字線SWLb來替代連接至第二記憶體單元陣列塊 2 1 Ob内之缺陷單元之一字線（未顯示）。因此，該等缺陷單 元由連接至備用字線之備用單元所替代。 所圖示之扭轉位元線機制具有扭轉位元線之一單元組態 麵^ 210，其中第一、第二、第三及第四位元線212、214、 及218按順序佈置於第一記憶體單元陣列塊以“中，且以第 二、第一、第四及第二位元線216、212、218及214之順序 佈置於第二記憶體單元陣列塊2丨〇b中。第二及第三位元線 2 14及216連接至靠近第一記憶體單元陣列塊21(^之一位元 線感測放大器22〇a。第一及第四位元線212及218連接至靠 近第二記憶體單元陣列塊21〇b之一位元線感測放大器 220b。弟一位元線放大器220a感測並放大第二與第三位元 線214與216之間的電壓差。第二位元線放大器22〇b感測並 102104.doc -14- 1270881 放大第一與第四位元線212與218之間的電壓差。
冗餘電路230包括：一熔絲部分232、第一及第二塊定址 部分234及236，及第一及第二編碼部分23 8及239。第一及 第一塊定址部分23 4及23 6將用於選擇第一及第二記憶體單 元陣列塊210a及210b之塊位址分別提供至第一及第二編碼 部分238及239。熔絲部分232包括連接至位址信號線之複數 個溶絲。該等熔絲之短路或切割被用於產生一修復位址， 該修復位址對應於一用於選擇第一或第二記憶體單元陣列 塊210a及210b内一缺陷單元之字線之位址，且熔絲部分232 將違修復位址提供至第一及第二編碼部分238及239。第一 及第二編碼部分23 8及239分別因應該修復位址及第一及第 二塊定址部分234及236之輸出，選擇第一及第二備用字線 SWLa及 SWLb。 畜選擇一連接至第一記憶體單元陣列塊2丨〇a中一缺陷單 凡之字線時，選擇第一備用字線SWLa來替代該缺陷字線。 ~ 當選擇一連接至第二記憶體單元陣列塊21〇b中一缺陷單元 之子線時，選擇第二備用字線SWLb來替代該缺陷字線。此 時，切斷連接至缺陷字線的一位址解碼器（未顯示）之輸出 線。 4目應地，冗餘電路23G可由第-及第二記憶體單元陣列塊 2 10a及2 1Gb共用並端視第—或第二塊定址部分以或a6之 輸出（，、v擇一具有一缺陷單元之記憶體單元陣列塊）或 k擇第或L擇第二備用字線SWLa或SWLb。在連接至第 -或第二字線SWLa& s㈣之_備用單元内無改變之狀況 102104.doc -15- 1270881 下’可再現-具有與測試時施加至缺陷單元之資料模式相 同之：料模式之資料加擾…，於本發明之某些實施例 中’几餘電路230不會增大—記憶體裝置之晶片大小。而 且，冗餘電路230可具有與安裝在一扭轉位元線兩側上數個 傳統冗餘電路所提供之彼冗餘效率相同之冗餘效率。
或第一塊疋址部分234或23 6之一輸出所選擇的一第 第 圖3係一使用圖2之冗餘電路23〇且具有另一類型之扭轉 位元線機制之記憶體裝置300之方塊圖。於具有第二類型之 扭轉位元線機制之記憶體裝置綱中，以冗餘電路23〇端視 或一第二備用字線s WLa或s WLb來替代連接至第一或第二 纪憶體單元陣列塊31〇a或31〇b内一缺陷單元之一字線（未 顯示）。 ”亥第一類型之扭轉位元線機制具有扭轉位元線之一單元 組態310,其中第一、第二、第三及第四位元線312、314、 316及318按順序佈置於第一記憶體單元陣列塊31〇&中並以 第、第二、第二及第四位元線312、316、314及318之順 序佈置於第一 §己憶體單元陣列塊3 1 〇b中。第二及第三位元 線3 14及3 16連接至靠近第一記憶體單元陣列塊31〇a之一位 元線感測放大器320a。第一及第四位元線312及3 18連接至 罪近第二記憶體單元陣列塊3丨〇b之一位元線感測放大器 320b。第一位元線放大器32〇a感測並放大第二與第三位元 線314與316之間的一電壓差。第二位元線放大器32〇b感測 並放大第一與弟四位元線3 12與3 1 8之間的一電慶差。 圖4係一使用冗餘電路23〇且具有另一類型之扭轉位元線 102104.doc -16- 1270881 機制之記憶體裝置400之方塊圖。於具有第三類型之扭轉位 元線機制之記憶體裝置400中，以冗餘電路23〇端視第一或 第二塊定址部分234或236之一輸出所選擇的一第一或一第 二備用字線SWLa或SWLb來替代連接至第一或第二記憶體 單元陣列塊410a或410b内一缺陷單元之一字線（未顯示）。
忒弟二類型之扭轉位元線機制具有扭轉位元線之一單元 組態410，其中第一、第二、第三及第四位元線412、414、 416及418按順序佈置於第一記憶體單元陣列塊41〇a中且以 第一、第二、第四及第二位元線412、416、418及414之順 序佈置於第一 §己憶體早元陣列塊41 〇b中。第二及第二位元 線414及416連接至靠近第一記憶體單元陣列塊41〇a之一位 兀線感測放大器420a。第一及第四位元線412及418連接至 罪近第二記憶體單元陣列塊41 〇b之一位元線感測放大器 420b。第一位元線放大器420a感測並放大第二與第三位元 線414與416之間的一電壓差。第二位元線放大器42扑感測 並放大第一與第四位元線412與41 8之間的一電壓差。 圖5係一使用冗餘電路230且具有再一類型之扭轉位元線 機制之記憶體裝置500之方塊圖。於具有第四類型之扭轉位 元線機制之記憶體裝置500中，以冗餘電路23〇端視第一或 端視第二塊位址部分234或236所選擇的第一或第二備用字 線SWLa或SWLb來替代一連接至一第一或第二記憶體單元 陣列塊510_510b(包括虛設位元線)内一缺陷單元之字線。 圖6係-根據本發明之進一步實施例之一使用冗餘電路 630且具有另一類型之扭轉位元線機制之記憶體裝置_之 102104.doc -17· 1270881 方塊圖。於記憶體裝置6 0 0中，扭轉位元線係跨越第一至第 四s己憶體早元陣列塊610a、610b、610c及610d佈置。該第 五類型之扭轉位元線機制具有扭轉位元線之一單元組態 61〇,其中第一及第三位元線612及616首先在第一與第二記 憶體單元陣列塊61〇a與610b之間扭轉並在第三與第四記憶 體單元陣列塊610c與610d之間再次扭轉。第二及第四位元 線614及618則在第二與第三記憶體單元陣列塊61〇1)與61(^
之間扭轉一次。由此，第一至第四單元陣列塊610a至610d 將因該等扭轉之位元線而具有不同之資料加擾。 為修復第一至第四記憶體單元陣列塊610as610d中之缺 陷單元且使備用單元在測試時具有與缺陷單元之彼等資料 加擾相同之資料加擾，使用冗餘電路63〇。更具體而言，以 佈置在弟一 έ己憶體單元陣列塊610 a中之一第一備用字線 SWLa來替代連接至第一記憶體單元陣列塊61(^中一缺陷 單元之一子線（未顯示）。以佈置在第二記憶體單元陣列塊 610b中之一第二備用字線SWLb來替代連接至第二記憶體 單元陣列塊610b中一缺陷單元之一字線（未顯示）。以佈置在 第三記憶體單元陣列塊610c中之一第三備用字線3冒1^來 替代連接至弟二記憶體單元陣列塊6丨〇c中一缺陷單元之一 字線(未顯示）。以佈置在第四記憶體單元陣列塊61〇d中之一 第四備用字線SWLd來替代連接至第四記憶體單元陣列塊 610d中一缺陷單元之一字線（未顯示”因此，第一至第四記 憶體單元陣列塊610a、610b、610c及610d之該等缺陷單元 係由連接至備用字線SWLa、SWLb、SWLc及SWLd之備用 102104.doc -18- 1270881 單元所替代。 立冗餘電路630包括：一熔絲部分631、第一至第四塊定址 P刀632、633、634及635及第一至第四編碼部分636、637、 638及639。第一至第四塊定址部分632、633、634及635提 供塊位址’以分別藉由第一至第四編碼部分636、637、638 及639選擇第一至第四記憶體單元陣列塊61〇a、61叽、6i〇c 及 61〇d。
溶絲部分63 1包括連接至位址信號線之複數個熔絲，其中 該等溶絲之短路或切割用於選擇第一、第二、第三或第四 記憶體單元陣列塊610a、610b、610c或610d中一缺陷單元 之一字線，且將一修復位址提供至第一、第二、第三或第 四編碼部分636、637、638或639。第一至第四編碼部分636、 637、63 8及639因應該修復位址及第一至第四塊定址部分 632、633、634、及035之輸出分別選擇第一至第四備用字 線 SWLa、SWLb、SWLc及 SWLd。 因此，在連接至第一至第四備用字線SWLa、SWLb、SWLc 及SWLd之一備用單元内不改變之情形下，可再現一具有與 在測試期間施加至該缺陷單元之彼資料模式相同之資料模 式之資料加擾。由此，於本發明之某些實施例中，冗餘電 路63 0在維持與基於一扭轉位元線之第一至第四記憶體單 元陣列塊610a、610b、610c或610d所使用之複數個冗餘電 路所獲得之彼冗餘效率相同之冗餘效率之同時，不會增加 一記憶體裝置之晶片大小。 上文係對本發明之闡釋性說明，而不應將其視為限定本 102104.doc • 19 · 1270881 發明。儘管上文已闡述本發明之數個例示性實施例，但熟 習此項技術者易知，可對各例示性實施例做眾多修改，此 並未實質性背離本發明之新穎教示及優點。因此，所有此 等修改皆應包含於由申請專利範圍所界定之本發明範疇 内。在申請專利範圍中，手段附加功能（means-pius_fiincti〇n) 條款係意在涵蓋執行所述功能的本文中所述之結構，其不 僅涵蓋結構等效物且同時亦涵蓋等效結構。因此，應瞭解， ^ 上文僅係本發明之闡釋性說明而不應將本發明視為僅限於 所揭不之特定實施例，且對所揭示實施例之修改及其它實 施例皆應包含於附隨的申請專利範疇内。本發明藉由下列 - 申凊專利範圍界定，且下列申請專利範圍中包括其等效内 容。 【圖式簡單說明】 藉由參照附圖詳細闡述本發明之實例性實施例，本發明 之上述及其它特徵及優點將更顯而易見。圖式中： 麵圖1係一圖解闡釋於一扭轉位元線機制及一折疊位元線 機制中缺陷單元修復後可產生之傳統資料加擾之示意圖； 圖2係一圖解闡釋根據本發明之某些實施例使用一冗餘 電路且具有一第一類型扭轉位元線機制之記憶體裝置之方 塊圖； 圖3係一圖解闡釋根據本發明之某些實施例使用一冗餘 電路且具有一第二類型扭轉位元線機制之記憶體裝置之方 塊圖； 圖4係一圖解闡釋根據本發明之某些實施例使用一冗餘 102104.doc -20- 1270881 電路且具有一第三類型扭轉位元線機制之記憶體裝置之方 塊圖， 圖5係一圖解闡釋根據本發明之某些實施例使用一冗餘 電路且具有一第四類型扭轉位元線機制之記憶體裝置之方 塊圖；及 圖6係一圖解闡釋根據本發明之某些實施例使用一冗餘 電路且具有一第五類型扭轉位元線機制之記憶體裝置之方
塊圖。 【主要元件符號說明】 200 記憶體裝置 210 單元組態 210a 第一記憶體單元陣列塊 210b 第二記憶體單元陣列塊 212 第一位元線 214 第二位元線 216 第三位元線 218 第四位元線 220a 位元線感測放大器 220b 位元線感測放大器 230 冗餘電路 232 熔絲部分 234 第一塊定址部分 236 第二塊定址部分 238 第一編碼部分 102104.doc -21 - 1270881 239 第二編碼部分 300 記憶體裝置 310 單元組態 310a 第一記憶體單元陣列塊 310b 第二記憶體單元陣列塊 312 第一位元線 314 第二位元線
316 第三位元線 318 第四位元線 320a 位元線感測放大器 320b 位元線感測放大器 400 記憶體裝置 410 單元組態 410a 第一記憶體單元陣列塊 410b 第二記憶體單元陣列塊
412 第一位元線 414 第二位元線 416 第三位元線 418 第四位元線 420a 位元線感測放大器 420b 位元線感測放大器 500 記憶體裝置 510a 第一記憶體單元陣列塊 510b 第二記憶體單元陣列塊 102104.doc -22- 1270881 600 記憶體裝置 610 單元組態 610a 第一記憶體單元陣列塊 610b 第二記憶體單元陣列塊 610c 第三記憶體單元陣列塊 610d 第四記憶體單元陣列塊 612 第一位元線
614 第二位元線 616 第三位元線 618 第四位元線 630 冗餘電路 631 熔絲部分 632 第一定址部分 633 第二定址部分 634 第三定址部分
635 第四定址部分 63 6 第一編碼部分 637 第二編碼部分 638 第三編碼部分 639 第四編碼部分 102104.doc -23-
Claims (1)
1270881 、申請專利範圍： 1.
2. 一種用於-積體電路記憶體裝置之冗餘電路，該積體電 路記憶體裝置包括：-第-記憶體單元塊，其包括複數 個主要字線及—個備用字線，每-字線皆與複數個記作 體單元相關聯卜第二記憶體單元塊，其包括複數個主 要字線及-個備用字線’每_字線皆與複數個記憶體單 元相關聯；及延伸跨越該第-及該第二記憶體單元塊兩 者之後數個位兀線’该等位元線具有—其中之該等位元 線在該第-記憶體單元塊與該第二記憶體單元塊之間扭 轉而在該等各自記憶體單元塊内不扭轉之扭轉位元線結 構’其中該冗餘電路麵合至該第—記憶體單元塊及該第 一記憶體單元塊兩者之該等主要及備用字線，且其中該 經組態以選擇該第—記憶體單元塊之該備用字 一缺陷單元相關聯之該第一記憶體單元塊之 二=!之一’且選擇該第二記憶體單元塊之該備 …等主：與一缺陷單元相關聯之該第二記憶體單元 備用字線之―’以使儲存於連接卜所選擇之 字線之Γ㈣單元内之資料具有—與連接至該等主要 子線之一相應之經替代知主 ⑽ 相同的資料加擾。 +線之早元的彼資料加擾 :=請求項'之冗餘電路之積體電路記憶體裝置，進 字：第：記，體單元塊包括複數個主要字線及-個備用 母—予線皆與複數個記憶體單元相關聯； 102104.doc 1270881 =第二記憶體單元塊包括複數個主要字線及—個備用 子線’每—字線皆與複數個記憶體單元相關聯’及 =數個位元線延伸跨越該第一及該第二記億體單元 龙兩者’該複數個位元線具有—其中之該等位元 :等：體單元塊與該第二記憶體單元塊之間扭轉而在 '各自㈣料元塊心扭轉之扭轉位元線結構。 .如明求項1之冗餘電路，其中該冗餘電路包括： 關：：一塊位址部分，其產生與該第-記憶體單元塊相 關聯之位址； ^第二塊位址部分’其產生與該第二記憶體單元塊相 關聯之位址； ―-可程式化部分’其指定一與一備用字線相關聯之修 復位址來替代一缺陷單元；及 一編碼部分，其因應來自該可程式化部分之該修復位 址及來自該第-塊位址部分之_位址，選擇該第一記憶 體單元塊之該備用字線來替代與_缺陷單元相關聯之該 第:記憶體單元塊之該等主要字線之―，及因應來自該 °弋化邛刀之β亥修復位址及來自該第二塊位址部分之 -位址’選擇該第二記憶體單元塊之該備用字線來替代 與缺Pt3早70相關聯之該第二記憶體單元塊之該等主要 子線之一。 4. 5. 士 :求項3之几餘電路，其中該第—及第二記憶體單元塊 之每一個皆包括複數個備用字線。 U項4之几餘電路，其中該積體電路記憶體裝置包括 102104.doc !27〇88l 至少三個記愔辦g 一 — 心 凡塊，且該複數個位元線延伸跨越哕 至^個記憶體單元塊並具有-其中之該等位元線㈣ 二個圯隐體單凡塊之相鄰記憶體單元塊之間扭轉而 在5亥專各自記情辨结— 心早兀塊内不扭轉之扭轉位元線結構， 且其中該冗餘電路耦, 祸口至该至少三個記憶體單元塊之每 一個，並經組態以自 Μ自该至少三個記憶體單元塊之一相同 一個中選擇一備用全Μ . ^
一 f用子線，來替代與一缺陷單元相關聯之 该：少三個記憶體單元塊之該相同-個之該等主要字線 以使健存於連接至一所選擇之備用字線之備用單 凡内之資料具有_盥逯 /、遷接至忒專主要子線之一相應之經 代之主要子線之單元的彼資料加擾相同的資料加擾。 .6.=請求項3之冗餘電路，其中該可程式化部分包括一包含 後數個料之㈣部分，該等熔絲經組態以被程式化以 產生該修復位址。 •如二求項6之冗餘電路，其中該溶絲部分根據一缺陷單元 ^ ^位址，藉由短路或切割該等炫絲來程式化該等溶絲。 8·如請求項3之冗餘電路，其中該編碼部分包括·· 第NAND閘，其耗合至接收該修補位址及來自該第 塊二址部分之一位址之該第一記憶體單元塊；及 第NAND閘’其耗合至接收該修補位址及來自該第 二塊定址部分之-位址之該第二記憶體單元塊。 9.如請求項3之冗餘電路，其中一選擇一缺陷單元之 被切掉。 β 10·種用於修後產生於一具有一扭轉位元線機制之記憶體 102104.doc 1270881 2置中之缺陷單兀之冗餘電路，該冗餘電路包括： ^包括複數個炼絲之熔絲部分，其經組態以程式化該 等熔絲來產生一適合於該缺陷單元之一位址之修復位 址； 個4疋址4为’其產生多個塊位址以分別定址該記 隐體a置之基於一位元線扭轉地點而劃分之定址記憶體 單元；及 夕個編碼部分，其每一個皆因應該修復位址及一用於 選擇具有該缺陷單元之-記憶體單元陣列塊之塊位址來 選擇一備用字線。 11·如二求項1〇之冗餘電路，其中該冗餘電路係由該等記憶體 單元陣列塊所共用。 12.如5月求項1G之冗餘電路，其中該溶絲部分根據該缺陷單 兀之該位址’藉由短路或切割該等料來程式化該等炫 絲。 如:青求項i之冗餘電路，其中該等編碼部分係分別接收該 修设位址及該塊位址之NAnd閘。 14. ::=項1之冗餘電路’其中一選擇該缺陷單元之位址線 15. :二部分’其中該備用字線係佈置於該等記 憶體早兀陣列塊之每一個内。 16· 一種用於修復產生於一且有一 往罢Λ 八有才丑轉位讀機制之記憶體 裝置中之缺陷單元之方法，該方法包括： 私式化溶絲，以產生一適合於該缺陷單元之一位址之 I02104.doc 1270881 修復位址； 產生一塊位址信號，以自該記憶體裝置之基於一位元 線扭轉機制而劃分之多個記憶體單元陣列塊中選擇一具 有該缺陷單元之記憶體單元陣列塊；及 因應忒修復位址及該塊位址信號，於具有該缺陷單元 之該記憶體單元陣列塊内選擇一備用字線。 17·如請求項16之方法，進一步包括切割一用於選擇該缺陷單 元之位址線。 1S·如請求項I6之方法，其中於該等熔絲之程式化中，根據 該缺陷單元之該位址來短路或切割該等炫絲。
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