JP2002074981A

JP2002074981A - 半導体集積回路装置

Info

Publication number: JP2002074981A
Application number: JP2000268632A
Authority: JP
Inventors: Chikayoshi Morishima; 哉圭森嶋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-09-05
Filing date: 2000-09-05
Publication date: 2002-03-15
Also published as: US6466494B2; US20020027812A1

Abstract

(57)【要約】【課題】複数のメモリ回路を備えたＡＳＩＣのような
半導体集積回路装置において、欠陥メモリセルのアドレ
スをプログラムするためのプログラム回路によるチップ
の占有面積を低減する。【解決手段】複数のメモリ回路Ｍ０〜Ｍ３に対応して
共有プログラム回路１４を設け、さらにメモリ回路Ｍ０
〜Ｍ３のうち１つを選択する選択回路１２を設ける。選
択回路１２は、共有プログラム回路からのプログラム信
号ＦＸ，ＦＹをメモリ回路Ｍ０〜Ｍ３に伝達するゲート
回路Ｇ０〜Ｇ３と、ゲート回路Ｇ０〜Ｇ３のうち１つを
活性化するゲートセレクタ２０とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ回路を備え
た半導体集積回路装置に関し、さらに詳しくは、そのメ
モリ回路の冗長回路の改良に関する。

【０００２】

【従来の技術】図２２は、従来の半導体集積回路装置の
構成を示すブロック図である。図２２に示すように、こ
の半導体集積回路装置１は、１つのチップ（半導体基
板）ＣＨ上にランダムアクセスメモリ（ＲＡＭ）回路
（以下、単に「メモリ回路」という。）Ｍ０〜Ｍ３と論
理回路Ｌ０〜Ｌ２とを混載したＡＳＩＣ(Application S
pecific IC)である。論理回路Ｌ０はメモリ回路Ｍ０を
用い、入力されたデータを処理して論理回路Ｌ１に与え
る。論理回路Ｌ１はメモリ回路Ｍ１およびＭ２を用い、
論理回路Ｌ０から与えられたデータを処理して論理回路
Ｌ２に与える。論理回路Ｌ２はメモリ回路Ｍ３を用い、
論理回路Ｌ１から与えられたデータを処理して出力す
る。

【０００３】この半導体集積回路装置１にはさらに、メ
モリ回路Ｍ０〜Ｍ３に対応してプログラム回路Ｐ０〜Ｐ
３が設けられている。図２３は、図２２中のメモリ回路
Ｍ０〜Ｍ３およびプログラム回路Ｐ０〜Ｐ３のみを抜き
出したブロック図である。

【０００４】メモリ回路Ｍ０〜Ｍ３の各々は、通常メモ
リセルの他に冗長メモリセルを有している。通常メモリ
セルに欠陥がない場合、与えられたアドレス信号Ａ０〜
Ａ３に応答して通常メモリセルが選択される。一方、通
常メモリセルに欠陥がある場合、そのメモリセルを特定
するためのアドレスがプログラム回路Ｐ０〜Ｐ３にプロ
グラムされる。この場合、与えられたアドレス信号Ａ０
〜Ａ３がプログラムされたアドレスに一致したとき通常
メモリセルの代わりに冗長メモリセルが選択される。

【０００５】

【発明が解決しようとする課題】上述したＡＳＩＣのよ
うな半導体集積回路装置１の場合、メモリ回路Ｍ０〜Ｍ
３の規模には大きな差があることが多い。大規模なメモ
リ回路ではメモリセルに欠陥が生じる可能性は高いが、
小規模なメモリ回路ではメモリセルに欠陥が生じる可能
性は低い。にもかかわらず、従来の半導体集積回路装置
１ではメモリ回路Ｍ０〜Ｍ３に対応してプログラム回路
Ｐ０〜Ｐ３が設けられているため、プログラム回路Ｐ０
〜Ｐ３の中には全く使用されないものもあった。プログ
ラム回路Ｐ０〜Ｐ３はレーザで溶断可能なヒューズによ
り構成されているため、トランジスタにより構成されて
いるメモリ回路や論理回路に比べて微細化が進まない。
したがって、このような未使用のプログラム回路の存在
はチップ面積の効率を悪化させるという問題がある。

【０００６】なお、特開平７−２８２５９６号公報に
は、複数のブロックに分割されたメモリセルアレイを備
えた単一のメモリ回路において、各ブロックごとに行お
よび列兼用のプログラム回路を設ける技術が記載されて
いる。したがって、この公報には、複数のメモリ回路を
備えたＡＳＩＣのような半導体集積回路装置は記載され
ていない。

【０００７】本発明の目的は、プログラム回路によるチ
ップの占有面積を低減した半導体集積回路装置を提供す
ることである。

【０００８】

【課題を解決するための手段】本発明による半導体集積
回路装置は、複数のメモリ回路と、選択手段と、共有プ
ログラム回路とを備える。複数のメモリ回路は、互いに
異なるアドレス信号を受ける。メモリ回路の各々は、通
常メモリセルおよび冗長メモリセルを含む。選択手段
は、複数のメモリ回路のうち少なくとも１つを選択す
る。共有プログラム回路は、複数のメモリ回路に対応し
て設けられる。共有プログラム回路には、選択手段によ
り選択されたメモリ回路において冗長メモリセルと置換
されるべき通常メモリセルのアドレスをプログラムする
ことができる。

【０００９】好ましくは、上記選択手段は、複数の伝達
手段と、活性化手段とを含む。複数の伝達手段は、共有
プログラム回路にプログラムされたアドレスを示すプロ
グラム信号を複数のメモリ回路にそれぞれ伝達する。活
性化手段は、複数の伝達手段を選択的に活性化する。

【００１０】さらに好ましくは、複数の伝達手段は、複
数のメモリ回路に対応して設けられる。

【００１１】この半導体集積回路装置では、複数のメモ
リ回路に対応して共有プログラム回路が設けられている
ため、共有プログラム回路によるチップの占有面積が低
減される。

【００１２】さらに好ましくは、上記共有プログラム回
路は、複数のメモリ回路に与えられるべきプログラム信
号の最大ビット数と同じビット数のプログラム信号を出
力する。

【００１３】したがって、伝達手段のうち１つは、共有
プログラム回路からのプログラム信号をそのまま対応す
るメモリ回路に伝達する。そのため、共有プログラム回
路によるチップの占有面積がさらに低減される。

【００１４】好ましくは、上記伝達手段の少なくとも１
つは、メモリ回路の少なくとも２つに対応して設けられ
る。

【００１５】したがって、上記２つのメモリ回路中の通
常メモリセルに欠陥がある場合でもそれら２つのメモリ
回路を救済することができる。

【００１６】さらに好ましくは、上記伝達手段の各々
は、互いに同じビット数のプログラム信号を出力する。

【００１７】したがって、各伝達手段は、共有プログラ
ム回路からのプログラム信号をすべて対応するメモリ回
路に伝達する。そのため、共有プログラム回路によるチ
ップの占有面積を増大させることなく、メモリ回路の救
済率を上げることができる。

【００１８】好ましくは、上記共有プログラム回路は、
行プログラム回路と、列プログラム回路とを含む。行プ
ログラム回路には、メモリ回路の行に配置された冗長メ
モリセルと置換されるべき通常メモリセルのアドレスを
プログラムすることができる。列プログラム回路には、
メモリ回路の列に配置された冗長メモリセルと置換され
るべき通常メモリセルのアドレスをプログラムすること
ができる。

【００１９】好ましくは、上記共有プログラム回路は、
複数のヒューズ回路を含む。ヒューズ回路の各々は、ヒ
ューズと、ヒューズが切断されているとき第１のレベル
を出力し、ヒューズが切断されていないとき第２のレベ
ルを出力する手段とを含む。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一または相当
部分には同一符号を付してその説明は繰返さない。

【００２１】［実施の形態１］図１は、本発明の実施の
形態１による半導体集積回路装置の構成を示すブロック
図である。図１に示すように、この半導体集積回路装置
１０はＡＳＩＣであり、メモリ回路Ｍ０〜Ｍ３と、論理
回路Ｌ０〜Ｌ２と、選択回路１２と、共有プログラム回
路１４とを備える。メモリ回路Ｍ０〜Ｍ３、論理回路Ｌ
０〜Ｌ２、選択回路１２および共有プログラム回路１４
は、単一のチップ（半導体基板）ＣＨ上に形成される。

【００２２】論理回路Ｌ０はメモリ回路Ｍ０を用い、入
力されたデータを処理して論理回路Ｌ１に与える。論理
回路Ｌ１はメモリ回路Ｍ１およびＭ２を用い、論理回路
Ｌ０から与えられたデータを処理して論理回路Ｌ２に与
える。論理回路Ｌ２はメモリ回路Ｍ３を用い、論理回路
Ｌ１から与えられたデータを処理して出力する。

【００２３】メモリ回路Ｍ０〜Ｍ３の各々は、後に詳述
するように、行および列に配置された複数の通常メモリ
セルおよび冗長メモリセルを含む。以下にメモリ回路Ｍ
０〜Ｍ３の構成例を示す。ここでは、（通常行数＋冗長
行数）×（通常列数＋冗長列数）と表わす。

【００２４】Ｍ０：（３２＋１）×（８＋１）Ｍ１：（４＋１）×（１６＋１）Ｍ２：（４＋１）×（４＋１）Ｍ３：４×（８＋１）すなわち、メモリ回路Ｍ０は、３２個の通常行と、１個
の冗長行と、８個の通常列と、１個の冗長列とを有す
る。メモリ回路Ｍ１は、４個の通常行と、１個の冗長行
と、１６個の通常列と、１個の冗長列とを有する。メモ
リ回路Ｍ２は、４個の通常行と、１個の冗長行と、４個
の通常列と、１個の冗長列とを有する。メモリ回路Ｍ３
は、４個の通常行と、８個の通常列と、１個の冗長列と
を有し、冗長行を有していない。

【００２５】この実施の形態１では、図２２に示したプ
ログラム回路Ｐ１〜Ｐ３の代わりに、選択回路１２およ
び共有プログラム回路１４が設けられている。選択回路
１２は複数のメモリ回路Ｍ０〜Ｍ３のうち１つを選択す
る。共有プログラム回路１４は複数のメモリ回路Ｍ０〜
Ｍ３に対応して設けられている。この共有プログラム回
路１４には、選択回路１２により選択されたメモリ回路
Ｍ０〜Ｍ３において冗長メモリセルと置換されるべき通
常メモリセルのアドレスをプログラムすることができ
る。

【００２６】図２は、図１中のメモリ回路Ｍ０〜Ｍ３、
選択回路１２および共有プログラム回路１４のみを抜き
出したブロック図である。図２に示すように、メモリ回
路Ｍ０には論理回路Ｌ０からアドレス信号Ａ０が与えら
れる。メモリ回路Ｍ１には論理回路Ｌ１からアドレス信
号Ａ１が与えられる。メモリ回路Ｍ２には論理回路Ｌ１
からアドレス信号Ａ２が与えられる。メモリ回路Ｍ３に
は論理回路Ｌ２からアドレス信号Ａ３が与えられる。メ
モリ回路Ｍ０〜Ｍ３は、このような互いに異なるアドレ
ス信号Ａ０〜Ａ３に応答してデータの読出および書込を
行なう。通常メモリセルに欠陥がない場合、与えられた
アドレス信号Ａ０〜Ａ３に応答して通常メモリセルが選
択される。

【００２７】共有プログラム回路１４は、行プログラム
回路１６と、列プログラム回路１８とを含む。行プログ
ラム回路１６には、メモリ回路Ｍ０〜Ｍ３の行に配置さ
れた冗長メモリセルと置換されるべき通常メモリセルの
行アドレスをプログラムすることができる。列プログラ
ム回路１８には、メモリ回路Ｍ０〜Ｍ３の列に配置され
た冗長メモリセルと置換されるべき通常メモリセルの列
アドレスをプログラムすることができる。したがって、
メモリ回路Ｍ０〜Ｍ３の行に配置された通常メモリセル
に欠陥がある場合、行プログラム回路１６はそのプログ
ラムされた行アドレスを示す行プログラム信号ＦＸを出
力する。また、メモリ回路Ｍ０〜Ｍ３の列に配置された
通常メモリセルに欠陥がある場合、列プログラム回路１
８はそのプログラムされた列アドレスを示す列プログラ
ム信号ＦＹを出力する。

【００２８】選択回路１２は、ゲート回路Ｇ０〜Ｇ３
と、ゲートセレクタ２０とを含む。ゲート回路Ｇ０〜Ｇ
３はメモリ回路Ｍ０〜Ｍ３に対応して設けられる。ゲー
トセレクタ２０はゲート回路Ｇ０〜Ｇ３のうち１つを選
択して活性化する。活性化されたゲート回路Ｇ０〜Ｇ３
は、行プログラム信号ＦＸおよび列プログラム信号ＦＹ
をプログラム信号Ｒ０〜Ｒ３としてメモリ回路Ｍ０〜Ｍ
３にそれぞれ伝達する。

【００２９】図３は、図２中のゲートセレクタ２０の構
成を示す回路図である。図３に示すように、ゲートセレ
クタ２０は、２つのヒューズ回路２２を含む。各ヒュー
ズ回路２２は、プルアップ抵抗２４と、プルアップ抵抗
２４に直列に接続されたヒューズ２６とを含む。ヒュー
ズ２６が切断されている場合、Ｈ（論理ハイ）レベルの
ゲートセレクト信号ＦＲ０またはＦＲ１が出力される。
一方、ヒューズ２６が切断されていない場合、Ｌ（論理
ロー）レベルのゲートセレクト信号ＦＲ０またはＦＲ１
が出力される。したがって、ゲートセレクタ２０は２ビ
ットのゲートセレクト信号ＦＲ（ＦＲ０，ＦＲ１）をゲ
ート回路Ｇ０〜Ｇ３に与える。

【００３０】図４は、図２中の行プログラム回路１６の
構成を示す回路図である。図４に示すように、行プログ
ラム回路１６は、６つのヒューズ回路２８を含む。各ヒ
ューズ回路２８は、プルアップ抵抗３０と、プルアップ
抵抗３０に直列に接続されたヒューズ３２とを含む。ヒ
ューズ３２が切断されている場合、Ｈレベルの行プログ
ラム信号ＦＸＥ，ＦＸ０，ＦＸ１，ＦＸ２，ＦＸ３また
はＦＸ４が出力される。一方、ヒューズ３２が切断され
ていない場合、Ｌレベルの行プログラム信号ＦＸＥ，Ｆ
Ｘ０，ＦＸ１，ＦＸ２，ＦＸ３またはＦＸ４が出力され
る。したがって、行プログラム回路１６は６ビットの行
プログラム信号ＦＸ（ＦＸＥ，ＦＸ０〜ＦＸ４）をゲー
ト回路Ｇ０〜Ｇ３に与える。

【００３１】図５は、図２中の列プログラム回路１８の
構成を示す回路図である。図５に示すように、列プログ
ラム回路１８は、５つのヒューズ回路３４を含む。各ヒ
ューズ回路３４は、プルアップ抵抗３６と、プルアップ
抵抗３６に直列に接続されたヒューズ３８とを含む。ヒ
ューズ３８が切断されている場合、Ｈレベルの列プログ
ラム信号ＦＹＥ，ＦＹ０〜ＦＹ３が出力される。一方、
ヒューズ３８が切断されていない場合、Ｌレベルの列プ
ログラム信号ＦＹＥ，ＦＹ０〜ＦＹ３が出力される。し
たがって、列プログラム回路１８は５ビットの列プログ
ラム信号ＦＹ（ＦＹＥ，ＦＹ０〜ＦＹ３）をゲート回路
Ｇ０〜Ｇ３に与える。

【００３２】図６は、図２中のゲート回路Ｇ０の構成を
示す回路図である。図６に示すように、ゲート回路Ｇ０
は、インバータ回路４０および４１と、ＡＮＤ回路４２
と、１０個のＡＮＤ回路４４とを含む。ゲートセレクト
信号ＦＲ０およびＦＲ１がともにＬレベルの場合、ＡＮ
Ｄ回路４２はＨレベルのゲートイネーブル信号ＦＲＥを
ＡＮＤ回路４４に与える。そのため、１０個のＡＮＤ回
路４４はプログラム信号ＦＸＥ，ＦＸ０，ＦＸ１，ＦＸ
２，ＦＸ３，ＦＸ４，ＦＹＥ，ＦＹ０，ＦＹ１，ＦＹ２
をそれぞれ伝達する。すなわち、ゲート回路Ｇ０は、共
有プログラム回路１４からの１１ビットのプログラム信
号ＦＸ（ＦＸＥ，ＦＸ０〜ＦＸ４），ＦＹ（ＦＹＥ，Ｆ
Ｙ〜ＦＹ３）のうち１０ビットのプログラム信号Ｒ０
（ＦＸＥ，ＦＸ０〜ＦＸ４，ＦＹＥ，ＦＹ０〜ＦＹ２）
をメモリ回路Ｍ０に与える。

【００３３】一方、ゲートセレクト信号ＦＲ０またはＦ
Ｒ１がＨレベルの場合、ＡＮＤ回路４２はＬレベルのゲ
ートイネーブル信号ＦＲＥをＡＮＤ回路４４に与える。
そのため、１０個のＡＮＤ回路４４はすべてＬレベルの
プログラム信号ＦＸＥ，ＦＸ０〜ＦＸ４，ＦＹＥ，ＦＹ
０〜ＦＹ２を出力する。

【００３４】図７は、図２中のゲート回路Ｇ１の構成を
示す回路図である。図７に示すように、ゲート回路Ｇ１
は、インバータ回路４５と、ＡＮＤ回路４６と、８個の
ＡＮＤ回路４８とを含む。

【００３５】ゲートセレクト信号ＦＲ０がＬレベルでか
つゲートセレクト信号ＦＲ１がＨレベルの場合、ＡＮＤ
回路４６はＨレベルのゲートイネーブル信号ＦＲＥを８
個のＡＮＤ回路４８に与える。そのため、８個のＡＮＤ
回路４８はプログラム信号ＦＸＥ，ＦＸ０，ＦＸ１，Ｆ
ＹＥ，ＦＹ０，ＦＹ１，ＦＹ２，ＦＹ３をそれぞれ伝達
する。すなわち、ゲート回路Ｇ１は、共有プログラム回
路１４からの１１ビットのプログラム信号ＦＸ（ＦＸ
Ｅ，ＦＸ０〜ＦＸ４），ＦＹ（ＦＹＥ，ＦＹ０〜ＦＹ
３）のうち８ビットのプログラム信号Ｒ１（ＦＸＥ，Ｆ
Ｘ０，ＦＸ１，ＦＹＥ，ＦＹ０〜ＦＹ３）をメモリ回路
Ｍ１に与える。

【００３６】一方、ゲートセレクト信号ＦＲ０がＨレベ
ルかまたはゲートセレクト信号ＦＲ１がＬレベルの場
合、ＡＮＤ回路４６はＬレベルのゲートイネーブル信号
ＦＲＥを８個のＡＮＤ回路４８に与える。そのため、８
個のＡＮＤ回路４８はすべてＬレベルのプログラム信号
ＦＸＥ，ＦＸ０，ＦＸ１，ＦＹＥ，ＦＹ０〜ＦＹ３を出
力する。

【００３７】図８は、図２中のゲート回路Ｇ２の構成を
示す回路図である。図８に示すように、ゲート回路Ｇ２
は、インバータ回路４９と、ＡＮＤ回路５０と、６個の
ＡＮＤ回路５２とを含む。

【００３８】ゲートセレクト信号ＦＲ０がＨレベルでか
つゲートセレクト信号ＦＲ１がＬレベルの場合、ＡＮＤ
回路５０はＨレベルのゲートイネーブル信号ＦＲＥを６
個のＡＮＤ回路５２に与える。そのため、６個のＡＮＤ
回路５２はプログラム信号ＦＸＥ，ＦＸ０，ＦＸ１，Ｆ
ＹＥ，ＦＹ０，ＦＹ１をそれぞれ伝達する。すなわち、
ゲート回路Ｇ２は、共有プログラム回路１４からの１１
ビットのプログラム信号ＦＸ（ＦＸＥ，ＦＸ０〜ＦＸ
４），ＦＹ（ＦＹＥ，ＦＹ０〜ＦＹ３）のうち６ビット
のプログラム信号Ｒ２（ＦＸＥ，ＦＸ０，ＦＸ１，ＦＹ
Ｅ，ＦＹ０，ＦＹ１）をメモリ回路Ｍ２に与える。

【００３９】一方、ゲートセレクト信号ＦＲ０がＬレベ
ルかゲートセレクト信号ＦＲ１がＨレベルの場合、ＡＮ
Ｄ回路５０はＬレベルのゲートイネーブル信号ＦＲＥを
６個のＡＮＤ回路５２に与える。そのため、６個のＡＮ
Ｄ回路５２はすべてＬレベルのプログラム信号ＦＸＥ，
ＦＸ０，ＦＸ１，ＦＹＥ，ＦＹ０，ＦＹ１を出力する。

【００４０】図９は、図２中のゲート回路Ｇ３の構成を
示す回路図である。図９に示すように、ゲート回路Ｇ３
は、ＡＮＤ回路５４と、４個のＡＮＤ回路５６とを含
む。ゲートセレクト信号ＦＲ０およびＦＲ１がともにＨ
レベルの場合、ＡＮＤ回路５４はＨレベルのゲートイネ
ーブル信号ＦＲＥを４個のＡＮＤ回路５６に与える。そ
のため、４個のＡＮＤ回路５６はプログラム信号ＦＹ
Ｅ，ＦＹ０，ＦＹ１，ＦＹ２をそれぞれ伝達する。すな
わち、ゲート回路Ｇ３は、共有プログラム回路１４から
の１１ビットのプログラム信号ＦＸ（ＦＸＥ，ＦＸ０〜
ＦＸ４），ＦＹ（ＦＹＥ，ＦＹ０〜ＦＹ３）のうち４ビ
ットのプログラム信号Ｒ３（ＦＹＥ，ＦＹ０〜ＦＹ２）
をメモリ回路Ｍ３に伝達する。

【００４１】一方、ゲートセレクト信号ＦＲ０またはゲ
ートセレクト信号ＦＲ１がＬレベルの場合、ＡＮＤ回路
５４はＬレベルのゲートイネーブル信号ＦＲＥを４個の
ＡＮＤ回路５６に与える。そのため、４個のＡＮＤ回路
５６はすべてＬレベルのプログラム信号ＦＹＥ，ＦＹ
０，ＦＹ１，ＦＹ２を出力する。

【００４２】図１０は、図１および図２中の各メモリ回
路の構成を示すブロック図である。ここでは、（４＋
１）×（４＋１）構成を有するメモリ回路Ｍ２を例に説
明する。

【００４３】図１０に示すように、メモリ回路Ｍ２は、
行および列に配置された１６（＝４×４）個の通常メモ
リセルＭＣと、行に配置された４本のワード線Ｗ０〜Ｗ
３と、列に配置された４本のビット線Ｂ００，Ｂ０１，
Ｂ１０，Ｂ１１とを備える。ワード線Ｗ０〜Ｗ３の各々
は各行に配置された４個のメモリセルＭＣに接続され
る。ビット線Ｂ００，Ｂ０１，Ｂ１０，Ｂ１１の各々は
各列に配置されたメモリセルＭＣに接続される。

【００４４】このメモリ回路Ｍ２には１つの冗長行およ
び１つの冗長列が設けられ、そこに冗長メモリセルＲＭ
Ｃが配置される。冗長行には冗長ワード線ＲＷが配置さ
れ、冗長行に配置された５個の冗長メモリセルＲＭＣに
接続される。冗長列には冗長ビット線ＲＢが配置され、
冗長列に配置された５個の冗長メモリセルＲＭＣに接続
される。

【００４５】メモリ回路Ｍ２はさらに、ワード線Ｗ０〜
Ｗ３をそれぞれ駆動するためのＡＮＤ回路ＷＤ０〜ＷＤ
３と、冗長ワード線ＲＷを駆動するためのインバータ回
路ＲＷＤと、行アドレス信号ＸＡ０，ＸＡ１をデコード
してＡＮＤ回路ＷＤ０〜ＷＤ３のうち１つを選択する行
デコード回路６０と、行アドレス信号ＸＡ０，ＸＡ１を
プログラム信号Ｒ２（ＦＸＥ，ＦＸ０，ＦＸ１）と比較
しそれらの一致を検出する一致検出回路６２と、列アド
レス信号ＹＡに応答してビット線Ｂ００，Ｂ０１，Ｂ１
０，Ｂ１１を選択する列選択回路ＹＳ０，ＹＳ１と、ラ
イトイネーブル信号ＷＥに応答してデータ信号ＤＱ０，
ＤＱ１の読出および書込を行なう読出／書込回路ＹＣ
０，ＹＣ１と、列アドレス信号ＹＡをプログラム信号Ｒ
２（ＦＹＥ，ＦＹ０，ＦＹ１）と比較しそれらの一致を
検出する一致検出回路６４とを備える。

【００４６】図１１は、図１０中の一致検出回路６２の
構成を示す回路図である。図１１に示すように、一致検
出回路６２は、ＸＯＲ回路６５および６６と、ＮＯＲ回
路６７と、ＮＡＮＤ回路６８とを含む。

【００４７】行に配置された冗長メモリセルＲＭＣを使
用しない場合、Ｌレベルの行プログラム信号ＦＸＥが与
えられる。この場合、与えられる行アドレス信号ＸＡ
０，ＸＡ１および行プログラム信号ＦＸ０，ＦＸ１に関
係なく、一致検出回路６２はＨレベルの信号ＲＷＣをＡ
ＮＤ回路ＷＤ０〜ＷＤ３およびインバータ回路ＲＷＤに
与える。したがって、ＡＮＤ回路ＷＤ０〜ＷＤ３は行デ
コード回路６０の出力をそのままワード線Ｗ０〜Ｗ３に
伝達し、インバータ回路ＲＷＤは冗長ワード線ＲＷをＬ
レベルにする。

【００４８】一方、行に配置された冗長メモリセルＲＭ
Ｃを使用する場合、Ｈレベルの行プログラム信号ＦＸＥ
が与えられる。行アドレス信号ＸＡ０が行プログラム信
号ＦＸ０に一致しかつ行アドレス信号ＸＡ１が行プログ
ラム信号ＦＸ１に一致する場合、一致検出回路６２はＬ
レベルの信号ＲＷＣをＡＮＤ回路ＷＤ０〜ＷＤ３および
インバータ回路ＲＷＤに与える。したがって、行デコー
ド回路６０の出力信号に関係なくＡＮＤ回路ＷＤ０〜Ｗ
Ｄ３はワード線Ｗ０〜Ｗ３をＬレベルにし、インバータ
回路ＲＷＤは冗長ワード線ＲＷをＨレベルにする。

【００４９】図１２は、図１０中の列選択回路ＹＳ０，
ＹＳ１および一致検出回路６４の構成を示す回路図であ
る。図１２に示すように、列選択回路ＹＳ０，ＹＳ１の
各々は、インバータ回路７５と、ＡＮＤ回路７６および
７７と、インバータ回路７８と、ＮチャネルＭＯＳトラ
ンジスタ７９〜８１とを含む。また、一致検出回路６４
は、ＸＮＯＲ回路７０と、ＮＡＮＤ回路７１と、インバ
ー回路７２と、ＯＲ回路７３および７４とを含む。

【００５０】列に配置された冗長メモリセルＲＭＣを使
用しない場合、Ｌレベルの列プログラム信号ＦＹＥが与
えられる。したがって一致検出回路６４はＨレベルの信
号ＲＤＱ０を列選択回路ＹＳ０に与え、かつＨレベルの
信号ＲＤＱ１を列選択回路ＹＳ１に与える。したがっ
て、列選択回路ＹＳ０においては、列アドレス信号ＹＡ
の反転信号がトランジスタ７９のゲートに与えられ、か
つ列アドレス信号ＹＡがそのままトランジスタ８０のゲ
ートに与えられる。そのため、トランジスタ７９または
８０がオンになり、ビット線Ｂ００またはＢ０１から読
出／書込回路ＹＣ０にデータ信号ＤＱ０が読出されたり
または読出／書込回路ＹＣ０からビット線Ｂ００または
Ｂ０１にデータ信号ＤＱ０が書込まれたりする。このと
き、トランジスタ８１はオフになっているので、冗長ビ
ット線ＲＢは選択されない。また、列選択回路ＹＳ１に
おいては、列アドレス信号ＹＡの反転信号がトランジス
タ７９のゲートに与えられ、列アドレス信号ＹＡがその
ままトランジスタ８０のゲートに与えられる。そのた
め、トランジスタ７９または８０がオンになり、ビット
線Ｂ１０またはＢ１１から読出／書込回路ＹＣ１にデー
タ信号ＤＱ１が読出されたりまたは読出／書込回路ＹＣ
１からビット線Ｂ１０またはＢ１１にデータ信号ＤＱ１
が書込まれたりする。このとき、トランジスタ８１はオ
フになっているので、冗長ビット線ＲＢは選択されな
い。

【００５１】一方、列に配置された冗長メモリセルＲＭ
Ｃを使用する場合、Ｈレベルの列プログラム信号ＦＹＥ
が与えられる。たとえば列プログラム信号ＦＹ０および
ＦＹ１がともにＬレベルの場合において列アドレス信号
ＹＡがＬレベルのとき、信号ＲＤＱ０はＬレベルとな
り、信号ＲＤＱ１はＨレベルとなる。したがって、列選
択回路ＹＳ０においては、トランジスタ７９および８０
がオフになり、トランジスタ８１がオンになる。そのた
め、ビット線Ｂ００およびＢ０１は選択されず、その代
わりに冗長ビット線ＲＢが選択される。また、列選択回
路ＹＳ１においては、トランジスタ７９がオンになり、
トランジスタ８０および８１がオフになる。そのため、
ビット線Ｂ１０が選択され、冗長ビット線ＲＢは選択さ
れない。

【００５２】その他のメモリ回路Ｍ０，Ｍ１，Ｍ３も上
述したメモリ回路Ｍ２と同様に構成される。すなわち、
（３２＋１）×（８＋１）構成のメモリ回路Ｍ０は、３
２行８列に配置された通常メモリセルと、１行および１
列に配置された冗長メモリセルとを備える。このメモリ
回路Ｍ０には１０（＝５＋１＋３＋１）ビットのプログ
ラム信号Ｒ０が与えられる。また、（４＋１）×（１６
＋１）構成のメモリ回路Ｍ１は、４行１６列に配置され
た通常メモリセルと、１行１列に配置された冗長メモリ
セルとを備える。このメモリ回路Ｍ１には８（＝２＋１
＋４＋１）ビットのプログラム信号Ｒ１が与えられる。
また、４×（８＋１）構成のメモリ回路Ｍ３は、４行８
列の通常メモリセルと、１列の冗長メモリセルとを備え
る。このメモリ回路Ｍ３には４（＝３＋１）ビットのプ
ログラム信号Ｒ３が与えられる。

【００５３】次に、上記のように構成された半導体集積
回路装置１０の動作を説明する。たとえばメモリ回路Ｍ
２中の通常行に欠陥が存在する場合、その通常行を特定
するアドレスを行プログラム回路１６にプログラムす
る。具体的には、行プログラム回路１６中のヒューズ３
２を選択的に切断する。また、ゲート回路Ｇ２を選択す
るようにゲートセレクタ２０中のヒューズ２６を切断す
る。具体的には、ゲートセレクト信号ＦＲ０を出力する
ヒューズ回路２２中のヒューズ２６を切断する。ゲート
セレクト信号ＦＲ１を出力するヒューズ回路２２中のヒ
ューズ２６は切断せずそのままにしておく。

【００５４】なお、メモリ回路Ｍ２中の通常列にも欠陥
が存在する場合には、その通常列を特定するアドレスを
列プログラム回路１８にプログラムする。

【００５５】この場合、ゲートセレクト信号ＦＲ０がＨ
レベルとなり、ゲートセレクト信号ＦＲ１がＬレベルと
なるので、ゲート回路Ｇ２が活性化され、その他のゲー
ト回路Ｇ０，Ｇ１，Ｇ３は活性化されない。そのため、
共有プログラム回路１４から出力された１１ビットのプ
ログラム信号ＦＸ（ＦＸＥ，ＦＸ０〜ＦＸ４），ＦＹ
（ＦＹＥ，ＦＹ０〜ＦＹ３）のうち６ビットのプログラ
ム信号Ｒ２（ＦＸＥ，ＦＸ０，ＦＸ１，ＦＹＥ，ＦＹ
０，ＦＹ１）がメモリ回路Ｍ２に伝達される。メモリ回
路Ｍ２においては、欠陥のある通常行の代わりに冗長行
が選択される。列プログラム回路１８に列アドレスがプ
ログラムされている場合には、欠陥のある通常列の代わ
りに冗長列が選択される。

【００５６】以上のようにこの実施の形態１によれば、
複数のメモリ回路Ｍ０〜Ｍ３に対応して共有プログラム
回路１４を設け、さらにメモリ回路Ｍ０〜Ｍ３のうち１
つを選択する選択回路１２を設けているため、共有プロ
グラム回路１４によるチップの占有面積を大幅に低減す
ることができる。

【００５７】［実施の形態２］図２に示した共有プログ
ラム回路１４の代わりに、実施の形態２では図１３に示
すように１０ビットのプログラム信号ＦＡを出力する共
有プログラム回路８４を設ける。この共有プログラム回
路８４は、行プログラム用および列プログラム用に区別
されておらず、図４および図５に示したようなヒューズ
回路を１０個含む。

【００５８】図１３中のゲート回路Ｇ０は図１４に示す
ように１０個のＡＮＤ回路４４を含む。ゲートセレクト
信号ＦＲ０およびＦＲ１がともにＬレベルの場合、１０
個のＡＮＤ回路４４が共有プログラム回路８４からのプ
ログラム信号ＦＡ０〜ＦＡ９をプログラム信号ＦＸＥ，
ＦＸ０〜ＦＸ４，ＦＹＥ，ＦＹ０〜ＦＹ２として伝達す
る。すなわち、ゲート回路Ｇ０は１０ビットのプログラ
ム信号ＦＡ（ＦＡ０〜ＦＡ９）を受け、そのまま１０ビ
ットのプログラム信号Ｒ０（ＦＸＥ，ＦＸ０〜ＦＸ４，
ＦＹＥ，ＦＹ０〜ＦＹ２）を出力する。

【００５９】図１３中のゲート回路Ｇ１は図１５に示す
ように８個のＡＮＤ回路４８を含む。ゲートセレクト信
号ＦＲ０がＬレベルでかつゲートセレクト信号ＦＲ１が
Ｈレベルの場合、８個のＡＮＤ回路４８は共有プログラ
ム回路８４からのプログラム信号ＦＡ０〜ＦＡ７をプロ
グラム信号ＦＸＥ，ＦＸ０，ＦＸ１，ＦＹＥ，ＦＹ０〜
ＦＹ３として伝達する。すなわち、ゲート回路Ｇ１は１
０ビットのプログラム信号ＦＡ（ＦＡ０〜ＦＡ９）を受
け、そのうち８ビットのプログラム信号Ｒ１（ＦＸＥ，
ＦＸ０，ＦＸ１，ＦＹＥ，ＦＹ０〜ＦＹ３）を出力す
る。

【００６０】図１３中のゲート回路Ｇ２は図１６に示す
ように６個のＡＮＤ回路５２を含む。ゲートセレクト信
号ＦＲ０がＨレベルでかつゲートセレクト信号ＦＲ１が
Ｌレベルの場合、６個のＡＮＤ回路５２は共有プログラ
ム回路８４からのプログラム信号ＦＡ０〜ＦＡ５をプロ
グラム信号ＦＸＥ，ＦＸ０，ＦＸ１，ＦＹＥ，ＦＹ０，
ＦＹ１として伝達する。すなわち、ゲート回路Ｇ２は１
０ビットのプログラム信号ＦＡ（ＦＡ０〜ＦＡ９）を受
け、そのうち６ビットのプログラム信号Ｒ２（ＦＸＥ，
ＦＸ０，ＦＸ１，ＦＹＥ，ＦＹ０，ＦＹ１）を出力す
る。

【００６１】図１３中のゲート回路Ｇ３は図１７に示す
ように４個のＡＮＤ回路５６を含む。ゲートセレクト信
号ＦＲ０およびＦＲ１がともにＨレベルの場合、４個の
ＡＮＤ回路５６は共有プログラム回路８４からのプログ
ラム信号ＦＡ０〜ＦＡ３をプログラム信号ＦＹＥ，ＦＹ
０〜ＦＹ２として伝達する。すなわち、ゲート回路Ｇ３
は１０ビットのプログラム信号ＦＡを受け、そのうち４
ビットのプログラム信号Ｒ３（ＦＹＥ，ＦＹ０〜ＦＹ
２）を出力する。

【００６２】前述した実施の形態１ではゲート回路Ｇ０
〜Ｇ３が共有プログラム回路１４から１１ビットのプロ
グラム信号ＦＸ，ＦＹを受けているにもかかわらず、最
大でも１０ビットのプログラム信号しか出力していな
い。換言すると、共有プログラム回路１４から出力され
る１１ビットのプログラム信号ＦＸ，ＦＹのうち少なく
とも１ビットは無駄になっている。これに対し、この実
施の形態２ではゲート回路Ｇ０は共有プログラム回路８
４からの１０ビットのプログラム信号ＦＡをそのまま１
０ビットのプログラム信号Ｒ０として出力しているた
め、実施の形態１のような無駄はない。

【００６３】以上のようにこの実施の形態２によれば、
複数のメモリ回路Ｍ０〜Ｍ３に必要なプログラム信号の
うち最大ビット数と同じビット数のプログラム信号を共
有プログラム回路８４が出力するように構成しているた
め、共有プログラム回路８４によるチップの占有面積を
実施の形態１よりも低減することができる。

【００６４】［実施の形態３］実施の形態３では図１８
に示すように、共有プログラム回路８６は１２ビットの
プログラム信号ＦＡを出力する。この共用プログラム回
路８６は、図４および図５に示されるようなヒューズ回
路を１２個備える。

【００６５】また、選択回路８８はゲート回路Ｇ４〜Ｇ
６を含む。ゲート回路Ｇ４はメモリ回路Ｍ４に対応して
設けられる。ゲート回路Ｇ５はメモリ回路Ｍ５およびＭ
６に対応して設けられる。ゲート回路Ｇ６はメモリ回路
Ｍ７〜Ｍ９に対応して設けられる。

【００６６】また、メモリ回路Ｍ４〜Ｍ９は、互いに異
なるアドレス信号Ａ４〜Ａ９に応答してデータの読出お
よび書込を行なう。メモリ回路Ｍ４〜Ｍ９の構成は次の
とおりである。

【００６７】Ｍ４：（８＋２）×（８＋１）Ｍ５：（８＋１）×（８＋１）Ｍ６：（８＋１）×４Ｍ７：（４＋１）×（４＋１）Ｍ８：（４＋１）×８Ｍ９：４×（４＋１）すなわち、メモリ回路Ｍ４は、８つの通常行と、２つの
冗長行と、８つの通常列と、１つの冗長列とを有する。
そのため、メモリ回路Ｍ４には１２ビットのプログラム
信号Ｒ４が与えられる。また、メモリ回路Ｍ５は、８つ
の通常行と、１つの冗長行と、８つの通常列と、１つの
冗長列とを有する。そのため、メモリ回路Ｍ５には８ビ
ットのプログラム信号Ｒ５が与えられる。また、メモリ
回路Ｍ６は、８つの通常行と、１つの冗長行と、４つの
通常列とを有する。そのため、メモリ回路Ｍ６には４ビ
ットのプログラム信号Ｒ６が与えられる。また、メモリ
回路Ｍ７は、４つの通常行と、１つの冗長行と、４つの
通常列と、１つの冗長列とを有する。そのため、メモリ
回路Ｍ７には６ビットのプログラム信号Ｒ７が与えられ
る。また、メモリ回路Ｍ８は、４つの通常行と、１つの
冗長行と、８つの通常列とを有する。そのため、メモリ
回路Ｍ８には３ビットのプログラム信号Ｒ８が与えられ
る。メモリ回路Ｍ９は、４つの通常行と、４つの通常列
と、１つの冗長列とを有する。そのため、メモリ回路Ｍ
９には３ビットのプログラム信号Ｒ９が与えられる。

【００６８】ゲートセレクタ２０は、ゲートセレクト信
号ＦＲをゲート回路Ｇ４〜Ｇ６に与えることによりゲー
ト回路Ｇ４〜Ｇ６のうち１つを活性化する。これは、選
択回路８８がメモリ回路Ｍ４を選択したり、メモリ回路
Ｍ５およびＭ６を選択したり、あるいはメモリ回路Ｍ７
〜Ｍ９を選択したりすることを意味する。ゲート回路Ｇ
４は図１９に示すように、１２個のＡＮＤ回路４４を含
む。ゲートセレクト信号ＦＲ０およびＦＲ１がともにＬ
レベルの場合、１２個のＡＮＤ回路４４はプログラム信
号ＦＡ０〜ＦＡ１１をプログラム信号ＦＸＥ，ＦＸ０〜
ＦＸ２，ＦＸＥ，ＦＸ３〜ＦＸ５，ＦＹＥ，ＦＹ０〜Ｆ
Ｙ２として伝達する。すなわち、ゲート回路Ｇ４は共有
プログラム回路８６からの１２ビットのプログラム信号
ＦＡ（ＦＡ０〜ＦＡ１１）を受け、そのすべてを１２ビ
ットのプログラム信号Ｒ４（ＦＸＥ，ＦＸ０〜ＦＸ２，
ＦＸＥ，ＦＸ３〜ＦＸ５，ＦＹＥ，ＦＹ０〜ＦＹ２）と
してメモリ回路Ｍ４に与える。

【００６９】ゲート回路Ｇ５は図２０に示すように、１
２個のＡＮＤ回路４８を含む。ゲートセレクト信号ＦＲ
０がＬレベルでかつゲートセレクト信号ＦＲ１がＨレベ
ルの場合、１２個のＡＮＤ回路４８はプログラム信号Ｆ
Ａ０〜ＦＡ１１をプログラム信号ＦＸＥ，ＦＸ０〜ＦＸ
２，ＦＹＥ，ＦＹ０〜ＦＹ２，ＦＸＥ，ＦＸ０〜ＦＸ２
として伝達する。すなわち、ゲート回路Ｇ５は共有プロ
グラム回路８６からの１２ビットのプログラム信号ＦＡ
（ＦＡ０〜ＦＡ１１）を受け、そのうち８つを８ビット
のプログラム信号Ｒ５（ＦＸＥ，ＦＸ０〜ＦＸ２，ＦＹ
Ｅ，ＦＹ０〜ＦＹ２）としてメモリ回路Ｍ５に与える。
ゲート回路Ｇ５はさらに、１２ビットのプログラム信号
ＦＡのうち４ビットのプログラム信号Ｒ６（ＦＸＥ，Ｆ
Ｘ０〜ＦＸ２）をメモリ回路Ｍ６に与える。

【００７０】ゲート回路Ｇ６は図２１に示すように、１
２個のＡＮＤ回路５２を含む。ゲートセレクト信号ＦＲ
０がＨレベルでかつゲートセレクト信号ＦＲ１がＬレベ
ルの場合、１２個のＡＮＤ回路５２はプログラム信号Ｆ
Ａ０〜ＦＡ１１をプログラム信号ＦＸＥ，ＦＸ０，ＦＸ
１，ＦＹＥ，ＦＹ０，ＦＹ１，ＦＸＥ，ＦＸ０，ＦＸ
１，ＦＹＥ，ＦＹ０，ＦＹ１として伝達する。すなわ
ち、ゲート回路Ｇ６は共有プログラム回路８６からの１
２ビットのプログラム信号ＦＡ（ＦＡ０〜ＦＡ１１）を
受け、そのうち６ビットのプログラム信号Ｒ７（ＦＸ
Ｅ，ＦＸ０，ＦＸ１，ＦＹＥ，ＦＹ０，ＦＹ１）をメモ
リ回路Ｍ７に与える。ゲート回路Ｇ６はさらに、１２ビ
ットのプログラム信号ＦＡのうち３ビットのプログラム
信号Ｒ８（ＦＸＥ，ＦＸ０，ＦＸ１）をメモリ回路Ｍ８
に与える。ゲート回路Ｇ６はさらに、１２ビットのプロ
グラム信号ＦＡのうち３ビットのプログラム信号Ｒ９
（ＦＹＥ，ＦＹ０，ＦＹ１）をメモリ回路Ｍ９に与え
る。

【００７１】前述した実施の形態１および２の場合、た
とえばメモリ回路Ｍ２およびＭ３の両方に不良のメモリ
セルが存在しても、いずれか一方のメモリ回路しか救済
することができない。これに対し、この実施の形態３の
場合、選択回路８８が２つのメモリ回路Ｍ５およびＭ６
を同時に選択したり、あるいは３つのメモリ回路Ｍ７〜
Ｍ９を同時に選択したりすることができるため、２つの
メモリ回路Ｍ５，Ｍ６に不良のメモリセルが存在してい
ても、これら２つのメモリ回路Ｍ５，Ｍ６を救済するこ
とができる。また、３つのメモリ回路Ｍ７〜Ｍ９に不良
のメモリセルが存在していても、これら３つのメモリ回
路Ｍ７〜Ｍ９を救済することができる。

【００７２】以上のようにこの実施の形態３によれば、
選択回路８８が２つ以上のメモリ回路を選択するように
しているため、共有プログラム回路８６によるチップの
占有面積を増大させることなく、メモリ回路Ｍ４〜Ｍ９
の救済率を上げることができる。

【００７３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００７４】

【発明の効果】以上のように本発明によれば、複数のメ
モリ回路に対応する共有プログラム回路を設け、さらに
複数メモリ回路のうち少なくとも１つを選択するように
したため、プログラム回路によるチップの占有面積を低
減することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による半導体集積回路
装置の全体構成を示すブロック図である。

【図２】図１に示した半導体集積回路装置の要部構成
を示すブロック図である。

【図３】図２中のゲートセレクタの構成を示す回路図
である。

【図４】図２中の行プログラム回路の構成を示す回路
図である。

【図５】図２中の列プログラム回路の構成を示す回路
図である。

【図６】図２中のゲート回路Ｇ０の構成を示す回路図
である。

【図７】図２中のゲート回路Ｇ１の構成を示す回路図
である。

【図８】図２中のゲート回路Ｇ２の構成を示す回路図
である。

【図９】図２中のゲート回路Ｇ３の構成を示す回路図
である。

【図１０】図２中のメモリ回路Ｍ２の構成を示すブロ
ック図である。

【図１１】図１０中の一致検出回路６２の構成を示す
回路図である。

【図１２】図１０中の一致検出回路６４および列選択
回路ＹＳ０，ＹＳ１の構成を示す回路図である。

【図１３】本発明の実施の形態２による半導体集積回
路装置の要部構成を示すブロック図である。

【図１４】図１３中のゲート回路Ｇ０の構成を示す回
路図である。

【図１５】図１３中のゲート回路Ｇ１の構成を示す回
路図である。

【図１６】図１３中のゲート回路Ｇ２の構成を示す回
路図である。

【図１７】図１３中のゲート回路Ｇ３の構成を示す回
路図である。

【図１８】本発明の実施の形態３による半導体集積回
路装置の要部構成を示すブロック図である。

【図１９】図１８中のゲート回路Ｇ４の構成を示す回
路図である。

【図２０】図１８中のゲート回路Ｇ５の構成を示す回
路図である。

【図２１】図１８中のゲート回路Ｇ６の構成を示す回
路図である。

【図２２】従来の半導体集積回路装置の全体構成を示
すブロック図である。

【図２３】図２２に示した半導体集積回路装置の要部
構成を示すブロック図である。

【符号の説明】

１０半導体集積回路装置、１２，８８選択回路、１
４，８４，８６共有プログラム回路、１６行プログ
ラム回路、１８列プログラム回路、２０ゲートセレ
クタ、２２，２８，３４ヒューズ回路、２４，３０，
３６プルアップ抵抗、２６，３２，３８ヒューズ、
４４，４８，５２，５６ＡＮＤ回路、Ｍ０〜Ｍ９メ
モリ回路、Ｇ０〜Ｇ６ゲート回路。

Claims

【特許請求の範囲】

【請求項１】互いに異なるアドレス信号を受け、各々
が通常メモリセルおよび冗長メモリセルを含む複数のメ
モリ回路と、前記複数のメモリ回路のうち少なくとも１つを選択する
選択手段と、前記複数のメモリ回路に対応して設けられ、前記選択手
段により選択されたメモリ回路において前記冗長メモリ
セルと置換されるべき通常メモリセルのアドレスをプロ
グラム可能な共有プログラム回路とを備える、半導体集
積回路装置。
【請求項２】前記選択手段は、前記共有プログラム回路にプログラムされたアドレスを
示すプログラム信号を前記複数のメモリ回路にそれぞれ
伝達する複数の伝達手段と、前記複数の伝達手段を選択的に活性化する活性化手段と
を含む、請求項１に記載の半導体集積回路装置。
【請求項３】前記複数の伝達手段は前記複数のメモリ
回路に対応して設けられる、請求項２に記載の半導体集
積回路装置。
【請求項４】前記共有プログラム回路は、前記複数の
メモリ回路に与えられるべきプログラム信号の最大ビッ
ト数と同じビット数のプログラム信号を出力する、請求
項３に記載の半導体集積回路装置。
【請求項５】前記伝達手段の少なくとも１つは前記メ
モリ回路の少なくとも２つに対応して設けられる、請求
項２に記載の半導体集積回路装置。
【請求項６】前記伝達手段の各々は互いに同じビット
数のプログラム信号を出力する、請求項５に記載の半導
体集積回路装置。
【請求項７】前記共有プログラム回路は、前記メモリ回路の行に配置された冗長メモリセルと置換
されるべき通常メモリセルのアドレスをプログラム可能
な行プログラム回路と、前記メモリ回路の列に配置された冗長メモリセルと置換
されるべき通常メモリセルのアドレスをプログラム可能
な列プログラム回路とを含む、請求項１〜６のいずれか
１項に記載の半導体集積回路装置。
【請求項８】前記共有プログラム回路は複数のヒュー
ズ回路を含み、前記ヒューズ回路の各々は、ヒューズと、前記ヒューズが切断されているとき第１のレベルを出力
し、前記ヒューズが切断されていないとき第２のレベル
を出力する手段とを含む、請求項１〜６のいずれか１項
に記載の半導体集積回路装置。