JPH097387A - 半導体装置 - Google Patents
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- JPH097387A JPH097387A JP7155665A JP15566595A JPH097387A JP H097387 A JPH097387 A JP H097387A JP 7155665 A JP7155665 A JP 7155665A JP 15566595 A JP15566595 A JP 15566595A JP H097387 A JPH097387 A JP H097387A
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Abstract
(57)【要約】
【目的】 半導体メモリの歩留まり及び信頼性を向上さ
せる。 【構成】 ３個のメモリチップ１〜３と、１６個の多数
決出力回路１０を内蔵した１個の周辺回路チップ４とを
１個のパッケージ内に封止する。３個のメモリチップ１
〜３は、外部から与えられた１８ビットのアドレス信号
Ａ０〜Ａ１７に応じて、それぞれ１６ビットのデータ信
号Ｄ０〜Ｄ１５を出力する。周辺回路チップ４は、３個
のメモリチップ１〜３の各々の中に不良箇所がランダム
に点在する場合でも正しい出力が得られるように、また
実使用中に３個のメモリチップ１〜３のうちのいずれか
１個に不具合が発生しても正しい出力が得られるよう
に、３個のメモリチップ１〜３の各々から出力されたデ
ータ信号Ｄ０〜Ｄ１５のビット毎の過半数で決定された
１６ビットのデータ信号Ｄ０〜Ｄ１５を出力する。
せる。 【構成】 ３個のメモリチップ１〜３と、１６個の多数
決出力回路１０を内蔵した１個の周辺回路チップ４とを
１個のパッケージ内に封止する。３個のメモリチップ１
〜３は、外部から与えられた１８ビットのアドレス信号
Ａ０〜Ａ１７に応じて、それぞれ１６ビットのデータ信
号Ｄ０〜Ｄ１５を出力する。周辺回路チップ４は、３個
のメモリチップ１〜３の各々の中に不良箇所がランダム
に点在する場合でも正しい出力が得られるように、また
実使用中に３個のメモリチップ１〜３のうちのいずれか
１個に不具合が発生しても正しい出力が得られるよう
に、３個のメモリチップ１〜３の各々から出力されたデ
ータ信号Ｄ０〜Ｄ１５のビット毎の過半数で決定された
１６ビットのデータ信号Ｄ０〜Ｄ１５を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、各々部分的に不良箇所
を持つ複数のメモリチップ又は複数のメモリセルアレイ
ブロックを組み合わせてなる半導体装置に関するもので
ある。
を持つ複数のメモリチップ又は複数のメモリセルアレイ
ブロックを組み合わせてなる半導体装置に関するもので
ある。
【０００２】
【従来の技術】特開平３−１６１６２号公報には、歩留
まりの向上のために、互いに異なる部分に不良箇所を持
つ複数のパーシャル不良チップを組み合わせて半導体装
置の良品を構成するための技術が開示されている。この
技術に係る半導体装置は、アドレス前半の良品メモリチ
ップと、アドレス後半の良品メモリチップと、アドレス
信号の最上位ビットに応じて両メモリチップのうちのい
ずれかを活性化するための周辺回路チップとを１個のパ
ッケージ内に封止したものである。同公報に示された他
の半導体装置は、８ビットの出力データ信号のうちの上
位４ビットの良品メモリチップと、下位４ビットの良品
メモリチップとを１個のパッケージ内に封止したもので
ある。
まりの向上のために、互いに異なる部分に不良箇所を持
つ複数のパーシャル不良チップを組み合わせて半導体装
置の良品を構成するための技術が開示されている。この
技術に係る半導体装置は、アドレス前半の良品メモリチ
ップと、アドレス後半の良品メモリチップと、アドレス
信号の最上位ビットに応じて両メモリチップのうちのい
ずれかを活性化するための周辺回路チップとを１個のパ
ッケージ内に封止したものである。同公報に示された他
の半導体装置は、８ビットの出力データ信号のうちの上
位４ビットの良品メモリチップと、下位４ビットの良品
メモリチップとを１個のパッケージ内に封止したもので
ある。
【０００３】
【発明が解決しようとする課題】上記従来の半導体装置
は、各々不良箇所が特定部分に遍在した複数のパーシャ
ル不良チップを組み合わせたものであった。したがっ
て、不良箇所がランダムに点在するパーシャル不良チッ
プを利用できなかった。また、実使用中に生じる不具合
に対処できないという問題もあった。
は、各々不良箇所が特定部分に遍在した複数のパーシャ
ル不良チップを組み合わせたものであった。したがっ
て、不良箇所がランダムに点在するパーシャル不良チッ
プを利用できなかった。また、実使用中に生じる不具合
に対処できないという問題もあった。
【０００４】本発明の目的は、半導体装置の歩留まりを
更に向上させ、かつその信頼性を向上させることにあ
る。
更に向上させ、かつその信頼性を向上させることにあ
る。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のメモリチップの出力データ信号の
ビット毎の多数決をもって、あるいは１チップ中の複数
のメモリセルアレイブロックのデータ信号のビット毎の
多数決をもって１個の半導体装置の出力データ信号とす
る構成を採用したものである。
め、本発明は、複数のメモリチップの出力データ信号の
ビット毎の多数決をもって、あるいは１チップ中の複数
のメモリセルアレイブロックのデータ信号のビット毎の
多数決をもって１個の半導体装置の出力データ信号とす
る構成を採用したものである。
【０００６】
【作用】本発明によれば、複数のメモリチップ又は複数
のメモリセルアレイブロックの各々の中に不良箇所が遍
在する場合はもとより、不良箇所がランダムに点在する
場合でも、複数のメモリチップ又は複数のメモリセルア
レイブロックのデータ信号のビット毎の多数決により半
導体装置の正しいデータ信号が得られる。したがって、
半導体装置の歩留まりが向上する。また、実使用中にあ
るメモリチップ又はあるメモリセルアレイブロックに不
具合が発生しても半導体装置全体は良品として動作可能
であり、信頼性が向上する。
のメモリセルアレイブロックの各々の中に不良箇所が遍
在する場合はもとより、不良箇所がランダムに点在する
場合でも、複数のメモリチップ又は複数のメモリセルア
レイブロックのデータ信号のビット毎の多数決により半
導体装置の正しいデータ信号が得られる。したがって、
半導体装置の歩留まりが向上する。また、実使用中にあ
るメモリチップ又はあるメモリセルアレイブロックに不
具合が発生しても半導体装置全体は良品として動作可能
であり、信頼性が向上する。
【０００７】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）に本発明を適用すれば、多数決の採用に
よりデータ保持時間が延長される結果、リフレッシュ頻
度を低減できる。
リ（ＤＲＡＭ）に本発明を適用すれば、多数決の採用に
よりデータ保持時間が延長される結果、リフレッシュ頻
度を低減できる。
【０００８】
【実施例】以下、本発明の実施例に係る半導体装置につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【０００９】（実施例１）図１は、本発明の第１の実施
例に係る半導体装置の構成を示すブロック図である。図
１の半導体装置は、第１〜第３のメモリチップ１〜３
と、１６個の多数決出力回路１０を内蔵した１個の周辺
回路チップ４とを１個のパッケージ内に封止したもので
ある。外部から供給されるチップイネーブル制御信号
（／ＣＥ）及び出力イネーブル制御信号（／ＯＥ）は、
３個のメモリチップ１〜３及び１６個の多数決出力回路
１０の各々に与えられる。１８ビットのアドレス信号Ａ
０〜Ａ１７は、３個のメモリチップ１〜３の各々に与え
られる。３個のメモリチップ１〜３は、それぞれ１６ビ
ットのデータ信号Ｄ０〜Ｄ１５を出力する。周辺回路チ
ップ４の中のｎ（ｎ＝０〜１５）番目の多数決出力回路
１０は、３個のメモリチップ１〜３の各々のデータ信号
の第ｎビットＤｎを第１、第２及び第３の信号Ａ，Ｂ，
Ｃとして受け取り、該受け取った第１〜第３の信号Ａ〜
Ｃの論理電圧の過半数を占める論理電圧を出力端子Ｍへ
出力するものである。１６個の多数決出力回路１０の各
々の出力端子Ｍの論理電圧は、図１の半導体装置の１６
ビットのデータ信号Ｄ０〜Ｄ１５として外部へ出力され
るようになっている。
例に係る半導体装置の構成を示すブロック図である。図
１の半導体装置は、第１〜第３のメモリチップ１〜３
と、１６個の多数決出力回路１０を内蔵した１個の周辺
回路チップ４とを１個のパッケージ内に封止したもので
ある。外部から供給されるチップイネーブル制御信号
（／ＣＥ）及び出力イネーブル制御信号（／ＯＥ）は、
３個のメモリチップ１〜３及び１６個の多数決出力回路
１０の各々に与えられる。１８ビットのアドレス信号Ａ
０〜Ａ１７は、３個のメモリチップ１〜３の各々に与え
られる。３個のメモリチップ１〜３は、それぞれ１６ビ
ットのデータ信号Ｄ０〜Ｄ１５を出力する。周辺回路チ
ップ４の中のｎ（ｎ＝０〜１５）番目の多数決出力回路
１０は、３個のメモリチップ１〜３の各々のデータ信号
の第ｎビットＤｎを第１、第２及び第３の信号Ａ，Ｂ，
Ｃとして受け取り、該受け取った第１〜第３の信号Ａ〜
Ｃの論理電圧の過半数を占める論理電圧を出力端子Ｍへ
出力するものである。１６個の多数決出力回路１０の各
々の出力端子Ｍの論理電圧は、図１の半導体装置の１６
ビットのデータ信号Ｄ０〜Ｄ１５として外部へ出力され
るようになっている。
【００１０】図２は、図１中の周辺回路チップ４の中の
１６個の多数決出力回路１０の各々の内部構成を示す回
路図である。図２中の２０は、第１〜第４のＮＡＮＤ回
路２１〜２４で構成された多数決論理回路である。ま
た、３１はＮＯＲ回路、３２はインバータ、３３はＰチ
ャネル型ＭＯＳトランジスタ、３４はＮチャネル型ＭＯ
Ｓトランジスタである。第１のＮＡＮＤ回路２１は、第
１の信号Ａと第２の信号Ｂとの論理積の否定信号をノー
ドＮ２１へ出力する。第２のＮＡＮＤ回路２２は、第２
の信号Ｂと第３の信号Ｃとの論理積の否定信号をノード
Ｎ２２へ出力する。第３のＮＡＮＤ回路２３は、第３の
信号Ｃと第１の信号Ａとの論理積の否定信号をノードＮ
２３へ出力する。第４のＮＡＮＤ回路２４は、３個のノ
ードＮ２１，Ｎ２２，Ｎ２３の信号の論理積の否定信号
をノードＮ２４へ出力する。ＮＯＲ回路３１は、チップ
イネーブル制御信号（／ＣＥ）と出力イネーブル制御信
号（／ＯＥ）との論理和の否定信号をノードＮ３１へ出
力する。インバータ３２は、ノードＮ３１の信号の否定
信号をノードＮ３２へ出力する。Ｐチャネル型ＭＯＳト
ランジスタ３３のゲート、ソース及びドレインはそれぞ
れノードＮ３２、ノードＮ２４及び出力端子Ｍに接続さ
れ、Ｎチャネル型ＭＯＳトランジスタ３４のゲート、ソ
ース及びドレインはそれぞれノードＮ３１、ノードＮ２
４及び出力端子Ｍに接続されている。
１６個の多数決出力回路１０の各々の内部構成を示す回
路図である。図２中の２０は、第１〜第４のＮＡＮＤ回
路２１〜２４で構成された多数決論理回路である。ま
た、３１はＮＯＲ回路、３２はインバータ、３３はＰチ
ャネル型ＭＯＳトランジスタ、３４はＮチャネル型ＭＯ
Ｓトランジスタである。第１のＮＡＮＤ回路２１は、第
１の信号Ａと第２の信号Ｂとの論理積の否定信号をノー
ドＮ２１へ出力する。第２のＮＡＮＤ回路２２は、第２
の信号Ｂと第３の信号Ｃとの論理積の否定信号をノード
Ｎ２２へ出力する。第３のＮＡＮＤ回路２３は、第３の
信号Ｃと第１の信号Ａとの論理積の否定信号をノードＮ
２３へ出力する。第４のＮＡＮＤ回路２４は、３個のノ
ードＮ２１，Ｎ２２，Ｎ２３の信号の論理積の否定信号
をノードＮ２４へ出力する。ＮＯＲ回路３１は、チップ
イネーブル制御信号（／ＣＥ）と出力イネーブル制御信
号（／ＯＥ）との論理和の否定信号をノードＮ３１へ出
力する。インバータ３２は、ノードＮ３１の信号の否定
信号をノードＮ３２へ出力する。Ｐチャネル型ＭＯＳト
ランジスタ３３のゲート、ソース及びドレインはそれぞ
れノードＮ３２、ノードＮ２４及び出力端子Ｍに接続さ
れ、Ｎチャネル型ＭＯＳトランジスタ３４のゲート、ソ
ース及びドレインはそれぞれノードＮ３１、ノードＮ２
４及び出力端子Ｍに接続されている。
【００１１】周辺回路チップ４の中のｎ（ｎ＝０〜１
５）番目の多数決出力回路１０が有する多数決論理回路
２０は、３個のメモリチップ１〜３の各々のデータ信号
の第ｎビットＤｎを第１、第２及び第３の信号Ａ，Ｂ，
Ｃとして受け取り、該受け取った第１〜第３の信号Ａ〜
Ｃの論理電圧の過半数を占める論理電圧をノードＮ２４
へ出力する。このノードＮ２４の論理電圧は、チップイ
ネーブル制御信号（／ＣＥ）の論理電圧と出力イネーブ
ル制御信号（／ＯＥ）の論理電圧とが共に“Ｌ”のとき
に、出力端子Ｍへ出力される。これにより、３個のメモ
リチップ１〜３のうちのいずれか１個が誤った第ｎビッ
ト・データ信号Ｄｎを出力しても、図１の半導体装置は
正しい第ｎビット・データ信号Ｄｎを出力できる。つま
り、３個のメモリチップ１〜３の各々の中に不良箇所が
遍在する場合はもとより、不良箇所がランダムに点在す
る場合でも、図１の半導体装置から正しい１６ビットの
データ信号Ｄ０〜Ｄ１５が得られる。また、実使用中に
３個のメモリチップ１〜３のうちのいずれか１個に不具
合が発生しても、図１の半導体装置全体は良品として動
作可能である。なお、メモリチップの数は３以上の奇数
であればよい。
５）番目の多数決出力回路１０が有する多数決論理回路
２０は、３個のメモリチップ１〜３の各々のデータ信号
の第ｎビットＤｎを第１、第２及び第３の信号Ａ，Ｂ，
Ｃとして受け取り、該受け取った第１〜第３の信号Ａ〜
Ｃの論理電圧の過半数を占める論理電圧をノードＮ２４
へ出力する。このノードＮ２４の論理電圧は、チップイ
ネーブル制御信号（／ＣＥ）の論理電圧と出力イネーブ
ル制御信号（／ＯＥ）の論理電圧とが共に“Ｌ”のとき
に、出力端子Ｍへ出力される。これにより、３個のメモ
リチップ１〜３のうちのいずれか１個が誤った第ｎビッ
ト・データ信号Ｄｎを出力しても、図１の半導体装置は
正しい第ｎビット・データ信号Ｄｎを出力できる。つま
り、３個のメモリチップ１〜３の各々の中に不良箇所が
遍在する場合はもとより、不良箇所がランダムに点在す
る場合でも、図１の半導体装置から正しい１６ビットの
データ信号Ｄ０〜Ｄ１５が得られる。また、実使用中に
３個のメモリチップ１〜３のうちのいずれか１個に不具
合が発生しても、図１の半導体装置全体は良品として動
作可能である。なお、メモリチップの数は３以上の奇数
であればよい。
【００１２】図３は、図１中の３個のメモリチップ１〜
３がＤＲＡＭチップである場合のデータ保持時間と累積
不良ビット数との関係を従来の１メモリチップの場合と
比較して示す図である。１メモリチップの場合には、デ
ータ保持時間が最も短いビットは１秒である。これに対
して、本実施例のように３メモリチップの多数決の場合
には、出力データのデータ保持時間が最も短いビットは
５秒である。これは、データ保持時間が最も短いビット
はそれぞれのメモリチップで異なるため、３個のメモリ
チップのうちの２番目にデータ保持時間が短いビットの
データ保持時間が全体のデータ保持時間となるためであ
る。このように、本実施例ではデータ保持時間を従来の
５倍とすることができる。これは、低消費電力動作の効
果もある。３個のメモリチップを動作させるため、１メ
モリチップの動作に比べて３倍の消費電力となる。しか
し、データ保持時間は５倍であるため、データ保持のた
めのリフレッシュ動作は１メモリチップの場合に比べて
１／５でよい。すなわち、従来の３／５（６０％）の消
費電力となる。
３がＤＲＡＭチップである場合のデータ保持時間と累積
不良ビット数との関係を従来の１メモリチップの場合と
比較して示す図である。１メモリチップの場合には、デ
ータ保持時間が最も短いビットは１秒である。これに対
して、本実施例のように３メモリチップの多数決の場合
には、出力データのデータ保持時間が最も短いビットは
５秒である。これは、データ保持時間が最も短いビット
はそれぞれのメモリチップで異なるため、３個のメモリ
チップのうちの２番目にデータ保持時間が短いビットの
データ保持時間が全体のデータ保持時間となるためであ
る。このように、本実施例ではデータ保持時間を従来の
５倍とすることができる。これは、低消費電力動作の効
果もある。３個のメモリチップを動作させるため、１メ
モリチップの動作に比べて３倍の消費電力となる。しか
し、データ保持時間は５倍であるため、データ保持のた
めのリフレッシュ動作は１メモリチップの場合に比べて
１／５でよい。すなわち、従来の３／５（６０％）の消
費電力となる。
【００１３】なお、図１中の３個のメモリチップ１〜３
の機能と周辺回路チップ４の機能とを１チップの中に集
積してもよい。つまり、３個のメモリチップ１〜３の各
々に対応した３個のメモリセルアレイブロックと、周辺
回路チップ４に対応した周辺回路ブロックとを１チップ
の中に備えた半導体装置でも、上記と同様の効果が得ら
れる。
の機能と周辺回路チップ４の機能とを１チップの中に集
積してもよい。つまり、３個のメモリチップ１〜３の各
々に対応した３個のメモリセルアレイブロックと、周辺
回路チップ４に対応した周辺回路ブロックとを１チップ
の中に備えた半導体装置でも、上記と同様の効果が得ら
れる。
【００１４】（実施例２）図４は、本発明の第２の実施
例に係る半導体装置の構成を示すブロック図である。図
４の半導体装置は、第１〜第６のメモリチップ１ａ，１
ｂ，２ａ，２ｂ，３ａ，３ｂと、図１の場合と同様の多
数決のための周辺回路チップ４と、２個のインバータ４
１，４２と２個のＮＡＮＤ回路４３，４４とを内蔵した
他の周辺回路チップ５とを１個のパッケージ内に封止し
たものである。第１及び第２のメモリチップ１ａ，１ｂ
は各々互いに異なる部分に不良箇所を持つパーシャル不
良メモリチップであって、第１のメモリモジュールを構
成するように、各々の１６ビットのデータ信号Ｄ０〜Ｄ
１５はワイヤード・オア接続されている。第３及び第４
のメモリチップ２ａ，２ｂは第２のメモリモジュール
を、第５及び第６のメモリチップ３ａ，３ｂは第３のメ
モリモジュールをそれぞれ構成している。
例に係る半導体装置の構成を示すブロック図である。図
４の半導体装置は、第１〜第６のメモリチップ１ａ，１
ｂ，２ａ，２ｂ，３ａ，３ｂと、図１の場合と同様の多
数決のための周辺回路チップ４と、２個のインバータ４
１，４２と２個のＮＡＮＤ回路４３，４４とを内蔵した
他の周辺回路チップ５とを１個のパッケージ内に封止し
たものである。第１及び第２のメモリチップ１ａ，１ｂ
は各々互いに異なる部分に不良箇所を持つパーシャル不
良メモリチップであって、第１のメモリモジュールを構
成するように、各々の１６ビットのデータ信号Ｄ０〜Ｄ
１５はワイヤード・オア接続されている。第３及び第４
のメモリチップ２ａ，２ｂは第２のメモリモジュール
を、第５及び第６のメモリチップ３ａ，３ｂは第３のメ
モリモジュールをそれぞれ構成している。
【００１５】外部から供給される出力イネーブル制御信
号（／ＯＥ）は、６個のメモリチップ１ａ〜３ｂ及び多
数決のための周辺回路チップ４の各々に与えられる。１
８ビットのアドレス信号のうちの下位１７ビットＡ０〜
Ａ１６は、６個のメモリチップ１ａ〜３ｂの各々に与え
られる。チップイネーブル制御信号（／ＣＥ）は、１８
ビットのアドレス信号のうちの最上位ビットＡ１７に応
じて３個のメモリチップ１ａ，２ａ，３ａ又は他の３個
のメモリチップ１ｂ，２ｂ，３ｂが活性化されるよう
に、周辺回路チップ５を介して６個のメモリチップ１ａ
〜３ｂへ供給される。最上位ビットＡ１７の論理電圧が
“Ｌ”の場合に活性化される３個のメモリチップ１ａ，
２ａ，３ａの各々の最上位ビットＡ１７の入力端子は接
地され、最上位ビットＡ１７の論理電圧が“Ｈ”の場合
に活性化される３個のメモリチップ１ｂ，２ｂ，３ｂの
各々の最上位ビットＡ１７の入力端子は電源に接続され
ている。チップイネーブル制御信号（／ＣＥ）は、多数
決のための周辺回路チップ４へも供給される。
号（／ＯＥ）は、６個のメモリチップ１ａ〜３ｂ及び多
数決のための周辺回路チップ４の各々に与えられる。１
８ビットのアドレス信号のうちの下位１７ビットＡ０〜
Ａ１６は、６個のメモリチップ１ａ〜３ｂの各々に与え
られる。チップイネーブル制御信号（／ＣＥ）は、１８
ビットのアドレス信号のうちの最上位ビットＡ１７に応
じて３個のメモリチップ１ａ，２ａ，３ａ又は他の３個
のメモリチップ１ｂ，２ｂ，３ｂが活性化されるよう
に、周辺回路チップ５を介して６個のメモリチップ１ａ
〜３ｂへ供給される。最上位ビットＡ１７の論理電圧が
“Ｌ”の場合に活性化される３個のメモリチップ１ａ，
２ａ，３ａの各々の最上位ビットＡ１７の入力端子は接
地され、最上位ビットＡ１７の論理電圧が“Ｈ”の場合
に活性化される３個のメモリチップ１ｂ，２ｂ，３ｂの
各々の最上位ビットＡ１７の入力端子は電源に接続され
ている。チップイネーブル制御信号（／ＣＥ）は、多数
決のための周辺回路チップ４へも供給される。
【００１６】６個のメモリチップ１ａ〜３ｂは、それぞ
れ１６ビットのデータ信号Ｄ０〜Ｄ１５を出力する。周
辺回路チップ４の中のｎ（ｎ＝０〜１５）番目の多数決
出力回路（内部構成は図２のとおり）は、３個のメモリ
モジュールの各々のデータ信号の第ｎビットＤｎを第１
〜第３の信号として受け取り、該受け取った第１〜第３
の信号の論理電圧の過半数を占める論理電圧を出力端子
へ出力するものである。周辺回路チップ４の中の１６個
の多数決出力回路の各々の出力端子の論理電圧は、図４
の半導体装置の１６ビットのデータ信号Ｄ０〜Ｄ１５と
して外部へ出力されるようになっている。
れ１６ビットのデータ信号Ｄ０〜Ｄ１５を出力する。周
辺回路チップ４の中のｎ（ｎ＝０〜１５）番目の多数決
出力回路（内部構成は図２のとおり）は、３個のメモリ
モジュールの各々のデータ信号の第ｎビットＤｎを第１
〜第３の信号として受け取り、該受け取った第１〜第３
の信号の論理電圧の過半数を占める論理電圧を出力端子
へ出力するものである。周辺回路チップ４の中の１６個
の多数決出力回路の各々の出力端子の論理電圧は、図４
の半導体装置の１６ビットのデータ信号Ｄ０〜Ｄ１５と
して外部へ出力されるようになっている。
【００１７】本実施例によれば、１８ビットのアドレス
信号のうちの最上位ビットＡ１７の論理電圧が“Ｌ”の
場合には３個のメモリチップ１ａ，２ａ，３ａのデータ
信号Ｄ０〜Ｄ１５のビット毎の多数決により図４の半導
体装置の出力データ信号Ｄ０〜Ｄ１５が決定される。こ
の際、該３個のメモリチップ１ａ，２ａ，３ａのうちの
いずれか１個が誤った第ｎビット・データ信号Ｄｎを出
力しても、図４の半導体装置は正しい第ｎビット・デー
タ信号Ｄｎを出力できる。つまり、該３個のメモリチッ
プ１ａ，２ａ，３ａの中のアドレス前半部分に不良箇所
がランダムに点在しても、図４の半導体装置から正しい
１６ビットのデータ信号Ｄ０〜Ｄ１５が得られる。ま
た、実使用中に該３個のメモリチップ１ａ，２ａ，３ａ
のうちのいずれか１個のアドレス前半部分に不具合が発
生しても、図４の半導体装置全体は良品として動作可能
である。該３個のメモリチップ１ａ，２ａ，３ａの中の
アドレス後半部分は使用されないので、このアドレス後
半部分の中に不良箇所が多数存在しても支障はない。
信号のうちの最上位ビットＡ１７の論理電圧が“Ｌ”の
場合には３個のメモリチップ１ａ，２ａ，３ａのデータ
信号Ｄ０〜Ｄ１５のビット毎の多数決により図４の半導
体装置の出力データ信号Ｄ０〜Ｄ１５が決定される。こ
の際、該３個のメモリチップ１ａ，２ａ，３ａのうちの
いずれか１個が誤った第ｎビット・データ信号Ｄｎを出
力しても、図４の半導体装置は正しい第ｎビット・デー
タ信号Ｄｎを出力できる。つまり、該３個のメモリチッ
プ１ａ，２ａ，３ａの中のアドレス前半部分に不良箇所
がランダムに点在しても、図４の半導体装置から正しい
１６ビットのデータ信号Ｄ０〜Ｄ１５が得られる。ま
た、実使用中に該３個のメモリチップ１ａ，２ａ，３ａ
のうちのいずれか１個のアドレス前半部分に不具合が発
生しても、図４の半導体装置全体は良品として動作可能
である。該３個のメモリチップ１ａ，２ａ，３ａの中の
アドレス後半部分は使用されないので、このアドレス後
半部分の中に不良箇所が多数存在しても支障はない。
【００１８】また、最上位ビットＡ１７の論理電圧が
“Ｈ”の場合には他の３個のメモリチップ１ｂ，２ｂ，
３ｂのデータ信号Ｄ０〜Ｄ１５のビット毎の多数決によ
り図４の半導体装置の出力データ信号Ｄ０〜Ｄ１５が決
定される。この際、該３個のメモリチップ１ｂ，２ｂ，
３ｂのうちのいずれか１個が誤った第ｎビット・データ
信号Ｄｎを出力しても、図４の半導体装置は正しい第ｎ
ビット・データ信号Ｄｎを出力できる。つまり、該３個
のメモリチップ１ｂ，２ｂ，３ｂの中のアドレス後半部
分に不良箇所がランダムに点在しても、図４の半導体装
置から正しい１６ビットのデータ信号Ｄ０〜Ｄ１５が得
られる。また、実使用中に該３個のメモリチップ１ｂ，
２ｂ，３ｂのうちのいずれか１個のアドレス後半部分に
不具合が発生しても、図４の半導体装置全体は良品とし
て動作可能である。該３個のメモリチップ１ｂ，２ｂ，
３ｂの中のアドレス前半部分は使用されないので、この
アドレス前半部分の中に不良箇所が多数存在しても支障
はない。
“Ｈ”の場合には他の３個のメモリチップ１ｂ，２ｂ，
３ｂのデータ信号Ｄ０〜Ｄ１５のビット毎の多数決によ
り図４の半導体装置の出力データ信号Ｄ０〜Ｄ１５が決
定される。この際、該３個のメモリチップ１ｂ，２ｂ，
３ｂのうちのいずれか１個が誤った第ｎビット・データ
信号Ｄｎを出力しても、図４の半導体装置は正しい第ｎ
ビット・データ信号Ｄｎを出力できる。つまり、該３個
のメモリチップ１ｂ，２ｂ，３ｂの中のアドレス後半部
分に不良箇所がランダムに点在しても、図４の半導体装
置から正しい１６ビットのデータ信号Ｄ０〜Ｄ１５が得
られる。また、実使用中に該３個のメモリチップ１ｂ，
２ｂ，３ｂのうちのいずれか１個のアドレス後半部分に
不具合が発生しても、図４の半導体装置全体は良品とし
て動作可能である。該３個のメモリチップ１ｂ，２ｂ，
３ｂの中のアドレス前半部分は使用されないので、この
アドレス前半部分の中に不良箇所が多数存在しても支障
はない。
【００１９】図４中の６個のメモリチップ１ａ〜３ｂが
ＤＲＡＭチップである場合には、多数決の採用によりデ
ータ保持時間が延長される結果、リフレッシュ頻度及び
消費電力を低減できる。
ＤＲＡＭチップである場合には、多数決の採用によりデ
ータ保持時間が延長される結果、リフレッシュ頻度及び
消費電力を低減できる。
【００２０】なお、メモリモジュールの数は３以上の奇
数であればよい。その中の一部のメモリモジュールを１
個のメモリチップで構成してもよい。図４中の２個の周
辺回路チップ４，５を１個の周辺回路チップにまとめて
もよい。また、図４中の６個のメモリチップ１ａ〜３ｂ
の機能と２個の周辺回路チップ４，５の機能とを１チッ
プの中に集積してもよい。つまり、６個のメモリチップ
１ａ〜３ｂの各々に対応した６個のメモリセルアレイブ
ロックと、２個の周辺回路チップ４，５に対応した２個
の周辺回路ブロックとを１チップの中に備えた半導体装
置でも、上記と同様の効果が得られる。
数であればよい。その中の一部のメモリモジュールを１
個のメモリチップで構成してもよい。図４中の２個の周
辺回路チップ４，５を１個の周辺回路チップにまとめて
もよい。また、図４中の６個のメモリチップ１ａ〜３ｂ
の機能と２個の周辺回路チップ４，５の機能とを１チッ
プの中に集積してもよい。つまり、６個のメモリチップ
１ａ〜３ｂの各々に対応した６個のメモリセルアレイブ
ロックと、２個の周辺回路チップ４，５に対応した２個
の周辺回路ブロックとを１チップの中に備えた半導体装
置でも、上記と同様の効果が得られる。
【００２１】（実施例３）図５は、本発明の第３の実施
例に係る半導体装置の構成を示すブロック図である。図
５の半導体装置は、第１〜第４のメモリセルアレイブロ
ック５１〜５４と、第１〜第４の多数決出力回路（内部
構成は図２のとおり）１０とを内蔵した１個のメモリチ
ップ５０を１個のパッケージ内に封止したものである。
外部から供給されるチップイネーブル制御信号（／Ｃ
Ｅ）及び出力イネーブル制御信号（／ＯＥ）は、４個の
メモリセルアレイブロック５１〜５４及び４個の多数決
出力回路１０の各々に与えられる。１８ビットのアドレ
ス信号Ａ０〜Ａ１７は、４個のメモリセルアレイブロッ
ク５１〜５４の各々に与えられる。４個のメモリセルア
レイブロック５１〜５４は、１６ビットの内部データ信
号Ｄ０〜Ｄ１５を出力する１個のメモリブロックを構成
するように、それぞれ４ビットのデータ信号を出力する
ものである。１６ビットの内部データ信号Ｄ０〜Ｄ１５
のうちＤ３、Ｄ６、Ｄ９及びＤ１２を除く１２ビットの
データ信号は、３ビット毎に４個のグループに分割され
る。第１のグループを構成する３ビットのデータ信号Ｄ
０，Ｄ１，Ｄ２は第１の多数決出力回路１０を介して１
ビットのデータ信号ＤＱ０となり、第２のグループを構
成する３ビットのデータ信号Ｄ４，Ｄ５，Ｄ７は、第２
の多数決出力回路１０を介して１ビットのデータ信号Ｄ
Ｑ１となり、第３のグループを構成する３ビットのデー
タ信号Ｄ８，Ｄ１０，Ｄ１１は、第３の多数決出力回路
１０を介して１ビットのデータ信号ＤＱ２となり、第４
のグループを構成する３ビットのデータ信号Ｄ１３，Ｄ
１４，Ｄ１５は、第４の多数決出力回路１０を介して１
ビットのデータ信号ＤＱ３となる。この結果、図５のメ
モリチップ５０から４ビットの外部データ信号ＤＱ０〜
ＤＱ３が得られるようになっている。
例に係る半導体装置の構成を示すブロック図である。図
５の半導体装置は、第１〜第４のメモリセルアレイブロ
ック５１〜５４と、第１〜第４の多数決出力回路（内部
構成は図２のとおり）１０とを内蔵した１個のメモリチ
ップ５０を１個のパッケージ内に封止したものである。
外部から供給されるチップイネーブル制御信号（／Ｃ
Ｅ）及び出力イネーブル制御信号（／ＯＥ）は、４個の
メモリセルアレイブロック５１〜５４及び４個の多数決
出力回路１０の各々に与えられる。１８ビットのアドレ
ス信号Ａ０〜Ａ１７は、４個のメモリセルアレイブロッ
ク５１〜５４の各々に与えられる。４個のメモリセルア
レイブロック５１〜５４は、１６ビットの内部データ信
号Ｄ０〜Ｄ１５を出力する１個のメモリブロックを構成
するように、それぞれ４ビットのデータ信号を出力する
ものである。１６ビットの内部データ信号Ｄ０〜Ｄ１５
のうちＤ３、Ｄ６、Ｄ９及びＤ１２を除く１２ビットの
データ信号は、３ビット毎に４個のグループに分割され
る。第１のグループを構成する３ビットのデータ信号Ｄ
０，Ｄ１，Ｄ２は第１の多数決出力回路１０を介して１
ビットのデータ信号ＤＱ０となり、第２のグループを構
成する３ビットのデータ信号Ｄ４，Ｄ５，Ｄ７は、第２
の多数決出力回路１０を介して１ビットのデータ信号Ｄ
Ｑ１となり、第３のグループを構成する３ビットのデー
タ信号Ｄ８，Ｄ１０，Ｄ１１は、第３の多数決出力回路
１０を介して１ビットのデータ信号ＤＱ２となり、第４
のグループを構成する３ビットのデータ信号Ｄ１３，Ｄ
１４，Ｄ１５は、第４の多数決出力回路１０を介して１
ビットのデータ信号ＤＱ３となる。この結果、図５のメ
モリチップ５０から４ビットの外部データ信号ＤＱ０〜
ＤＱ３が得られるようになっている。
【００２２】図５中の４個のメモリセルアレイブロック
５１〜５４の中に不良箇所が全く存在しないならば、１
６ビットの内部データ信号Ｄ０〜Ｄ１５をそのまま１６
ビットの外部データ信号として出力できる。ところが、
図５の半導体装置では、メモリセルアレイブロック５１
〜５４の中に不良箇所が存在することを考慮して、外部
データ信号が４ビットＤＱ０〜ＤＱ３に制限されてい
る。つまり、１６ビット出力の不良品チップを、記憶容
量が低減された４ビット出力の良品チップとして動作さ
せるものである。具体的には、第１のメモリセルアレイ
ブロック５１の４ビット出力の中から選択された３ビッ
トＤ０，Ｄ１，Ｄ２のうちのいずれか１ビットに誤りが
発生しても、図５の半導体装置は正しい外部データ信号
ＤＱ０を出力できる。４ビットの外部データ信号のうち
の他の３ビットＤＱ１，ＤＱ２，ＤＱ３についても同様
である。つまり、４個のメモリセルアレイブロック５１
〜５４の各々の中に不良箇所が遍在する場合はもとよ
り、不良箇所がランダムに点在する場合でも、図５の半
導体装置から正しい４ビットの外部データ信号ＤＱ０〜
ＤＱ３が得られる。また、実使用中に４個のメモリセル
アレイブロック５１〜５４の中に不具合が発生しても、
図５の半導体装置全体は４ビット出力の良品として動作
可能である。
５１〜５４の中に不良箇所が全く存在しないならば、１
６ビットの内部データ信号Ｄ０〜Ｄ１５をそのまま１６
ビットの外部データ信号として出力できる。ところが、
図５の半導体装置では、メモリセルアレイブロック５１
〜５４の中に不良箇所が存在することを考慮して、外部
データ信号が４ビットＤＱ０〜ＤＱ３に制限されてい
る。つまり、１６ビット出力の不良品チップを、記憶容
量が低減された４ビット出力の良品チップとして動作さ
せるものである。具体的には、第１のメモリセルアレイ
ブロック５１の４ビット出力の中から選択された３ビッ
トＤ０，Ｄ１，Ｄ２のうちのいずれか１ビットに誤りが
発生しても、図５の半導体装置は正しい外部データ信号
ＤＱ０を出力できる。４ビットの外部データ信号のうち
の他の３ビットＤＱ１，ＤＱ２，ＤＱ３についても同様
である。つまり、４個のメモリセルアレイブロック５１
〜５４の各々の中に不良箇所が遍在する場合はもとよ
り、不良箇所がランダムに点在する場合でも、図５の半
導体装置から正しい４ビットの外部データ信号ＤＱ０〜
ＤＱ３が得られる。また、実使用中に４個のメモリセル
アレイブロック５１〜５４の中に不具合が発生しても、
図５の半導体装置全体は４ビット出力の良品として動作
可能である。
【００２３】図５中の４個のメモリセルアレイブロック
５１〜５４がＤＲＡＭブロックである場合には、多数決
の採用によりデータ保持時間が延長される結果、リフレ
ッシュ頻度及び消費電力が低減されたメモリチップ５０
を実現できる。
５１〜５４がＤＲＡＭブロックである場合には、多数決
の採用によりデータ保持時間が延長される結果、リフレ
ッシュ頻度及び消費電力が低減されたメモリチップ５０
を実現できる。
【００２４】なお、４個のメモリセルアレイブロック５
１〜５４の各々から出力される４ビットのデータ信号の
中から３ビットをプログラマブルに選択することも可能
である。また、４個のメモリセルアレイブロック５１〜
５４で構成されたメモリブロックから得られる１６ビッ
トの内部データ信号Ｄ０〜Ｄ１５の中から３ビット・４
組を任意に選択し、４個の多数決出力回路１０から４ビ
ットの外部データ信号ＤＱ０〜ＤＱ３を出力するように
してもよい。
１〜５４の各々から出力される４ビットのデータ信号の
中から３ビットをプログラマブルに選択することも可能
である。また、４個のメモリセルアレイブロック５１〜
５４で構成されたメモリブロックから得られる１６ビッ
トの内部データ信号Ｄ０〜Ｄ１５の中から３ビット・４
組を任意に選択し、４個の多数決出力回路１０から４ビ
ットの外部データ信号ＤＱ０〜ＤＱ３を出力するように
してもよい。
【００２５】一般的には、Ｎ（Ｎは自然数）ビットの内
部データ信号を出力するメモリブロックを備え、該メモ
リブロックから出力されたＮビットの内部データ信号の
中から選択されたＫ×Ｍ（Ｋは３以上の奇数、かつＭは
Ｋ×Ｍ≦Ｎを満たす自然数）ビットのデータ信号がＫビ
ット毎にＭ個のグループに分割され、該Ｍ個のグループ
の各々を構成するＫビットのデータ信号の過半数で決定
された１ビットのデータ信号をそれぞれ出力するための
Ｍ個の多数決出力回路を更に備えたチップを採用し、該
チップからＭビットのデータ信号が出力されるようにす
る。上記第３の実施例は、Ｎ＝１６、Ｋ＝３かつＭ＝４
の場合を示したものである。
部データ信号を出力するメモリブロックを備え、該メモ
リブロックから出力されたＮビットの内部データ信号の
中から選択されたＫ×Ｍ（Ｋは３以上の奇数、かつＭは
Ｋ×Ｍ≦Ｎを満たす自然数）ビットのデータ信号がＫビ
ット毎にＭ個のグループに分割され、該Ｍ個のグループ
の各々を構成するＫビットのデータ信号の過半数で決定
された１ビットのデータ信号をそれぞれ出力するための
Ｍ個の多数決出力回路を更に備えたチップを採用し、該
チップからＭビットのデータ信号が出力されるようにす
る。上記第３の実施例は、Ｎ＝１６、Ｋ＝３かつＭ＝４
の場合を示したものである。
【００２６】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、複数のメモリチップの出力データ信号のビット毎の
多数決をもって、あるいは１チップ中の複数のメモリセ
ルアレイブロックのデータ信号のビット毎の多数決をも
って１個の半導体装置の出力データ信号とする構成を採
用したので、半導体装置の歩留まり及び信頼性が向上す
る。
ば、複数のメモリチップの出力データ信号のビット毎の
多数決をもって、あるいは１チップ中の複数のメモリセ
ルアレイブロックのデータ信号のビット毎の多数決をも
って１個の半導体装置の出力データ信号とする構成を採
用したので、半導体装置の歩留まり及び信頼性が向上す
る。
【図１】本発明の第１の実施例に係る半導体装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１中の周辺回路チップの中の１６個の多数決
出力回路の各々の内部構成を示す回路図である。
出力回路の各々の内部構成を示す回路図である。
【図３】図１の半導体装置がＤＲＡＭである場合のデー
タ保持時間と累積不良ビット数との関係を従来例と比較
して示す図である。
タ保持時間と累積不良ビット数との関係を従来例と比較
して示す図である。
【図４】本発明の第２の実施例に係る半導体装置の構成
を示すブロック図である。
を示すブロック図である。
【図５】本発明の第３の実施例に係る半導体装置の構成
を示すブロック図である。
を示すブロック図である。
１〜３ メモリチップ １ａ，１ｂ メモリチップ ２ａ，２ｂ メモリチップ ３ａ，３ｂ メモリチップ ４，５ 周辺回路チップ １０ 多数決出力回路 ２０ 多数決論理回路 ２１〜２４ ＮＡＮＤ回路 ３１ ＮＯＲ回路 ３２ インバータ ３３ Ｐチャネル型ＭＯＳトランジスタ ３４ Ｎチャネル型ＭＯＳトランジスタ ４１，４２ インバータ ４３，４４ ＮＡＮＤ回路 ５０ メモリチップ ５１〜５４ メモリセルアレイブロック
Claims (15)
- 【請求項１】 各々Ｎ（Ｎは自然数）ビットのデータ信
号を出力する複数のメモリチップと、 前記複数のメモリチップの各々に同じアドレス信号が付
与された際に、該複数のメモリチップの各々から出力さ
れたデータ信号のビット毎の過半数で決定されたＮビッ
トのデータ信号を出力するための周辺回路チップとを備
えたことを特徴とする半導体装置。 - 【請求項２】 前記複数のメモリチップと前記周辺回路
チップとは１個のパッケージ内に封止されたことを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記メモリチップの数は３以上の奇数で
あることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記複数のメモリチップの各々はダイナ
ミック・ランダム・アクセス・メモリのチップであるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記周辺回路チップは各々第１〜第３の
信号の論理電圧の過半数を占める論理電圧を出力するた
めのＮ個の多数決論理回路を備え、 前記Ｎ個の多数決論理回路の各々は、 前記第１の信号と第２の信号との論理積の否定信号を出
力するための第１のＮＡＮＤ回路と、 前記第２の信号と第３の信号との論理積の否定信号を出
力するための第２のＮＡＮＤ回路と、 前記第３の信号と第１の信号との論理積の否定信号を出
力するための第３のＮＡＮＤ回路と、 前記第１、第２及び第３のＮＡＮＤ回路の各々の出力の
論理積の否定信号を出力するための第４のＮＡＮＤ回路
とを備えたことを特徴とする請求項１記載の半導体装
置。 - 【請求項６】 各々Ｎ（Ｎは自然数）ビットのデータ信
号を出力する複数のメモリモジュールと、 前記複数のメモリモジュールの各々に同じアドレス信号
が付与された際に、該複数のメモリモジュールの各々か
ら出力されたデータ信号のビット毎の過半数で決定され
たＮビットのデータ信号を出力するための周辺回路チッ
プとを備え、 前記複数のメモリモジュールのうちの少なくとも１つ
は、互いに異なる部分に不良箇所を持つ複数のパーシャ
ル不良メモリチップの組み合わせにより構成されたこと
を特徴とする半導体装置。 - 【請求項７】 前記複数のメモリモジュールと前記周辺
回路チップとは１個のパッケージ内に封止されたことを
特徴とする請求項６記載の半導体装置。 - 【請求項８】 前記メモリモジュールの数は３以上の奇
数であることを特徴とする請求項６記載の半導体装置。 - 【請求項９】 前記複数のメモリモジュールの各々はダ
イナミック・ランダム・アクセス・メモリのモジュール
であることを特徴とする請求項６記載の半導体装置。 - 【請求項１０】 前記周辺回路チップは各々第１〜第３
の信号の論理電圧の過半数を占める論理電圧を出力する
ためのＮ個の多数決論理回路を備え、 前記Ｎ個の多数決論理回路の各々は、 前記第１の信号と第２の信号との論理積の否定信号を出
力するための第１のＮＡＮＤ回路と、 前記第２の信号と第３の信号との論理積の否定信号を出
力するための第２のＮＡＮＤ回路と、 前記第３の信号と第１の信号との論理積の否定信号を出
力するための第３のＮＡＮＤ回路と、 前記第１、第２及び第３のＮＡＮＤ回路の各々の出力の
論理積の否定信号を出力するための第４のＮＡＮＤ回路
とを備えたことを特徴とする請求項６記載の半導体装
置。 - 【請求項１１】 各々Ｎ（Ｎは自然数）ビットのデータ
信号を出力する複数のメモリセルアレイブロックと、 前記複数のメモリセルアレイブロックの各々に同じアド
レス信号が付与された際に、該複数のメモリセルアレイ
ブロックの各々から出力されたデータ信号のビット毎の
過半数で決定されたＮビットのデータ信号を出力するた
めの周辺回路ブロックとを１チップの中に備えたことを
特徴とする半導体装置。 - 【請求項１２】 前記メモリセルアレイブロックの数は
３以上の奇数であることを特徴とする請求項１１記載の
半導体装置。 - 【請求項１３】 前記複数のメモリセルアレイブロック
の各々はダイナミック・ランダム・アクセス・メモリの
ブロックであることを特徴とする請求項１１記載の半導
体装置。 - 【請求項１４】 Ｎ（Ｎは自然数）ビットの内部データ
信号を出力するメモリブロックと、 前記メモリブロックから出力されたＮビットの内部デー
タ信号の中から選択されたＫ×Ｍ（Ｋは３以上の奇数、
かつＭはＫ×Ｍ≦Ｎを満たす自然数）ビットのデータ信
号がＫビット毎にＭ個のグループに分割され、該Ｍ個の
グループの各々を構成するＫビットのデータ信号の過半
数で決定された１ビットのデータ信号をそれぞれ出力す
るためのＭ個の多数決論理回路とを１チップの中に備
え、 前記チップからＭビットのデータ信号が出力されること
を特徴とする半導体装置。 - 【請求項１５】 前記メモリブロックはダイナミック・
ランダム・アクセス・メモリのブロックであることを特
徴とする請求項１４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155665A JPH097387A (ja) | 1995-06-22 | 1995-06-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155665A JPH097387A (ja) | 1995-06-22 | 1995-06-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH097387A true JPH097387A (ja) | 1997-01-10 |
Family
ID=15610921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7155665A Withdrawn JPH097387A (ja) | 1995-06-22 | 1995-06-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH097387A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006302487A (ja) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | 不良セル補正が可能なメモリを含むｒｆｉｄ装置及びその補正方法 |
| JP2008186515A (ja) * | 2007-01-30 | 2008-08-14 | Sharp Corp | 半導体記憶装置および電子機器 |
-
1995
- 1995-06-22 JP JP7155665A patent/JPH097387A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006302487A (ja) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | 不良セル補正が可能なメモリを含むｒｆｉｄ装置及びその補正方法 |
| JP2008186515A (ja) * | 2007-01-30 | 2008-08-14 | Sharp Corp | 半導体記憶装置および電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |