KR20030027711A - 리던던시가 구비된 집적 회로 - Google Patents

리던던시가 구비된 집적 회로 Download PDF

Info

Publication number
KR20030027711A
KR20030027711A KR1020020058024A KR20020058024A KR20030027711A KR 20030027711 A KR20030027711 A KR 20030027711A KR 1020020058024 A KR1020020058024 A KR 1020020058024A KR 20020058024 A KR20020058024 A KR 20020058024A KR 20030027711 A KR20030027711 A KR 20030027711A
Authority
KR
South Korea
Prior art keywords
circuit
column
bank
conductive line
conductive
Prior art date
Application number
KR1020020058024A
Other languages
English (en)
Inventor
묄러게르하르트
기리하타도시아키
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션, 인피네온 테크놀로지스 아게 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20030027711A publication Critical patent/KR20030027711A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

다수의 도전 경로가 회로 소자와 논리 블록 사이의 회로 일부분에 제공되어, 회로 소자와 논리 블록을 접속하는 도전성 라인 내의 결함을 퓨즈를 사용하지 않고 복구할 수 있게 한다.

Description

리던던시가 구비된 집적 회로{UNIT-ARCHITECTURE WITH IMPLEMENTED LIMITED BANK-COLUMN-SELECT REPAIRABILITY}
본 발명은 일반적으로 집적 회로(IC)에 관한 것이다. 더 상세하게, 본 발명은 결함있는(defective) 도전성 라인을 가진 IC를 복구하는 것에 관한 것이다.
집적 회로(IC)는 다수의 회로 블록을 포함하는데, 각각의 회로 블록은 다양한 회로 컴포넌트를 구비하고 있다. 도전성 라인이 제공되어, 필요한 기능을 수행하도록 회로 컴포넌트 및 회로 블록을 접속한다. 도전성 라인은 전형적으로 금속을 포함하며 일반적으로 긴 편이다. 이러한 도전성 라인은 제조 과정에서 결함(예컨대 단선)이 발생하기 쉽다. 결함있는 도전성 라인은 그것에 접속된 회로 컴포넌트 또는 블록에 대한 접속을 불가능하게 함으로써 IC를 쓸모없게 만든다.
결함있는 도전성 라인과 연관된 문제를 처리하기 위해, 부가적인 회로 컴포넌트(예컨대 리던던트 또는 예비 회로)가 제공될 수 있다. 도 1은 종래의 리던던트 회로를 갖는 IC의 일부분(100)을 도시한다. 그 IC 일부분은 복수의 동일한 회로 블록(1011-x)을 포함한다. 회로 블록은 도전성 라인(130)을 통해 예컨대 논리 블록(120)으로 접속된 회로 소자(110)를 포함한다. 회로 블록(110)과 본질적으로 동일한 예비 또는 리던던트 회로 블록(115)이 제공된다. 만일 도전성 라인(1304)에 결함이 있다면(예컨대 단선(132)), 회로 블록(1014)은 예컨대 종래의 퓨즈 기법을 사용하는 리던던트 회로 블록으로 교체된다.
그러나, 이러한 종래의 리던던시 기법은 계층적 열 선택 아키텍쳐의 결함있는 뱅크 열 선택 라인(BCLS: bank column select line)을 복구하는데 효과적이지 못하다. 도 2를 참조하면, 메모리 IC의 메모리 뱅크(200)가 도시되어 있다. 뱅크는 복수의 열(201)에 접속된 계층적 열 선택 스위치(260)를 포함하는데, 그 각각은 감지 증폭기(SA)에 접속된 비트라인 쌍을 포함한다. 도시된 대로, 뱅크는 128 개의 열을 포함한다. 뱅크 열 선택 라인(BCLS) 및 글로벌 열 선택 라인(GCLS: global column select line)은 열 선택 스위치로 접속된다. BCLS 상의 뱅크 열 선택 신호는 열의 그룹(예컨대 64 개)을 선택한다. GCLS 상의 글로벌 열 선택 신호는 선택된 열의 그룹으로부터 하나의 열을 선택하며, 마스터 데이타라인(MDQ)(275)을 통해 스위치에 접속된 제 2 감지 증폭기(280)에 의해 감지된다. 만일 BCSL(2900)에 결함(232)이 발생하면, 메모리 셀의 64 개의 열, BCSL 및 뱅크 열 디코더(281)를 포함하는 종래의 리던던트 회로 블록은 결함있는 BCSL을 복구해야 한다. 이러한 리던던트 회로 블록은 상당한 칩 영역을 필요로 하는데, 그것은 바람직하지 못하게 제조 비용을 증가시킨다.
상기의 논의로부터, 결함있는 BCSL을 효과적으로 복구하는 기술이 제공되어야 한다는 것은 분명하다.
본 발명은 IC 내의 개량된 리던던시에 관한 것이다. 일 실시예에서, 리던던시는 회로 소자와 논리 블록 사이의 회로 일부분에 다수의 도전 경로를 제공한다. 다수의 도전 경로가 제공됨으로써, 그 회로 일부분은 도전 경로 내의 결함을 복구하는 퓨즈 없이도 적절하게 기능할 수 있다. 일 실시예에서, 이러한 리던던시 기법은 계층적 열 선택 아키텍쳐를 갖는 메모리 시스템 내에, 특히 BCSL 라인에 구현된다.
도 1은 종래의 리던던시 기법을 도시한다.
도 2는 계층적 열 선택 아키텍쳐에 의한 메모리 IC의 일부분을 도시한다.
도 3 및 도 4는 본 발명의 상이한 실시예에 따른 리던던시 기법을 도시한다.
도 5는 본 발명의 일 실시예에 따른 계층적 열 선택 아키텍쳐를 도시한다.
도 6은 대안적 리던던시 기법을 도시한다.
도 7은 본 발명의 다른 실시예에 따른 계층적 열 선택 아키텍쳐를 도시한다.
도 3은 결함있는 도전성 라인을 복구하기 위한 본 발명의 실시예를 도시한다. 도전성 라인은, 예컨대 비트라인, CSL, BCSL, GCSL 또는 MDQ와 같은 데이타라인을 포함한다. 다른 유형의 도전성 라인도 사용될 수 있다. 일 실시예에서, 도전성 라인은 알루미늄, 구리 또는 그것들의 합금과 같은 금속성 필름을 포함한다. 다른 도전성 필름도 도전성 라인을 형성하는데 사용될 수 있다.
제 1 소자(310) 및 제 2 소자(320)를 포함하는 회로 블록(301)이 제공된다. 논의를 위해, 제 1 소자는 "회로 소자"로 지칭하고 제 2 소자는 "논리 블록"으로 지칭한다. 회로 소자 및 논리 블록은 매우 광범위한 의미를 가지며 임의의 수의 상이한 회로 컴포넌트를 나타낼 수 있다.
본 발명에 따라, 회로 소자(310) 및 논리 블록(320)은 적어도 제 1 도전성 라인(330) 및 제 2 도전성 라인(331)을 통해 전기적으로 접속되어 있다. 제 1 및 제 2 도전성 라인은 회로 소자 및 논리 블록 사이에 전기적 리던던트 경로를 제공한다. 만일 도전성 라인 중의 하나에 결함이 있다면(예컨대 도전성 라인(330)의 단선(332)), 다른 도전성 라인(예컨대 331)이 리던던트 회로 또는 퓨즈 없이도 회로 소자 및 논리 블록 사이의 전기적 접속을 바람직하게 유지한다.
도 4는 본 발명의 대안적 실시예를 도시한다. 도시된 대로, 적어도 제 1 도전성 라인(330) 및 제 2 도전성 라인(331)이 제공되어 회로 소자(310)를 논리 블록(320)과 전기적으로 접속한다. 일 실시예에서는 연결점(coupling point)(335)이 제공되어 도전성 라인을 서로 전기적으로 접속한다. 연결점은 각각의 도전성라인을 제 1 부분(첨자 a로 표기) 및 제 2 부분(첨자 b로 표기)으로 나눈다. 연결점은, 어떤 경우에, 심지어 도전성 라인이 둘 다 결함이 있을 때에도 회로 소자 및 논리 블록 사이에 전기적 접속을 바람직하게 유지할 수 있다. 예를 들어, 만일 제 1 도전성 라인의 제 1 부분(330a) 및 제 2 도전성 라인의 제 2 부분(331b)에 단선(332)이 있다면, 회로 소자 및 논리 블록은 경로(338)(점선)를 통해 전기적으로 접속된다. 제 1 및 제 2 도전성 라인 사이에 복수의 연결점을 제공할 수도 있다.
도 5는 계층적 열 선택 아키텍쳐를 갖는 메모리 IC의 메모리 셀의 뱅크(500)를 도시한다. 메모리 IC는 메모리 셀의 뱅크를 다수 포함할 수 있다. 계층적 열 선택 아키텍쳐로 구현된 멀티-뱅크 메모리 IC는 예컨대 미국 특허번호 5,822,268 에 설명되어 있는데, 여기에서는 본 발명의 목적을 위해 참조로서 사용된다. 메모리 뱅크는 메모리 셀(201)의 열을 다수 포함하며, 그 각각은 SA로 접속된 비트라인 쌍을 포함한다.
계층적 열 선택 스위치(260)는 열에 접속된다. 계층적 열 선택 스위치는 제 1 (뱅크) 스위치(261) 및 제 2 (글로벌) 스위치(262)를 포함한다. 그 스위치들은 예컨대 트랜지스터를 포함한다. 뱅크 스위치는 뱅크 열 선택 디코더(281)로부터 BCSL(290)을 통해 뱅크 열 선택 신호를 수신하고, 글로벌 스위치는 글로벌 열 디코더(285)로부터 GCSL(295)을 통해 글로벌 열 선택 신호를 수신한다. 전형적으로, BCSL이 각각의 뱅크에 대해 유일한 반면 GCSL은 메모리 IC의 다른 뱅크와 공유되어 있다. 작동 중에, 뱅크 스위치는 뱅크 내에서 열의 그룹을 선택하고 글로벌 스위치는 선택된 열의 그룹으로부터 하나의 열을 선택하여 MDQ(275)로 접속된 SA(280)에 의해 감지된다.
예시적 실시예에서, 뱅크는 128 개의 열(2010-201127)을 포함한다. 제 1 BCSL(2900) 및 제 2 BCSL(2901)은 제 1 뱅크 스위치(2610) 및 제 2 뱅크 스위치(2611)를 각각 제어하고, 뱅크 스위치는 뱅크를 64 개의 열로 이루어진 2 개의 그룹으로 나눈다. 뱅크 스위치가 활성화될 때, 그 각각의 열의 그룹이 선택된다. 64 개의 GCSL(2950-29563)이 글로벌 열 스위치에 제공되어 선택된 64 개의 열의 그룹으로부터 하나의 열을 선택한다.
본 발명에 따라, BCSL(290)에 리던던트 도전 경로가 제공된다. 일 실시예에서, 적어도 제 1 도전성 라인(첨자 a로 표기) 및 제 2 도전성 라인(첨자 b로 표기)이 뱅크 열 디코더(281) 및 뱅크 열 스위치(261) 사이에 제공된다. 한 도전 경로가 결함이 있는 경우(예컨대 도전성 라인(2900a)의 단선(232)), 다른 하나의 도전 경로(예컨대 2900b)가 리던던트 경로의 역할을 함으로써 열 선택 스위치 및 열 선택 디코더 사이에 필요한 접속을 제공한다. 대안적인 실시예에서, 제 1 및 제 2 도전 경로는 도 4에 도시된 바와 같이 적어도 하나의 연결점을 포함할 수 있다. GCSL에 리던던트 도전 경로를 제공할 수도 있다.
도 6은 IC 내에서 결함있는 도전성 라인을 복구하는 본 발명의 대안적 실시예를 도시한다. 회로 소자(610)는 복수의 논리 블록(6201-3)에 접속된다. 회로 소자는 예컨대 구동 회로를 포함하는데, 그것은 복수의 논리 블록으로 공급되는 출력 신호를 생성한다. 일 실시예에서, 회로 소자는 그것의 출력에 접속된 제 1 도전성 라인(630) 및 제 2 도전성 라인(631)을 적어도 포함한다. 논리 블록 각각은 그것의 입력에 접속된 도전성 라인(651)을 포함한다. 일 실시예에서, 도전성 라인(651)은 제 1 도전성 라인(630) 및 제 2 도전성 라인(631)에 접속되어 격자 리던던시 구조(604)를 형성한다. 격자 리던던시 구조는 신호 경로를 복수의 부분으로 나누어 회로 소자와 논리 블록을 접속한다. 이것은 회로 소자 및 논리 블록 사이의 도전성 라인 내에 다수의 결함이 있더라도 그 회로부가 작동하게 만든다.
격자 리던던시 구조(604)는, 예컨대 도 7에 도시된 계층적 열 선택 아키텍쳐(700)에 의한 BCSL 신호 라인에서 특히 유용하다. 격자 리던던시 구조는 BCSL 선택 회로(2810및 2811)와 계층적 열 선택 스위치(260) 사이의 전체 도전 경로에 다수의 부분을 제공한다. 도시된 바와 같이, BCSL 선택 회로(2810)와 계층적 열 선택 스위치 사이의 전기적 접속에 충격이 가해지지 않더라도 기호 x에 의해 표시된 다수의 결함(예컨대 3 개)이 전체 도전성 라인 내에서 발생할 수 있다.
본 발명이 상세하게 개시되었고 다양한 실시예를 참조하여 설명되었지만, 본 발명은 그 사상 및 범위로부터 벗어나지 않고 당해 기술 분야의 당업자에 의해 수정 및 변경될 수 있다는 점이 인식되어야 한다. 따라서 본 발명의 범위는 상기 설명에 의해 정해져서는 안되며 첨부하는 청구항 및 청구항의 모든 균등 범위에 의해 정해져야 한다.
이상 설명한 바와 같이, 본 발명에 따르면 결함있는 도전성 라인을 가진 IC를 개량된 리던던시에 의해 효과적으로 복구할 수 있다.

Claims (1)

  1. 리던던시가 구비된 집적 회로에 있어서,
    회로 소자,
    논리 블록,
    상기 회로 소자와 상기 논리 블록 사이에 적어도 제 1 도전 경로 및 제 2 도전 경로를 포함하되,
    상기 제 1 도전 경로 및 상기 제 2 도전 경로가 리던던트 경로의 역할을 수행하는
    개량된 리던던시가 구비된 집적 회로.
KR1020020058024A 2001-09-26 2002-09-25 리던던시가 구비된 집적 회로 KR20030027711A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/964,208 US6680857B2 (en) 2001-09-26 2001-09-26 Unit-architecture with implemented limited bank-column-select repairability
US09/964,208 2001-09-26

Publications (1)

Publication Number Publication Date
KR20030027711A true KR20030027711A (ko) 2003-04-07

Family

ID=25508258

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020058024A KR20030027711A (ko) 2001-09-26 2002-09-25 리던던시가 구비된 집적 회로

Country Status (4)

Country Link
US (1) US6680857B2 (ko)
KR (1) KR20030027711A (ko)
DE (1) DE10243469A1 (ko)
TW (1) TW571313B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7782077B2 (en) 2007-01-18 2010-08-24 Northrop Grumman Systems Corporation Method and apparatus for ballistic single flux quantum logic
KR102415835B1 (ko) 2016-01-08 2022-07-01 삼성전자주식회사 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4630355A (en) * 1985-03-08 1986-12-23 Energy Conversion Devices, Inc. Electric circuits having repairable circuit lines and method of making the same
US4704304A (en) * 1986-10-27 1987-11-03 International Business Machines Corporation Method for repair of opens in thin film lines on a substrate
FR2633768B1 (fr) * 1988-06-29 1991-04-05 Framatome Sa Grille melangeuse a ailettes pour assemblage combustible nucleaire
US5898186A (en) * 1996-09-13 1999-04-27 Micron Technology, Inc. Reduced terminal testing system
US5822268A (en) * 1997-09-11 1998-10-13 International Business Machines Corporation Hierarchical column select line architecture for multi-bank DRAMs
US6038191A (en) * 1997-10-22 2000-03-14 Texas Instruments Incorporated Circuit for reducing stand-by current induced by defects in memory array
US5933725A (en) * 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6259309B1 (en) * 1999-05-05 2001-07-10 International Business Machines Corporation Method and apparatus for the replacement of non-operational metal lines in DRAMS

Also Published As

Publication number Publication date
US20030058028A1 (en) 2003-03-27
TW571313B (en) 2004-01-11
DE10243469A1 (de) 2003-05-08
US6680857B2 (en) 2004-01-20

Similar Documents

Publication Publication Date Title
US4660179A (en) Semiconductor memory device with switching for redundant cells
KR950000275B1 (ko) 반도체 메모리 장치의 컬럼 리던던시
JP2575919B2 (ja) 半導体記憶装置の冗長回路
WO1981002360A1 (en) Block redundancy for memory array
US4485459A (en) Redundant columns for byte wide memories
KR100287541B1 (ko) 반도체 메모리 장치의 리던던시 디코더 인에이블회로
JP4847048B2 (ja) ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法
US6535436B2 (en) Redundant circuit and method for replacing defective memory cells in a memory device
US4567580A (en) Redundancy roll call technique
JPH09213097A (ja) ヒューズ装置及びそれを用いた半導体集積回路装置
JP2804863B2 (ja) 高効率ｄｒａｍ冗長回路
KR20030027711A (ko) 리던던시가 구비된 집적 회로
US6335892B1 (en) Method to electrically program antifuses
US6724669B1 (en) System and method for repairing a memory column
US20040076042A1 (en) High performance memory column group repair scheme with small area penalty
US20030012066A1 (en) Memory and method for replacing defective memory cells in the same
KR19980063955A (ko) 반도체 기억 장치
JP2002025298A (ja) 集積回路
JP3866345B2 (ja) 半導体記憶装置及び半導体記憶装置の試験方法
KR100421342B1 (ko) 반도체 디바이스 및 회로 소자의 전기적 액세스 방법
KR100416029B1 (ko) 시프트 리던던시 회로를 갖는 반도체 메모리 장치
KR100924579B1 (ko) 리던던시 메모리 셀 억세스 회로, 이를 포함하는 반도체메모리 장치, 및 반도체 메모리 장치의 테스트 방법
KR940006615B1 (ko) 고속 액세스 동작이 이루어지는 리던던시 회로
JP3447818B2 (ja) 半導体記憶装置
KR19990000471A (ko) 반도체 메모리 장치의 칼럼 리던던시 제어 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application