KR940006615B1 - 고속 액세스 동작이 이루어지는 리던던시 회로 - Google Patents

Abstract

내용 없음.

Description

고속 액세스 동작이 이루어지는 리던던시 회로

제1도는 종래 기술에 의한 로우 리던던시 회로의 블럭도.

제2도는 제1도의 동작 타이밍도.

제3도는 본 발명에 의한 로우 리던던시 회로의 블럭도.

제4도는 제3도의 실시예.

제5도는 제4도의 동작 타이밍도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다이나믹 램(dynamic RAM)의 로우 리던던시 회로에 관한 것이다.

반도체 메모리 장치에서는 노멀(normal) 메모리 쎌에 결함이 발생되었을 시에, 이에 해당하는 로우 어드레스를 디코딩(decoding)하여 리던던트(redundant) 쎌(또는 스페어 쎌)로서 상기 노멀 메모리 쎌의 결함을 보완하는 리던던시(redundancy) 회로가 있다. 리던던트 쎌들이 배열되어 있는 리던던트 쎌 어레이는 노멀쎌 어레이의 주변에 배치되며, 이는 메모리 쎌 어레이의 한 블럭마다 설치되는 것이 통상적으로 실시되고 있다. 상기 리던던트 쎌 어레이는 어드레스 디코딩 및 리던던트 쎌의 선택에 필요한 디코더들을 구비하고있다. 이 분야에 일반적으로 알려진 러던던시를 위한 로우 디코딩방식은 하나의 메모리 쎌 어레이 블럭마다한 행(row)분의 리던던시 쎌 어레이가 구비되는 반도체 메모리 장치에서 하나의 메모리 쎌에 결함이 발생시에 상기 불량쎌이 포함되는 로우를 전부 리던던시 쎌로 대치하는 방식이다.

제1도는 종래에 제시된 로우 리던던시 회로의 블럭도를 도시하였다. 그리고 상기 제1도의 동작 타이밍도를 제2도에 도시하였다. 상기 제1도의 구성상 특징은 하나의 메모리 쎌 어레이 블럭에 한 행분의 러던던시 회로가 구비되는 것이다. 그래서 하나의 메모리 쎌이 선택될 시에는 하나의 로우 어드레스 스트로브(/RAS) 신호에 의해서 하나의 메모리 블럭내에 있는 상기 메모리 쎌 어레이 또는 상기 리던던시 회로가 동작하는 것이다. 즉, 상기 제2도의 타이밍도상에 나타난 바와 같이 소정의 의부 로우 어드레스 스트로브 신호(/RAS)가 액티브 신호로 발생되면 이는 칩내에서 마스터클럭인 로우 어드레스 리세트 신호(R)로 발생된다. 그리고 이는 로우 어드레스 버퍼(3)를 거쳐 리던던시 워드라인 드라이버(9)로 입력된다. 만일 노멀메모리 쎌에 결함이 없을 시에는 상기 리던던시 워드라인 드라이버(9)의 출력은 디세이블되고, 워드라인 신호로 되는XI단(8)의XI의 출력을 인에이블시킨다. 그러고 상기 로우 어드레스 버퍼(3)의 출력신호는 로우 프리디코더(4)와 로우 디코더(5)에서 디코딩된 후 워드라인 드라이버(6)를 구동하게 된다. 그리고 이로부터 상기 제2도에 도시된 바와 같이 상기 워드라인 드라이버(6)에서 상기XI 신호에 상응하는 소정의 워드라인을 인에이블시킨다.

상기 제1도의 구성과 같은 종래의 회로는 소정의 메모리 쎌의 결함시에 한 블럭의 메모리 쎌에 노멀 워드라인과 리던던시 워드라인이 같이 있으므로, 노멀 워드라인에 연결된 메모리 쎌이 결함시에 상기 노멀 워드라인을 디세이블시키고 리던던시 워드라인을 선택하여야 한다. 그러나 상술한 바와 같이 노멀 워드라인에 연결된 메모리 쎌이 결함이 발생되지 않을시에도, 상기 러던던시 워드라인의 사용여부를 판단해야 되므로 이에따른 지연시간이 필요하게 된다. 상기 지연시간은 상기 제1도의 구성에서 로우 어드레스 버퍼(3)에서 출력된 신호가 점선블럭(20)을 거쳐 상기의XI단(8)으로 입력되기까지의 시간으로서 이는 데이타 독출 동작시마다 발생된다. 이러한 지연시간은 하나의 메모리 어레이 블럭에 하나의 로우 어드레스 스트로브(/RAS) 신호에 의해 선택되는 노멀 메모리 쎌 어레이와 리던던시 쎌 어레이를 구비하는 반도체 메모리 장치의 경우에 반드시 필요로 되고 있으며, 이는 고속 동작을 요구하는 고집적 반도체 메모리 장치의 커다란 부담요소로 대두된다.

따라서, 본 발명의 목적은 고속 액세스 동작이 이루어지는 로우 리던던시 회로를 제공함에 있다.

상기 본 발명의 목적을 달성하기 위하여 본 발명은 소정의 불량쎌이 발생시에 이를 대치하기 위한 리던던트 쎌 어레이를 각각 구비하며 서로 이웃한 제1 및 제2메모리 쎌 어레이를 가지고 소정의 로우 어드레스신호를 이용하여 로우 리던던시 동작을 수행하는 반도체 메모리 장치에 있어서, 상기 로우 어드레스 버퍼의 출력신호에서 상기 제1메모리 쎌 어레이의 임의의 메모리 쎌을 선택화하는 디코딩신호를 상기 제2메모리 쎌 어레이의 리던던트 쎌 어레이에도 인가하도록 연결하고, 상기 제1메모리 쎌 어레이에 불량쎌이 발생시에 상기 불량쎌을 구동하는 디코딩 신호로부터 상기 제1메모리 쎌 어레이의 불량쎌을 비선택화하고 상기 제2메모리 쎌 어레이의 리던던트 쎌 어레이의 리던던트 쎌을 선택화하여 상기 제1메모리 쎌 어레이의 리페어 동작을 상기 제1메모리 쎌 어레이에 바로 이웃한 상기 제2메모리 쎌 어레이에 구비된 리던던트 쎌어레이를 이용하여 수행하므로서 고속으로 상기 리페어 동작을 수행하는 반도체 메모리 장치임을 특징으로한다.

상기에서 본 발명에 의한 리던던시 방식에서는 상기 제1메모리 쎌 어레이의 불량쎌을 상기 제1메모리쎌 어레이에 이웃한 상기 제2메모리 쎌 어레이의 리던던트 쎌 어레이에서 대치할시에 데이타 독출경로가 상기 제2에모리 쎌 어레이에서 이루어짐을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 본 발명에 의한 로우 리던던시 회로의 블럭도를 제3도에 도시하였다. 그리고 본 발명에 의한 상기 제3도의 블럭 구성에 의거한 실시예를 제4도에 도시하였고, 상기 제4도의 실시예에 따른 동작 타이밍도를 제5도에 도시하였다.

본 발명에 의한 로우 리던던시 회로의 블럭도인 상기 제3도의 블럭 구성을 설명한다. 상기 제3도의 블럭 구성상의 특징은 노멀 메모리 쎌과 리던던트 메모리 쎌로 이루어진 블럭을 각각 쌍(pair)으로 배치하여, 상기 제1도와 같은 기존의 로우 리던던시 방식이 구성상에서 본질적으로 갖고 있는 스피드 손실을 방지하기 위한 것으로, 메모리 어레이 블럭을 쌍으로 배치하는 것과 쌍으로 된 상기 블럭을 선택하는 구조임을 특징으로 한다.

그래서 상기 제1도와 같은 방식에서의 점선블럭(20)을 거치는 과정이 제거되므로서 데이타의 고속 액세스 동작이 이루어진다. 상기 제3도에서 노멀 메모리 쎌 어레이(100A) 또는 (100B)에 불량쎌이 발생되지 않을시에는 종래의 동작과 동일한 과정으로 되며, 이에따른 설명은 생략한다. 상기 제3도의 블럭구성에서 블럭 j에서 /RDi 신호에 의해서 노멀 워드라인을 인에이블시키고, 블럭 j에서 /RRDj 신호에 의해서 리던던시 워드라인을 인에이블시킨다. 그리고RREi와RREj 신호에 의해서 센싱 컨트롤박스 i(90A)와 센싱컨트롤박스 j(90B)를 각각 인에이블시킨다. 그리고 IOSA-i(130A)와 IOSA-j(130B)를 각각 선택함에 의해, 예를 들어서 블럭 i의 노멀 워드라인 페일(fail)시에 퓨우즈박스 j(60B)의 퓨우즈컷팅에 의해 블럭 j의 리던던트 워드라인을 선택해서, IOj./IOj의 데이타값을 IOSA-j(130B)박스를 통해서 DIO./DIO 데이타 라인에 실리게 하므로서 스피드 손실을 제거한다. 즉, 블럭 i에서 노멀 위드라인을 선택함과 동시에 블럭 j에서 리던던트 워드라인을 선택해서 스피드 손실을 제거하고, 이로부터 안정된 동작읕 수행한다. 그리고 이로부터 예를 들어서 블럭 j의 노멀 워드라인 페일(fail)시에는 퓨우즈박스 j(60B)의 퓨우즈컷팅에 의해 블럭 i의 리던던트 워드라인을 선택해서 IOj./IOj의 데이타값을 IOSA-i(130A)박스를 통해서 DIO./DIO 데이타 라인에 실리게 하므로서 스피드 손실을 제거함은 쉽게 이해할 수 있을 것이다.

본 발명에 의한 로우 리던던시 회로를 제3도의 블럭구성에 따른 실시예인 상기 제4도를 통해서 상세히 설명한다. 상기 제3도에서 블럭으로 도시된 것은 이 분야에 공지된 구성으로 상세회로는 생략한다. 상기 제3도에서 로우 리던던시 버퍼(50')의 출력인 RAi 신호가 "하이" 레벨로 천이(transition)하면 로우디코더i(70A')의 출력인 /RDi 신호가 "로우"레벨로 천이하고, 이로부터 인버터(P1A, N1A)의 출력이 "하이"레벨로 되어 블럭 i의 노멀 워드라인이 인에이블된다. 이때에 로우디코더 j(70B')의 출력인 /RDj 신호는 계속"하이"레벨로 유지되어 이로부터 인버터(P1B, N1B)의 출력은 "로우"레벨이므로 블럭 j의 노멀 워드라인은 인에이블되지 않는다. 그리고 이때에 상기 RAi 신호가 퓨우즈박스 i(60A')의 입력으로 되고 상기 퓨우즈박스 i(60A')의 출력RREi가 "하이"레벨로 천이하면 로우 리던던트 디코더 i(80A')의 출력 /RRDi가 계속 "하이"레벨로 유지되고, 이는 인버터(P2A, N2A)를 통해 "로우"레벨로 되므로 블럭 i의 리던던시 워드라인은 인에이블되지 않는다. 만일 상기 블럭 i의 메모리 쎌 어레이(100A')의 메모리 쎌(M1A)이 불량쎌로 발생되면, 상기 퓨우즈박스 i(60A')내에서 퓨우즈컷팅이 이루어진 후에, 상기 RAi 신호가 퓨우즈박스 j(60B')의 입력으로 되고 상기 퓨우즈박스 j(60B')의 출력RREj가 "로우"레벨로 유지하고 로우 리던던트 디코더 j(80B')의 출력 /RRDj가 "로우"레벨로 되고 이는 인버터(P2B, N2B)를 통해 "하이"레벨로 되므로 블럭 j의 리던던시 워드라인이 인에이블된다. 그리고 상기 퓨우즈박스 j(60B')의 출력RREj가 "로우"레벨로 센싱 컨트롤박스 j(90B')에 입력되면, 상기 센싱 컨트롤박스 j(90B')의 출력인Sj가 "하이"레벨로 천이하고 /SDj가 "로우"레벨로 천이하여 센스앰프(120B')의 피형 센스앰프와 엔형 센스앰프를 구동시킨다. 그리고 이로부터 컬럼선택선인 CSLj 신호의 제어에 의해 비트라인 BLj와 /BLj의 데이타가 IOj와 /IOj에 각각 실리게 된다. 그리고 IOSA-j 박스(130B')는RREi 신호의 입력이 "하이"레벨이므로 인에이블되고, 이로부터 상기 IOSA-j 박스(130B')의 출력이 데이타라인 DIO./DIO에 각각 실리게 된다. 이때 IOSA-i 박스(130A')는 디세이블되어 있음은 쉽게 이해할 수 있을 것이다. 그래서 상기한 바와 같이 본 발명은 블럭 i에 노멀 워드라인을 인에이블시키고 블럭 j에서 리던던시 워드라인을 인에이블시킨 후,RRE 신호에 의해 선택된 센싱 컨트롤박스와 IOSA 박스를 통해 리페어된 데이타를 데이타라인 DIO./DIO에 실리게 하므로서, 블럭 i의 노멀 워드라인에 소정의 메모리 쎌이 페일(즉, 불량쎌로)되면, 블럭 j의 리던던시 워드라인의 쎌로 리페어할 수 있다. 그리고 이는 블럭 j의 노멀 워드라인에 소정의 메모리 쎌이 페일되면, 블럭 i의 리던던시 워드라인의 쎌로 리페어할 수 있게 된다. 그래서 상기 제1도와 같은 방식에서 한 블럭내에서 노멀 워드라인과 리던던시 워드라인을 선택할시의 점선블럭(20)을 거치는 과정이 제거되므로 데이타의 고속 액세스동작이 이루어진다.

본 발명에 의한 로우 러던던시 회로는 본 발명의 사상을 실현한 최적의 실시예로 나타내었지만, 이에 대한 구성소자는 상기 제3도 및 제4도의 구성과 같은 기술적 범주내에서는 다양한 회로들로 실시할 수 있음을 유의하기 바란다.

상술한 바와 같이, 본 발명은 소정의 제 1메모리 쎌 어레이의 불량쎌을 상기 제 1메모리 쎌 어레이에 이웃한 소정의 제2메모리 쎌 어레이의 리던던트 쎌 어레이에서 대치하므로서, 데이타의 고속 액세스 동작이 이루어지고, 기존의 제품에 적용시에 칩 면적의 증가없이 액세스 속도가 2-3ns가 단축되는 잇점이 있다.

Claims (2)

1. 소정의 불량쎌이 발생시에 이를 대치하기 위한 리던던트 쎌 어레이를 각각 구비하며 서로 이웃한 제1 및 제2메모리 쎌 어레이를 가지고 소정의 로우 어드레스 신호를 이용하여 로우 리던던시 동작을 수행하는 반도체 메모리 장치에 있어서, 상기 로우 어드레스 버퍼의 출력신호에서 상기 제1메모리 쎌 어레이의 임의의 메모리 쎌을 선택화하는 디코딩 신호를 상기 제2메모리 쎌 어레이의 리던던트 쎌 어레이에도 인가하도록 연결하고, 상기 제1메모리 쎌 어레이에 불량쎌이 발생시에 상기 불량쎌을 구동하는 디코딩 신호로부터 상기 제1메모리 쎌 어레이의 불량쎌을 비선택화하고 상기 제2메모리 쎌 어레이의 리던던트 쎌 어레이의 리던던트 쎌을 선택화하여 상기 제1메모리 쎌 어레이의 리페어동작을 상기 제1메모리 쎌 어레이에 바로 이웃한 상기 제2메모리 쎌 어레이에 구비된 리던던트 쎌 어레이를 이용하여 수행하므로서 고속으로 상기 리페어 동작을 수행함을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제1메모리 쎌 어레이의 불량쎌을 상기 제1메모리 쎌 어레이에 이웃한 상기 제2메모리 쎌 어레이의 리던던트 쎌 어레이에서 대치할시에 데이타 독출경로가 상기 제2메모리 쎌 어레이에서 이루어짐을 특징으로 하는 반도체 메모리 장치.